WO2004084305A1 - 半導体装置及びその製造方法、並びに撮像装置 - Google Patents

Abstract

　一又は複数のピクセルが形成される画素領域と、各ピクセルからの出力信号を記憶する一又は複数のＤＲＡＭセルが形成されるＤＲＡＭセル領域とを含み、画素領域及びＤＲＡＭセル領域を構成する各層が同一の半導体プロセスによって形成されて成ることを特徴とする。

Description

半導体装置及びその製造方法、 並びに撮像装置 技術分野

本発明は、 画素が形成される画素領域と、 画素からの出力信号を記憶する記憶 素子が形成される記憶素子領域とを混載した半導体装置及びその製造方法、 並び に撮像装置に関するものである。

明

背景技術

C M〇 Sイメージセンサと画像デ一夕を一書時保存しておくための D R A Mとを 1チップに混載する場合において、 D R A Mセルにスタック型キャパシタを用い たとき、 基板からスタック型キャパシ夕の上層に形成される最下層配線までのバ ルク層間膜が厚く形成されてしまい、 それに伴ってチップ全体も厚く形成されて しまう。 そのため、 チップ表面に形成されるマイクロレンズも十分に薄く形成す ることができなければ、 チップの厚みに合わせて焦点距離を大きくすることがで きず、 基板手前の位置で合焦してしまう。

C M O Sイメージセンサは、 フォトダイォードに対する集光が不十分だと感度 低下を起こしてしまう。 図 6 5に示すように、 層間膜が厚いとマイクロレンズに より基板表面に集光することが難しい。 特にピクセルサイズが縮小されるとこの 傾向が強くなる。

本発明は、 上記問題点に鑑みてなされたものであり、 マイク口レンズを介して 照射される光の合焦位置が画素手前となってしまうことによる感度低下を回避可 能な半導体装置及びその製造方法、並びに撮像装置を提供することを目的とする。 発明の開示

本発明者は、 鋭意検討の結果、 以下に示す発明の態様に想到した。

本発明は、 一又は複数の画素が形成される画素領域と、 前記画素からの出力信 号を記憶する一又は複数の記憶素子が形成される記憶素子領域とを備える半導体 装置を対象とする。 本発明では、 前記画素領域及び前記記憶素子領域を構成する 各層が同一の工程によって形成されて成ることを特徴とする。 図面の簡単な説明

図 1 A、 図 I Bは、 本発明の第 1の実施形態における D RAM混載型 CMO S イメージセンサの製造方法を工程順に示す概略断面図である。

図 2A、 図 2 Bは、 図 1 A、 図 I Bに引き続き、 本発明の第 1の実施形態にお ける DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 3A、 図 3 Bは、 図 2A、 図 2 Bに引き続き、 本発明の第 1の実施形態にお ける DR AM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 4A、 図 4 Bは、 図 3A、 図 3 Bに引き続き、 本発明の第 1の実施形態にお ける D RAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 5A、 図 5 Bは、 図 4A、 図 4 Bに引き続き、 本発明の第 1の実施形態にお ける DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 6A、 図 6 Bは、 図 5A、 図 5 Bに引き続き、 本発明の第 1の実施形態にお ける DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 7A、 図 7 Bは、 図 6 A、 図 6 Bに引き続き、 本発明の第 1の実施形態にお ける DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 8A、 図 8 Bは、 図 7A、 図 7 Bに引き続き、 本発明の第 1の実施形態にお ける D R AM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 9A、 図 9 Bは、 図 8 A -. 図 8 Bに引き続き、 本発明の第 1の実施形態にお ける DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面 図である。

図 1 0A、 図 1 0 Bは、 図 9A、 図 9 Bに引き続き、 本発明の第 1の実施形態 における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略 断面図である。

図 1 1 A、 図 1 1 Bは、 図 1 0A、 図 1 0 Bに引き続き、 本発明の第 1の実施 形態における DRAM混載型 CMOSイメージセンサの製造方法を工程順に示す 概略断面図である。

図 1 2 A、 図 1 2 Bは、 図 1 1 A.. 図 1 1 Bに引き続き、 本発明の第 1の実施 形態における DRAM混載型 CM〇 Sイメージセンサの製造方法を工程順に示す 概略断面図である。

図 1 3は、 図 1 2A、 図 1 2 Bに引き続き、 本発明の第 1の実施形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図で ある。

図 14は、 図 1 2 A、 図 1 2 Bに引き続き、 本発明の第 1の実施形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図で ある。

図 1 5は、 図 1 2 A、 図 1 2 Bに引き続き、 本発明の第 1の実施形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図で ある。

図 1 6は、 本発明の第 1の実施形態における D RAM混載型 CM〇 Sイメージ センサのピクセル形成領域の平面構成図である。'

図 1 7は、 本発明の第 1の実施形態における D RAM混載型 CMO Sイメージ センサのピクセル形成領域の平面構成図である。

図 1 8は、 本発明の第 1の実施形態における DRAM混載型 CMOSイメージ センサのピクセル形成領域の平面構成図である。 '

図 1 9は、 本発明の第 1の実施形態における D RAM混載型 CMO Sイメージ センサのピクセル形成領域の平面構成図である。

図 2 0は、 本発明の第 1の実施形態における DRAM混載型 CMOSイメージ センサに適用したスタック型 D RAMの平面構成図である。 図 2 1A、 図 2 I Bは、 本発明の第 2の実施形態における DRAM混載型 CM O Sイメージセンサの製造方法を工程順に示す概略断面図である。

図 2 2A、 図 22 Bは、 図 2 1 A、 図 2 1 Bに引き続き、 本発明の第 2の実施 形態における D R A M混載型 C M O Sイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 3A、 図 2 3 Bは、 図 2 2 A、 図 22 Bに引き続き、 本発明の第 2の実施 形態における D RAM混載型 CMO Sイメージセンサの製造方法を工程順に示す 概略断面図である。

図 24A、 図 24 Bは、 図 2 3A、 図 2 3 Bに引き続き、 本発明の第 2の実施 形態における DR AM混載型 CMOSイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 5A、 図 2 5 Bは、 図 24A、 図 24 Bに引き続き、 本発明の第 2の実施 形態における DRAM混載型 CM OSイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 6A、 図 26 Bは、 図 2 5A、 図 2 5 Bに引き続き、 本発明の第 2の実施 形態における DRAM混載型 CM〇 Sイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 7A、 図 27 Bは、 図 2 6A、 図 2 6 Bに引き続き、 本発明の第 2の実施 形態における DRAM混載型 CMOSイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 8A、 図 2 8 Bは、 図 2 7 A、 図 2 7 Bに引き続き、 本発明の第 2の実施 形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す 概略断面図である。

図 2 9は、 図 2 8A、 図 2 8 Bに引き続き、 本発明の第 2の実施形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図で ある。

図 3 0は、 図 28A、 図 2 8 Bに引き続き、 本発明の第 2の実施形態における DRAM混載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図で ある。 図 3 1は、 図 28A、 図 2 8 Bに引き続き、 本発明の第 2の実施形態における D R AM混載型 C M〇 Sイメージセンサの製造方法を工程順に示す概略断面図で ある。

図 3 2A、 図 3 2 Bは.. 本発明の第 3の実施形態におけるフラッシュメモリ混 載型 CMO Sイメージセンサの製造方法を工程順に示す概略断面図である。 図 3 3A、 図 3 3 Bは、 図 3 2A、 図 32 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 CMOSイメージセンサの製造方法を工程 順に示す概略断面図である。

図 34A、 図 34 Bは、 図 3 3A、 図 3 3 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 C M〇 Sイメージセンサの製造方法を工程 順に示す概略断面図である。

図 3 5A、 図 3 5 Bは、 図 34A、 図 34 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 C M〇 Sイメージセンサの製造方法を工程 順に示す概略断面図である。

図 3 6A、 図 36 Bは、 図 3.5A、 図 3 5 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 C M O Sイメージセンサの製造方法を工程 順に示す概略断面図である。

図 3 7A、 図 3 7 Bは、 図 3 6 A、 図 3 6 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 CMOSイメージセンサの製造方法を工程 順に示す概略断面図である。

図 3 8A、 図 3 8 Bは、 図 3 7A、 図 3 7 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 C M O Sイメージセンサの製造方法を工程 順に示す概略断面図である。

図 3 9A、 図 3 9 Bは、 図 3 8A、 図 38 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 C M O Sイメージセンサの製造方法を工程 順に示す概略断面図である。

図 40A、 図 40 Bは、 図 3 9 A、 図 3 9 Bに引き続き、 本発明の第 3の実施 形態におけるフラッシュメモリ混載型 CMOSイメージセンサの製造方法を工程 順に示す概略断面図である。 図 41は、 図 40A、 図 40 Bに引き続き、 本発明の第 3の実施形態における フラッシュメモリ混載型 C MO Sィメ一ジセンサの製造方法を工程順に示す概略 断面図である。 '

図 42は、. 図 40A、 図 40 Bに引き続き、 本発明の第 3の実施形態における フラッシュメモリ混載型 C M O Sィメージセンサの製造方法を工程順に示す概略 断面図である。

図 43は、 本発明の第 2'の実施形態における DRAM混載型 CMOSイメージ センサに適用した卜レンチキャパシタ型 D RAMの平面構成図である。

図 44は、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 C M O S イメージセンサのピクセル形成領域の平面構成図である。

図 45は、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 CMOS イメージセンサのピクセル形成領域の平面構成図である。

図 46は、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 CMOS イメージセンサのピクセル形成領域の平面構成図である。

図 47は、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 CMOS イメージセンサのピクセル形成領域の平面構成図である。

図 48は、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 CMOS イメージセンサに適用したフラッシュメモリの平面構成図である。

図 49は、 DRAM混載型 CMOSイメージセンサの平面構成を概略的に示し た図である。

図 5 0は、 4トランジスタ型ピクセルのフォ卜ダイオードからリセットトラン ジス夕までの断面構成を模式的に示した図である。

図 5 1は、 4トランジスタ型ピクセルのフォ卜ダイォードからリセットトラン ジス夕までのポテンシャル状態を示した図である。

図 52は、 4トランジス夕型ピクセルの等価回路図である。

図 5 3は、 3 トランジスタ型ピクセルの等価回路図である。

図 54は、 リセット電圧 VRの調節が可能なヒューズの一構成例を示した図で める。

図 5 5は、 DRAM混載型 CMO Sイメージセンサの他の平面構成例を概略的 に示した図である。

図 5 6は、 通常の一括シャッ夕動作を模式的に示した図である。

図 5 7は、 本発明の一実施形態における DRAM混載型 CMO Sイメージセン サ又はフラッシュメモリ混載型 CMO Sイメージセンサによる一括シャツ夕動作 を模式的に示した図である。

図 5 8は、 図 5 7に示す一括シャツ夕動作を実現する回路構成例を示した図で ある。

図 5 9 A、 図 5 9 Bは、 電圧信号の読み出し動作を模式的に示した図である。 図 6 0は、 本発明の実施形態のリセット動作に対する比較例を説明するための 図である。

図 6 1は、 本発明の実施形態のリセット動作に対する比較例を説明するための 図である。

図 6 2A、 図 6 2 Bは、 本発明の一実施形態におけるリセット動作を説明する ための図である。

図 6 3は、 図 6 2 A、 図 6 2 Bに示すリセット動作を実現可能な 4トランジス 夕型ピクセルのピクセルアレイを示す概略平面図である。

図 64は、 本発明の一実施形態に係る半導体装置に適用可能なヒューズの他の 構成例を示した図である。

図 6 5は、 フォトダイォードの集光不足による感度低下を説明するための図で ある。 発明を実施するための最良の形態

以下、 本発明を適用した好適な実施形態を、 添付図面を参照しながら詳細に説 明する。

<第 1の実施形態 >

先ず、 図 1〜図 1 5を用いて本発明の第 1の実施形態における DRAM混載型 CMO Sイメージセンサの製造工程について説明する。 尚、 図 1 A〜図 1 2 Bの 各図では.. D RAM混載型 CMO Sイメージセンサ内における DRAMセル形成 領域とピクセル形成領域との製造過程をともに示していく。 図 1 Aに示すように、 DRAMセル形成領域内において選択的に N型ゥエル 2 を P型 S i基板 1に形成する。 その際に、 高エネルギーで燐又は砒素をイオン注 入し、 N型ゥエル 2を P型 S i基板 1の深い位置まで形成する。

続いて、 図 1 A、 図 I Bに示すように LOCOS法によりフィールド酸化膜 3を形成し、 D RAMセル形成領域、. ピクセル形成領域及び周辺ロジック回路形 成領域の夫々の素子活性領域を画定する。 次に、 それらの素子活性領域の浅い位 置に P型ゥエル 4を形成する。

続いて、 図 2A、 図 2 Bに示すように、 ゲー'ト酸化膜 5を 5 nm程度の膜厚で 全面に形成し、 DRAMセル形成領域のみを被覆するレジス卜パターン 6を形成 した後、 フッ酸を薬液として用いたゥエツトエッチングにより DRAMセル形成 領域以外の領域に形成されたゲート酸化膜 5を除去する。

続いて、 図 3A、 図 3 Bに示すように、 レジストパターン 6を灰化処理により 除去し、更にゲート酸化膜 5を 5 nm程度の膜厚で全面に形成する。これにより、 DRAMセル形成領域には 8 nm程度の膜厚、 ピクセル形成領域及び周辺ロジッ ク回路形成領域には 5 nm程度の膜厚でゲート絶縁膜 5が形成される。

続いて、 C VD法によりポリシリコン膜 7を 1 8 0 nm程度の膜厚で形成し、 ピクセル形成領域及び周辺ロジック回路形成領域上で開口するレジストパターン を形成した後、 1 0 K e V〜 3 0 K e V、 3 X 1 0 c m^- 6 X 1 0 c m2 の条件で燐をイオン注入する。

続いて、 反射防止膜としてプラズマ CVD法によりシリコン窒化膜 8を全面に 形成し、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 シリコ ン窒化膜 8及びポリシリコン膜 7をパ夕一ニングすることによって、 図 4A、 図 4 Bに示すように、 基板 1上にゲート電極 9を形成する。

続いて、 ピクセル形成領域内のフォトダイォード形成領域上で開口するレジス トパターンを形成し、 3 0 k e V〜3 00 k e V、 1 X 1 0 c m²~ 1 X 1 0 is/cm²の条件で燐をイオン注入する。 これにより、 図 5 Bに示すように、 フォ トダイオード形成領域には N型拡散層 1 0が基板の深い位置まで形成される。 次 に、 7 k e V、 1 X 1 013/ c m²程度の条件でホウ素をイオン注入し、 フォトダ ィォ一ド形成領域における基板の表面部位に P型拡散層 1 1をフォトダイオード 表面シールド層として形成する。 以上により、 ピクセル形成領域内にフォトダイ オード （FD) 1 2が形成される。

続いて、 DRAMセル形成領域上及びフォトダイォ一ド部を除くピクセル形成 領域上で開口するレジストパターンを形成し、 2 0 k e V、 2 X 1 0 _c 程 度の条件で燐をイオン注入することにより、 図 6Α、 図 6 Βに示すように、 DR AMセル形成領域及ぴピクセル形成領域の基板の浅い位置に Ν型拡散層 1 3を形 成する。

続いて、 周辺ロジック回路形成領域上のみで開口するレジストパターンを形成 し、 1 0 k e V、 6 X 1 0 c m²程度の条件で砒素をイオン注入することによ り、 周辺ロジック回路形成領域の基板の浅い位置に N型拡散層を形成する。

これにより、 ピクセル形成領域に後に形成されるトランスファ一トランジスタ (TR-T r ) とリセットトランジスタ （RST— T r) とのジャンクションリ ークを、 周辺ロジック回路形成領域に形成されるトランジスタと比べて小さく抑 えることができる。

またここでは、 周辺ロジック回路形成領域へのイオン注入より、 DRAMセル 形成領域及びピクセル形成領域へのイオン注入の方を先に行っているが、 その順 序は特に限定されず、 周辺ロジック回路形成領域へのイオン注入工程を先に行つ ても良.い。

続いて、 HTO (High Temperature Oxide) 膜を 8 0 nm程度の膜厚で全面に 形成する。 次に、 ピクセル形成領域におけるフォトダイォ一ド部からリセット卜 ランジス夕部のゲート電極の一部上面までの領域と、 DRAMセル形成領域の素 子活性領域とを覆うレジストパターンを形成し、 H TO膜を異方性ドライエッチ ングする。

これにより、 図 7A、 図 7 Bに示すように、 DRAMセル形成領域の素子活性 領域上には H T〇膜が残存し、 ピクセル形成領域におけるリセッ卜卜ランジス夕 (R S T-T r )のゲ一ト電極の一方の側壁面、ソースフォロアトランジスタ（S F— T r ) のゲート電極の両側壁面、 及ぴ、 セレクトトランジスタ (S e l e c t一 T r) 部のゲ一ト電極の両側壁面にはサイドウオール 1 4が形成される。 続いて、熱酸化処理により全面にシリコン酸化膜を 5 nm程度の膜厚で形成し、 リン酸処理によりゲート電極上の反射防止膜 S i N 8を除去する。 そして、 ピク セル形成領域上及び周辺ロジック回路形成領域上で開口するレジス卜パターンを 形成し、 40 k e V、 2 X 1 01⁵ c m²程度の条件で砒素をイオン注入する。 こ れにより、 周辺ロジック回路形成領域内における N型拡散層とともに、 ピクセル 形成領域内において H TO膜にて被覆されていない部位の N型拡散層が L DD構 造として形成される。

続いて、 フッ酸を薬液としたゥエツトエッチング処理により、 上記 5 nm程度 の膜厚のシリコン酸化膜を除去した後、 スパッタ法により C o膜を全面に形成す る。 続いて、 5 0 0 °C程度の RTA処理を行うことにより、 ピクセル形成領域及 び周辺ロジック回路形成領域で露出した不純物拡散層をシリサイド化させて、 C o S i ₂膜 1 5を形成する。 このとき、 図 8 A、 図 8 Bに示すように、 ピクセル 形成領域におけるフォトダイォ一ド部 1 2からリセットトランジスタのゲート電 極の一部上面までの領域、 及び、 D RAMセル形成領域の素子活性領域には HT O膜が形成されているため、 C o S i ₂膜 1 5は形成されない。

続いて、 図 9A、 図 9 Bに示すように、 シリコン酸窒化膜 1 6を 2 0 0 nm程 度の膜厚でプラズマ CVD法により順次形成し、 B P S G (Borophosphosilicate glass) 膜 1 7を 1 im程度の膜厚で形成し、 C M P法により表面を平坦化する。 尚、シリコン酸窒化膜 1 6の代わりに、シリコン酸化膜及びシリコン窒化膜を夫々 2 0 nm、 7 0 nm程度の膜厚で順次形成しても良い。

続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 DR AMセル形成領域には、 ビット線と DRAMセルとを接続するための開口部であ るピット線コンタクト 1 8、 ピクセル形成領域には、 フローティングディフュー ジョン （FD) 部及びソースフォロアトランジスタのゲート電極と上層配線とを 接続するための開口部であるゲ一トコンタクト （ソースフォロアトランジスタの ゲ一トコンタクトは不図示) 1 9を夫々形成する。

続いて、 図 1 0 A、 図 1 0 Bに示すように、 シリコン酸化膜又はシリコン窒化 膜をプラズマ CVD法により 1 0 0 nm程度の膜厚で全面に堆積し、 エッチバッ クすることにより、 ビッ卜線コンタク h l 8, ゲートコンタクト 1 9の側壁部に サイドウオール 20を形成する。

0 続いて、 燐ド一プトアモルファスシリコン膜、 WS i膜を 50 nm、 1 0 0 n m程度の膜厚で夫々堆積し、 フォトリソグラフイエ程及びそれに続くエッチング 工程により、 D RAMセル形成領域においてはビット線コンタクト 1 8内にビッ ト線 2 1を形成するとともに、 ピクセル形成領域においてはゲ一トコン夕クト 1 9内にローカル配線 2 2を夫々形成する。

続いて、 図 1 1 Aに示すように、 B P S G膜 23を 1. 5 m程度の膜厚で全 面に堆積し、 CMP法により研磨して平坦化する。 次に、 フォトリソグラフイエ 程及びそれに続くエッチング工程により、 D RAMセル形成領域の N型拡散層と ストレ一ジ電極とを接続するための開口部であるストレ一ジコンタクト 24を形 成す。。

続いて、 シリコン酸化膜又はシリコン窒化膜を CVD法により 1 0 0 nm程度 の膜厚で全面に堆積し、 エッチバックすることにより、 ストレージコンタクト 2 の側壁部にサイドウオール 2 5を形成する。

続いて、 図 1 2 Aに示すように、 燐ドープトアモルファスシリコン膜を 6 00 nm程度の膜厚で全面に堆積し、 フォトリソグラフイエ程及びそれに続くエッチ ング工程により燐ドーブトアモルファスシリコン膜をパターニングして、 ストレ ージ電極 2 6を形成する。

続いて、 S i H₄雰囲気中でのァニール処理によりストレージ電極 2 6表面に H S Gポリシリコン 27を形成し、 ストレージ電極 26の表面を粗面化する。 これにより、 スタックキャパシタの高さを抑えつつ、 キャパシタ容量を確保す ることができるため、 S i基板 1上の積層物の厚みが抑えることができる。 従つ て、 スタックキャパシ夕型 DRAMを混載する際に、 焦点ズレによるイメージセ ンサの感度低下を回避することができる。

続いて、 C VD法によりシリコン窒化膜を 5 nm程度の膜厚で全面に堆積し、 7 5 0 °C程度で熱酸化処理を行う。 次に、 燐ド一ブトアモルファスシリコン膜を 1 00 nm程度の膜厚で全面に堆積し、 フォトリソグラフイエ程及びそれに続く エツチング工程によりシリコン窒化膜及ぴ燐ド一ブトアモルファスシリコン膜を パターニングしてセルプレー卜電極 2 8を形成する。

続いて、 図 1 3〜図 1 5に示すように、 BP S G膜 2 9を 2 m程度の膜厚で 全面に堆積し、 CMP法により表面を平坦化する。 ここで、 図 1 3は、 DRAM セル形成領域の断面構成図であり、 図 14は、 ピクセル形成領域の断面構成図で あり、 図 1 5は、 CMOS混載型イメージセンサ内におけるピクセル電圧用ヒュ 一ズ形成領域の断面構成図である。 本実施形態においては、 DRAMセル形成領 域とピクセル形成領域が同一工程によって形成されることは上記説明から明らか であるが、 ピクセル電圧用ヒューズ形成領域も D RAMセル形成領域及びピクセ ル形成領域と同一工程によって形成するものである。 以下、 その製造工程につい て説明する。

図 1 2 A、 図 1 2 Bに示した製造工程に引き続き、 フォトリソグラフイエ程及 びそれに続くエツチング工程により、 DRAMセル形成領域においては、 セルプ レー卜電極 2 8の一部表面と第 1のメタル配線とを接続するためのビアホール 3 0を形成し、 周辺ロジック回路形成領域とともに、 ピクセル形成領域における N 型拡散層と第 1のメタル配線とを接続するためのコンタクトホール 3 3を同時に 形成する。 次に、 上記ビアホール 3 0及びコンタクトホール 3 3内にタンダステ ン （W) を充填し、 Wプラグ 3 1を形成する。

続いて、 T i膜、 T i N膜、 A 1膜、 T i膜及び T i N膜をスパッタ法により 順次形成し、 フォトリソグラフイエ程及びそれに続くエッチング工程により T i 膜〜 T i N膜をパターエングして、 周辺ロジック回路形成領域とともに DRAM セル形成領域及びピクセル形成領域に第 1のメタル配線 3 2を形成する。

続いて、 プラズマ C V D法又はバイァス高密度プラズマ CVD (HDP— CV D) 法によりシリコン酸化膜 34を全面に堆積した後、 CMP法により表面を平 坦化する。

続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 第 1 のメタル配線 3 2の表面が露出するまでシリコン酸化膜 34をパターニングし、 ビアホールを形成する。 次に、 ビアホール内にタングステン Wを充填し Wプラグ 3 5を形成する。

以降、 更に上層において、 第 2のメタル配線 3 6、 第 3のメタル配線 39、 W プラグ 3 8及び層間絶縁膜 3 7、 40を、 DRAMセル形成領域、 ピクセル形成 領域、 ピクセル電圧用ヒユーズ形成領域及び周辺口ジック回路形成領域に同様の 工程により形成する。

ここで、 D RAMセル形成領域及びピクセル電圧用ヒューズ形成領域では、 第 3のメタル配線 3 9によって DRAM電源用ヒューズとピクセル電源用ヒューズ を形成している。 さらに、 D RAM形成領域では、 同じく第 3のメタル配線 3 9 によって D RAMセル上方を覆う遮光層が形成されている。

第 3のメタル配線 39を形成した後.. プラズマ C V D法又は H D P— C V D法 によりシリコン酸化膜 40を堆積し、 続く CMP法により表面を研磨してシリコ ン酸化膜 40を平坦化する。

続いて、 カバ一膜としてプラズマ CVD法によりシリコン窒化膜 (不図示) を 全面に堆積した後、 同じく不図示のパッド形成領域においてフォトリソグラフィ 工程及びそれに続くエッチング工程により、 シリコン酸化膜 40及びシリコン窒 化膜をパターニングし、 第 3のメタル配線表面を露出させて電極パッドを形成す る。

続いて、 D RAMセル上方及びピクセル形成領域上方にカラ一フィル夕 4 1を 形成する。 ここで、 DRAMセル上方に形成するカラ一フィルタ 4 1としてはブ ラック遮光層を用いる。 次に、 カラ一フィルタ 4 1を被覆する保護膜 42を形成 した後、 フォトダイォード 1 2上方に相当する保護膜 42上の位置にマイクロレ ンズ 43を形成する。

上記のように、本実施形態における DRAM混載型 CM〇 Sイメージセンサは、 レーザ照射等によるヒューズ切断を可能とするため、 ヒューズ上方を避けた位置 にカラーフィルタ及びマイクロレンズを形成する。

D RAM部の試験工程においては不良ビッ卜を特定し、 対応するセルのヒユー ズがレーザ照射により切断される。 また、 イメージセンサ部に形成されたヒユー ズは、 リセット電圧等のチップ内部発生電圧を調整するために備えられており、 このヒューズを同じくレ―ザ照射により切断することでリセット電圧等を微調整 することが可能となる。

図 1 6〜図 1 9は、 本実施形態における DRAM混載型 CMO Sイメージセン ザのピクセル形成領域の平面構成図である。 図 2 0は、 本実施形態における DR AM混載型 CMO Sイメージセンサに適用したスタックキャパシ夕型 DRAMの 平面構成図である。 尚、 図 1 6〜図 2 0の X— Y線は、 図 1 4の断面図示線であ り、 図中の編み目部分は、 ビアホール又はコンタクトホールとメタル配線の接続 部分を示している。

図 1 6は、 図 1 4中の α— α '線の平面構成を示した図である。 図 1 7は、 図 1 4中の j8— '線の平面構成を示した図である。 図 1 8は、 図 1 4中のァーァ '線の平面構成を示した図である。 図 1 9は、 図 1 4中の δ— (5 '線の平面構成 を示した図である。 本実施形態の D R AM混載型 CMO Sィメ一ジセンサは、 図 1 6に示すように、 リセットトランジスタとソ一スフ才ロア卜ランジス夕とを接 続するためのメタル配線 1 1 0が DRAMセルのビット線と同層で且つ同じ材料 で形成されている。

一方で、 通常の 4 トランジスタ型ピクセルの構成は、 リセットトランジスタと ソ一スフォロアトランジスタとを接続するための配線は、 図 1 4に示す層内の第 1のメタル配線を用いて形成される。 従って、 通常の 4トランジスタ型ピクセル とを比べて本実施形態の 4トランジスタ型ピクセルは、 4トランジスタ型ピクセ ルを構成するのに第 3のメタル配線を必要としない。 従って、 本実施形態の DR AM混載型イメージセンサでは、 フォトダイォード部を除くピクセル形成領域の 遮光専用層として第 3のメタル配線を使用することができる。

更に、 トランスファ一ゲート線 1 1 1も DRAMセルのビット線と同層に同じ 材料 （ポリシリコンと Wシリサイドの積層構造） で形成されている。 一括シャツ タ動作による撮影を行う場合には、 トランスファ一ゲート線は全行一括で （1回 の撮影で）、 1回 ONさせるだけで、それほどスピ一ドは要求されない。そのため、 一括シャッタ動作により 4トランジスタ型ピクセルのトランスファ一ゲート線に も、 このようなポリシリコンと Wシリサイ ドの積層構造を用いることができる。 ぐ第 2の実施形態 >

次に、 図 2 1 Aから図 3 1を用いて本発明の第 2の実施形態における D RAM 混載型 CMO Sイメージセンサの製造工程について説明する。 尚、 図 2 1 A〜図 2 8 Bの各図では、 DRAM混載型 CMO Sイメージセンサ内における DRAM セル形成領域とピクセル形成領域との製造過程をともに示していく。

先ず、 図 1 A、 図 I Bの例と同様に、 D RAMセル形成領域内において選択的

4 に N型ゥエルを P型 S i基板 47に形成する。 その際に、 高エネルギーで燐又は 砒素のイオン注入を行い、 S 1基板 47の深い位置まで N型ゥエル 48を形成す る。

次に、 図 2 1 Aに示すように、 基板セルプレ一卜型の卜レンチキヤパシ夕を形 成する。 トレンチキャパシ夕の形成方法は、 例えば ''第 43回半導体専門講習会 予稿集" に示されている。 卜レンチキャパシタ 5 3は、 カラー酸化膜、 S i N膜 44、 ポリシリコン膜 45及びセルプレート等により形成される。 卜レンチキヤ パシ夕 5 3の下部には、 燐又は砒素をトレンチキャパシタ 5 3から基板内に拡散 させた N型拡散層 46が形成されており、 Nゥエル 48に接続されて、 セルプレ 一卜を形成している。 トレンチキャパシ夕の形成後に S i基板をパ夕一ニングし て S T I用の溝を形成し、 溝内にシリコン酸化膜を堆積して CM P法により表面 を研磨することにより S T I (Shallow Trench Isolation) 49を形成する。 続いて、 図 22 A、 図 22 Bに示すように、 全面にゲート酸化膜 5 1を 5 nm 程度の膜厚で形成し、 DRAMセル形成領域のみを覆うレジストパターンを形成 した後、 フッ酸を薬液として用いたゥエツトエッチングにより DRAMセル形成 領域以外の領域に形成されたゲ一ト酸化膜 5 1を除去する。

続いて、 フォトレジストを灰化処理により除去し、 ゲート酸化膜 5 1を 5 nm 程度の膜厚で形成する。 これにより、 DRAMセル形成領域には 8 nm程度の膜 厚、 ピクセル形成領域及び周辺ロジック回路形成領域には 5 nm程度の膜厚のゲ —ト酸化膜 5 1が夫々形成される。

続いて、 燐ド一ブトアモルファスシリコン膜、 WS i膜及びシリコン酸化膜を 夫々、 5 0 nm程度、 1 5 0 nm程度、 2 0 0 n m程度の膜厚で堆積し、 フォト リソグラフィ工程及びそれに続くエツチング工程により、 図 2 3 A、 図 2 3 Bに 示すように、 P型 S i基板 47上にゲート電極 5 2を形成する。

続いて、 ピクセル形成領域内のフォトダイォ一ド形成領域上で開口するレジス トパターンを形成し、 3 0 k e V〜 3 0 0 k e V、 1 X 1 0 c m²〜 1 X 1 0 i³/cm²の条件で燐をイオン注入する。 これにより、 図 24 Bに示すように、 フ ォトダィォ一ド形成領域には N型拡散層 54が基板 47の深い位置まで形成され る。 次に、 7 k e V、 1 X 1 OisZcms程度の条件でホウ素をイオン注入し、 フ

5 ォトダイォ一ド形成領域における基板 4 7の表面部位に P型拡散層 5 5をフォト ダイオード表面シールド層として形成する。 以上により、 ピクセル形成領域内に フォトダイオード 5 6が形成される。

続いて、 図 2 5 A .. 図 2 5 Bに示すように、 D R A Mセル形成領域上及ぴフォ トダイォード部を除くピクセル形成領域上で開口するレジス卜パターンを形成し、 2 0 k e V、 2 X 1 0 is/ c m 2程度の条件で燐をイオン注入することにより、 D R A Mセル形成領域及びピクセル形成領域の基板の浅い位置に N型拡散層 5 7を 形成する。

続いて、 周辺ロジック回路形成領域上のみで開口するレジストパ夕一ンを形成 し、 1 0 k e V、 6 X 1 0 ¹³/ c m²程度の条件で砒素をイオン注入することによ り、 周辺ロジック回路形成領域の基板の浅い位置に N型拡散層を形成する。

これにより、 ピクセル形成領域の後に形成されるトランスファートランジスタ とリセット卜ランジス夕とのジャンクションリークを、 周辺ロジック回路形成領 域に形成される卜ランジス夕と比べて小さく抑えることができる。

またここでは、 周辺ロジック回路形成領域へのイオン注入より、 D R A Mセル 形成領域及びピクセル形成領域へのイオン注入の方を先に行っているが、 その順 序は特に限定されず、 周辺ロジック回路形成領域へのイオン注入工程を先に行つ ても良い。

続いて、 シリコン窒化膜を 5 0 n m程度の膜厚で全面に形成する。 次に、 ピク セル形成領域におけるフォトダイォード部からリセットトランジスタ部のゲート 電極の一部上面までの領域と、 D R A Mセル形成領域の素子活性領域とを覆うレ ジストパターンを形成し、 シリコン窒化膜を異方性ドライエッチングする。

これにより、 図 2 6 A、 図 2 6 Bに示すように、 D R A Mセル形成領域の素子 活性領域上にはシリコン窒化膜が残存し、 リセットトランジスタにおけるゲート 電極の一方の側壁面、 ソ一スフォロアトランジスタのゲート電極の両側壁面、 及 び、 セレクトトランジスタのゲート電極の両側壁面にサイ ドウオール 5 8が形成 される。

続いて..全面にシリコン酸化膜を熱酸化処理により 5 n m程度の膜厚で形成し、 ピクセル形成領域内のフォトダイォ一ドからリセットトランジスタのゲート電極 一部上面を除く領域及び周辺ロジック回路形成領域上で開口するレジストパター ンを形成し、 40 k eV、 2 X 1 0¹⁵ノ c m2程度で砒素をイオン注入する。 これ により、 周辺ロジック回路形成領域内における N型拡散層とともに、 ピクセル形 成領域内においてシリコン窒化膜にて被覆されていない部位の N型拡散層が L D D構造として形成される。

続いて、 フッ酸を薬液としたウエットエッチング処理により、 上記 5 nm程度 の膜厚のシリコン酸化膜を除去した後、 スパッタ法により全面に C o膜を堆積す る。 続いて、 5 0 0 °C程度の RTA処理を行うことにより、 ピクセル形成領域及 び周辺ロジック回路形成領域で露出した不純物拡散層をシリサイ ド化させて、 C o S i ₂膜 59を形成する。 このとき、 図 2 7 A、 図 2 7 Bに示すように、 ピク セル形成領域におけるフォトダイォ一ド部からリセットトランジスタのゲート電 極の一部上面までの領域、 及び、 DRAMセル形成領域の素子活性領域にはシリ コン窒化膜が形成されているため、 C o S i ₂膜 5 9は形成されない。

続いて、 図 2 7A、 図 2 7 Bに示すように、 シリコン酸化膜を 50 nm程度の 膜厚でプラズマ C VD法により形成した後、 更に B P S G (Borophosphosilicate glass) 膜 6 0を 1 ^im程度の膜厚で形成し、 C M P法により表面を平坦化する。 続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 DR AMセル形成領域には、 ビット線と DRAMセルとを接続するため開口部である ビット線コンタクト 6 1、 ピクセル形成領域には、 フローティングディフュージ ョン部及びソースフォロアトランジスタのゲート電極と上層配線とを接続するた めの開口部であるゲートコンタクト （ソースフォロアトランジスタのゲートコン タクトは不図示） 6 2を夫々形成する。

上記コンタクトホール形成工程は、 シリコン窒化膜との選択比を保ちつつシリ コン窒化膜の表面が露出するまでシリコン酸化膜をエッチングする第 1の工程と、 シリコン窒化膜を除去してホールを開口する第 2の工程から成る。

続いて、 図 2 8A、 図 2 8 Bに示すように、 憐ド一ブトアモルファスシリコン 膜を 3 00 nm程度の膜厚で全面に堆積した後、 C M P法により表面を研磨する ことにより、 ビット線コンタクト 6 1、 ゲートコンタクト 6 2内にポリシリコン プラグ 6 3を形成する。 続いて、 T i膜、 T i N膜及びW膜を夫々、 20 nm、 5 0 nm、 l O O nm 程度の膜厚で順次堆積する。 次に、 ポリシリコンプラグ 6 3を内包する領域に残 存するレジストパターンを形成し、 当該レジストパターンをマスクにして W膜、 T i N膜及び T i膜をエッチングする。 これにより、 図 2 8A、 図 2 8 Bに示す ように、 DRAMセル形成領域にはビット線 64を形成するとともに、 ピクセル 形成領域にはフローティングディフュージョン部及ぴソ一スフォロアトランジス 夕と接続するローカル配線 6 5を夫々形成する。

続いて、 図 2 9〜図 3 1に示すように B P S G膜 6 6を 1 m程度の膜厚で 堆積し、 CM P法により表面を平坦化する。 ここで、 図 2 9は、 DRAMセル形 成領域の断面構成図であり、 図 30は、 ピクセル形成領域の断面構成図であり、 図 3 1は、 CMO S混載型イメージセンサ内におけるピクセル電圧用ヒューズ形 成領域の断面構成図である。 本実施形態においては、 DRAMセル形成領域とピ クセル形成領域が同一工程によって形成されることは上記説明から明らかである が、 第 1の実施形態と同様に、 ピクセル電圧用ヒューズ形成領域も D RAMセル 形成領域及びピクセル形成領域と同一工程によって形成するものである。 以下、 その製造工程について説明する。

図 2 8A、 図 2 8 Bに示した製造工程に引き続き、 フォトリソグラフイエ程及 びそれに続くエッチング工程により、 周辺ロジック回路形成領域とともに、 ピク セル形成領域における N型拡散層と第 1のメタル配線とを接続するためのコンタ ク卜ホールを同時に形成する。 次に、 コンタクトホール内にタングステン Wを充 填することにより、 Wプラグ 7 5を形成する。

次に、 T i膜、 T i N膜、 A 1膜、 T i膜及び T i N膜をスパッタ法により順 次堆積し、 フォトリソグラフイエ程及びそれに続くエッチング工程により T i膜 〜T i N膜をパ夕一ニングして、 周辺ロジック回路形成領域とともに DRAMセ ル形成領域及びピクセル形成領域に第 1のメタル配線 6 7を形成する。

続いて、 プラズマ CVD法又はバイアス高密度プラズマ CVD (HD P - C V D) 法によりシリコン酸化膜 6 8を堆積した後、 C M P法により表面を平坦化す る。

続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 第 1 のメタル配線 6 7の表面が露出するまでシリコン酸化膜 6 8をパターニングし、 ビアホールを形成する。 次に、 ビアホール内にタングステン Wを充填することに より Wプラグ 6 9を形成する。

以降、 更に上層において、 第 2のメタル配線 7 0、 第 3のメタル配線 7 3、 W プラグ 7 2及び層間絶縁膜 7 1、 74を、 DRAMセル形成領域、 ピクセル形成 領域、 ピクセル電圧用ヒューズ形成領域及び周辺ロジック回路形成領域に同様の 工程により形成する。

ここで、 D R AMセル形成領域及びピクセル電圧用ヒュ一ズ形成領域では、 第 3のメタル配線 7 3によって DRAM電源用ヒューズとピクセル電圧用ヒューズ を形成している。 さらに、 D RAM形成領域では、 同じく第 3のメタル配線 7 3 によってトレンチキャパシタ 5 3上方を覆う遮光層が形成されている。

第 3のメタル配線 7 3を形成した後、 プラズマ C VD法又は HD P— C VD法 によりシリコン酸化膜 74を堆積し、 続く CM P法により表面を平坦化する。 続いて、 カバ一膜としてプラズマ CVD法によりシリコン窒化膜 （不図示） を 全面に堆積した後、 同じく不図示のパッド形成領域においてフォトリソグラフィ 工程及びそれに続くエッチング工程により、 シリコン酸化膜 74及びシリコン窒 化膜をパターニングし、 第 3のメタル配線 7 3表面を露出させて電極パッドを形 成する。

続いて、 D RAMセル形成領域上方及びピクセル形成領域上方にカラ一フィル タ 7 6、 7 9を夫々形成する。 ここで、 D RAMセル形成領域上方に形成する力 ラーフィルタ 7 6としてはブラック遮光層を用いる。次に、カラ一フィルタ 7 6、 7 9を被覆する保護膜 7 7を形成した後、 フォトダイォード 5 6上方に相当する 保護膜 7 7上の位置にマイクロレンズ 7 8を形成する。

本実施形態の D RAM混載型イメージセンサとしては、 DRAMとイメージセ ンサの試験工程後にヒューズを切断し、 その後でカラ一フィルタとマイクロレン ズを形成する場合に対応させた形態を例示した。 従って、 図 29及び図 3 1に示 すように、 本実施形態の D RAM混載型イメージセンサは、 DRAM電源用ヒュ —ズとピクセル電圧用ヒューズの上方を覆うようにカラ一フィル夕が形成されて いる。

9 図 43は、 本実施形態における DRAM混載型 CM〇 Sイメージセンサに適用 したトレンチキャパシタ型 D RAMの平面構成図である。 図中 X— Y線は、 図 2 9の断面図示線である。'本実施形態における DRAM混載型 CMO Sイメージセ ンサのピクセル形成領域の平面構成は..図 1 6〜図 1 9に示した例と同様であり、 フローティングディフュージョン部のみを SACコンタクトに変更したものとな る。

<第 3の実施形態 >

次に、 図 3 2 A〜図 42を用いて本発明の第 3の実施形態におけるフラッシュ メモリ混載型 CMOSイメージセンサの製造工程について説明する。 尚、 図 3 2 A〜図 40の各図では、 フラッシュメモリ混載型イメージセンサ内におけるフラ ッシュメモリセル形成領域とピクセル形成領域との製造過程をともに示していく。 先ず、 図 1 A、 図 I Bの例と同様に、 フラッシュメモリセル形成領域内におい て選択的に N型ゥエル 8 1を P型 S i基板 8 0に形成する。 その際に、 高工ネル ギ一で燐又は砒素をイオン注入し、 N型ゥエル 8 1を S i基板 8 0の深い位置ま で形成する。

続いて、 ST 1 82を形成し、 フラッシュメモリセル形成領域、 ピクセル形成 領域及び周辺ロジック回路形成領域の夫々の素子活性領域を画定する。 次に、 そ れらの素子活性領域の浅い位置に P型ゥエル 8 3を形成する。

続いて、 熱酸化処理により トンネル酸化膜 8 6を 7〜 1 1 nm程度の膜厚で全 面に形成する。 次に、 アモルファスシリコン膜 84を 5 0〜 1 0 0 nm程度の膜 厚で堆積し、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 フ ラッシュメモリセル形成領域以外の領域からトンネル酸化膜 8 3及びァモルファ スシリコン膜 84を除去する。 これにより、 図 3 2A、 図 3 2 Bに示すように、 フラッシュメモリセル形成領域の素子活性領域にトンネル酸化膜 8 3及びァモル ファスシリコン膜 84が残存する。

続いて、 CVD法により、 シリコン酸化膜及びシリコン窒化膜を夫々 5〜 1 0 nm程度の膜厚で順次堆積した後、 熱酸化処理を行うことにより ON O膜 8 5を 全面に形成する。

続いて、 図 3 3A、 図 3 3 Bに示すように、 フォトリソグラフイエ程及びそれ に続くエツチング工程により、 フラッシュメモリセル形成領域の素子活性領域上 に ONO膜 8 5を残存させる。

続いて、 図 34A、 図 34 Bに示すように、 熱酸化処理を行うことにより、 フ ラッシュメモリセル形成領域以外の領域にゲート酸化膜 8 6を形成する。

続いて、 図 3 5 A、 図 3 5 Bに示すように.. ポリシリコン膜 8 7を 1 8 0 nm 程度の膜厚で全面に堆積し、 フォトリソグラフイエ程及びそれに続くエッチング 工程により、 フラッシュメモリセル形成領域、 ピクセル形成領域及び周辺ロジッ ク回路領域に夫々ゲ一卜電極 8 8を形成する。

続いて、 ピクセル形成領域内のフォトダイォード形成領域上で開口するレジス トパターンを形成し、 3 0 k e V〜3 00 k e V、 1 X 1 0 c m²〜 1 X 1 0 is/c m²の条件で燐をイオン注入する。 これにより、 フォトダイォ一ド形成領域 には基板の深い位置まで N型拡散層 8 9が形成される。 次に、 7 k e V、 1 X 1 Ois/cm²程度でホウ奉をイオン注入し、 フォトダイォ一ド形成領域における基 板の表面部位に P型拡散層 9 0をフォトダイォ一ド表面シールド層として形成す る。 以上により、 図 3 6 Bに示すように、 ピクセル形成領域内にフォ卜ダイォー ド 9 1が形成される。

' 続いて、 図 3 7 A、 図 3 7 Bに示すように、 フラッシュメモリセル形成領域内 のソース形成領域上で開口するレジストパターンを形成し、燐をィオン注入する。 次に、 フォトレジストを灰化処理により除去した後、 フラッシュメモリセル形成 領域のドレイン形成領域上で開口するレジストパターンを形成し、 砒素をイオン 注入する。 尚、 フラッシュメモリセル形成領域におけるソース形成領域とドレイ ン形成領域に対するイオン注入の順序は、 これに限定されるものでなく、 ドレイ ン形成領域から先にイオン注入を行っても良い。

続いて、 同じく図 3 7A、 図 37 Bに示すように、 ピクセル形成領域内のフォ トダイォ一ドからリセットトランジスタのゲート電極の一部を除く領域で開口す るレジストパターンを形成し、 燐をイオン注入する。 フラッシュメモリセル形成 領域とピクセル形成領域に対するイオン注入の順序は特に限定されるものでなく、 ピクセル形成領域から先にィオン注入を行っても良いし-. 或いは、 ソース形成領 域とドレイン形成領域に対する夫々のイオン注入をフラッシュメモリセル形成領 域及びピクセル形成領域間において同時に行っても良い。

続いて、 シリコン酸化膜を 1 00 nm程度の膜厚で全面に堆積する。 次に、 ピ クセル形成領域におけるフォトダイオード部からリセットトランジスタ部のゲ一 ト電極の一部上面までの領域と、 フラッシュメモリセル形成領域の素子活性領域 とを覆うレジス卜パターンを形成し、 シリコン酸化膜を異方性ドライエッチング する。

これにより、 図 3 8A、 図 38 Bに示すように、 フラッシュメモリセルのゲ一 ト側壁面、 リセットトランジスタにおけるゲート電極の一方の側壁面、 ソ一スフ ォロアトランジスタのゲート電極の両側壁面、 及び、 セレクトトランジスタのゲ —ト電極の両側壁面にサイ ドウオール 92が形成される。

続いて、 熱酸化処理により全面にシリコン酸化膜を 5 nm程度の膜厚で形成し た後、 ピクセル形成領域内のフォトダイォ一ドからリセットトランジスタのゲー ト電極の一部までを除いた領域上及び周辺ロジック回路形成領域上で開口するレ ジストパターンを形成し、 40 k eV、 2 X 1 0 i5Z c m2程度で砒素をイオン注 入する。これにより、周辺ロジック回路形成領域内における N型拡散層とともに、 ピクセル形成領域内においてシリコン酸化膜 9 2にて被覆されていない部位の N 型拡散層が LDD構造として形成される。

続いて、 フッ酸を薬液としたゥエツトエッチング処理により上記 5 nm程度の 膜厚のシリコン酸化膜を除去した後、スパッタ法により全面に C o膜を堆積する。 次に、 500 °C程度の RT A処理を行って C oと S iを反応させ、 未反応の C o 膜を除去した後、 更に 8 0 0 °C程度の RT A処理を行うことにより C o S i ₂膜 9 3を形成する。 このとき、 図 39A、 図 39 Bに示すように、 ピクセル形成領 域におけるフォトダイォード部からリセットトランジスタのゲート電極の一部上 面までの領域、 及び、 フラッシュメモリセル形成領域の素子活性領域にはシリコ ン酸化膜が形成されているため、 C oと S iが反応せず、 この領域には C o S i ₂ 膜 9 3が形成されない。

続いて、 図 40A、 図 40 Bに示すように、 S i N膜を 50〜： L 0 nmの膜厚 で又は S i ON膜を 1 0 0〜 2 00 nm程度の膜厚で全面に形成した後、 更に B P S G膜 94を約 1. 5 程度の膜厚で形成し、 CMP法により表面を平坦化す る。

続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程によって S i N膜又は S i ON膜及び B P S G膜 94をパターニングすることにより、 フラッ シュメモリセル形成領域、 ピクセル形成領域及び周辺ロジック回路形成領域の 夫々において N型拡散層と上層配線とを接続するための開口部であるコンタクト ホールを形成する。 次に、 コンタクトホール内にタングステン Wを充填すること により Wプラグ 9 5を形成する。

次に、 T i膜、 T i N膜、 A 1膜、 T i膜及び T i N膜をスパッ夕法により順 次堆積し、 フォトリソグラフイエ程及びそれに続くエッチングェ程により T i膜 〜T i N膜をパ夕一ニングして、 周辺ロジック回路形成領域とともにフラッシュ メモリセル形成領域及びピクセル形成領域に第 1のメタル配線 9 6を形成する。 続いて、 図 4 1、 図 42に示すように、 プラズマ CVD法文はバイアス高密度 プラズマ CVD (HDP— CVD) 法によりシリコン酸化膜 9 7を堆積した後、 CM P法により表面を平坦化する。

続いて、 フォトリソグラフイエ程及びそれに続くエッチング工程により、 第 1 のメタル配線 9 6の表面が露出するまでシリコン酸化膜 9 7をパターエングし、 ビアホールを形成する。 次に、 ビアホール内にタングステン Wを充填することに より Wプラグ 9 8を形成する。

以降、 更に上層において、 第 2のメタル配線 9 9、 第 3のメタル配線 1 0 1、 Wプラグ及び層間絶縁膜 1 0 0を、 フラッシュメモリセル形成領域、 ピクセル形 成領域及び周辺ロジック回路形成領域に同様の工程により形成する。 次に、 ブラ ズマ C VD法又は HD P— C VD法によりシリコン酸化膜 1 02を堆積し、 続く CMP法により表面を平坦化する。

続いて、 カバ一膜としてプラズマ CVD法によりシリコン窒化膜 （不図示） を 全面に堆積した後、 同じく不図示のパッド形成領域においてフォトリソグラフィ 工程及びそれに続くエッチング工程により、 シリコン酸化膜 1 0 2及びシリコン 窒化膜をパ夕一ニングし、 第 3のメタル配線 1 0 1表面を露出させて電極パッド を形成する。

続いて、 フラッシュメモリ形成領域上及びピクセル形成領域上方にカラーフィ ルタ 1 0 3、 1 0 5を形成する。 ここで、 フラッシュメモリ形成領域上方に形成 するカラ一フィルタ 1 0 5としてはブラック遮光層を用いる。 次に、 カラ一フィ ルタ 1 0 3、 1 0 5を被覆する保護膜 1 04を形成した後、 フォトダイオード 9 1上方に相当する保護膜 1 04上の位置にマイク口レンズ 1 0 6を形成する。 尚、 本実施形態では、 ピクセル電圧用ヒューズ及ぴフラッシュメモリ電源用ヒ ュ一ズについて言及しなかったが、 上記第 1及び第 2の実施形態と同様の工程に より、 これらのヒューズが形成可能であることは勿論である。

図 44〜図 47は、 本実施形態におけるフラッシュメモリ混載型 CMOSィメ ージセンサのピクセル形成領域の平面構成図である。 図 48は、 本実施形態にお けるフラッシュメモリ混載型 C M O Sイメージセンサに適用したフラッシュメモ リの平面構成図である。 尚、 図 44〜図 48の X— Y線は、 図 42の断面図示線 であり、 図中の編み目部分は、 ビアホール又はコンタクトホールとメタル配線の 接続部分を示している。

図 44は、 図 42中の α— 線の平面構成を示した図である。 図 45は、 図 42中の /3— ]3 '線の平面構成を示した図である。 図 46は、 図 42中のァ―ァ '線の平面構成を示した図である。 図 47は、 図 42中の 5— δ '線の平面構成 を示した図である。 本実施形態のフラッシュメモリ混載型 CMO Sイメージセン サは、 図 45に示すように、 フローティングディフュージョンとソースフォロア トランジスタとを接続するための配線を第 1のメタル配線を用いて形成している。 従って、 本実施形態では、 リセット線を第 3のメタル配線によって形成し、 この リセット線がフォトダイォ一ド部を除くピクセル形成領域の一部を遮光するため の遮光層として兼用した構成としている。

<その他の実施形態 >

図 49は、 DRAM混載型 CMO Sイメージセンサの平面構成を概略的に示し た図である。

図 49に示されるように、 本実施形態の DRAM混載型 CMO Sイメージセン サは、 CMOSイメージセンサと DRAMを混載しており、 CMOSイメージセ ンサは、 ピクセルが 2次元的に配列されたピクセルアレイを有する。

各ピクセルは、 リセット電圧線 1 2 0、 トランスファ一ゲート線 1 2 1、 セレ クト線 1 22、 信号読み出し線 1 2 3及びリセット線 1 24と接続される。 リセ ット電圧線 1 20は、 ピクセル用電圧発生回路 1 2 5からリセッ卜時の基準電圧 を各ピクセルに伝送するための配線である。 トランスファーゲ一ト線 1 2 1は、 各ピクセルのフォトダイオードからの電気信号読み出しを制御するための制御信 号を行選択回路 1 2 6から各ピクセルに伝送するための配線である。 リセッ 卜線 1 24は、 フォトダイォード及びフローティングディフュージョン部をリセット するための制御信号を行選択回路 1 2 6から各ピクセルに伝送するための配線で ある。 信号読み出し線 1 2 3は、 各ピクセルからの出力信号を信号読み出し及び ノイズキャンセル回路 1 2 7が読み出すための配線である。

各ピクセルからの信号読み出しは、 信号読み出し &ノイズキャンセル回路 1 2 7の制御によって実行される。 信号読み出し &ノイズキャンセル回路 1 2 7は、 各ピクセルからの出力信号を読み出し、 ノイズを除去した後、 アンプ &ADコン バー夕回路 1 2 8に出力する。 アンプ &ADコンバータ回路 1 2 8は、 入力信号 を増幅及びデジタル化した後、 出力回路 1 30及び D RAM 1 2 9に出力する。 アンプ &ADコンバータ回路 1 2 8から出力回路 1 3 0へは、 全ピクセルの 1 ノ4〜 1 Z 1 0分程度の画像データが転送され、 転送された画像データは出力回 路 1 3 0からチップ外に出力されて、 画面構成処理をした後、 例えば携帯電話の 画面上等で表示される。 一方、 アンプ &ADコンバータ回路 1 2 8から DRAM 1 2 9へは、 全ピクセルの画像データが転送され、 一時的に記録される。 DRA Mには、 ピクセルからの信号を AZD変換した直後のデータが保存される。 その 後、 例えばユーザが携帯電話の画面上に表示された画像データを保存したい場合 には、 所定の操作を行うことにより、 一時的に保存された全ピクセル分の画像デ 一夕が DRAM 1 2 9から画面構成処理をした後、 メモリカード等の記録媒体に 保存される。

従来の CM〇 Sィメージセンサでは、 フォトダイォード及びフローティングデ ィフュージョン部をリセットするためのリセット電圧は、 通常、 電源電圧よりも 低い電圧が用いられるが、 このリセット電圧 V Rはトランジスタ等の製造バラッ キにより変動する。 PNP型埋め込み型フォ卜ダイォードが完全空乏化する電圧 を VP dとすると、 リセット電圧 VRと Vp dの差が信号のダイナミックレンジ となるため、 リセット電圧 V Rが製造バラツキにより所望の値より低くなると、 その分ダイナミックレンジが狭くなる。

反対に、 リセット電圧 VRが所望の値よりも高くなるとジャンクションリーク が大きくなり、 S/N比が低下してしまう。 リセット電圧の他にも例えば卜ラン スフアートランジス夕又はリセッ卜卜ランジス夕のゲート電圧を電源電圧と違う 電圧とすることがあり得るが、 このときにも製造バラツキに起因した電圧バラッ キは撮像素子の性能に影響する。

図 5 0は、 4トランジスタ型ピクセルのフォトダイォ一ドからリセットトラン ジス夕までの断面構成を模式的に示した図であり、 図 5 1は、 4 トランジスタ型 ピクセルのフォトダイォードからリセットトランジスタまでのポテンシャル状態 を示した図である。

フォトダイォードからの電荷読み出し時又はフォトダイォードのリセット時の 際に、 フォトダイォードの電荷を完全に抜き取るためにはフローティングディフ ュ一ジョン部の電圧は Vp d以下に留まる必要があり、 ダイナミックレンジは V R— V p d以下に制限される。

また、 フォトダイォ一ド又はフローティングディフュージョン部へのリセット 電圧 VRの供給は、 リセットトランジスタを介して行われるが、 トランジスタの 閾値電圧 （V t h) 分の電圧降下を避けるために、 リセットトランジスタの閾値 を低くする、 又は、 リセットトランジスタのゲート電極に十分高い電圧を印加す る必要がある。 低い閾値電圧 V t hを使用する場合、 リセットトランジスタ OF F時におけるリ一ク電流が問題となる可能性がある。

これに対し、 本発明の第 1及び第 2の実施形態における D RAM混載型 CMO Sイメージセンサは、 図 49にも示すように、 ピクセル電圧用ヒューズ 1 3 1と DRAM電源用ヒューズ 1 3 2を備え、これらのヒューズを切断することにより、 閾値電圧等の製造ばらつきに起因するこれらの内部発生電圧のバラツキを調整す ることができる。 また、 上記実施形態の DRAM混載型 CMOSイメージセンサ によれば、 DRAM電源用ヒューズ 1 32と同じ工程にてピクセル電圧用ヒユー ズ 1 3 1を製造することが可能であるため、 特に製造工程を増加させる必要がな い 上記実施形態によれば、 特にリセット電圧 （VR) のばらつきを抑えることが 可能となる。リセット電圧 VR等のピクセル用電圧ヒューズ 1 3 1による調整は、 イメージセンサに D R A Mを混載する場合のみならず、 S R A Mを混載する場合 やイメージセンサ単体の場合にも有効となる。

図 5 2は、 4 トランジスタ型ピクセルの等価回路図である。

上記実施形態に適用したピクセルは、 図 52に示すような 1つのフォトダイォ —ドと 4つの卜ランジス夕を有する 4卜ランジス夕型ピクセルである。 141は フォトダイォ一ド (図中では、 PD)、 142はトランスファ一トランジスタ (図 中では、 TG)、 143はフローティングディフユ一ジョン (図中では、 FD)、 144はリセットトランジスタ (図中では、 R S T)、 145はリセッ卜電圧線（図 中では、 VR)、 146はソ一スフォロアトランジスタ （図中では、 S F— T r；)、 147はセレクトトランジスタ （図中では、 S e l e c t), 148は信号読み出 し線である。

上記各実施形態では、夫々 4 トランジスタ型ピクセルを例に挙げて説明したが、 本発明は、 1つのフォトダイオードと 3つのトランジスタから構成される 3 トラ ンジス夕型ピクセルを適用することも可能である。 図 5 3は、 3 トランジスタ型 ピクセルの等価回路図である。

図 5 3に示すように、 3 トランジスタ型ピクセルは 4トランジスタ型ピクセル からトランスファ一トランジスタを除かれた構成である。 3 トランジスタ型ピク セルを本発明に適用した場合でも、 上記のリセット電圧 VRのヒューズによる調 整が可能である。

図 54は、 上記の VR電圧の調節が可能なヒューズの一構成例を示した図であ る。

電源電圧から GND 0Vの間において、 抵抗 R 0〜R 3とヒューズ H 1〜H 3 が夫々並列に接続される。 必要に応じてヒューズ H 1 ~H 3の一部又は全部を選 択して切断することにより、 ノード V 1とグランド間の抵抗値を切り替えること ができるため、 ノード V 1の電圧値を調節することができる。 実際にはこのノー ド V 1に表れる電圧値が VR生成回路に入力されて所望のリセット電圧 VRを得 ることができる。 前述の電圧調整用のヒューズは、 レーザ切断を行うタイプであつたが、 他の夕 イブのヒューズを用いることもできる。 例えば、 図 64に示すように、 薄い絶縁 膜をキャパシタ絶縁膜とするキャパシ夕に、 絶縁耐圧以上の電圧を印加すること により、 絶縁破壊させて導通させることができる。 このようにしてキャパシタの 電極間の絶縁/導通を制御することで、 ヒューズとしての機能を持たせることが できる。 イメージセンサの電圧調整用ヒューズとしてはこのような電気的ヒュ一 ズを用いることもできる。 この場合、 ヒューズ切断に伴うゴミ発生を防止するこ とができるのでイメージセンサ用ヒューズとして利点がある。

図 5 5は、 D RAM混載型 CMO Sイメージセンサの他の平面構成例を概略的 に示した図である。

本 DRAM混載型 CMOSイメージセンサは、 DRAM用電圧発生回路 149 内において、 DRAM用の電圧 V I I (電源電圧 3. 3V〜2. 5Vをチップ内 部で降圧して 1〜 2 Vにした電圧） をピクセルのリセット電圧 VRと共用し、 更 にチップ内部で発生する— 0. 1V〜— 1. 0 Vの電圧 VBBをリセットトラン ジス夕のオフ時のゲート電圧と共用したものである。

図 50及び図 5 1にも示すように、 リセットトランジスタは、 リセット電圧 V Rを FD又は PDに書き込むためのゲートしての機能を有するが、 Nc hトラン ジス夕でリセットトランジスタが構成されているため、 印加されるゲート電圧が 低いと、 正確に VRを書き込むことができず、 スレッシュホールド電圧 V t h分 だけ電圧降下した電圧 （VR— V t h) が書き込まれてしまう。 そのため、 リセ ットトランジスタのスレッシュホールド電圧 V t hは低く設定することが好まし い。

また、このようにスレツシュホールド電圧 V t hを低く設定した場合において、 リセットトランジスタの OF F時に生じるリーク電流を保証するために、 OFF 時のリセットトランジスタのゲートに VBBを印加する。 また、 内部電源発生回 路 （DRAM用電圧発生回路） 149をイメージセンサと DRAMで共用するこ とによりチップ面稂を低減することが可能となる。

上記のように、 リセットトランジス夕のゲ一ト電圧を O F F時にマイナス電圧 にすることは、 イメージセンタと DRAMを混載する場合のみならず、 イメージ センサと S RAMを混載する場合、 DRAMや S RAMを混載せずイメージセン サ単体とした場合にもリーク電流発生防止の点で有効である。

また、 トランスファ一トランジスタのゲー卜の OF F時における電圧も上記 V BBを使用することでリーク電流の発生を防止しつつ、 トランスファートランジ スタのスレツシュホールド電圧 V t hを下げることが可能となる。

さらに、 上記 VBBの他に、 DRAMにてヮ一ド線ネガティブリセット (ヮー ド線の〇 F Fするための電圧に一 0. 1〜― 1 Vの負電圧 VNWLを使用するこ と） を用いる場合には、 OF F時のリセットトランジスタのゲートに VNWLを 印加することもできる。

尚、 上記では、 D RAM混載型 CMO Sイメージセンサを例に挙げて平面構成 について説明したが、 本発明の第 3の実施形態におけるフラッシュメモリ混載型 CM〇 Sイメージセンサも同様の平面構成とすることが可能である。

図 56は、通常の一括シャツ夕動作を模式的に示した図である。横軸は時間軸、 縦軸はイメージセンサのピクセルアレイの行を示す。

図 56に示した一括シャツ夕動作は、 最初に全行のピクセルのフローティング ディフユ一ジョン部を一括でリセッ卜した後、 全行一括でフォ卜ダイォード部か らフローティングディフュージョン部に電荷転送を行い、 1行目からフロ一ティ ングディフユ一ジョン部の電圧信号を読み出すものである。

この 1行毎の電圧信号の読み出しは、 通常撮像シーケンスの大部分の時間を占 めており、 例えば、 3 0コマ Z秒の撮影では、 1行目と最終行では、 フォトダイ ォード部からフローティングディフュージョン部への電荷転送から、 フローティ ングディフユ一ジョン部からの電圧信号の読み出しまでに最大 3 3msの時間差 が生じる。 そのため、 後の方の行では、 フローティングディフュージョン部のジ ヤンクションリークが大きくなり、読み出される電圧信号の SZN比を低下させ、 画質を劣化させてしまう。

一方で、 フォトダイォード部からフローティングディフユ一ジョン部への電荷 転送を一括して行った後、 フローティングディフユ一ジョン部からの電圧信号の 読み出し動作を高速に行えば、 後の方の行でもジャンクションリークの影響を小 さく抑えることができる。 図 5 7は、 本発明の実施形態における DRAM混載型 CMOSイメージセンサ 又はフラッシュメモリ混載型 CM OSイメージセンサによる一括シャツ夕動作を 模式的に示した図である。

本発明の実施形態によれば、 フローティングディフユ一ジョン部からの電圧信 号の読み出し動作を高速に行うことが可能となる。 全行のフローティングディフ ュ一ジョン部から電圧信号を高速に読み出した場合でも、 読み出された電圧信号 を一旦チップ内の DRAM 1 2 9に保存し、 後に D RAM 1 2 9からチップ外に 出力させるように制御すれば、 チップ外への電圧信号の転送は、 図 5 6に示すシ 一ケンスを実行した場合と同様の周波数で行うことができる。

図 5 8は、 図 5 7に示す一括シャッタ動作を実現する回路構成例を示した図で ある。

通常、 イメージセンサ内のピクセルは、 RGB (赤緑青） 用のピクセルが市松 模様に配置されたべィャ型配列となっている。 図 58に示す回路構成は、 各フロ 一ティングディフユ一ジョン部からの電圧信号の読み出し回路が 4つ設けられて おり、 ここでは、 奇数列 （B l u e列） に配置されるピクセル用の信号読み出し 線は、 B 1 u e用読み出し回路と B l u e列の G r e e n (B) 用読み出し回路 に夫々スィッチトランジスタを介して接続され、 偶数列 （R e d列） に配置され るピクセル用の信号読み出し線は、 R e d用読み出し回路と R e d列の G r e e n (R) 用読み出し回路に夫々スィッチトランジスタを介して接続される。 アン プと ADインバ一タも B 1 u e用読み出し回路用、 G r e e n (B) 用読み出し 回路用、 R e d用読み出し回路用及び G r e e n (R) 用読み出し回路用に 4つ 設けられ、 各読み出し回路からアンプと ADコンパ一夕への電圧信号の転送が並 列に行えるよう fcなっている。

図 5 9 Aは、 図 5 8に示す回路による電圧信号の読み出し動作を模式的に示し た図であり、 図 59 Bは、 通常の電圧信号の読み出し動作を模式的に示した図で ある。 図中、 実線の斜線部分は、 ピクセルから信号読み出し &ノイズキャンセル 回路 1 2 7への信号読み出し期間を示し、 図中、 一点鎖線の斜線部分は、 信号読 み出し回路 &ノイズキャンセル回路 1 2 7からアンプ &ADコンバータ回路 1 2 8への信号読み出し期間を示している。 図 5 9 Aに示すように、 2 η (η : 1， 2， 3, · · · ) 行が選択された時は、 信号読み出し &ノイズキャンセル回路 1 2 7の G r e e n (B) 用信号読み出し 回路と R e d用信号読み出し回路を信号線と接続して、 ピクセルからの電圧信号 の読み出しを行う。 ピクセルから信号読み出し &ノイズキャンセル回路 1 2 7へ の電圧信号の読み出しが終わると、 G r e e n (B) 用信号読み出し回路及び R e d用信号読み出し回路と信号線を切断して次の行 （（2 n + 1 ) 行） の信号読み 出し動作に移行する。

信号読み出しの対象として （2 n + 1) 行が選択されると、 B 1 u e用信号読 み出し回路と G r e e n (R) 用信号読み出し回路を信号線と接続して、 ピクセ ルからの電圧信号の読み出しを行う。 ピクセルから信号読み出し &ノイズキャン セル回路 1 2 7への電圧信号の読み出しが終わると、 B 1 u e用信号読み出し回 路及び G r e e n (R) 用信号読み出し回路と信号線を切断して次の行 （（2 n + 2) 行） の信号読み出し動作に移行する。 以上の動作を順次実行し、 全行の信号 読み出し動作を行う。

ここで、 図 58に示すように、 各読み出し回路は、 ピクセル全体の半分の列の ピクセルからの信号を読み出すので、 信号読み出し &ノイズキャンセル回路 1 2 7からアンプ &ADコンバータ回路 1 2 8への信号転送を、 通常の電圧信号読み 出し動作と同じクロック周波数を用いて行っても、 半分の時間で信号の転送を行 うことが可能となる。

また、 奇数列のピクセルについては B 1 u e用読み出し回路及び G r e e n (B) 用読み出し回路を用いて信号読み出しがなされ、 偶数列のピクセルについ ては R e d用読み出し回路及び G r e e n (R) 用読み出し回路を用いて信号読 み出しがなされるように、 各列について 2つの読み出し回路を用いて信号読み出 しが行われるため、 通常の電圧信号読み出し動作と同じクロック周波数による信 号読み出しを行った場合、 全体的な信号読み出し時間は最小で通常の読み出し動 作時間の 1/4強となる。 この傾向は、 ピクセルから読み出し回路への信号読み 出し時間 （図 5 9 Aの実線の斜線部分） に対する信号読み出し &ノイズキャンセ ル回路 1 2 7からアンプ &ADコンパ一夕回路 1 2 8への信号転送時間 （図 59 Aの一点鎖線の斜線部分） の比が大きくなる程、 全体的な信号読み出し時間は、 通常の読み出し動作時間の 1 4に近づく。

ところで、 4トランジスタ型ピクセル又は 3 トランジスタ型ピクセルを有する CMO Sイメージセンサでは、 リセットトランジスタを介してフロ一ティングデ ィフユ一ジョンにリセット電圧 VRが書き込まれる。 その際には 図 6 0に示す ように、通常、リセットトランジスタのゲ一ト電極に電源電圧 V C Cが印加され、 チャネルが十分 ONした状態でリセット電圧 VRが書き込まれるように リセッ ト電圧 VRは （VCC— 1) V程度の低い電圧に設定される。 しかしながら、 近 年の半導体集積回路の微細化傾向に伴い個々のピクセルに供給される電源電圧 V C Cも低下させているため、 リセット電圧 VRが低い値で設定されるとピクセル の必要なダイナミックレンジを確保することが困難となる。

また、 フローティングディフュージョン及びフォトダイォードへのリセット電 圧 VRの書き込み時において、 リセットトランジスタのゲート電極に電源電圧 V C Cを印加し、 リセット電圧 VRを電源電圧 V C Cと同じ電圧値に設定すると、 フローティングディフユ一ジョン部にはリセット電圧 VRを （VCC— 1) Vと 設定するときよりも高い電圧が書き込まれることになる。 しかしながら、 その書 き込み中にリセットトランジスタのチャネルが O F Fし、 リセットトランジスタ がサブスレツショルド領域に入る。 このため、 図 6 1に示すように、 暗時に連続 撮影を行うと、 2回目のリセットでは前回のリセット時よりも更に高い電圧がフ 口一ティングディフュージョン部に書き込まれてしまい、 フローティングディフ ユージョン部に実際に書き込まれる電圧が変動してしまう可能性がある。

図 6 2 Aは、 本実施形態のリセット動作におけるフローティングディフユ一ジ 3ン部からリセット 1、ランジス夕の V R端子までのポテンシャルを示した図であ り、 図 6 2 Bは、 フローティングディフュージョン部、 リセットトランジスタの 動作を示した夕イミングチャートである。

本実施形態のリセット動作のステップ 1として、 VR端子の印加電圧を VC C から (VC C - 1 ) に下げた後、 リセットトランジスタのゲート電極の印加電圧 を 0Vから VCCにする。 これにより、 リセットトランジスタのチャネルが十分 に ONした状態で、 フローティングディフユ一ジョン部に （VCC— 1) が書き 込まれる。 続くステップ 2として、 VR端子の印加電圧を （VC C— 1 ) から VC Cに戻 す。 これにより、 フローティングディフュージョン部には VC C— V t hが書き 込まれ、 リセットトランジスタのチャネルは〇 F Fし、 サブスレツショルド領域 の状態に移行する。

上記のリセット動作により、 フローティングディフユ一ジョン部には V C c - 1 Vよりも高い電圧の V C C - V t h (具体的には、 V C C - 0. 5 V程度) が 書き込まれる。 このときフローティングディフユ一ジョン部に書き込まれる電圧 はリセットトランジスタの V t hに依存することになるが、 CD S (相関 2重読 み出し) を行うことにより、 この依存性を排除することができる。

更に、 上記のように、 リセッ卜動作でフロ一ティングディフュージョン部への 電圧書き込みの際にリセットトランジスタのチャネルが〇 F Fする （サブスレツ ショルド領域となる） 状態を作ることで、 書き込み終了時には、 フローティング ディフユ一ジョン部と VR端子間にはフローティングディフュージョン部から V R端子への極微小な電子流のみが存在する状態、 即ち、 フローティングディフユ 一ジョン部と V R端子間に双方向の電子の出入りがない状態となる。 このため、 フローティングディフュージョン部内の電子個数揺らぎに起因するランダムノィ ズ ( k T Cノイズ) を抑制する効果がある。

図 6 3は、 上記のリセット動作を実現可能な 4 トランジスタ型ピクセルのピク セルアレイを示す概略平面図である。

上記のリセット動作では、 リセット電圧線 1 5 0を VDD— 1 Vから VDDの 間で駆動させるため、 供給電圧値を制御可能な行選択回路にリセット電圧線 1 5 0を接続し、 リセット電圧線 1 5 0を行方向に配線し、 読み出し行のリセット電 圧線 （VR線） 1 5 0のみ充放電する。 通常の 4トランジスタ型ピクセルでは、 トランスファーゲート線 （TG線）、 リセット線 （R S T線）、 セレクト線 （S L 線） を行方向に配線するが、 上記のようにリセット線 （VR線） 1 5 2を行方向 に配線するため、 トランスファーゲート線 （TG線） 1 5 1は内部電圧発生回路 に接続され、 列方向に配線されている。

このトランスファ一ゲート線 （TG線） の配線方法では- ピクセルから読み出 し回路への電荷転送と読み出し回路からチップ外への読み出しを順次行う "口一 リングシャツ夕" を行うことはできない。 しかしながら、 全行同時にピクセルか ら読み出し回路に電荷転送し、 行毎に電圧信号をチップ外に読み出す "一括シャ ッ夕動作" を行えば、 トランスファーゲート線 （T G線） 1 5 1は全行同時に O N / O F Fさせれば良いだけであり、 上記リセット動作による撮影動作を行うこ とができる。 産業上の利用可能性

本発明によれば、 画素領域と記憶素子領域とが同一の工程によって形成されて いるため、 画素領域と記憶素子領域を混載した半導体装置にあって基板上の積層 物の厚みが抑えられ、 マイク口レンズを介して照射される光の合焦位置が画素手 前となることによる感度低下が回避される。

Claims

1 . 一又は複数の画素が形成される画素領域と、

前記画素からの出力信号を記憶する一又は複数の記憶素子が形成される記憶素 子領域と

を含み、

前記画,素領域及び前記記憶素子領域を構成する各層が同一工程によって形成さ れて成ることを特徴とする半導一体装置。

求

2 . 前記記憶素子は、 粗面化された表面形状を有することを特徴とする請求項 1 に記載の半導体装置。 範

3 . 前記記憶素子は、 スタック型キャパシタであることを特徴とする請求項 2に 記載の半導体装置。

4 . 前記記憶素子は、 トレンチ型キャパシタであることを特徴とする請求項 1に 記載の半導体装置。

5 . 前記記憶素子は、 フラッシュメモリセルであることを特徴とする請求項 1に 記載の半導体装置。

6 . 前記記憶素子と接続するビット線と、 前記画素と接続する一部の配線構造と が、 同一の工程によって形成されて成ることを特徴とする請求項 1に記載の半導 体装置。

7 . 前記画素は、 撮像素子と、 前記撮像素子で生成された電荷を一時的に保持す る記憶部とを含み、

前記記憶部と接続される前記配線構造が、 前記ピット線と同一の工程によって 形成されて成ることを特徴とする請求項 6に記載の半導体装置。

8 . 前記画素は、 前記撮像素子から前記記憶部への電荷の転送動作を切り替える 卜ランスファ一トランジス夕を更に含み、

前記トランスファ一トランジスタのゲー卜電極と接続される前記配線構造が、 前記ピッ卜線と同一の工程によって形成されて成ることを特徴とする請求項 7に 記載の半導体装置。

9 . 前記画素に供給される電圧を調整するための画素用ヒューズを更に含むこと を特徴とする請求項 1に記載の半導体装置。

1 0 . 前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズを更に 含み、

前記画素用ヒューズと前記記憶素子用ヒューズとが、 同一の工程によって形成 されて成ることを特徴とする請求項 8に記載の半導体装置。

1 1 . 前記画素及び前記記憶素子に夫々供給する電圧を共に発生する内部電圧発 生回路を更に含むことを特徴とする請求項 1に記載の半導体装置。

1 2 . 前記画素は、 少なくとも前記記憶部にて保持される電荷量をリセットする ためのリセットトランジスタを含み、

前記内部電圧発生回路は、 前記リセットトランジスタのオフ時のゲート電圧と してマイナス電圧を前記リセッ 1、トランジスタに対して供給することを特徴とす る請求項 1 1に記載の半導体装置。

1 3 . 前記内部電圧発生回路は、 前記記憶素子用のワード線ネガティブリセット 電圧を前記リセットトランジスタのオフ時のゲ一ト電圧として前記リセットトラ ンジス夕に対して供給することを特徴とする請求項 1 2に記載の半導体装置。

1 4 . 前記記憶素子に記憶される前記複数の画素からの全出力信号のうちの一部 を当該半導体装置の外部に出力し、 その後命令があれば、 前記全出力信号を前記 記憶素子から当該半導体装置の外部に出力することを特徴とする請求項 1に記載 の半導体装置。

1 5 . マトリックス状に配置された前記複数の画素からの出力信号を読み出す信 号読み出し手段を更に有し、

前記信号読み出し手段は、 奇数列に配置された画素用の第 1の信号読み出し部 と、 偶数列に配置された画素用の第 2の信号読み出し部とを含むことを特徴とす る請求項 1に記載の半導体装置。

1 6 . 前記第 1の信号読み出し部及び前記第 2の信号読み出し部は、 前記各画素 が取得する色信号の種類に応じた数の信号読み出し回路を夫々含むことを特徴と する請求項 1 5に記載の半導体装置。

1 7 . 撮像素子と、 前記撮像素子で生成された電荷を一時的に保持する記憶部と して一方の不純物拡散層が機能するリセットトランジスタとを含む一又は複数の 画素を有し、

前記リセットトランジスタのゲート電極への印加電圧から前記リセットトラン ジス夕の閾値電圧を減じた値より低い電圧を一旦、 前記リセッ卜卜ランジス夕の 他方の不純物拡散層に一旦印加し、 その後、 前記他方の不純物拡散層に対して前 記ゲート電極への印加電圧と略同レベルの電圧を印加することにより、 前記記憶 部にて保持される電荷量をリセットすることを特徴とする撮像装置。

1 8 . 前記信号読み出し手段は、 前記複数の画素からの出力信号を C D S (相関 2重読み出し）によって読み出すことを特徴とする請求項 1 7に記載の撮像装置。

1 9 . 前記画素に供給する電圧を発生する内部電圧発生回路と、

マトリックス状に配置される前記複数の画素のうち、 前記信号読み出し手段に よって信号が読み出される対象となる画素を行毎に選択するとともに、 前記内部 電圧発生回路から前記画素に対して供給される電圧値を制御可能な行選択回路と を更に含み、

前記画素は、 前記撮像素子から前記記憶部への電荷の転送動作を切り替えるト ランスファートランジスタを更に含み、

前記トランスファートランジスタのゲート電極に接続する信号線が前記内部電 圧発生回路に接続されるとともに、 前記画素群の列方向に配置され、

前記リセットトランジスタのゲート電極に接続する信号線が前記行選択回路と 接続されるとともに、 前記画素群の行方向に配置されることを特徴とする請求項

1 8に記載の撮像装置。

2 0 . —又は複数の画素が形成される画素領域と、 前記画素からの出力信号を記 憶する一又は複数の記憶素子が形成される記憶素子領域とを含む半導体装置の製 造方法であって、

前記画素領域及び前記記憶素子領域を構成する各層を、 同一工程によって形成 することを特徴とする半導体装置の製造方法。

2 1 . 前記記憶素子の表面を粗面化することを特徴とする請求項 2 0に記載の半 導体装置の製造方法。

2 2 . 前記記憶素子と接続するビット線と前記画素と接続する一部の配線構造と を、 同一の工程によって形成することを特徴とする請求項 2 0に記載の半導体装 置の製造方法。

2 3 . 前記画素は、 撮像素子と、 前記撮像素子で生成された電荷を一時的に保持 する記憶部とを含み、

前記記憶部と接続される配線構造を、 前記ビット線と同一の工程によって形成 することを特徴とする請求項 2 2に記載の半導体装置の製造方法。

2 4 . 前記画素は、 前記撮像素子から前記記憶部への電荷の転送動作を切り替え るトランスファ一トランジスタを更に含み、

前記卜ランスファートランジスタのゲ一卜電極と接続される配線構造を、 前記 ビッ卜線と同一の工程によって形成することを特徵とする請求項 2 3に記載の半 導体装置の製造方法。

2 5 . 前記画素に供給される電圧を調整するための画素用ヒューズを形成するこ とを特徴とする請求項 2 0に記載の半導体装置の製造方法。

2 6 . 前記記憶素子に供給する電圧を調整するための記憶素子用ヒューズと前記 画素用ヒューズとを、 同一の工程によって形成することを特徴とする請求項 2 5 に記載の半導体装置の製造方法。