WO2004057353A1 - 半導体装置及びその試験方法 - Google Patents

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WO2004057353A1
WO2004057353A1 PCT/JP2003/016156 JP0316156W WO2004057353A1 WO 2004057353 A1 WO2004057353 A1 WO 2004057353A1 JP 0316156 W JP0316156 W JP 0316156W WO 2004057353 A1 WO2004057353 A1 WO 2004057353A1
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test
signal
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register
memory
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PCT/JP2003/016156
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Inventor
Takaaki Furuyama
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Fujitsu Limited
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns

Definitions

  • the present invention relates to a semiconductor device in which a logic unit and a memory unit are mounted, and a test method therefor.
  • normal operations write operation and read operation
  • the macro memory In the memory embedded LSI, normal operations (write operation and read operation) in the macro memory are controlled by signals from the logic section. For example, when a read command is issued from the logic unit, an address is supplied to the macro memory together with the command, and data selected by the address is output from the macro memory to the logic unit. When a write command is issued from the logic unit, an address and data are supplied to the macro memory together with the command, and the macro memory writes the data to a storage area selected by the address.
  • the following two methods are known as methods for testing a macro memory in a memory mixed LSI configured as described above.
  • the first method is to perform a test by controlling the operation of the macro memory via the logic unit without providing a dedicated test circuit.
  • a dedicated test circuit is built and used for testing, input / output terminals are provided, and a test signal is supplied from the test input terminal to operate the test circuit, thereby causing the logic section to operate.
  • a BIST (built-in self-test) circuit is known as a test circuit.
  • the test circuit built into the memory hybrid LSI mainly consists of a multiplexer that switches between signals transmitted and received between the logic section and the macro memory and test signals supplied from the test input / output terminals during normal operation. Have been.
  • Test input / output terminals are provided for input / output of signals (address signals, data signals, and other control signals) required to control the macro memory via the logic unit during normal operation.
  • the macro memory is tested by a method called direct access (see Patent Document 1).
  • direct access When performing tests using the direct access method, all signals (address signals, data signals, and control signals) defined by the operation specifications of the macro memory are required as test signals.
  • Patent Document 2 discloses a method in which a control signal excluding an address signal and a data signal is coded, and the code is supplied from a test terminal to a test circuit to test a macro memory.
  • Patent Document 3 a plurality of test pads directly connected to a memory by a test entry signal are provided, and these pads are gathered on one side of the chip, thereby increasing the number of chips that can be tested each time and reducing the test time. A technique for performing this is disclosed.
  • An object of the present invention is to provide a semiconductor device capable of reducing a test time with a simple circuit configuration and suppressing an increase in a circuit area for a test, and a test method thereof.
  • Patent Document 1
  • Patent Document 2 Japanese Patent Application Laid-Open No. H10-65010 (Fig. 12) Patent Document 2
  • a semiconductor device having a test mode in which a logic unit and a memory unit are mixedly mounted.
  • the memory unit receives an input signal including an address, data, and a command from the logic unit, and performs an operation control circuit that executes the data read / write operation according to the input signal, and is connected to the operation control circuit.
  • a test storage circuit that is provided in a storage area of the memory unit that can be selected by the address and stores data for selecting the test mode; and is connected to the operation control circuit and the test storage circuit.
  • a write circuit that generates a control signal for permitting data to be written to the test storage circuit in response to a write command supplied from the operation control circuit in accordance with the input signal.
  • a macro memory which is mounted together with a logic unit on a one-chip semiconductor device having a test mode.
  • the macro memory receives a register area and a memory area, and an input signal including an address, data, and a command from the logic unit to access the register area and the memory area, and reads / reads the data according to the input signal.
  • An operation control circuit for executing a write operation, a test register connected to the operation control circuit, provided in a register area selectable by the address, and storing a test code for selecting the test mode;
  • a write circuit that is connected to the operation control circuit and the test register and generates a control signal that permits writing of data to the test register in response to a write command supplied from the operation control circuit in accordance with the input signal And a circuit.
  • the present invention provides a method for testing a semiconductor device in which an input signal including an address, data, and a command is received from a memory unit, and a memory unit including an operation control circuit for executing the data read / write operation is mounted.
  • the test method includes: a first step of supplying a test entry signal from a test entry terminal to the memory unit; and writing the operation control circuit into a test register provided in a storage area selectable by the address. A second step of writing the data in accordance with an operation; and a third step of selecting a test mode and testing the memory unit according to the data written in the test register.
  • a method for selecting a test mode for testing a semiconductor device including a logic unit and a memory unit having a storage area and receiving an address and data from the logic unit is provided.
  • the test mode selection method includes: providing a test register specified by the address in a storage area of the memory unit; supplying a test entry signal to the memory unit; and responding to the test entry signal. Specifying the test register by the address; writing data for selecting the test mode to the test register in response to the test entry signal; and writing the data to the test register. Selecting the test mode according to the following. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a schematic configuration diagram of a semiconductor device according to one embodiment of the present invention.
  • FIG. 2 is a schematic block circuit diagram of the macro memory of the semiconductor device of FIG.
  • FIG. 3 is an explanatory diagram showing a memory map of the macro memory of FIG.
  • FIG. 4 is a schematic circuit diagram of a test entry detection circuit of the macro memory of FIG.
  • FIG. 5 is a schematic circuit diagram of a test mode selection circuit of the macro memory of FIG.
  • FIG. 6 is a schematic circuit diagram of a test code writing circuit of the macro memory of FIG.
  • FIG. 7 is a schematic circuit diagram of the 'test register' of the macro memory of FIG.
  • FIG. 8 is a schematic circuit diagram of a macro I / ⁇ selector of the macro memory of FIG.
  • FIG. 9 is a schematic circuit diagram of an analog switch of the macro IZO selector of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic block diagram of a semiconductor device 10 according to one embodiment of the present invention.
  • the semiconductor device 10 includes a memory unit (macro memory) 11 mixed with a logic unit.
  • the macro memory 11 is provided with an operation control circuit 12 for executing a data read Z write operation based on an input signal including an address, data, and a command.
  • a test storage circuit 16 for storing data for selecting a test mode is provided in a storage area (address space) selected by an address included in the input signal.
  • the write circuit 15 supplies a control signal RGT which permits writing of data to the test storage circuit 16 in response to a write command WR supplied from the operation control circuit 12.
  • the data D ata included in the input signal is written to the test storage circuit 16 based on the control signal R GT.
  • the operation control circuit 12 is a circuit for accessing the register area and the memory area of the macro memory 11 based on an input signal from the logic section.
  • the test storage circuit 16 is a test register provided in the register area. That is, the test register 16 is allocated to the same address space as the memory area. A test code for selecting a test mode is written into the test register 16 in the same manner as when writing data to the memory area.
  • the output signal TRG of the test register 16 is supplied to the test control circuit 14, and is decoded by the test control circuit 14.
  • a predetermined test mode selection signal Tx corresponding to the output signal TRG of the test register 16 is output from the test control circuit 14.
  • the test mode selection signal ⁇ ⁇ of the test control circuit 14 is supplied to the I / O selector 17.
  • the I / O selector 17 selects and outputs one of a plurality of internal signals based on the test mode selection signal ⁇ X.
  • the test control circuit 14 is supplied with a test entry signal RTE via a test entry terminal 20 provided outside the macro memory 11.
  • the test entry signal RTE has a higher voltage than the operating voltage of the macro memory 11, and the test control circuit 14 is provided with a detection circuit for detecting the high voltage.
  • test control circuit 14 When the test control circuit 14 detects the input of the test entry signal RTE, it supplies a test activation signal TE STM to the test register 16. Data can be written to the test register 16 by the test activation signal TESTM.
  • the following first to third steps are provided as a test method for the macro memory 11. That is, in the first step, a test entry signal RTE is supplied to the macro memory 11 via the test entry terminal 20 provided outside. In the second step, data is written by a write operation of the operation control circuit 12 into the test register 16 provided in the storage area selectable by the address. In the third step, a test mode is selected based on the output signal TRG of the test register 16 to test the macro memory 11.
  • the test entry signal is a signal having a voltage higher than the operating voltage of the macro memory 11, and a high voltage signal is detected in the first step.
  • the data to be written to the test register 16 in the second step is a coded test code, and the output signal TRG of the test register 16 is decoded in the third step.
  • FIG. 2 is a schematic block diagram of the macro memory 11.
  • the macro memory 11 is mounted on a one-chip semiconductor device (LSI) 10 together with a logic section.
  • the semiconductor device 10 has a function of storing data and another function (for example, an A / D conversion function).
  • the macro memory 11 has read / write operation control circuit 12, internal circuit 13, test control circuit 14, test code write circuit 15, test register 16, and I / O selector 1 7a and 17b are provided.
  • the read Z write operation control circuit 12 is supplied with input signals such as address Z data / command from the logic unit.
  • the read / write operation control circuit 12 controls the data read and write operations in the macro memory 11 based on the input signal. Control.
  • the internal circuit 13 includes a plurality of memory cells for storing data and a circuit (X decoder, Y decoder, read amplifier, etc.) for accessing the memory cells.
  • the memory cells provided in the internal circuit 13 are nonvolatile memory cells.
  • the test control circuit 14 is supplied with a test entry signal R TE from a test entry terminal 20.
  • the test entry terminal 20 is the package pin of the semiconductor device.
  • test entry signal RTE has a voltage (for example, about 10 V) higher than the operating voltage (for example, 3 V) of the macro memory 11 and is connected to the test entry terminal 20 (not shown). Supplied from
  • test control circuit 14 When detecting the high voltage test entry signal RTE, the test control circuit 14 supplies a test activation signal TESTM to the test code writing circuit 15 and the test register 16.
  • the test code write circuit 15 receives the activation signal TESTM from the test control circuit 14, and further receives the write command WR from the read Z write operation control circuit 12 to the register. Is supplied to the test register 16.
  • the test register 16 stores data included in the input signal as a test code in response to the control signal RGT.
  • the test register 16 supplies an output signal TRG corresponding to the stored test code to the test control circuit 14.
  • the test control circuit 14 decodes the output signal TRG of the test register 16 and selects a test mode.
  • the test control circuit 14 supplies a test mode selection signal (any of the signals TMRW, TAC, and TWLL) to the read / write operation control circuit 12 and the macro I / O selectors 17a and 17b.
  • the test mode selection signal TMRW is a signal for adjusting the voltage of the floating gate of the test reference cell to perform a data read test of the memory cell, and the test mode selection signal TAC is supplied to the memory cell.
  • a test mode selection signal TWLL is a signal for performing a test for measuring a flowing current and a test for detecting a word line leak.
  • the read / write operation control circuit 12 determines the supplied test mode selection signal, and supplies a signal corresponding to the test mode to the internal circuit 13.
  • the signal supplied from the read / write operation control circuit 12 to the internal circuit 13 includes an address, data, and a command.
  • the macro IZO selector 17a supplies a signal (memory cell read data, internal signal, etc.) from the internal circuit 13 to the switch 21a as an output signal RANAOUT in response to the test mode selection signal.
  • the macro I / O selector 17b supplies the input signal RANAIN from the switch 21b to the internal circuit 13 in accordance with the test mode selection signal.
  • the switches 21a and 21b are provided outside the macro memory 11 and connected to external terminals 22a and 22b.
  • the external terminals 22a and 22b are commonly used by the macro memory 11 and the logic unit. That is, the connection destination of the external terminals 22a and 22b is switched to the macro memory 11 or the logic unit by the switches 21a and 21b.
  • FIG. 3 shows a memory map M in the macro memory 11 of the present embodiment.
  • the address space in the memory map M is divided into a register area and a memory area.
  • a system memory which is a non-volatile memory, is allocated as a memory area.
  • Registers assigned to the register area include an AD conversion register that stores the A / D conversion result, a command Z status register that stores the AD conversion start instruction and the conversion status, a port register that specifies the output level of the port, There is a power status register that indicates the power status.
  • the test register 16 for storing a test code is allocated to a register area for maintenance.
  • the register area is a volatile storage area, and is provided in the macro memory 11 separately from the non-volatile memory area.
  • input signals such as endless data / commands are supplied to the macro memory 11 in the same manner as when accessing the memory area.
  • test register 16 When accessing test register 16 to write test code
  • the test entry terminal 20 is activated (a high-voltage test entry signal RTE is supplied), and the address Z data / command is supplied as in the case of accessing the memory area.
  • the test control circuit 14 of the present embodiment includes a test entry detection circuit 31 of FIG. 4 and a test mode selection circuit 41 of FIG.
  • the test entry detection circuit 31 includes a high voltage detection circuit 32 for detecting a high voltage.
  • the high voltage detection circuit 32 includes a plurality of MOS transistors, and the output signal TESTMB is inverted via a buffer (specifically, an inverter circuit) 33 to generate a test activation signal TES. Output as TM.
  • a buffer specifically, an inverter circuit
  • the test entry detection circuit 31 outputs an H-level test activation signal TE STM, and the test entry signal RTE is not supplied. In this case, an L-level test activation signal TESTM is output.
  • the test code writing circuit 15 includes NAND circuits 35 and 36 and inverter circuits 37 and 38.
  • the address signals XD0 to XD2 are supplied to the first to third input terminals of the NAND circuit 35, and the test activation signal TE STM is supplied to the fourth input terminal of the NAND circuit 35.
  • the data input signal YTPULSE is supplied to the fifth input terminal.
  • the write command WR to the register is supplied to the first input terminal of the NAND circuit 36, the address signals YB0 to YB2 are supplied to the second to fourth input terminals of the NAND circuit 36, and the fifth signal of the NAND circuit 36
  • the output signal of the NAND circuit 35 is supplied to the input terminal via the inverter circuit 37.
  • the output signal of the NAND circuit 36 is output as a control signal RGT0 via the inverter circuit 38.
  • FIG. 7 is a partial circuit diagram showing the test register 16.
  • FIG. 7 shows a circuit for storing 1-bit data, and a plurality of circuits similar to FIG. 7 are provided in the test register 16 for storing data of other bits. Have been.
  • the test register 16 is provided with a data latch circuit 39, and the write data WDB 0 supplied via the NMOS transistor Tn 1 is stored in the data latch circuit 39.
  • the control signal RGT0 from the test code writing circuit 15 is supplied to the gate of the NMOS transistor Tn1, and the HMO level control signal RGT0 turns on the NMO transistor Tn1.
  • the data latch circuit 39 includes first and second inverter circuits 40a and 40b.
  • Each inverter circuit 40a, 40b is composed of a PMOS transistor and an NMOS transistor connected in series between the power supply Vcc and the ground.
  • the output terminal of the first inverter circuit 40a (the connection part of the drains of the PMOS transistor and the NMOS transistor) is connected to the input terminal of the second inverter circuit 40b (the connection part of the gate of each transistor). .
  • the output terminal of the second inverter circuit 40b is connected to the input terminal of the first inverter circuit 40a.
  • the connection between the data latch circuit 39 and the NMOS transistor Tn1 is connected to the power supply Vcc via the PMOS transistor Tp1.
  • a test activation signal TESTM is supplied to the gate of the PMOS transistor Tp1, and the transistor Tp1 is controlled by the test activation signal TESTM.
  • the PMOS transistor Tp1 is turned off by the H-level test activation signal TESTM.
  • the NMOS transistor Tn1 is turned on by the H-level control signal RGT0, the write data WDB ⁇ is latched by the data latch unit 39 via the transistor Tn1.
  • the latch signal of the data latch circuit 39 is supplied to the test control circuit 14 as the output signal TRG 0 of the test register 16.
  • the output signal TRG0 is a signal obtained by inverting the logic level of the write data WDB0. That is, when the write data WDB 0 is at the L level, the H-level output signal TRG 0 is output.
  • test activation signal TESTM When the test activation signal TESTM is at the L level, the PMOS transistor Since the transistor Tpi is turned on and the control signal RGT0 is at the L level, the NMOS transistor Tn1 is turned off. Therefore, when test activation signal TES # is at L level, the input signal of data latch circuit 39 is always at ⁇ level, and output signal TRG0 output from data latch circuit 39 is at L level.
  • the output signals TRG0 and TRG1 of the test register 16 are supplied to the test mode selection circuit 41.
  • the signal TRG0 is supplied to one input terminal of the first NAND circuit 42
  • the signal TRG1 is supplied to the other input terminal of the first NAND circuit 42.
  • the output signal of the first NAND circuit 42 is output from the test mode selection circuit 41 via the inverter circuit 43 as a test mode selection signal TWL L.
  • One input terminal of the second NAND circuit 44 is supplied with a signal TRGB0 obtained by inverting the signal TRG0 via an inverter circuit 45, and the other input terminal of the second NAND circuit 44 is supplied with a signal TRG1.
  • the output signal of the second NAND circuit 44 is output from the test mode selection circuit 41 via the inverter circuit 46 as a test mode selection signal TAC.
  • a signal TRG 0 is supplied to one input terminal of the third NAND circuit 47, and a signal TRGB 1 obtained by inverting the signal TRG 1 via an inverter circuit 48 is supplied to the other input terminal of the third NAND circuit 47. Supplied.
  • the output signal of the third NAND circuit is output from the test mode selection circuit 41 as the test mode selection signal TMRW via the inverter circuit 49.
  • the test mode selection signal TWL L is at the H level, and the other selection signals TAC and TMRW are at the L level.
  • the test mode selection signal TAC is at the H level, and the other selection signals TWLL and TMRW are at the L level.
  • the test mode selection signal TMRW is at the H level, and the other selection signals TWLL and TAC are at the L level.
  • each test mode selection signal T AC, TMRW, TWLL is It is supplied to macro I / O selector 17 (17a, 17b).
  • the macro I / O selector 17 has four analog switches 51 to 54, and any one of the analog switches 51 to 54 is turned on based on the selection signals TAC, TMRW, and TWL L. I do. As a result, one of a plurality of internal signals (output signals from the internal circuit 13 to the outside of the macro memory 11) or external signals (input signals from the outside of the macro memory 11 to the internal circuit 13) is selected. .
  • FIG. 9 shows a specific circuit configuration of the analog switch 51.
  • the analog switch 51 includes a transfer gate 60 including an NMOS transistor and a PMOS transistor, and inverter circuits 61 and 62.
  • the Tet mode selection signal T AC is supplied to the gate of the PMOS transistor of the transfer gate 60 via the inverter circuit 61, and the NMOS transistor of the transfer gate 60 is supplied via the inverter circuit 61 and the inverter circuit 62. Is supplied to the gate.
  • the transfer gate 60 is turned on (the analog switch 51 is turned on) when the test mode selection signal TAC is at the H level.
  • the signal of the data bus RDB (the current value flowing through the data bus) is output to the outside of the macro memory 11 as the output signal RANAOUT, and a test for measuring the current flowing through the memory cell is performed.
  • the other analog switches 52 to 54 have the same circuit configuration as the analog switch 51 in FIG. That is, when the test mode selection signal TMRW is at the H level, the analog switch 52 is turned on, and the input signal R ANA IN from outside the macro memory 11 sets the voltage of the floating gate in the test reference cell. Is supplied to the internal circuit 13 as a setting signal for performing the operation.
  • test mode selection signal TWLL When the test mode selection signal TWLL is at the H level, the analog switch 53 is turned on, so that the oscillator oscillation signal OSC of the internal circuit 13 is supplied to the outside of the macro memory 11 as the output signal RANAOUT.
  • a control signal for turning on the analog switch 54 is generated by a NOR circuit 56, a NAND circuit 57, and an inverter circuit 58.
  • the first to third input terminals are supplied with test mode selection signals TAC, TMRW, and TWL L respectively.
  • An output signal of the NOR circuit 56 is supplied to a first input terminal of the NAND circuit 57, and a test activation signal TESTM is supplied to a second input terminal of the NAND circuit 57.
  • the output signal of the NAND circuit 57 is inverted via the inverter circuit 58 and supplied as a control signal of the analog switch 54.
  • test mode selection signals TAC, TMRW, and TWLL are all at L level and the test activation signal TESTM is at H level, the analog switch 54 is turned on. As a result, the reference current I SREF flowing through the sense amplifier in the internal circuit 13 is output to the outside of the macro memory 11 as the output signal RANAOUT.
  • the test activation signal T ES TM is input to the gates of the NMOS transistors Tn 11 and ⁇ 12 via the skipper circuit 59.
  • the test activation signal TE S L is at the L level, the transistor Tn 11 is turned on to set the input signal RANA IN to the ground level, and the transistor Tn 12 is turned on to set the output signal RANAOUT to the ground level .
  • the test method for the macro memory 11 includes the following first to third steps.
  • a test device (not shown) supplies a high-voltage test entry signal RTE to the test entry terminal 20.
  • the test entry signal RTE is supplied to a test control circuit 14 in the macro memory 11.
  • the test control section 14 outputs the test activation signal TESTM to the test code writing circuit 15 and the test Supply to register 16.
  • a test code can be written to the test register 16 by the test activation signal TESTM.
  • a test code is written to the test register 16 by a write operation of the read / write operation control circuit 12.
  • the test register 16 to be written is specified based on the address included in the input signal from the logic unit, and the data included in the input signal is stored in the test register 16 as a test code.
  • the test mode selection circuit 41 of the test control circuit 14 decodes the output signals TRG0 and TRG1 of the test register 16 and selects the test mode.
  • the test control circuit 14 outputs selection signals TAC, TMRW, and TWLL according to the selected test mode.
  • the macro IZO selectors 17a and 17b select one of a plurality of signals.
  • the switches 21a and 21b connect the macro I / O selectors 17a and 17b to the external terminals 22a and 22b, so that the desired operation test in the macro memory 11 can be performed. Will be implemented.
  • the macro memory 11 is accessed by appropriately supplying an input signal (address Z data command) from the logic unit. Specifically, a data write command or a read command, an address and data corresponding to the command are supplied, and a desired internal signal (including read data) is supplied from the internal circuit 13 to the macro IZO selector 1. Output via 7.
  • the semiconductor device of the present embodiment has the following advantages.
  • the test register 16 is provided in the register area of the macro memory 11, and a test code can be written to the test register 16 in the same manner as when accessing another register area. That is, when writing to the test register 16, the interface used to supply the address ⁇ data ⁇ command from the logic unit to the macro memory 11 is the same as when accessing other registers. In this case, the processing time for writing the test code to the test register 16 is short. Therefore, the test time of the macro memory 11 can be reduced with a simple configuration, and an increase in the circuit area for the test can be suppressed.
  • a test mode selection circuit 41 for decoding the output signals (register signals) TRG0 and TRG1 of the test register 16 is provided, and according to the test code of the test register 16
  • the test mode selection signals TM RW, T AC, and TWL L are output from the test mode selection circuit 41.
  • the logic section does not need to provide a function for decoding a test command in order to perform a test of the macro memory 11, so that a new command can be generated. Sequence is not required. Specifically, by using a read command for a test that requires data output, and using a write command for a test that requires data input, it is not necessary to add a new command for the test. It becomes.
  • Test mode selection circuit 41 Macro I ZO that selects and outputs one of a plurality of internal signals based on the test mode selection signals T AC, TMRW, and TWLL output from 1 Selectors 17a and 17b are provided. Outside the macro memory 11, switches 2la and 2lb for selecting either the signal of the macro memory 11 or the signal of the logic section are provided. Thus, by providing the macro 1 selectors 17a and 17b and the switches 21a and 21b, the input / output of the signals necessary for the test of the macro memory 11 can be performed by the external terminal 22a. , 22b. Since the external terminals 22a and 22b are used in common with the logic section and the macro memory 11, it is possible to suppress an increase in the number of external terminals 22 required for performing a test.
  • the test entry signal RTE has a voltage higher than the operating voltage of the macro memory 11, and when the test entry detection circuit 31 of the macro memory 11 detects the supply of the test entry signal RTE, the test activation signal RTE is activated.
  • the test signal TESTM is supplied to the test code writing circuit 15 and the test register 16.
  • a test code can be written to the test register 16 by the test activation signal TE STM. In this way, erroneous writing of the test register 16 can be reliably prevented.
  • the test entry detection circuit 31 may be provided outside the macro memory 11. In this case, the test activation signal TESTM of the test entry detection circuit 31 is supplied to the circuits 15 and 16 of the macro memory 11.
  • the data of each bit may be directly output as a test mode selection signal without decoding.
  • decoding the test code can store a plurality of types of test modes in the test register 16 which is a limited storage area. Therefore, it is practically preferable.
  • the test code may be stored in a nonvolatile memory area. In this case, the test code can be retained even if the power is cut off. Therefore, in the test mode in which the power supply needs to be cut off, the test code rewriting process is not required, so that the test time can be reduced.

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Abstract

簡素な回路構成で試験時間を短縮することができ、試験のための回路面積の増加を抑制することができる半導体装置。半導体装置（１０）は、ロジック部と混載されるマクロメモリ（１１）を備える。マクロメモリ（１１）は、アドレス、データ、コマンドを含む入力信号に従って、データの読み出し／書き込み動作を実行する動作制御回路（１２）を含む。アドレスにて選択されるマクロメモリ（１１）の記憶領域に、テストモードを選択するためのデータを記憶するテストレジスタ（１６）が設けられる。書き込み回路（１５）は、動作制御回路（１２）から供給される書き込みコマンドに応答して、テストレジスタ（１６）へのデータの書き込みを許可する制御信号（ＲＧＴ）を生成する。

Description

明細書
半導体装置及びその試験方法
技術分野
本発明は、 ロジック部とメモリ部とを混載した半導体装置及びその試験方法に 関するものである。
近年の半導体装置 （L S I ) 、 例えば A S I Cやマイクロプロセッサ等は、 高 集積化に伴い、 マクロメモリ （メモリ部） がロジック部とともに混載されるよう になってきている。 メモリ混載 L S Iは、 その出荷に先立ってロジック部及びマ クロメモリが正常に動作しているかどうかをテストする動作試験が実施される。 マクロメモリの試験時間の短縮化を簡素な回路構成で実現する技術が要求されて いる。 - 背景技術
メモリ混載 L S Iにおいて、 マクロメモリにおける通常の動作 （ライト動作や リード動作） はロジック部からの信号により制御される。 例えば、 ロジック部か ら読み出しコマンドが出されると、 マクロメモリにはそのコマンドとともにァド レスが供給され、 該ァドレスにより選択されるデータがマクロメモリからロジッ ク部に出力される。 ロジック部から書き込みコマンドが出されると、 マクロメモ リにはそのコマンドとともにアドレスとデータが供給され、 マクロメモリは、 ァ ドレスにより選択される記憶領域にデータを書き込む。
このように構成されたメモリ混载 L S Iにおいて、 マクロメモリを試験する方 法としては、 以下の 2つの方法が知られている。
第 1の方法は、 専用のテス ト回路を設けることなく、 ロジック部を介してマク ロメモリの動作を制御することで試験を行う方法である。
第 2の方法は、 専用のテスト回路を內蔵し、 かつ、 テス ト用.入出力端子を設け て、 テスト用入力端子からテスト用信号を供給することでテスト回路を動作させ 、 ロジック部を介さずにマクロメモリの試験を行う方法である。 なお、 テス ト回 路としては、 B I S T (bui lt-in self-test) 回路が知られている。 第 1の方法のようにロジック部を介してマクロメモリを試験する場合、 ロジッ ク部の動作として、 テストモードにエントリするための処理等が必要になり、 試 験時間が長くなることから実用的ではない。 そのため、 多くのメモリ混載 L S I では、 第 2の方法のようにテスト回路を設けたものが実用化されている。
メモリ混载 L S Iに内蔵されるテスト回路は、 通常動作時にてロジック部とマ クロメモリ との間で授受される信号とテスト用入出力端子から供給されるテスト 用信号とを切り換えるマルチプレクサを主体として構成されている。
テスト用入出力端子としては、 通常動作時にロジック部を介してマクロメモリ を制御するために必要となる信号 （アドレス信号、 データ信号、 その他の制御信 号） を入出力するための端子が設けられており、 ダイレク トアクセスと呼ばれる 方式で、 マクロメモリの試験が行われる （特許文献 1参照） 。 ダイレクトァクセ ス方式で試験を行う場合、 テスト信号としては、 マクロメモリの動作仕様にて定 義される全ての信号 （アドレス信号、 データ信号、 制御信号） が必要となる。 特許文献 2では、 アドレス信号とデータ信号とを除く制御信号をコード化し、 そのコードをテスト端子からテスト回路に供給してマクロメモリの試験を行う方 法が開示されている。
さらに、 特許文献 3では、 テス トェントリ信号によりメモリに直結される複数 のテスト用パッドを備え、 それらのパッドをチップの一辺に集めることにより、 —度に試験できるチップ数を増やし、 試験時間を短縮する技術が開示されている。
ところが、 テスト回路を設けた従来のメモリ混載 L S Iでは、 テストコードを デコードするための回路や、 テスト用信号を供給するための複数のテスト用端子 が必要となる。 そのため、 回路面積が大きくなり、 L S Iのダイサイズを増大さ せてしまうといった問題が生じていた。
本発明の目的は、 簡素な回路構成で試験時間を短縮することができ、 試験のた めの回路面積の増加を抑制することができる半導体装置及びその試験方法を提供 することにある。
特許文献 1
特開平 1 0— 6 5 1 0 4号公報 （第 1 2図） 特許文献 2
特開平 1 1一 2 5 0 7 0 0号公報
特許文献 3
特開 2 0 0 0— 5 7 1 2 0号公報 発明の開示
本発明の第 1の態様において、 ロジック部とメモリ部とを混載し、 テス トモー ドを有する半導体装置が提供される。 前記メモリ部は、 前記ロジック部からアド レス、 データ、 コマンドを含む入力信号を受け取り、 前記入力信号に従って、 前 記データの読み出し/書き込み動作を実行する動作制御回路と、 前記動作制御回 路に接続され、 前記ァドレスにより選択可能な前記メモリ部の記憶領域に設けら れ、 前記テストモードを選択するためのデータを格納するテスト用記憶回路と、 前記動作制御回路及びテスト用記憶回路に接続され、 前記入力信号に従って前記 動作制御回路から供給される書き込みコマンドに応答して、 前記テスト用記憶回 路へのデータの書き込みを許可するための制御信号を生成する書き込み回路とを 備える
本発明の第 2の態様において、 テス トモ一ドを有する 1チップの半導体装置に ロジック部とともに混載されるマクロメモリが提供される。 マクロメモリは、 レ ジスタ領域及びメモリ領域と、 前記レジスタ領域及びメモリ領域をアクセスする ために前記ロジック部からアドレス、 データ、 コマンドを含む入力信号を受け取 り、 前記入力信号に従って、 前記データの読み出し/書き込み動作を実行する動 作制御回路と、 前記動作制御回路に接続され、 前記アドレスにより選択可能なレ ジスタ領域に設けられ、 前記テストモードを選択するためのテストコードを格納 するテストレジスタと、 前記動作制御回路及ぴテストレジスタに接続され、 前記 入力信号に従って、 前記動作制御回路から供給される書き込みコマンドに応答し て、 前記テス トレジスタへのデータの書き込みを許可する制御信号を生成する書 き込み回路とを備える。
本発明の第 3の態様において、 ロジック部と、 メモリ部であって、 前記ロジッ ク部からアドレス、 データ、 コマンドを含む入力信号を受け取り、 前記データの 読み出し Z書き込み動作を実行する動作制御回路を含むメモリ部とを混載した半 導体装置の試験方法が提供される。 試験方法は、 テス トエントリ端子から前記メ モリ部にテス トェントリ信号を供給する第 1のステップと、 前記ァドレスにより 選択可能な記憶領域に設けられたテストレジスタに、 前記動作制御回路の書き込 み動作に従って前記データを書き込む第 2のステップと、 前記テストレジスタに 書き込まれたデータに従って、 テストモードを選択して前記メモリ部を試験する 第 3のステップとを備える。 '
本発明の第 4の態様において、 ロジック部と、 記憶領域を有し、 前記ロジック 部からァドレス及びデータを受け取るメモリ部とを混載した半導体装置を試験す るためのテス トモ一ドを選択する方法が提供される。 テス トモ一ド選択方法は、 前記メモリ部の記憶領域に、 前記ァドレスにより指定されるテス トレジスタを設 けるステップと、 前記メモリ部にテストェントリ信号を供給するステップと、 前記テス トェントリ信号に対応して、 前記ァドレスにより前記テス トレジスタを 指定するステップと、 前記テス トエントリ信号に対応して、 前記テス トレジスタ に前記テストモ一ドを選択するためのデータを書き込むステップと、 前記テスト レジスタに書き込まれたデータに従って、 前記テストモードを選択するステップ とを備える。 図面の簡単な説明
図 1は、 本発明の一実施形態にかかる半導体装置の概略的な構成図である。 図 2は、 図 1の半導体装置のマクロメモリの概略的なプロック回路図である。 図 3は、 図 2のマクロメモリのメモリマップを示す説明図である。
図 4は、 図 2のマクロメモリのテストェントリ検出回路の概略的な回路図であ る。
図 5は、 図 2のマクロメモリのテス トモ一ド選択回路の概略的な回路図である。 図 6は、 図 2のマクロメモリのテストコード書き込み回路の概略的な回路図で ある。 図 7は、 図 2のマクロメモリの'テストレジスタの概略的な回路図である。 図 8は、 図 2のマクロメモリのマクロ I /〇選択器の概略的な回路図である。 図 9は、 図 8のマクロ I Z O選択器のアナログスィツチの概略的な回路図であ る。 発明を実施するための最良の形態
図 1は、 本発明の一実施形態にかかる半導体装置 1 0の概略的なブロック図で ある。 半導体装置 1 0は、 ロジック部と混載されるメモリ部 （マクロメモリ） 1 1を備える。 マクロメモリ 1 1には、 アドレス、 データ、 コマンドを含む入力信 号に基づいてデータの読み出し Z書き込み動作を実行する動作制御回路 1 2が設 けられている。 入力信号に含まれるアドレスにて選択される記憶領域 （アドレス 空間） に、 テス トモードを選択するためのデータを記憶するテス ト用記憶回路 1 6が設けられる。 書き込み回路 1 5は、 動作制御回路 1 2から供給される書き込 みコマンド WRに応答して、 テス ト用記憶回路 1 6へのデータの書き込みを許可 する制御信号 R G Tを供給する。 テス ト用記憶回路 1 6には、 制御信号 R G Tに 基づいて入力信号に含まれるデータ D a t aが書き込まれる。
動作制御回路 1 2は、 ロジック部からの入力信号に基づいてマクロメモリ 1 1 のレジスタ領域及びメモリ領域をアクセスするための回路である。 テスト用記憶 回路 1 6は、 レジスタ領域に設けられたテス トレジスタである。 つまり、 テス ト レジスタ 1 6は、 メモリ領域と同じアドレス空間に割り当てられている。 テス ト レジスタ 1 6には、 メモリ領域にデータを書き込む場合と同じ方法でテス トモ一 ドを選択するためのテス トコードが書き込まれる。
テス トレジスタ 1 6の出力信号 T R Gはテス ト制御回路 1 4に供給され、 該テ スト制御回路 1 4にてデコードされる。 テストレジスタ 1 6の出力信号 T R Gに 応じた所定のテストモード選択信号 T xがテスト制御回路 1 4から出力される。 テス ト制御回路 1 4のテス トモード選択信号 Τ χは、 I / O選択器 1 7に供給 される。 I / O選択器 1 7は、 テス トモード選択信号 Τ Xに基づいて複数の内部 信号のいずれか 1つを選択して出力する。 テスト制御回路 14には、 マクロメモリ 1 1の外部に設けられたテストェント リ端子 20を介してテストェントリ信号 RTEが供給される。 テストエントリ信 号 RTEは、 マクロメモリ 1 1の動作電圧よりも高い電圧を有し、 テス ト制御回 路 14には、 高電圧を検出するための検出回路が設けられる。
テス ト制御回路 14がテス トェントリ信号 RTEの入力を検出したとき、 テス ト活性化信号 TE STMをテス トレジスタ 1 6に供給する。 テス ト活性化信号 T E STMにより、 該テストレジスタ 1 6へのデータの書き込みが可能となる。 マクロメモリ 1 1の試験方法として、 次の第 1〜第 3ステップを備える。 すな わち、 第 1ステップでは、 外部に設けられたテストエントリ端子 20を介してマ クロメモリ 1 1にテス トェントリ信号 RTEを供給する。 第 2ステップでは、 ァ ドレスにて選択可能な記憶領域に設けられたテストレジスタ 1 6に、 動作制御回 路 1 2の書き込み動作によりデータを書き込む。 第 3ステップでは、 テス トレジ スタ 1 6の出力信号 TRGに基づいて、 テス トモ一ドを選択してマクロメモリ 1 1の試験を行う。
テストェントリ信号は、 マクロメモリ 1 1の動作電圧よりも高い電圧の信号で あり、 第 1ステップでは高電圧信号が検出される。 第 2ステップにおいてテス ト レジスタ 1 6に書き込むデータは、 コード化されたテス トコードであり、 第 3ス テツプでは、 テストレジスタ 1 6の出力信号 TRGがデコードされる。
図 2は、 マクロメモリ 1 1の概略的なプロック回路図である。 マクロメモリ 1 1は、 ロジック部とともに 1チップの半導体装置 （L S I ) 1 0に搭載されてい る。 半導体装置 1 0は、 データを記憶する機能とその機能とは別の機能 （例えば、 A/D変換の機能） とを有する。
マクロメモリ 1 1には、 リード Zライト動作制御回路 1 2、 内部回路 1 3、 テ ス ト制御回路 14、 テス トコ一ド書き込み回路 1 5、 テス トレジスタ 1 6、 マク 口 I/O選択器 1 7 a, 1 7 bが設けられている。
リード Zライト動作制御回路 1 2には、 ロジック部からアドレス Zデータ /コ マンド等の入力信号が供給される。 リードノライト動作制御回路 1 2は、 入力信 号に基づいて、 マクロメモリ 1 1におけるデータの読み出し及び書き込み動作を 制御する。
内部回路 1 3は、 データを記憶する複数のメモリセルと、 それらメモリセルに アクセスするための回路 （Xデコーダ、 Yデコーダ、 リードアンプ等） を含む。 本実施形態において、 内部回路 1 3に設けられるメモリセルは、 不揮発性のメモ リセルである。
テス ト制御回路 14には、 テス トェントリ端子 20からテス トェントリ信号 R TEが供給される。 テス トエントリ端子 20は、 半導体装置のパッケージピン
(外部端子） である。 テス トエントリ信号 RTEは、 マクロメモリ 1 1の動作電 圧 （例えば、 3V) よりも高い電圧 （例えば 1 0 V程度） を有し、 テス トェント リ端子 20に接続される試験装置 （図示略） から供給される。
テス ト制御回路 14は、 高電圧のテス トエントリ信号 RTEを検出すると、 テ スト活性化信号 TE S TMをテストコ一ド書き込み回路 1 5及びテストレジスタ 1 6に供給する。
テストコ一ド書き込み回路 1 5は、 テスト制御回路 14から活性化信号 TE S TMを受け取り、 さらに、 リード Zライト動作制御回路 1 2からレジスタへの書 き込みコマンド WRを受け付けると、 書き込み制御信号 RGTをテストレジスタ 1 6に供給する。 テストレジスタ 1 6は制御信号 RGTに応答して、 入力信号に 含まれるデータをテス トコードとして記憶する。
テストレジスタ 1 6は、 記憶したテストコ一ドに応じた出力信号 TRGをテス ト制御回路 14に供給する。 テス ト制御回路 14は、 テス トレジスタ 1 6の出力 信号 TRGをデコードし、 テス トモードを選択する。 テス ト制御回路 14は、 テ ス トモード選択信号 （信号 TMRW, TAC, TWLLのいずれ力 をリード Z ライト動作制御回路 1 2及びマクロ I /O選択器 1 7 a, 1 7 bに供給する。 ここで、 テス トモード選択信号 TMRWは、 テス ト用基準セルのフローテイン グゲートの電圧を調節してメモリセルのデータ読み出しの試験を実施するための 信号であり、 テス トモード選択信号 TACは、 メモリセルに流れる電流を測定す る試験を実施するための信号である。 テス トモード選択信号 TWL Lは、 ワード 線のリークを検出する試験を実施するための信号である。 リード/ライ ト動作制御回路 1 2は、 供給されるテス トモード選択信号を判定 し、 テス トモードに応じた信号を内部回路 1 3に供給する。 ここで、 リード/ラ ィ ト動作制御回路 1 2から内部回路 1 3に供給される信号は、 ア ドレス、 データ、 コマンドを含む。
マクロ I ZO選択器 1 7 aは、 テス トモード選択信号に応じて、 内部回路 1 3 からの信号 （メモリセルの読み出しデータや内部信号等） を出力信号 R A N A O U Tとしてスィツチ 2 1 aに供給する。 マクロ I / O選択器 1 7 bは、 テス トモ 一ド選択信号に応じて、 スィツチ 2 1 bからの入力信号 R A N A I Nを内部回路 1 3に供給する。
スィッチ 2 1 a , 2 1 bは、 マクロメモリ 1 1の外部に設けられ、 外部端子 2 2 a , 2 2 bに接続されている。 各外部端子 2 2 a , 2 2 bは、 マクロメモリ 1 1とロジック部とで共通に使用される。 つまり、 外部端子 2 2 a， 2 2 bは、 そ の接続先がスィツチ 2 1 a， 2 1 bによってマクロメモリ 1 1又はロジック部に 切り換えられる。
図 3は、 本実施形態のマクロメモリ 1 1におけるメモリマップ Mを示している。 メモリマツプ Mにおけるアドレス空間は、 レジスタ領域とメモリ領域とに区分さ れる。 メモリ領域として、 不揮発性メモリであるシステムメモリが割り当てられ ている。
レジスタ領域に割り当てられるレジスタとして、 A/D変換結果を格納する A D変換用レジスタ、 A D変換の開始の指示や変換状況を格納するコマンド Zステ 一タスレジスタ、 ポートの出力レベルを指定するポートレジスタ、 電源状態を示 すパワーステータスレジスタ等がある。 テス トコ一ドを格納するテス トレジスタ 1 6は、 保守用のレジスタ領域に割り当てられている。
本実施形態において、 レジスタ領域は、 揮発性の記憶領域であり、 マクロメモ リ 1 1において、 不揮発性のメモリ領域とは別に設けられている。 レジスタ領域 をマクロメモリ 1 1外部からアクセスする場合、 メモリ領域をアクセスするとき と同様に、 了ドレスノデータ/コマ.ンド等の入力信号がマクロメモリ 1 1に供給 される。 テストコ一ドを書き込むためのテストレジスタ 1 6をアクセスする場合 には、 テストエントリ端子 20が活性化 （高電圧であるテス トエントリ信号 RT Eが供給） され、 且つ、 メモリ領域をアクセスするときと同様に、 アドレス Zデ ータ /コマンドが供給される。
以下、 マクロメモリ 1 1の各回路構成について詳述する。
本実施形態のテスト制御回路 14は、 図 4のテストエントリ検出回路 3 1と、 図 5のテス トモ一ド選択回路 4 1とから構成されている。
図 4に示すように、 テス トエントリ検出回路 3 1には、 高電圧を検出する高電 圧検出回路 32が設けられている。 高電圧検出回路 32は、 複数の MOS トラン ジスタを含んで構成されており、 出力信号 TE S TMBがバッファ （具体的には、 ィンバータ回路） 33を介して反転されてテス ト活性化信号 TE S TMとして出 力される。 テストェントリ検出回路 3 1は、 電源 V c cよりも電圧値の高いテス トェントリ信号 RTEが供給される場合、 Hレベルのテス ト活性化信号 TE S T Mを出力し、 テス トエントリ信号 RTEが供給されていない場合には、 Lレベル のテスト活性化信号 TE S TMを出力する。
図 6に示すように、 テストコード書き込み回路 1 5には、 ナンド回路 35， 3 6とインバータ回路 3 7， 38とが設けられている。 ナンド回路 35の第 1〜第 3入力端子にはァドレス信号 XD 0〜XD 2が供給され、 ナンド回路 35の第 4 入力端子にはテス ト活性化信号 TE STMが供給され、 ナンド回路 3 5の第 5入 力端子にはデータ取り込み信号 YTPUL S Eが供給されている。
ナンド回路 36の第 1入力端子にはレジスタへの書き込みコマンド WRが供給 され、 ナンド回路 36の第 2〜第 4入力端子にはァドレス信号 YB 0〜YB 2が 供給され、 ナンド回路 36の第 5入力端子にはナンド回路 35の出力信号がイン バータ回路 37を介して供給される。 ナンド回路 36の出力信号はインバータ回 路 38を介して制御信号 RGT 0として出力される。
テストコ一ド書き込み回路 1 5において、 各入力信号 XD 0〜XD 2， TE S TM, YTPUL S E, WR, X B 0〜X B 2が全て Hレベルである場合には、 制御信号 RGT 0は Hレベルになり、 各入力信号のいずれかが Lレベルである場 合には、 制御信号 RGT 0½Lレベルになる。 図 7は、 テス トレジスタ 1 6を示す一部回路図である。 図 7は、 1ビッ トのデ ータを記憶するための回路を示しており、 テストレジスタ 1 6には、 他のビッ ト のデータを記憶するために、 図 7と同様の回路が複数設けられている。
テストレジスタ 1 6には、 データラッチ回路 39が設けられており、 NMO S トランジスタ Tn 1を介して供給される書き込みデータ WDB 0がデータラッチ 回路 39に記憶される。 NMOS トランジスタ Tn 1のゲートにはテストコ一ド 書き込み回路 1 5からの制御信号 RGT 0が供給され、 Hレベルの制御信号 RG T 0によって NMO トランジスタ T n 1がオンされる。
データラッチ回路 39は、 第 1及び第 2のインバータ回路 40 a， 4 O bによ り構成される。 各ィンバータ回路 40 a , 40 bは、 電源 V c cとグランド の 間にて直列に接続された PMO S トランジスタと NMOS トランジスタとからな る。 第 1のィンバータ回路 40 aの出力端子 （PMO S トランジスタ及ぴ NMO S トランジスタのドレインの接続部） が第 2のインバータ回路 40 bの入力端子 (各トランジスタのゲートの接続部） に接続されている。 第 2のインバータ回路 40 bの出力端子は第 1のインバータ回路 40 aの入力端子に接続されている。 データラッチ回路 39と NMOS トランジスタ Tn 1の接続部は、 PMOS ト ランジスタ T p 1を介して電源 V c cに接続されている。 PMO S トランジスタ T p 1のゲートにはテス ト活性化信号 TE S TMが供給され、 テス ト活性化信号 TE S TMにより該トランジスタ T p 1が制御される。
テストレジスタ 1 6では、 Hレベルのテスト活性化信号 TE S TMにより PM O S トランジスタ T p 1がオフする。 Hレベルの制御信号 RGT 0により NMO S トランジスタ Tn 1がオンすることにより、 書き込みデータ WDB◦がトラン ジスタ Tn 1を介してデータラッチ部 39にラッチされる。 データラッチ回路 3 9のラツチ信号がテストレジスタ 1 6の出力信号 TRG 0としてテスト制御回路 14に供給される。 出力信号 TRG0は、 書き込みデータ WDB 0に対して論理 レベルを反転した信号となる。 つまり、 書き込みデータ WD B 0が Lレベルであ る場合に、 Hレベルの出力信号 TRG 0が出力される。
テス ト活性化信号 TE S TMが Lレベルである場合には、 PMOS トランジス タ T p iがオンし、 また、 制御信号 RGT 0が Lレベルとなるため、 NMOS ト ランジスタ Tn 1がオフする。 よって、 テス ト活性化信号 TE S ΤΜが Lレベル である場合、 データラッチ回路 39の入力信号が常に Ηレベルとされ、 データラ ツチ回路 39から出力される出力信号 TRG0は Lレベルとなる。
図 5に示すように、 テス トモ一ド選択回路 4 1には、 テストレジスタ 1 6の出 力信号 TRG0， TRG 1が供給される。 テストモード選択回路 41において、 第 1ナンド回路 42の一方の入力端子には信号 T R G 0が供給され、 第 1ナンド 回路 42の他方の入力端子には信号 TRG 1が供給される。 第 1ナンド回路 42 の出力信号がィンバータ回路 43を介してテス トモ一ド選択信号 TWL Lとして テス トモ一ド選択回路 41から出力される。
第 2ナンド回路 44の一方の入力端子には信号 TRG0をインバータ回路 45 を介して反転した信号 TRGB 0が供給され、 第 2ナンド回路 44の他方の入力 端子には信号 TRG 1が供給される。 第 2ナンド回路 44の出力信号が、 インバ ータ回路 46を介してテストモ一ド選択信号 T ACとしてテストモ一ド選択回路 41から出力される。
さらに、 第 3ナンド回路 4 7の一方の入力端子には信号 TRG 0が供給され、 第 3ナンド回路 47の他方の入力端子には信号 TRG 1をィンバータ回路 48を 介して反転した信号 TRGB 1が供給される。 第 3ナンド回路の出力信号がィン バータ回路 49を介してテストモ一ド選択信号 TMRWとしてテストモ一ド選択 回路 41から出力される。 '
従って、 各信号 TRG O, TRG 1が Hレベルである場合、 テス トモード選択 信号 TWL Lが Hレベルになり、 他の選択信号 T AC, TMRWは Lレベルにな る。 また、 信号 TRG0が Lレベル、 信号 TRG 1が Hレベルである場合、 テス トモード選択信号 T ACが Hレベルになり、 他の選択信号 TWLL, TMRWは Lレベルになる。 さらに、 信号 TRG0が Hレベル、 信号 TRG 1が Lレベルで ある場合、 テス トモード選択信号 TMRWが Hレベルになり、 他の選択信号 TW LL、 T ACが Lレベルになる。
図 8に示すように、 各テス トモード選択信号 T AC, TMRW, TWLLは、 マクロ I /O選択器 1 7 (1 7 a, 1 7 b) に供給される。 マクロ Iノ O選択器 1 7には、 4つのアナログスィッチ 5 1〜54が設けられており、 選択信号 T A C, TMRW, TWL Lに基づいて、 アナ口グスィツチ 5 1〜 54のいずれか 1 つがオンする。 これにより、 複数の内部信号 （内部回路 1 3からマクロメモリ 1 1外部への出力信号） または外部信号 （マクロメモリ 1 1外部から内部回路 1 3 への入力信号） のうちの 1つが選択される。
図 9は、 アナログスィッチ 51の具体的な回路構成である。 アナログスィッチ 5 1には、 NMOS トランジスタと PMOS トランジスタとからなるトランスフ ァーゲート 60と、 インバータ回路 6 1， 6 2とが設けられている。 テ トモ一 ド選択信号 T ACは、 インパータ回路 6 1を介してトランスファーゲート 60の PMO S トランジスタのゲートに供給されるとともに、 ィンバータ回路 6 1及ぴ ィンバータ回路 62を介して トランスファーゲート 60の NMOS トランジスタ のゲートに供給される。
従って、 テス トモ一ド選択信号 T ACが Hレベルである場合にトランスファー ゲート 60がオン (アナログスィツチ 5 1がオン) する。 これにより、 データバ ス RDBの信号 （データバスを流れる電流値） が出力信号 RANAOUTとして マクロメモリ 1 1外部に出力され、 メモリセルに流れる電流を測定する試験が実 施される。
他のアナログスィツチ 52〜54も図 9のアナログスィツチ 5 1と同様の回路 構成である。 すなわち、 テス トモード選択信号 TMRWが Hレベルである場合、 アナログスィツチ 52がオンすることにより、 マクロメモリ 1 1外部からの入力 信号 R ANA I Nが、 テスト用基準セルにおけるフローティングゲ一トの電圧を 設定するための設定信号として内部回路 1 3に供給される。
テス トモ一ド選択信号 TWL Lが Hレベルである場合、 アナログスィツチ 5 3 オンすることにより、 内部回路 1 3におけるオシレータの発振信号 O S Cが出 力信号 RANAOUTとしてマクロメモリ 1 1外部に供給される。
アナログスィッチ 54をオンするための制御信号は、 ノア回路 56、 ナンド回 路 57及びインバータ回路 58とにより生成される。 詳しくは、 ノア回路 56の 第 1〜第 3入力端子には、 テス トモード選択信号 TAC, TMRW, TWL L力 S それぞれ供給されている。 ノア回路 56の出力信号はナンド回路 57の第 1入力 端子に供給され、 ナンド回路 5 7の第 2入力端子にはテスト活性化信号 TE ST Mが供給される。 ナンド回路 5 7の出力信号がィンバータ回路 58を介して反転 され、 アナログスィツチ 54の制御信号として供給されている。
従って、 テス トモード選択信号 TAC, TMRW, TWLLが全て Lレベルで あり、 且つテス ト活性化信号 TE S TMが Hレベルである場合、 アナログスイツ チ 54がオンする。 これにより、 内部回路 1 3におけるセンスアンプに流れる基 準電流 I S RE Fが出力信号 RANAOUTとしてマクロメモリ 1 1外部に出力 される。
マクロ I ZO選択器 1 7において、 テスト活性化信号 T E S TMがィンパータ 回路 59を介して NMOS トランジスタ Tn 1 1， Τ η 1 2のゲートに入力され ている。 テスト活性化信号 TE S ΤΜが Lレベルである場合、 トランジスタ Tn 1 1がオンして入力信号 RANA I Nがグランドレベルにされ、 トランジスタ T n 1 2がオンして出力信号 RANAOUTがグランドレベルにされる。
マクロメモリ 1 1の試験方法は、 次の第 1〜第 3ステップを備える。
すなわち、 第 1ステップでは、 図示しない試験装置がテストエントリ端子 20 に高電圧のテストェントリ信号 RTEを供給する。 テストェントリ信号 RTEは、 マクロメモリ 1 1におけるテス ト制御回路 14に供給される。 ここで、 テス ト制 御部 14は、 テス トェントリ検出回路 3 1において高電圧のテス トェントリ信号 RTEの入力を検出すると、 テス ト活性化信号 TE S TMをテス トコード書き込 み回路 1 5及びテストレジスタ 1 6に供給する。 テスト活性化信号 TE S TMに より、 テストレジスタ 1 6へのテストコ一ドの書き込みが可能となる。
第 2ステップでは、 リード/ライ ト動作制御回路 1 2の書き込み動作により、 テストレジスタ 1 6にテストコードを書き込む。 このとき、 ロジック部からの入 力信号に含まれるァドレスに基づいて、 書き込むべきテストレジスタ 1 6が指定 され、 入力信号に含まれるデータがテストコ一ドとしてテストレジスタ 1 6に記 1思 れる。 第 3ステップでは、 テス トレジスタ 1 6の出力信号 TRG 0， TRG 1をテス ト制御回路 1 4のテス トモ一ド選択回路 4 1がデコードして、 テス トモ一ドを選 択する。 テスト制御回路 14は、 選択したテス トモ一ドに応じた選択信号 T AC, TMRW, TWLLを出力する。 これらの選択信号に基づいて、 マクロ I ZO選 択器 1 7 a， 1 7 bが複数の信号のいずれか 1つを選択する。 さらに、 スィッチ 2 1 a, 2 1 bが、 マクロ I /O選択器 1 7 a , 1 7 bと外部端子 22 a， 22 bとを接続することにより、 マクロ'メモリ 1 1における所望の動作試験が実施さ れる。
試験時には、 ロジック部から入力信号 （アドレス Zデータノコマンド） が適宜 供給されることにより、 マクロメモリ 1 1がアクセスされる。 具体的には、 デー タの書き込みコマンド又は読み出しコマンドと、 それらコマンドに対応するァド レス及びデータが供給され、 内部回路 1 3から所望の内部信号 （読み出しデータ を含む） がマクロ IZO選択器 1 7を介して出力される。
本実施形態の半導体装置は、 下記の利点を有する。
(1) テス トレジスタ 1 6がマクロメモリ 1 1のレジスタ領域に設けられ、 他 のレジスタ領域をアクセスする場合と同様にテス トレジスタ 1 6にテス トコード を書き込むことができる。 つまり、 テストレジスタ 1 6の書き込みを行う場合、 ロジック部からマクロメモリ 1 1にァドレス Ζデータ Ζコマンドを供給するため に使用されるインターフェースは、 他のレジスタにアクセスする場合と同一であ る。 この場合、 テストレジスタ 1 6にテストコードを書き込むための処理時間は 短い。 よって、 簡素な構成でマクロメモリ 1 1の試験時間を短縮することができ、 試験のための回路面積の増加を抑制することができる。
(2) マクロメモリ 1 1において、 テストレジスタ 1 6の出力信号 （レジスタ 信号） TRG0， TRG 1をデコードするためのテストモード選択回路 41が設 けられ、 テストレジスタ 1 6のテストコ一ドに応じたテス トモ一ド選択信号 TM RW, T AC, TWL Lがテス トモード選択回路 4 1から出力される。 このよう にすれば、 ロジック部には、 マクロメモリ 1 1の試験を実施するために、 テスト 用のコマンドをデコードする機能等を設ける必要がなく、 新たなコマンド発生の ためのシーケンスが不要となる。 具体的には、 データの出力が必要となる試験で は読み出しコマンドを使用し、 データの入力が必要な試験では、 書き込みコマン ドを使用することで、 試験のための新たなコマンドの追加が不要となる。
(3) テス トモ一ド選択回路 4 1から出力されるテス トモ一ド選択信号 T AC ， TMRW, TWLLに基づいて、 複数の内部信号のいずれか 1つを選択して出 力するマクロ I ZO選択器 1 7 a , 1 7 bが設けられている。 マクロメモリ 1 1 の外部には、 マクロメモリ 1 1の信号とロジック部の信号のいずれか一方を選択 するスィッチ 2 l a, 2 l bが設けられている。 このように、 マクロ 1ノ〇選択 器 1 7 a， 1 7 b及びスィッチ 2 1 a， 2 1 bを設けることにより、 マクロメモ リ 1 1の試験に必要となる信号の入出力を外部端子 22 a, 22 bを介して行う ことができる。 外部端子 22 a, 22 bは、 ロジック部とマクロメモリ 1 1と共 通に使用されるため、 試験を行うために必要となる外部端子 22の増加を抑制す ることができる。
(4) テス トェントリ信号 RTEは、 マクロメモリ 1 1の動作電圧よりも高い 電圧を有し、 マクロメモリ 1 1のテス トェントリ検出回路 3 1がテス トエントリ 信号 RTEの供給を検出したとき、 テスト活性化信号 TE S TMがテストコード 書き込み回路 1 5及びテストレジスタ 1 6に供給される。 テスト活性化信号 TE STMにより、 テストレジスタ 1 6へのテストコ一ドの書き込みが可能となる。 このようにすれば、 テストレジスタ 1 6の誤書き込みを確実に防止することがで さる。
上記実施の形態は、 次に示すように変更することもできる。
'·テストェントリ検出回路 3 1をマクロメモリ 1 1の外部に設けてもよい。 こ の場合には、 テス トェントリ検出回路 3 1のテスト活性化信号 TE S TMをマク ロメモリ 1 1の各回路 1 5, 1 6に供給するようにする。
'テストレジスタ 1 6に記憶されるデータについて、 各ビッ トのデータを、 デ コードすることなくテス トモ一ド選択信号としてそのまま出力するようにしても よい。 実施形態のように、 テス トコードをデコードすることは、 限られた記憶領 域であるテストレジスタ 1 6に複数種類のテストモ一ドを記憶することができる ので、 実用上好ましい。
•不揮発性のメモリ領域にテストコードを記憶するようにしてもよい。 この場 合、 電源が遮断されてもテストコードを保持することができる。 よって、 電源の 遮断が必要となるテストモ一ドにおいて、 テストコ一ドの再書き込み処理が不要 となるため、 試験時間を短縮することができる。

Claims

請求の範囲
1 . ロジック部とメモリ部とを混載し、 テス トモードを有する半導体装置で めって、 .
前記メモリ部は、 '
前記ロジック部からアドレス、 データ、 コマンドを含む入力信号を受け取り、 前記入力信号に従って、 前記データの読み出し/書き込み動作を実行する動作制 御回路と、
前記動作制御回路に接続され、 前記ァドレスにより選択可能な前記メモリ部の 記憶領域に設けられ、 前記テストモードを選択するためのデータを格納するテス ト用記憶回路と、 - 前記動作制御回路及びテスト用記憶回路に接続され、 前記入力信号に従って前 記動作制御回路から供給される書き込みコマンドに応答して、 前記テスト用記憶 回路へのデータの書き込みを許可するための制御信号を生成する書き込み回路と を備えることを特徴とする半導体装置。
2 . 前記メモリ部はレジスタ領域及ぴメモリ領域を有し、
前記動作制御回路は、 前記入力信号に従つて前記メモリ部のレジスタ領域及び メモリ領域をアクセスし、
前記テスト用記憶回路は、 前記レジスタ領域に設けられるテストレジスタであ り、 前記テストモードを選択するためにコード化されたテストコードを格納する ことを特徴とする請求項 1に記載の半導体装置。
3 . 前記テストレジスタに接続され、 前記テストレジスタのテストコ一ドをデ コードすることにより、 テス トモード選択信号を生成するテス ト制御回路を、 さ らに備えることを特徴とする請求項 2に記載の半導体装置。
4 , 前記テス ト制御回路に接続され、 前記テス トモード選択信号に従って、 複 数の内部信号のいずれか lつを選択する ι ζο選択器を、 さらに備えることを特 徵とする請求項 3に記載の半導体装置。
5 . 前記 I /〇選択器に接続され、 該選択器で選択される信号と前記ロジック 部の信号とのいずれか一方を選択するスィツチをさらに備え、
前記 I / Ο選択器は、 前記スィツチを介して外部端子に接続されることを特徴 とする請求項 4に記載の半導体装置。
6 . 前記テスト制御回路は、 前記メモリ部の外部に設けられたテストエントリ 端子からテストエントリ信号を受け取ることを特徴とする請求項 3に記載の半導
7 . 前記テストエントリ信号は、 前記メモリ部の動作電圧よりも高い電圧を有 し、
前記テスト制御回路は、 高電圧のテストェントリ信号を検出するための検出回 路を含むことを特徴とする請求項 6に記載の半導体装置。
8 . 前記検出回路は、 前記テストエントリ信号を検出したとき、 テスト活性化 信号を生成し、 テスト活性化信号を前記テストレジスタに供給することを特徴と する請求項 7に記載の半導体装置。
9. 前記メモリ部は不揮発性のメモリ領域を含み、
前記動作制御回路は、 前記入力信号に従って前記メモリ部の不揮発性のメモリ 領域をアクセスし
前記テスト用記憶回路は、 前記不揮発性のメモリ領域に設けられることを特徴 とする請求項 1に記載の半導体記憶装置。
1 0. テストモードを有する 1チップの半導体装置にロジック部とともに混載 されるマクロメモリであって、
レジスタ領域及びメモリ領域と、
前記レジスタ領域及ぴメモリ領域をアクセスするために前記ロジック部からァ ドレス、 データ、 コマンドを含む入力信号を受け取り、 前記入力信号に従って、 前記データの読み出し/書き込み動作を実行する動作制御回路と、
前記動作制御回路に接続され、 前記ァドレスにより選択可能なレジスタ領域に 設けられ、 前記テス トモ一ドを選択するためのテス トコ一ドを格納するテス トレ ジスタと、
前記動作制御回路及びテス トレジスタに接続され、 前記入力信号に従って、 前 記動作制御回路から供給される書き込みコマンドに応答して、 前記テス トレジス タへのデータの書き込みを許可する制御信号を生成する書き込み回路と
を備えたことを特徴とするマクロメモリ。
1 1 . ロジック部と、 メモリ部であって、 前記ロジック部からアドレス、 デー タ、 コマンドを含む入力信号を受け取り、 前記データの読み出し/書き込み動作 を実行する動作制御回路を含むメモリ部とを混載した半導体装置の試験方法であ つて、
テス トェントリ端子から前記メモリ部にテス トェントリ信号を供給する第 1の ステップと、
前記アドレスにより選択可能な記憶領域に設けられたテス トレジスタに、 前記 動作制御回路の書き込み動作に従って前記データを書き込む第 2のステップと、 前記テストレジスタに書き込まれたデータに従って、 テストモ一ドを選択して 前記メモリ部を試験する第 3のステップと
を備えたことを特徴とする半導体装置の試験方法。
1 2 . 前記テス トエントリ信号は、 前記メモリ部の動作電圧よりも高い電圧を 有し、
前記第 1のステップは、 高電圧のテストェントリ信号を検出することを含むこ とを特徴とする請求項 1 1に記載の半導体装置の試験方法。
1 3 . 前記第 2のステップにおいて、 前記テストレジスタに書き込むデータは、 コード化されたテストコードであり、 ' 前記第 3のステップは、 前記コード化されたテストコ一ドをデコードすること を含むことを特徴とする請求項 1 1に記載の半導体装置の試験方法。
1 4 . 前記第 2のステップは、 前記テストレジスタを指定するための前記アド レスを受け取ることを含むことを特徴とする請求項 1 1に記載の半導体装置の試 験方法。
1 5 . 前記第 2のステップは、 前記テストレジスタに格納するための前記デー タを受け取ることを含むことを特徴とする請求項 1 1に記載の半導体装置の試験 方法。
1 6 . 前記第 2のステップは、 前記動作制御回路から供給される書き込みコマ ンドに応答して、 前記テストレジスタへの前記データの書き込みを許可するため の制御信号を生成し、 前記制御信号を前記テストレジスタに供給することを含む ことを特徴とする請求項 1 1に記載の半導体装置の試験方法。
1 7 . 前記第 3のステップは、 前記メモリ部をアクセスするための書き込みコ マンドまたは読み出しコマンドを受け取ることを含むことを特徴とする請求項 1 1に記載の半導体装置の試験方法。
1 8,. 前記第 3のステップは、 前記メモリ部をアクセスするためのアドレス及 びデータを受け取ることを含むことを特徴とする請求項 1 1に記載の半導体装置 の試験方法。
1 9 . 前記第 3のステップは、 前記テストレジスタに書き込まれたデータに従 つて、 複数の内部信号のいずれかを選択することを含むことを特徴とする請求項 1 1に記載の半導体装置の試験方法。
2 0 . 前記第 3のステップは、 前記選択された内部信号と前記ロジック部から 供給される信号とのいずれか一方を選択することを含むことを特徴とする請求項 1 9に記載の半導体装置の試験方法。
2 1 . ロジック部と、 記憶領域を有し、 前記ロジック部からァドレス及びデー タを受け取るメモリ部とを混載した半導体装置を試験するためのテス トモ一ドを 選択する方法であって、
前記メモリ部の記憶領域に、 前記ァドレスにより指定されるテス トレジスタを 設けるステップと、
前記メモリ部にテス トェントリ信号を供給するステップと、
前記テス トェントリ信号に対応して、 前記ァドレスにより前記テストレジスタ を指定するステップと、
前記テス トェントリ信号に対応して、 前記テス トレジスタに前記テス トモ一ド を選択するためのデータを書き込むステップと、
前記テストレジスタに書き込まれたデータに従って、 前記テストモードを選択 するステップと
を備えることを特徴とする半導体装置のテストモ一ドを選択する方法。
2 2 . 前記データを書き込むステップは、 コード化されたテス トコードデータ を前記テストレジスタに書き込むことを含み、
前記テス トモ一ドを選択するステップは、 前記コード化されたテス トコードデ ータをデコードすることを含むことを特徴とする請求項 2 1に記載の半導体装置 のテス トモ一ドを選択する方法。
2 3 . 前記テストエントリ信号は、 前記メモリ部の動作電圧よりも高い電圧を 有し、
前記高電圧のテストエントリ信号を検出するステップを、 さらに備えることを 特徴とする請求項 2 1に記載の半導体装置のテストモ一ドを選択する方法。
2 4 . 前記メモリ部は、 前記ロジック部から前記アドレス、 データ、 コマンド を含む入力信号を受け取り、 前記データの読み出し Z書き込み動作を実行する動 作制御回路を含み、
前記データを書き込むステップは、 前記動作制御回路の書き込み動作に従って 前記データを書き込むことを含むことを特徴とする請求項 2 1に記載の半導体装 置のテストモ一ドを選択する方法。
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