WO2004056016A1 - 光変調器の駆動回路及び駆動方法 - Google Patents

光変調器の駆動回路及び駆動方法 Download PDF

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WO2004056016A1
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optical
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Tadashi Ikeuchi
Naoki Kuwata
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Fujitsu Limited
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    • H04B10/572—Wavelength control

Definitions

  • the present invention relates to a driving circuit and a driving method for an optical modulator, and more particularly to a driving circuit and a driving method suitable for a Mach-Zehnder type optical modulator used for an optical transmitter for transmitting an RZ (Retum to Zero) signal. .
  • Fig. 18 is a block diagram showing the main parts of a conventional Mach-Zender-type optical modulator for generating an RZ signal and its driving circuit.
  • the Mach-Zehnder-type optical modulator shown in Fig. 18 is an optical modulator that transmits an RZ signal. It is used in a transmitter, and is a Matsuhatsu-engaged optical modulator (hereinafter, referred to as a clock modulator) 100 for a clock signal, and a Mach-Ender-type optical modulator (hereinafter, a data modulator) for a data signal. 200), a variable delay circuit 300, and amplifiers 400, 500.
  • a clock modulator Matsuhatsu-engaged optical modulator
  • a Mach-Ender-type optical modulator hereinafter, a data modulator
  • the clock modulator 100 receives an input light from a light source (not shown) such as a laser diode and converts the input light into a clock supplied through a variable delay circuit 300 and an amplifier 400.
  • a light source such as a laser diode
  • CLK CLK signal
  • RZ signal RZ signal
  • one phase of each input light branched by the input side Y-branch optical waveguide 101 is clocked to one of the electrodes 101.
  • interference stressening and Z weakening
  • an optical clock is generated. It generates a signal (flashing light).
  • the data modulator 200 further modulates the optical clock signal obtained by the clock modulator 100 with a data (DATA) signal [NRZ (Non-Return to Zero) signal].
  • DATA data
  • NZ Non-Return to Zero
  • one phase of each input light branched by the input side Y-branch optical waveguide 201 is applied to one of the electrodes 201 by applying a de-multiplexed signal voltage, By changing the light refractive index at that part, the output side Y In the branch optical waveguide 203, interference (strengthening and Z weakening) of each input light is caused.
  • the optical modulator shown in FIG. 18 generates an optical clock signal by modulating the input light with the clock signal using the clock modulator 100, and further converts the optical clock signal into a data modulator.
  • the data signal is superimposed on the optical clock signal by modulating the signal at 200 using the overnight signal.
  • a variable delay circuit 300 is interposed in a clock signal line (or a data signal line) to adjust the phase difference between the clock signal and the data signal to an optimal phase state. (Settings).
  • the line lengths of the clock signal line and the data signal line are adjusted in advance so that the phase between the clock signal and the data signal becomes the optimum phase.
  • reference numerals 400 and 500 denote amplifiers for amplifying a clock signal and a data signal to predetermined levels, respectively.
  • one time slot is shortened with the recent increase in the speed of a transmission signal, so that it is necessary to adjust the phase between CLK and DATA with high accuracy (for example, One time slot of a 40 Gb / s transmission signal is equivalent to 7.5 mm in a vacuum), which is a factor in increasing costs. Also, if the delay amount of the clock signal or the data signal fluctuates during operation due to aging or the like, the optical output waveform deteriorates, and the transmission characteristics deteriorate.
  • a drive circuit for an optical modulator comprises: a variable delay circuit for adjusting a phase difference between a clock signal and a data signal; and a pulse width of the data signal used for modulating input light. And a variable delay that changes the pulse width based on the optical output power of the optical modulator so that the phase difference is minimized, with the pulse width varied by the variable pulse width circuit. It features a delay control unit that controls the circuit.
  • the pulse width of the data signal used for modulating the input light is changed, and in that state, the clock signal is output based on the optical output power of the optical modulator. And the data signal is adjusted so as to minimize the phase difference.
  • FIG. 1 is a block diagram showing a configuration of a main part of an optical modulator and a drive circuit thereof according to a first embodiment of the present invention.
  • FIG. 2A is a diagram illustrating an example of the clock signal (40 GHz, RZ signal) according to the present embodiment.
  • FIG. 2B is a diagram illustrating an example of the data signal (40 GHz, NRZ signal) according to the present embodiment.
  • FIG. 2C is a diagram showing an example of the optical output (40 GHz, optical signal) according to the present embodiment.
  • FIG. 3A shows the phases of the clock signal and the data signal in the optical modulator according to the present embodiment.
  • FIG. 6 is a diagram showing an optical output waveform when the phase is not the optimum phase.
  • FIG. 3B is a diagram showing an optical output waveform when the phase of the peak signal and the phase of the data signal in the optical modulator according to the present embodiment are at the optimum phase.
  • FIG. 4A is a diagram showing an optical output waveform when the pulse width of the data signal is the reference pulse width in the optical modulator according to the present embodiment.
  • FIG. 4B shows a case where the phase difference between the clock signal and the data signal in the optical modulator according to the present embodiment is 2 of the data signal period, and the pulse width of the data signal is wider than the reference pulse width. It is a figure showing an optical output waveform.
  • FIG. 4C shows a case where the phase difference between the clock signal and the data signal in the optical modulator according to the present embodiment is 1 Z 2 of the data signal period, and the pulse width of the data signal is smaller than the reference pulse width. It is a figure showing an optical output waveform.
  • FIG. 5 is a diagram illustrating a calculated value of the average optical output power with respect to the data pulse width when the phase difference between the peak signal and the data signal is set to a parameter in the optical modulator according to the present embodiment.
  • FIG. 6 is a block diagram showing a configuration of the change amount detection circuit shown in FIG.
  • FIG. 7 is a block diagram showing a configuration of the pulse width variable circuit shown in FIG.
  • FIG. 8A is a diagram showing the output of the oscillator of the delay control unit shown in FIG.
  • FIG. 8B is a diagram showing a data pulse width change in the pulse width variable circuit shown in FIGS. 1 and 7.
  • FIG. 9 is a block diagram showing a configuration of the control circuit shown in FIG.
  • FIG. 10 is a time chart for explaining the operation of the control circuit (minimum value control circuit) shown in FIG.
  • FIG. 11 is a time chart for explaining the operation of the control circuit (maximum value control circuit) shown in FIG.
  • FIG. 12A is a diagram showing a configuration of an interpolator-type phase variable circuit according to the present embodiment.
  • FIG. 12: 6 is a diagram showing a clock signal input to the phase variable circuit shown in FIG. 12A.
  • FIG. 13 is a configuration of a main part of an optical modulator and its driving circuit according to a second embodiment of the present invention.
  • FIG. 14 is a block diagram showing a modification of the delay control unit shown in FIG.
  • FIG. 15A is a diagram showing the output of the oscillator shown in FIG.
  • FIG. 15B is a diagram showing an output of the Tt / 2 delay circuit shown in FIG.
  • FIG. 15C is a diagram showing a data pulse width change in the pulse width variable circuit shown in FIG.
  • FIG. 16 is a block diagram showing a modification of the delay control unit shown in FIG.
  • FIG. 17 is a block diagram showing a modification of the optical modulator shown in FIGS.
  • FIG. 18 is a block diagram showing a conventional Mach-Zehnder optical modulator for generating an RZ signal and a main part of a driving circuit thereof.
  • FIG. 1 is a block diagram showing a configuration of a main part of an optical modulator and a driving circuit thereof according to a first embodiment of the present invention.
  • the optical modulator shown in FIG. 1 is a Matsuhatsuenda type for a clock signal (CLK).
  • An optical modulator (hereinafter, referred to as a clock modulator) 1 a Mach-Zehnder type optical modulator (hereinafter, referred to as a data modulator) 2 for a data signal (DATA), and an optical demultiplexer 3,
  • the driving circuit includes a photodiode 4, a delay control unit 5, an amplifier 6, a variable delay circuit 7, a variable pulse width circuit 8, and the like.
  • the clock modulator 1 and the data modulator 2 are the same as those described above with reference to FIG. 18, and the clock modulator 1 is composed of the input side Y-branch optical waveguide 101 and the electrode 10 2 And a Y-branch optical waveguide 103 on the output side, modulates input light with a clock signal supplied to one electrode 102 through a variable delay circuit 7 and an amplifier 6, and outputs an optical clock signal.
  • the evening modulator 2 includes an input-side Y-branch optical waveguide 201, an electrode 202, and an output-side Y-branch optical waveguide 203, and receives the optical clock signal from the clock modulator 1 through a pulse width variable circuit 8. This is further modulated by a data signal supplied to one electrode 202.
  • a 40 GHz RZ signal with a waveform as shown in Fig. If a 40 GHz NRZ signal with a waveform as shown in Fig. 2B is used as the data signal, the output of data modulator 2 will have an optical output (40GHz, Optical RZ signal).
  • the variable delay circuit 7 adjusts the relative phase (phase difference) with the data signal by changing the delay amount of the clock signal.
  • the variable pulse width circuit 8 The pulse width of the data signal to be supplied to the data modulator 2 is periodically changed in accordance with the output of the oscillator 53.
  • the output of the oscillator 53 is also supplied as an operation clock of a control circuit 52 described later.
  • the oscillator 53 is shared by the variable pulse width circuit 8 and the control circuit 52. However, of course, they may be prepared independently.
  • Each amplifier 6 amplifies a clock signal and a data signal to a predetermined level.
  • V7C represents a voltage value given to the clock modulator 1 and the data modulator 2 as a clock signal and a data signal.
  • the phase difference ⁇ between CLK and DATA is ⁇ T0 / 2 (TO represents one cycle of DATA), and the pulse width of the data signal (hereinafter referred to as the data pulse width) is set to a width other than the reference pulse width ( ⁇ (100%), the optical output waveform of the data modulator 2 also changes according to the pulse width.
  • the optical output power of the data modulator 2 increases because of the shift toward the upper side. Conversely, when the data pulse width is narrower than the reference pulse width by «100%), it is schematically shown in Fig. 4C. As shown in Fig. 3A and Fig. 3B, Therefore, the optical output power of the data modulator 2 decreases.
  • FIG. 5 shows the calculated value of the optical output average power with respect to the data pulse width when the phase difference ⁇ is used as a parameter.
  • the deviation of the data pulse width does not appear in the optical output waveform, so that the optical average power does not change.
  • the optical average power in a normal NRZ signal, the optical output power changes according to the pulse width shift.
  • a part of the output of the data modulator 2 is branched by the optical demultiplexer 3 while shifting the data pulse width by the pulse width variable circuit 8, and the branched light is converted into a photodiode (light receiving element). 4 and outputs a current value corresponding to the amount of received light to the delay control unit 5 as a monitor signal of the optical output power, and the delay control unit 5 detects the change amount of the monitor signal (optical output power). Then, the delay amount of the variable delay circuit 7 is controlled so that the detected change amount is minimized.
  • the delay control unit 5 includes, for example, a change amount detection circuit 51 for detecting the change amount of the monitor signal and a change amount of the monitor signal detected by the change amount detection circuit 51 so as to minimize the change amount.
  • the control circuit 52 controls the delay amount of the variable delay circuit 7, and the pulse width variable circuit 8 includes an oscillator 53 for periodically changing (enlarging / reducing) the pulse width of the data signal. .
  • the change amount detection circuit 51 is, for example, as shown in FIG.
  • the differential detection circuit that detects the slope of the straight line shown in FIG. 5 by differentiating the monitor signal using 511 can be configured.
  • the pulse width variable circuit 8 may be a known one.
  • a current source 81 is connected to a common emitter of the transistors rl and Tr2, and a collector of each transistor rl and TV2.
  • a differential logic circuit with resistors R1 and R2 connected to each other, a capacitor C connected in parallel to the collector of transistor 2, a base connected to the collector of transistor i'2, and a current source 8 connected to the emitter. 2 is configured by using the connected transistor Tr3.
  • the base potential of the transistor TV2 is adjusted by a signal from the delay control unit 5 (oscillator 53), so that the relative potentials appearing at the collectors of the transistors Trl and Tr2 change. Because the base potential of the input data pulse changes, the data pulse width can be expanded or reduced by shifting the cross point of the input data pulse from that of the reference pulse (for example, when there is no difference in the relative potential). it can.
  • the output waveform of the oscillator 53 is a waveform as shown in FIG. 8A
  • the output of the pulse width variable circuit 8 is as shown in FIG. 8B. That is, the data pulse width increases in the H-level section of the waveform shown in FIG. 8A, and the data pulse width decreases in the L-level section.
  • the capacitor C serves to boost the noise component (DC component) of the data pulse that appears at the collector of the transistor Tr2.
  • the control circuit (minimum value Z maximum value control circuit) 52 includes a sample-and-hold circuit with reset 520, a T flip-flop circuit 521, and a switch.
  • Circuit 52 2 A, 52 24 B, 52 9 Switch circuit with inverter 52 2 B, 52 24 A, Register 52 3 A, 52 3 B, AND circuit 52 26, 1-input inverted AND (Logical product) circuit 5 2 7, comparator 5 28, flip-flop circuit 5 30, R / S flip-flop circuit 5 31 1, up-down (U / D) counter 53 2 and digital / analog (D / A) It is composed of a converter 533, an inverter 534, 533, a delay circuit 533, etc.
  • the control circuit 52 switches the minimum value or It can function as a maximum value control circuit.
  • the switch 529 when the switch 529 is set to the connection state shown in FIG. 9, it functions as a minimum value control circuit and performs the operation shown in FIG. It functions and performs the operation shown in Figure 11.
  • the signals 40 to 47 shown in FIGS. 10 and 11 are, respectively, the output signal 40 of the oscillator 53, the output signal 41 of the T flip-flop circuit 521, and the sample hold circuit.
  • up / down counter 5 32 shows an input signal (output signal of the RZS flip-flop circuit 53 1) 46 and an output signal (delay control signal) 47 of the DZA converter 53 3.
  • the detection result of the differential detection circuit 51 is compared by the comparator 528.
  • the count value of the up / down counter 532 is incremented / decremented, and the output signal (level) of the DZA converter 533 is increased / decreased.
  • the detection result of 1 will stabilize at the minimum or maximum value. Note that the above-described control circuit 52 may realize a function equivalent to the above by applying a known dithering circuit.
  • the pulse width of the data signal among the data signal and the cook signal used for modulating the input light is periodically controlled by the oscillator 53 and the pulse width variable circuit 8.
  • the delay amount of the variable delay circuit 7 is reduced so that the change amount of the optical output power detected by the change amount detection circuit 51 is minimized (so that the slope of the straight line shown in FIG. 5 is minimized).
  • Control circuit 52 controls.
  • the relative phase between CLK and DATA can be controlled to the optimum phase by matching the cross point of the data overnight signal with the extinction of the clock signal.
  • a stable optical output waveform can be obtained.
  • variable delay circuit 7 instead of the variable delay circuit 7 described above, for example, as shown in FIGS. 12A and 12B, the differential pair transistors ⁇ ⁇ ⁇ ⁇ ⁇ 4, TV5, the differential pair transistors r6, Tr7, the transistors Tr4, Tr5 And the variable current source 71 connected to the common emitter of the transistors Tr6 and Tr7, and the variable current source 71 connected to the common emitter of the transistors r4 and TR5.
  • an interpolator-type phase-variable circuit may be applied in which clock signals whose phases are shifted from each other by 7TZ2 are used as base inputs of transistors r3, TV4 and r5, Tr6, respectively.
  • the powerful phase variable circuit has a large phase variable amount, and can realize a wider range of phase adjustment between CLK and DATA as compared with the case where a general variable delay circuit 7 is used.
  • FIG. 13 is a block diagram showing a configuration of a main part of an optical modulator and a driving circuit thereof according to a second embodiment of the present invention.
  • the optical modulator shown in FIG. 13 is different from that shown in FIG.
  • a control circuit 5A is provided instead of the control circuit 5
  • a current Z voltage (I ZV) conversion circuit 9 is provided, and the change amount detection circuit 51 is unnecessary in the control circuit 5A.
  • the difference is that a pulse width setting circuit 54 is provided.
  • the other components with the same reference numerals are the same as or similar to those described above.
  • the pulse width setting circuit 54 is for setting the pulse width of the data signal supplied to the data modulator 2 to a fixed width other than the reference pulse width in the pulse width variable circuit 8.
  • the I / V conversion circuit 9 converts a current value generated according to the amount of light received by the photodiode 4 into a voltage value.
  • the data pulse width is fixedly expanded or reduced to a width other than the reference pulse width (data pulse width ⁇ 100%) by the pulse width setting circuit 54 and the pulse width variable circuit 8. Then, the control circuit 52 controls the amount of delay of the clock signal in the variable delay circuit 7 so that the optical output level monitored in that state becomes minimum or maximum.
  • the control circuit 52 becomes the minimum as in the first embodiment.
  • the data pulse width is set to 100% (reduced) as the value detection circuit (see Fig. 10)
  • the maximum value detection circuit is switched by switching the switch circuit 529 shown in Fig. 9 Use as
  • the phase between CLK and DATA can always be adjusted to the optimum phase, as in the first embodiment.
  • the change amount detection circuit in the present embodiment, the change amount detection circuit
  • the delay control unit 5A can be simplified as compared with the case of the first embodiment.
  • variable delay circuit 7 may be the interpolator-type phase variable circuit described above with reference to FIG.
  • FIG. 14 is a block diagram showing a modified example of the above-described delay control unit 5 according to the first embodiment.
  • the output of the oscillator 53 is added to the pulse width variable circuit 8. The difference is that the signal is input to the control circuit 52 via the ⁇ 2 delay circuit 55.
  • the control circuit 52 of the delay control unit 5 detects the minimum value or the maximum value with the output of the oscillator 53 as shown in, for example, FIGS. 15 ⁇ , 15 1 and 15C.
  • the variable delay circuit 7 is controlled so that the optical output power at a specific pulse width (> 100% or 100%) becomes minimum or maximum.
  • the phase between CLK and DATA is always adjusted to the optimum phase. Even in this case, the same operation and effect as in the first embodiment can be obtained.
  • phase comparator 56 that inverts the polarity of the monitor signal gain in synchronization with the output of the oscillator 53 is provided before the control circuit 52
  • the delay amount of the variable delay circuit 7 By controlling the delay amount of the variable delay circuit 7 so that the optical output power at a specific pulse width (> 100% or 100%) is minimized or maximized, The phase can always be adjusted to the optimal phase.
  • reference numeral 57 denotes a capacitor which plays a role of cutting the noise component (DC component) of the monitor signal.
  • clock modulator 1 As a modification of the clock modulator 1, for example, as shown in FIG. CS (Carrier) to input clock signal and its inverted signal to clock modulator 1 (each electrode 102) via 1 output inverting amplifier 6 '(differential input) to obtain RZ format optical output signal.
  • the Suppesse d) -RZ modulation method for example, refer to JP-A-2001-119344
  • the phase between CLK and DATA must always be adjusted to the optimum phase, as in the above example. Can be.
  • the bit rate required for the clock signal is halved compared to the configurations shown in FIGS. 1 and 13. (For example, if you want to get a 40Gbps RZ signal, the clock signal only needs a 20Gbps bit rate).
  • the clock modulator 1 receives the differential signals having the bit rate of 1Z2 of the data signal, and modulates the input light with those differential signals.
  • the present invention is also applicable to a skip type optical modulator that differentially inputs a data signal to each electrode 202 of the data modulator 2 (for example, see Japanese Patent Application Laid-Open No. 5-224163). Can be. Further, the present invention can naturally be applied to a device in which the clock modulator 1 and the data modulator 2 are integrally integrated.
  • the control (phase adjustment) of the variable delay circuit 7 by the delay control unit 5 (or 5 A) described above does not always need to be performed at all times, and may be performed intermittently by a timer signal from an external timer (not shown). Good.
  • a switch is interposed between the delay control unit 5 (or 5 A) and the variable delay circuit 7 and the pulse width variable circuit 8, and the variable delay circuit 7 and the pulse What is necessary is just to employ
  • the signal supply from the control circuit 52 to the variable delay circuit 7 can be stopped, for example, by controlling the DZA converter 533 of the control circuit 52 with the timer signal.
  • variable delay circuit 7 is provided on the clock signal line, and the phase adjustment between CLK and DATA is performed by controlling the amount of delay of the clock signal. The same phase adjustment can be performed by providing 7 on the data signal line to control the amount of delay of the data signal. Further, the variable delay circuit 7 may be inserted at any position between the signal source and the optical modulator.
  • the pulse width of the data signal used for modulating the input light is intentionally changed, and the clock signal and the data signal are changed based on the optical output power of the optical modulator in that state. Since the control is performed so that the phase difference between the signal and the signal is minimized, the phase between the clock signal and the data signal can be controlled to the optimum phase by an inexpensive method. Therefore, a good optical output waveform can be obtained stably, highly reliable optical communication can be realized at low cost, and its usefulness is considered to be extremely high.

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Description

光変調器の駆動回路及び駆動方法 技術分野
本発明は、光変調器の駆動回路及び駆動方法に関し、特に、 RZ(Retum to Zero) 信号を送信する光送信器に使用されるマッハツエンダ型光変調器に用いて好適な 駆動回路及び駆動方法に関する。
明
背景技術 田
図 1 8は従来の RZ信号生成用のマッハツ書エンダ型光変調器とその駆動回路の 要部を示すブロック図で、 この図 1 8に示すマッハツエンダ型光変調器は、 RZ 信号を送信する光送信器に用いられるものであって、 クロック信号用のマツハツ エング型光変調器 （以下、 クロック変調器という） 1 0 0と、 デ一タ信号用のマ ッハツエンダ型光変調器 （以下、 データ変調器という） 2 0 0と、 可変遅延回路 3 0 0と、 増幅器 4 0 0， 5 0 0とをそなえて構成されている。
ここで、 クロック変調器 1 0 0は、 レーザダイオード等の光源 （図示省略） か らの入力光を受けて、 その入力光を可変遅延回路 3 0 0及び増幅器 4 0 0を通じ て供給されるクロック （CLK) 信号 （RZ信号） によって変調するもので、 具体 的には、 入力側 Y分岐光導波路 1 0 1で分岐された各入力光の一方の位相を、 各 電極 1 0 1の一方にクロック信号電圧を印加して、 その部分の光屈折率を変化さ せることにより、 出力側 Y分岐光導波路 1 0 3において各入力光の干渉 （強め合 い Z弱め合い） を引き起こさせて、 光クロック信号 （光の点滅） を生成するよう になっている。
また、 データ変調器 2 0 0は、 このクロック変調器 1 0 0によって得られた光 クロック信号をさらにデータ （DATA) 信号 〔NRZ (Non-Return to Zero) 信号〕 によって変調するもので、 上記クロック変調器 1 0 0と同様に、 入力側 Y分岐光 導波路 2 0 1で分岐された各入力光の一方の位相を、 各電極 2 0 1の一方にデ一 夕信号電圧を印加して、 その部分の光屈折率を変化させることにより、 出力側 Y 分岐光導波路 2 0 3において各入力光の干渉 （強め合い Z弱め合い） を引き起こ させるようになつている。
つまり、 この図 1 8に示す光変調器は、 クロック変調器 1 0 0で入力光をクロ ック信号を用いて変調することにより光クロック信号を生成し、 その光クロック 信号をさらにデータ変調器 2 0 0でデ一夕信号を用いて変調することにより光ク ロック信号にデータ信号を重畳するようになっているのである。
このため、 上記のクロック信号とデータ信号の位相は最適位相、 即ち、 データ 信号のクロスボイン卜がク口ック信号の消光時と一致している必要がある。 そこ で、 従来は、 例えば、 可変遅延回路 3 0 0をクロック信号ライン （又はデータ信 号ライン） に介装して、 上記のクロック信号とデ一夕信号の位相差を最適な位相 状態に調整 （設定） するようになつている。 なお、 可変遅延回路 3 0 0を設けず に、 クロック信号一データ信号間の位相が最適位相となるように、 クロック信号 ライン及びデータ信号ラインの各線路長を予め調整しておく場合もある。
これにより、 CLK一 DATA間の位相が最適位相に設定され、 良好な光出力波形 が得られる。 なお、 図 1 8において、 符号 4 0 0， 5 0 0は、 それぞれ、 クロッ ク信号， データ信号を所定レベルに増幅する増幅器を示す。
しかしながら、 このような従来の光変調器では、 近年の伝送信号の高速化に伴 い 1タイムスロットが短くなるため、 CLK-DATA間の位相調整を高精度に行な う必要があり（例えば、 40Gb/s の伝送信号の 1タイムスロットは真空中では 7.5mm に相当)、 コストアップの要因となっている。 また、 クロック信号又はデ —夕信号の遅延量が経年変化等によって動作中に変動した場合には、 光出力波形 が劣化するため、 伝送特性を劣化させてしまう。
なお、 データ信号と光パルス列の相対位相を最適化する公知技術として、 例え ば、 特開平 9-181683号公報に記載された技術がある。 この公知技術は、 その図 1等に示されるように、 入射光パルス列をク口ック信号に同期したデ一夕信号に よって変調するデータ変調器からの出力光パルス列の一部を光力ブラで分岐して 電界吸収形変調器に入射し、 この電界吸収形変調器で出力光パルス列の位相を変 調光電流として検出し、 この変調光電流に基づいて制御器により可変位相器の位 相シフト量を制御することで、 データ信号の位相と入射光パルス列の相対位相を 最適化するものである。
しかしながら、 かかる公知技術では、 データ変調器の出力光パルスの位相を、 高価な電界吸収形変調器で検出しているため、 大幅はコストアップにつながる。 本発明は、 以上のような課題に鑑み創案されたもので、 入力光をクロック信号 及びデータ信号のそれぞれで変調する光変調器において、 クロック信号とデ一夕 信号の位相を簡素な構成で精度良く最適化できるようにすることを目的とする。 発明の開示
上記の目的を達成するために、 本発明の光変調器の駆動回路は、 クロック信号 とデータ信号の位相差を調整する可変遅延回路と、 入力光の変調に用いる該デ一 タ信号のパルス幅を変化させるパルス幅可変回路と、該パルス幅可変回路によつ てパルス幅を変化させた状態で、 該光変調器の光出力パワーに基づき、 該位相差 が最小となるように該可変遅延回路を制御する遅延制御部とをそなえたことを特 徵としている。
また、 本発明の光変調器の駆動方法は、 入力光の変調に用いるデ一夕信号のパ ルス幅を変化させ、 その状態で、 該光変調器の光出力パワーに基づき、 該クロッ ク信号と該データ信号の位相差が最小となるように調整することを特徴としてい る。 図面の簡単な説明
図 1は本発明の第 1実施形態に係る光変調器及びその駆動回路の要部の構成を 示すブロック図である。
図 2 Aは本実施形態に係るクロック信号 （40GHz， RZ信号） の一例を示す図 である。
図 2 Bは本実施形態に係るデータ信号 （40GHz， NRZ信号） の一例を示す図 である。
図 2 Cは本実施形態に係る光出力 （40GHz， 光 信号） の一例を示す図であ る。
図 3 Aは本実施形態に係る光変調器におけるクロック信号とデータ信号の位相 が最適位相になっていないときの光出力波形を示す図である。
図 3 Bは本実施形態に係る光変調器におけるク口ック信号とデータ信号の位相 が最適位相になっているときの光出力波形を示す図である。
図 4 Aは本実施形態に係る光変調器においてデータ信号のパルス幅が基準パル ス幅であるときの光出力波形を示す図である。
図 4 Bは本実施形態に係る光変調器においてクロック信号とデータ信号の位相 差がデ一夕信号周期の 1 / 2であり、 且つ、 データ信号のパルス幅が基準パルス 幅よりも広いときの光出力波形を示す図である。
図 4 Cは本実施形態に係る光変調器においてクロック信号とデータ信号の位相 差がデータ信号周期の 1 Z 2であり、 且つ、 デ一タ信号のパルス幅が基準パルス 幅よりも狭いときの光出力波形を示す図である。
図 5は本実施形態に係る光変調器においてク口ック信号とデータ信号の位相差 をパラメ一夕としたときのデータパルス幅に対する光出力平均パワーの計算値を 示す図である。
図 6は図 1に示す変化量検出回路の構成を示すブロック図である。
図 7は図 1に示すパルス幅可変回路の構成を示すプロック図である。
図 8 Aは図 1に示す遅延制御部の発振器の出力を示す図である。
図 8 Bは図 1及び図 7に示すパルス幅可変回路でのデータパルス幅変化を示す 図である。
図 9は図 1に示す制御回路の構成を示すブロック図である。
図 1 0は図 9に示す制御回路 （最小値制御回路） の動作を説明するためのタイ ムチャートである。
図 1 1は図 9に示す制御回路 （最大値制御回路） の動作を説明するためのタイ ムチヤ一卜である。
図 1 2 Aは本実施形態に係るインターポレーター型の位相可変回路の構成を示 す図である。
図 1 2：6は図1 2 Aに示す位相可変回路に入力するクロック信号を示す図であ る。
図 1 3は本発明の第 2実施形態に係る光変調器及びその駆動回路の要部の構成 を示すブロック図である。
図 1 4は図 1に示す遅延制御部の変形例を示すブロック図である。
図 1 5 Aは図 1 4に示す発振器の出力を示す図である。
図 1 5 Bは図 1 4に示す Tt/ 2遅延回路の出力を示す図である。
図 1 5 Cは図 1に示すパルス幅可変回路でのデータパルス幅変化を示す図であ る。
図 1 6は図 1に示す遅延制御部の変形例を示すプロック図である。
図 1 7は図 1及び図 1 3に示す光変調器の変形例を示すブロック図である。 図 1 8は従来の： RZ信号生成用のマッハツエンダ型光変調器とその駆動回路の 要部を示すブロック図である。 発明を実施するための最良の形態
〔A〕 第 1実施形態の説明
図 1は本発明の第 1実施形態に係る光変調器及びその駆動回路の要部の構成を 示すブロック図で、 この図 1に示す光変調器は、 クロック信号 （CLK) 用のマツ ハツエンダ型光変調器（以下、クロック変調器という） 1と、データ信号（DATA) 用のマッハツエンダ型光変調器 （以下、 データ変調器という） 2と、 光分波器 3 とそなえて構成されるとともに、 駆動回路として、 フォトダイオード 4 , 遅延制 御部 5 , 増幅器 6， 可変遅延回路 7及びパルス幅可変回路 8等をそなえて構成さ れている。
ここで、 クロック変調器 1及びデータ変調器 2は、 それぞれ、 図 1 8により前 述したものと同様のもので、クロック変調器 1は、入力側 Y分岐光導波路 1 0 1 , 電極 1 0 2及び出力側 Y分岐光導波路 1 0 3をそなえ、 可変遅延回路 7及び増幅 器 6を通じて一方の電極 1 0 2に供給されるクロック信号により入力光を変調し て光クロック信号を出力し、 デ一夕変調器 2は、 入力側 Y分岐光導波路 2 0 1 , 電極 2 0 2及び出力側 Y分岐光導波路 2 0 3をそなえ、 クロック変調器 1からの 光クロック信号を、 パルス幅可変回路 8を通じて一方の電極 2 0 2に供給される データ信号によりさらに変調するものである。
例えば、 ク口ック信号として図 2 Aに示すような波形をもつ 40GHzの RZ信 号を用い、データ信号として図 2 Bに示すような波形をもつ 40GHzの NRZ信号 を用いるとすると、 データ変調器 2の出力としては図 2 Cに示すような波形をも つ光出力 （40GHz, 光 RZ信号） が得られることになる。
また、 可変遅延回路 7は、 クロック信号の遅延量を変化させることによりデ一 タ信号との相対位相 （位相差） を調整するものであり、 パルス幅可変回路 8は、 遅延制御部 5の後述する発振器 5 3の出力に従ってデータ変調器 2へ供給すべき データ信号のパルス幅を周期的に変化させるものである。 なお、 発振器 5 3の出 力は後述する制御回路 5 2の動作クロックとしても供給されている。 つまり、 発 振器 5 3は、パルス幅可変回路 8と制御回路 5 2とで共用化されている。ただし、 勿論、 独立して用意してもよい。 各増幅器 6は、 それぞれ、 クロック信号， デ一 タ信号をそれぞれ所定レベルに増幅するものである。
ここで、 上述のごとくパルス幅可変回路 8によってデータ信号のパルス幅を変 化させることの意義について説明する。
図 3 Bに示すように、 CLK-DATA間の位相差が最適な場合は、 データ信号の クロスポイントがクロック信号の消光時と一致するため、 光出力波形に波形劣化 は生じないが、 図 3 Aに示すように、 CLK-DATA間の位相差が最適でない場合 は、 データ信号のクロスポイントがクロック信号の消光時からずれるため、 光出 力波形に波形劣化が生じることが分かる。 なお、 これらの図 3 A及び図 3 Bにお いて、 「V 7C」はクロック信号及びデータ信号としてク口ック変調器 1及びデータ 調器 2に与える電圧値を表す。
そして、 CLK-DATA間の位相差 Δ て =T0/2 (TOは DATAの 1周期を表す） と し、 データ信号のパルス幅 （以下、 データパルス幅という） を基準パルス幅以外 の幅（≠100%) とすると、 そのパルス幅に応じてデータ変調器 2の光出力波形も 変化する。
例えば、 デ一夕パルス幅を基準パルス幅よりも広く （>100%) すると、 図 4 B に模式的に示すように、 データ信号のクロスボイントが図 3 A及び図 3 Bの場合 に比して上側にずれるので、 デ一タ変調器 2の光出力パワーは増大し、 逆に、 デ —夕パルス幅を基準パルス幅よりも狭く «100%)すると、 図 4 Cに模式的に示 すように、 データ信号のクロスボイントが図 3 A及び図 3 Bの場合に比して下側 にずれるので、 データ変調器 2の光出力パワーは減少することになる。
これに対し、△て = 0あるいは Δ て = 0では、データ信号のクロスポイントが光 クロック信号の消光時と一致するため、図 4 Aに模式的に示すように、データパル ス幅のずれは殆ど観測されない。 以上の関係を図 5に示す。 即ち、 図 5は位相差 △ てをパラメータとした時のデ一夕パルス幅に対する光出力平均パワーの計算値 を示しており、 この図 5に示すように、 Δ て = 0あるいは△て =0付近ではデー タパルス幅のずれは光出力波形に現れないため、光平均パヮ一も変化しないが、△ て≠ 0の場合は、データパルス幅のずれが光出力波形上で観測できるようになり、 通常の NRZ信号での光平均パワーと同様に、パルス幅のずれに応じて光出力パヮ 一が変化する。
従って、この図 5に示す関係から、 デ一夕パルス幅を 100%からずらした際に、 光出力パワーの変化量が最も少なくなる値 （即ち、 図 5に示す直線の傾きが最小 となるよう） に可変遅延回路 7の遅延量を設定すれば、 Δ て = 0あるいは Δて 0となるため、 CLK-DATA間の相対位相を最適位相に制御することができ、また、 データパルス幅を周期的に変化させて、光出力パワーの変化量を 0に近づけるこ とによっても、 CLK-DATA間の相対位相を最適位相に制御することができること が分かる。
そこで、 本実施形態では、 パルス幅可変回路 8によってデータパルス幅をずら しながら、 光分波器 3によりデータ変調器 2の出力の一部を分岐し、 その分岐光 をフォトダイオード （受光素子） 4で受光し、 その受光量に応じた電流値を光出 力パワーのモニタ信号として遅延制御部 5へ出力し、 遅延制御部 5において、 こ のモニタ信号 （光出力パワー） の変化量を検出し、 検出した変化量が最小となる ように可変遅延回路 7の遅延量を制御する構成としているのである。
このため、 遅延制御部 5は、 例えば、 モニタ信号の変化量を検出する変化量検 出回路 5 1と、 この変化量検出回路 5 1で検出されたモニタ信号の変化量が最小 となるように可変遅延回路 7の遅延量を制御する制御回路 5 2と、 パルス幅可変 回路 8においてデータ信号のパルス幅を周期的に変化 （拡大 縮小） させるため の発振器 5 3とをそなえて構成されている。
ここで、 上記の変化量検出回路 5 1は、 例えば図 6に示すように、 コンデンサ 5 1 1を用い、 上記モニタ信号を微分することにより図 5に示す直線の傾きを検 出する微分検出回路として構成することができる。また、パルス幅可変回路 8は、 公知のものでよいが、 例えば図 7に示すように、 トランジスタ rl， Tr2の共通 ェミッタに電流源 8 1が接続されるとともに、 各トランジスタ rl， TV2のコレ クタにそれぞれ抵抗 R1,R2が接続されて成る差動論理回路と、トランジスタ 2 のコレクタに並列接続されたコンデンサ Cと、 トランジスタ i'2のコレクタにべ —スが接続されるとともにェミッタに電流源 8 2が接続されたトランジスタ Tr3 とを用いて構成される。
そして、 遅延制御部 5 (発振器 53) からの信号によりトランジスタ TV2のべ ース電位が調整されることによって、 各トランジスタ Trl， Tr2のコレクタに現 われる相対電位が変化し、 これに応じてトランジスタ Tr3のベース電位が変化す るので、 入力データパルスのクロスポイントを基準デ一夕パルス （例えば、 上記 相対電位の差が無い状態） のものからずらして、 データパルス幅を拡大ノ縮小す ることができる。
例えば、 発振器 5 3の出力波形が図 8 Aに示すような波形であったとすると、 パルス幅可変回路 8の出力は、 図 8 Bに示すようになる。 即ち、 図 8Aに示す波 形の Hレベルの区間においてはデータパルス幅が拡大し、 Lレベルの区間におい てはデ一夕パルス幅が縮小することになる。 なお、 上記のコンデンサ Cは、 トラ ンジス夕 Tr2のコレクタに現われるデータパルスのノイズ成分 （直流成分） を力 ットする役割を果たす。
次に、制御回路（最小値 Z最大値制御回路） 52は、例えば図 9に示すように、 リセット付きのサンプルホールド回路 5 2 0， Tフリップフロップ （Toggle flip-flop) 回路 5 2 1, スィッチ回路 5 2 2 A， 5 24B, 5 2 9, インバー夕 付きスィッチ回路 5 2 2 B, 5 24A, レジスタ 5 2 3 A， 5 2 3 B, AND回 路 5 2 6， 1入力反転型の AND (論理積） 回路 5 2 7， コンパレータ 5 28， フリップフロップ回路 5 30， R/Sフリップフロップ回路 5 3 1, アップダウ ン (U/D) カウン夕 5 3 2及びディジタル/アナログ (D/A) コンバータ 5 33， インバー夕 5 34， 5 3 5, 遅延回路 5 3 6等をそなえて構成される。 そして、 この制御回路 5 2は、 スィッチ 5 2 9の切り替えによって最小値又は 最大値制御回路として機能させることができる。 例えば、 スィッチ 5 2 9を図 9 に示す接続状態にすると、 最小値制御回路として機能し図 1 0に示す動作を行な レ スィッチ 5 2 9を逆の接続状態にすると、 最大値制御回路として機能し図 1 1に示す動作を行なう。
なお、 これらの図 1 0 , 図 1 1に示す信号 4 0〜4 7は、 それぞれ順に、 発振 器 5 3の出力信号 4 0、 Tフリップフロップ回路 5 2 1の出力信号 4 1、 サンプ ルホールド回路 5 2 0の出力信号 4 2、 レジスタ 5 2 3 Aの出力信号 4 3、 レジ スタ 5 2 3 Bの出力信号 4 4、 RZ Sフリップフロップ回路 5 3 1の入力信号 4 5、 アップダウンカウンタ 5 3 2の入力信号 （RZ Sフリップフロップ回路 5 3 1の出力信号） 4 6及び DZAコンバータ 5 3 3の出力信号 （遅延制御信号） 4 7を示している。
これらの図 9及び図 1 0から分かるように、 サンプルホ一ルド回路 5 2 0にて クロック周期でホールドされる変化量検出回路 （微分検出回路） 5 1の検出結果 と、 スィッチ回路 5 2 2 A， 5 2 4 B , インバー夕付きスィッチ回路 5 2 4 A， 5 2 2 Bにより、 レジスタ 5 2 3 A, 5 2 3 Bに異なる周期で交互に書き込まれ 異なる周期で交互に読み出される過去の微分検出回路 5 1の検出結果とが、 コン パレー夕 5 2 8にて比較される。
そして、 その比較結果に応じてアップダウンカウン夕 5 3 2のカウント値がァ ップ /ダウンされて、 DZAコンバータ 5 3 3の出力信号（レベル）が増減され、 最終的に、 微分検出回路 5 1の検出結果が最小又は最大となる値で安定すること になる。 なお、 上述した制御回路 5 2は、 公知のディザリング回路を適用して上 記と同等の機能を実現してもよい。
上述の構成により、 本実施形態の光変調器では、 入力光の変調に用いるデータ 信号及びク口ック信号のうちデータ信号のパルス幅を発振器 5 3及び Λルス幅可 変回路 8により周期的に変化させ、 その状態で、 変化量検出回路 5 1で検出され る光出力パワーの変化量が最小 （図 5に示す直線の傾きが最小となるよう） に可 変遅延回路 7の遅延量を制御回路 5 2が制御する。
これにより、 デ一夕信号のクロスボイントとクロック信号の消光時とを一致さ せて、 CLK-DATA間の相対位相を最適位相に制御することができるので、 良好 な光出力波形を安定して得ることができる。
なお、 上述した可変遅延回路 7の代わりに、 例えば図 1 2 A及び図 1 2 Bに示 すように、 差動対のトランジスタ ¾4, TV5, 差動対のトランジスタ r6, Tr7, トランジスタ Tr4，Tr5のコレクタに接続された抵抗 R3， R4, トランジスタ r4， TR5の共通エミッタに接続された可変電流源 7 1及びトランジス夕 Tr6， Tr7の 共通ェミッタに接続された可変電流源 7 2をそなえて構成され、 互いに 7TZ 2だ け位相をずらしたクロック信号をそれぞれトランジスタ r3， TV4及び r5， Tr6 のベース入力とする、 インターポレー夕一型の位相可変回路を適用してもよい。 力 る位相可変回路は位相可変量が広く、 一般の可変遅延回路 7を用いる場合に 比して、 より広範囲な CLK-DATA間の位相調整を実現することができる。
〔B〕 第 2実施形態の説明
図 1 3は本発明の第 2実施形態に係る光変調器及びその駆動回路の要部の構成 を示すブロック図で、 この図 1 3に示す光変調器は、 図 1に示すものに比して、 制御回路 5に代えて制御回路 5 Aが設けられるとともに、 電流 Z電圧 （I ZV) 変換回路 9が設けられ、 且つ、 制御回路 5 Aにおいて、 変化量検出回路 5 1が不 要であるとともに、 パルス幅設定回路 5 4が設けられている点が異なる。 なお、 他の既述の符号を付したものは、 それぞれ既述のものと同一もしくは同様のもの である。
ここで、 パルス幅設定回路 5 4は、 データ変調器 2に供給されるデ一夕信号の パルス幅をパルス幅可変回路 8において固定的に基準パルス幅以外の幅に設定す るためのもので、 I /V変換回路 9は、 フォトダイオード 4で受けた光量に応じ て発生する電流値を電圧値に変換するものである。
つまり、 本第 2実施形態の構成は、 パルス幅設定回路 5 4及びパルス幅可変回 路 8によってデータパルス幅を固定的に基準パルス幅以外の幅 （データパルス幅 ≠100%)に拡大又は縮小させ、その状態でモニタされる光出力レベルが最小又は 最大となるように制御回路 5 2が可変遅延回路 7でのクロック信号の遅延量を制 御するようになっているのである。
具体的には、図 5に示す特性から、制御回路 5 2は、パルス幅設定回路 5 4によ つてデータパルス幅 >100% (拡大）に設定したときは第 1実施形態と同様に最小 値検出回路 （図 1 0参照） として、逆に、 データパルス幅く 100% (縮小） に設定 したときは図 9に示すスィッチ回路 5 2 9を切り替えて最大値検出回路 （図 1 1 参照） として使用する。
このような構成によっても、 第 1実施形態と同様に,ノ CLK-DATA間の位相を 常に最適位相に調整することができる。 特に、 本実施形態では、 変化量検出回路
5 1が不要になるので、 第 1実施形態の場合よりも遅延制御部 5 Aの簡素化を図 ることが可能である。
なお、 本例においても、 可変遅延回路 7は、 図 1 2により上述したインターポ レーター型の位相可変回路としてもよい。
( C ) 変形例の説明
図 1 4は第 1実施形態により前述した遅延制御部 5の変形例を示すプロック図 で、 この図 1 4に示す遅延制御部 5は、 発振器 5 3の出力が、 パルス幅可変回路 8に加えて、 ττΖ 2遅延回路 5 5を介して制御回路 5 2に入力されるようになつ ている点が異なる。
即ち、 この場合、 遅延制御部 5の制御回路 5 2は、 例えば図 1 5 Α， 図 1 5 Β 及び図 1 5 Cに示すように、 最小値又は最大値の検出を発振器 5 3の出力と ττΖ 2ずれた信号（パルス幅の変化周期）に同期させて、或る特定のパルス幅（>100% 又はく 100%)での光出力パワーが最小又は最大になるように可変遅延回路 7の遅 延量を制御することによって、 CLK-DATA間の位相を常に最適位相に調整するよ うになつているのである。 このようにしても、 第 1実施形態と同様の作用効果を 得ることができる。
他に、 例えば図 1 6に示すように、 発振器 5 3の出力に同期してモニタ信号の 利得の極性を反転する位相比較器 （パワー検出器） 5 6を制御回路 5 2の前段に 設ける構成とし、 特定のパルス幅 （>100%又はく 100%) での光出力パワーが最 小又は最大になるように可変遅延回路 7の遅延量を制御することによつても、 CLK-DATA間の位相を常に最適位相に卿整することができる。 なお、 この図 1 6において、 5 7はモニタ信号のノイズ成分 （直流成分） をカットする役割を果 たすコンデンサを示す。
また、 クロック変調器 1の変形例として、 例えば図 1 7に示すように、 クロッ ク信号とその反転信号とを 1出力反転型の増幅器 6 ' を介してクロック変調器 1 (各電極 1 0 2 ) に入力 （差動入力） し、 RZ フォーマットの光出力信号を得る CS(Carrier Suppressed)-RZ変調方式 〔例えば、 特開 2001-119344号公報参照〕 を採用した場合であっても、 上述した例と同様に、 CLK-DATA間の位相を常に 最適位相に調整することができる。
なお、 このようにクロック変調器 1の各電極 1 0 2にクロック信号を差動入力 する場合は、 クロック信号に必要なビットレートを図 1や図 1 3に示す構成に比 して半分にすることができる （例えば、 40Gbpsの RZ信号を得たい場合なら、 クロック信号は 20Gbpsのビットレートで済む）。つまり、 この場合、 クロック変 調器 1は、 データ信号のビットレートの 1 Z 2の差動信号を受けてそれらの差動 信号により入力光の変調を行なうのである。
また、本発明は、デ一夕変調器 2の各電極 2 0 2にデータ信号を差動入力する夕 ィプの光変調器 (例えば、特開平 5-224163号公報参照)にも適用することができる。 さらに、 本発明は、 クロック変調器 1とデータ変調器 2とが一体に集積化されて いるものにも当然に適用することができる。
また、 上述した遅延制御部 5 (又は 5 A) による可変遅延回路 7に対する制御 (位相調整） は、 必ずしも常時行なう必要はなく、 図示しない外部タイマからの タイマ信号によって間欠的に行なうようにしてもよい。 この場合は、 例えば、 遅 延制御部 5 (又は 5 A) と可変遅延回路 7及びパルス幅可変回路 8との間にスィ ツチを介装して、 上記夕イマ信号により可変遅延回路 7及びパルス幅可変回路 8 への信号供給を停止しうる構成を採ればよい。 また、 制御回路 5 2から可変遅延 回路 7への信号供給停止は、 例えば、 制御回路 5 2の DZAコンバータ 5 3 3を 上記タイマ信号により制御することでも実現できる。
さらに、 上述した例では、 可変遅延回路 7をクロック信号ラインに設けて、 ク 口ック信号の遅延量を制御することで CLK-DATA間の位相調整を行なっている が、 勿論、 可変遅延回路 7をデータ信号ラインに設けてデータ信号の遅延量を制 御することでも同様の位相調整が可能である。また、可変遅延回路 7は、信号源と 光変調器との間のどの位置に挿入しても良い。 産業上の利用可能性
以上のように、 本発明によれば、 入力光の変調に用いるデ一夕信号のパルス幅 を意図的に変化させ、 その状態での光変調器の光出力パワーに基づき、 クロック 信号とデー夕信号との位相差が最小となるように制御するので、 安価な方法で、 クロック信号とデー夕信号との間の位相を最適位相に制御することができる。 し たがって、 良好な光出力波形を安定して得ることができ、 信頼性の高い光通信を 安価に実現でき、 その有用性は極めて高いものと考えられる。

Claims

請 求 の 範 囲
1. 入力光をク口ック信号及びデータ信号のそれぞれで変調する光変調器の駆 動回路であって、
該クロック信号と該データ信号の位相差を調整する可変遅延回路 （7) と、 該入力光の変調に用いる該データ信号のパルス幅を変化させるパルス幅可変回 路 （8) と、
該パルス幅可変回路 （8) によってパルス幅を変化させた状態で、 該光変調器 の光出力パワーに基づき、 該位相差が最小となるように該可変遅延回路 （7) を 制御する遅延制御部（ 5 )とをそなえたことを特徴とする、光変調器の駆動回路。
2. 該遅延制御部 （5) が、
該パルス幅可変回路 （8) において該パルス幅を周期的に変化させるための発 振器 （53) と、
該発振器 （53) によって該パルス幅を周期的に変化させた状態で該光変調器 の光出力パワーの変化量を検出する変化量検出回路 （51) と、
該変化量検出回路 （51) で検出された該変化量が最小となるように該可変遅 延回路 （7) を制御する最小値制御回路 （52) とをそなえて構成されたことを 特徴とする、 請求の範囲第 1項に記載の光変調器の駆動回路。
3. 該変化量検出回路 （51) が、 該光変調器の光出力パワーを微分すること により該変化量を検出する微分検出回路により構成されたことを特徴とする、 請 求の範囲第 2項に記載の光変調器の駆動回路。
4. 該遅延制御部 （5A) が、
該パルス幅可変回路 （8) において該パルス幅を基準パルス幅以外の幅に設定 , するパルス幅設定回路 （54) と、
該パルス幅設定回路 （54) により該パルス幅が該基準パルス幅以外の幅に設 定された状態で該光変調器の該光出力パワーが最小又は最大となるように該可変 遅延回路 （7) を制御する最小値 Z最大値制御回路 （52) とをそなえて構成さ れたこどを特徴とする、 請求の範囲第 1項に記載の光変調器の駆動回路。
5. 該パルス幅設定回路 （54) が、 該パルス幅可変回路 （8) において該パ ルス幅を基準パルス幅よりも広く設定するように構成されるとともに、
該最小値/最大値制御回路 （52) が、 該パルス幅設定回路 （54) により該 パルス幅が該基準パルス幅よりも広く設定された状態で該光変調器の該光出力パ ヮ一が最小となるように該可変遅延回路 （7) を制御するように構成されたこと を特徴とする、 請求の範囲第 4項に記載の光変調器の駆動回路。
6. 該パルス幅調整回路 （54) が、 該パルス幅可変回路 （8) において該パ ルス幅を該基準パルス幅よりも狭く設定するように構成されるとともに、 該最小値 Z最大値制御回路 （52) が、 該パルス幅設定回路 （54) により該 パルス幅が該基準パルス幅よりも狭く設定された状態で該光変調器の該光出力パ ヮ一が最大となるように該可変遅延回路 （7) を制御するように構成されたこと を特徴とする、 請求の範囲第 4項に記載の光変調器の駆動回路。
7. 該遅延制御部 （5) が、
該パルス幅可変回路 （8) において該パルス幅を周期的に変化させるための発 振器 （53) と、
該発振器 （53) の出力に基づいて該パルス幅の変化周期に同期して基準パル ス幅以外の特定のパルス幅での該光変調器の該光出力パワーが最小又は最大とな るように該可変遅延回路 （7) を制御する最小値 最大値制御回路 （52) とを そなえて構成されたことを特徴とする、 請求の範囲第 1項に記載の光変調器の駆 動回路。
8. 該最小値 Z最大値制御回路 （52) が、 該パルス幅が基準パルス幅よりも 広いときの該光出力パワーが最小となるように該可変遅延回路 （7) を制御する ように構成されたことを特徴とする、 請求の範囲第 7項に記載の駆動回路。
9. 該最小値ノ最大値制御回路 （52) が、 該パルス幅が基準パルス幅よりも 小さいときの該光出力パワーが最大となるように該可変遅延回路 （7) を制御す るように構成されたことを特徴とする、 請求の範囲第 7項に記載の光変調器の駆 動回路。
10. 該可変遅延回路 （7) が、 インタ一ポレーター型の位相可変回路を用い て構成されたことを特徴とする、 請求の範囲第 1〜 9項のいずれか 1項に記載の 光変調器の駆動回路。
11. 該遅延制御部 （5又は 5A) が、 外部タイマからの夕イマ信号によって 該可変遅延回路 （7) に対する制御を間欠的に行なうように構成されたことを特 徴とする、請求の範囲第 1〜 10項のいずれか 1項に記載の光変調器の駆動回路。
12. 該光変調器が、
該クロック信号により該入力光を変調するクロック信号用マッハツエンダ型光 変調器 （1) と、 該デ一夕信号により該クロック信号用マッハツェング型光変調 器 （1) の出力を変調するデータ信号用マッハツエンダ型光変調器 （2) とをそ なえて構成されるとともに、
該クロック信号用マッハツエンダ型光変調器 （1) が、
該データ信号のビットレートの 1 /2の差動信号を受けて当該差動信号により 該入力光の変調を行なうように構成されたことを特徴とする、 請求の範囲 1〜 1 1のいずれか 1項に記載の光変調器の駆動回路。
13. 該クロック信号用マッハツェング型光変調器 （1) と、 該デ一夕信号用 マッハツエンダ型光変調器（ 2 )とがー体に集積化されていることを特徴とする、 請求の範囲第 12項に記載の光変調器の駆動回路。
14. 入力光をクロック信号及びデータ信号のそれぞれで変調する光変調器の 駆動方法であって、
該入力光の変調に用いる該データ信号のパルス幅を変化させ、
パルス幅を変化させた状態で、 該光変調器の光出力パワーに基づき、 該クロッ ク信号と該デー夕信号の位相差が最小となるように調整することを特徴とする、 光変調器の駆動方法。
1 5 . 該パルス幅を発振器 （5 3 ) によって周期的に変化させ、
該パルス幅を該発振器 （5 3 ) によって周期的に変化させた状態で該光変調器 の光出力パワーの変化量を検出し、
検出した変化量が最小となるように該位相差を制御することを特徴とする、 請 求の範囲第 1 4項に記載の光変調器の駆動方法。
1 6 . 該パルス幅を基準パルス幅以外の幅に設定し、
該パルス幅を該基準パルス幅以外の幅に設定した状態で該光変調器の該光出力 パワーが最小又は最大となるように該位相差を制御することを特徴とする、 請求 の範囲第 1 4項に記載の光変調器の駆動方法。
1 7 . 該パルス幅を基準パルス幅よりも広く設定し、
該パルス幅を該基準パルス幅よりも広く設定した状態で該光変調器の該光出力 パワーが最小となるように該位相差を調整することを特徴とする、 請求の範囲第 1 6項に記載の光変調器の駆動方法。
1 8 . 該パルス幅を基準パルス幅よりも狭く設定し、
該パルス幅を該基準パルス幅よりも狭く設定した状態で該光変調器の該光出力 パワーが最大となるように該位相差を調整することを特徴とする、 請求の範囲第 1 6項に記載の光変調器の駆動方法。
1 9 . 該パルス幅を発振器によって周期的に変化させ、
該発振器の出力に基づいて該パルス幅の可変周期に同期して特定のパルス幅で の該光変調器の該光出力パワーが最小又は最大となるように該位相差を調整する ことを特徴とする、 請求の範囲第 1 4項に記載の光変調器の駆動方法。
2 0 . 該パルス幅が基準パルス幅よりも広いときの該光出力パワーが最小とな るように該位相差を調整することを特徴とする、 請求の範囲第 1 9項に記載の駆 動方法。
2 1 . 該パルス幅が基準パルス幅よりも狭いときの該光出力パワーが最大とな るように該位相差を調整することを特徴とする、 請求の範囲第 1 9項に記載の光 変調器の駆動方法。
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