WO2004051852A1 - データラッチ回路及び電子機器 - Google Patents

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WO2004051852A1
WO2004051852A1 PCT/JP2003/015385 JP0315385W WO2004051852A1 WO 2004051852 A1 WO2004051852 A1 WO 2004051852A1 JP 0315385 W JP0315385 W JP 0315385W WO 2004051852 A1 WO2004051852 A1 WO 2004051852A1
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electrode
switch
input
latch circuit
input terminal
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Mitsuaki Osame
Aya Anzai
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Semiconductor Energy Laboratory Co., Ltd.
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to a data latch circuit for capturing a digital signal. Further, the present invention relates to an active matrix display device using the data latch circuit as a part of a driving circuit. Further, the present invention relates to an electronic device using the active matrix display device.
  • a pixel circuit and a partitioning circuit are formed using a thin film transistor (TFT) formed of a polycrystalline semiconductor (poly-Si; polysilicon) on the!
  • TFT thin film transistor
  • the technology for integrally forming the “internal circuit” is being actively developed.
  • the internal circuit has a source signal line driving circuit, a gate signal line driving circuit, and the like, and these driving circuits control a pixel circuit arranged in a matrix.
  • the internal circuit is connected to a controller IC or the like (hereinafter referred to as “external circuit”) via an FPC (Flexible Printed Circuit) or the like, and its operation is controlled.
  • the drive voltage (ie, signal amplitude) of an IC used for an external circuit is smaller than the drive voltage of an internal circuit from the viewpoint of reducing power consumption.
  • an IC that operates at a voltage of 3.3 V is used for the external circuit, but the operating voltage of the internal circuit is about 10 V, which is higher than that of the external circuit. Therefore, when a 3.3 V signal is input from an external circuit to an internal circuit, it is necessary to convert the signal amplitude to about 10 V using a level shift circuit or the like.
  • Driving methods in the active matrix display device include a digital driving method and an analog driving method.
  • a data latch circuit for sequentially taking in digital video signals by sampling pulses from the shift register is required in the source signal line driving circuit constituting the internal circuit.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-184440
  • a data latch circuit corresponding to a low-voltage signal input may malfunction due to the influence of variations in TFT characteristics.
  • FIG. 2 (A) shows a general «type data latch circuit.
  • the data latch circuit includes a clock driver and a clock driver, and the clock driver includes a clock driver and a clock driver.
  • Member 2005 has P-type TFTs 2001 and 2002 and N-type TFTs 2003 and 2004 connected in series.
  • the sampling pulse (LAT) from the shift register is input to the gate electrode of the P-type TFT 2001, and the source electrode has a connection structure such that the power supply VDD is supplied.
  • the inversion pulse (LATB) of the sampling pulse (LAT) is input to the gate electrode of the N-type TFT 2004, and the source electrode has a connection structure such that the power supply VSS is supplied.
  • Digital signals (DATA) are input to the gate electrodes of the P-type TFT2002 and N-type TFT2003.
  • the drain electrodes of the P-type TFT 2002 and the N-type TFT T 2003 are connected to the Invera 2006.
  • FIG. 2 (B) shows a timing chart of the through-hole data latch circuit of FIG. 2 (A).
  • the operation of the miniature data latch circuit will be described with reference to FIGS. 2 (A) and 2 (B).
  • the input digital signal (hereinafter, referred to as a "de-night signal”) is a digital signal having a potential representing "1" and a potential representing "0".
  • the potential level expressing “1” is described as “ ⁇ level”
  • the potential level expressing “0” is described as “L level”.
  • the level of the potential is L level and H level.
  • an L-level sampling pulse (LAT) is input from the shift register, LAT becomes L-level, LATB becomes H-level, and the P-type TFT 2001 and the N-type TFT 2004 are turned on.
  • LAT L-level sampling pulse
  • the P-type TFT 2002 is turned off and the N-type TFT 2003 is turned on, and the clocked inverter 2005 outputs VSS.
  • the P-type TFT 2002 turns on and the N-type TFT 2003 turns off, and the clocked inverter 2005 outputs VDD.
  • VSS is 12V
  • VDD is 5V
  • H level of LAT and LATB is 5V
  • L level is 12V
  • H level of DATA is 3V
  • L level is 0V.
  • a sampling pulse and LAT are input from the shift register, LAT becomes H level (5V), LATB becomes L level (_2V), and the P-type TFT2001 and the N-type TFT2004 are turned on.
  • DATA is at H level (3V)
  • the P-type TFT 2002 turns off and the N-type TFT 2003 turns on
  • the clocked inverter 2005 outputs VSS.
  • the present invention has been made in view of the above problems, and has as its object to provide a data latch circuit that is less susceptible to variations in TFT characteristics and that can operate with low power consumption and high frequency. Disclosure of the invention
  • the present invention provides a data latch circuit, comprising: a means for determining whether a data signal is at an H level or an L level; means for short-circuiting an input terminal and an output terminal of the receiver.
  • the input of the inverter is connected to one electrode of a capacitor, and the other electrode of the capacitor is configured to receive a data signal or a substantially satisfactory potential.
  • the input terminal of the inverter and the output terminal are short-circuited to set the input terminal of the inverter and one electrode of the capacitor to the threshold potential of the inverter, and at the same time, the other electrode of the capacitor Set to the reference potential.
  • a data signal is taken into one electrode of the capacitor set to the reference potential.
  • the potential of the input of the receiver via the capacitor fluctuates up and down from the threshold potential, and it becomes possible to determine the ⁇ level or the L level of the data signal.
  • a data latch circuit is a data latch circuit for capturing a digital signal, comprising a capacitor having first and second electrodes, and an input having an input connected to the first electrode.
  • a switch connected between the input terminal and the output terminal of the receiver; turning on the switch during a reset period; and connecting the second electrode of the capacitor means to the second electrode of the capacitor means. 1 is input, and the digital signal is input to the second electrode of the capacitance means in a capture period after the reset period.
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal, comprising: capacitance means having first and second electrodes; and an inverter having an input connected to the first electrode.
  • a first switch connected between the input terminal and the output terminal of the receiver, and a second switch and a third switch connected to the second electrode; and in a reset period, Turning on the first switch, and turning on the second switch to input a first potential to the second electrode of the capacitance means; and in the capturing period after the reset period, A data latch circuit for inputting the digital signal to the second electrode of the capacitance means by turning on a third switch; and a data latch circuit of the present invention comprising: A data latch circuit that captures a signal, a capacitor having first and second electrodes, a first amplifier having an input connected to the first electrode, and a first amplifier having a first electrode connected to the first electrode.
  • a switch connected between the input ⁇ and the output of the first input terminal, a second input terminal connected to the output of the first input terminal and an input 3 ⁇ 4 ⁇ , and a switch connected to the output terminal of the second input terminal.
  • a clocked inverter in which an input and an output are connected to an input and an output, respectively, and the switch is turned on during a reset period, and a first potential is applied to the second electrode of the capacitance means. And inputting the digital signal to the second electrode of the capacitance means during a capture period after the reset period.
  • a first switch connected between the input terminal and the output terminal of the first switch, a second switch and a third switch connected to the second electrode, and the first switch.
  • a second driver having an input connected to the output ⁇ ; and a clock driver having the input and the output connected to the input terminal and the output of the second member, respectively.
  • the first switch is turned on, and the second switch is turned on to input a first potential to the second electrode of the capacitance means.
  • the third switch The digital signal is input to the second electrode of the capacitance means by turning on a latch
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal
  • Capacitance means having first and second electrodes; a first member having an input connected to the first electrode; and a capacitor between the input terminal and the output terminal of the first member.
  • a second inverter having an input terminal connected to the output terminal of the first inverter, and an output to the input ⁇ ? And the output ⁇ ? Of the first inverter.
  • a clocked inverter connected to the input ⁇ ⁇ , and in a reset period, the switch is turned on, and a first potential is input to the second electrode of the capacitance means, Capture period after reset period In, characterized by inputting said digital signal to said second electrode of said capacitor means.
  • a data latch circuit is a data latch circuit for capturing a digital signal, wherein a capacitor having first and second electrodes is connected to an input of the first electrode.
  • a first switch a first switch connected between the input ⁇ ? And an output ⁇ of the first member, and a second switch connected to the second electrode.
  • a third switch a second inverter having the input ⁇ ? Connected to the output of the first member, and an output to the input ⁇ ? And the output of the first member. 3 ⁇ 4 ⁇ and the input ⁇ ? Are connected to each other, and in a reset period, the first switch is turned on, and the second switch is turned on, thereby turning on the second switch of the capacitance means.
  • Inputting a first potential to the first electrode, and inputting the digital signal to the second electrode of the capacitance means by turning on the third switch in a capture period after the reset period.
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal, wherein a first capacitor having first and second electrodes and a second capacitor having third and fourth electrodes are provided.
  • Means an inverter having an input connected to the first electrode and the third electrode, and a switch connected between the input and the output of the inverter, wherein during a reset period, Turning on the switch, inputting a first potential to the second electrode of the first capacitance means, and inputting a second potential to the fourth electrode of the third capacitance means, In the capturing period after the reset period, the digital signal is input to the second electrode of the first capacitance unit and the fourth electrode of the second capacitance unit.
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal, wherein a first capacitor having first and second electrodes and a second capacitor having third and fourth electrodes are provided. Means, an input terminal connected to the first electrode and the third electrode, and a first switch connected between the input terminal and the output terminal of the input terminal. A second switch and a third switch connected to the second electrode; and a fourth switch and a fifth switch connected to the fourth electrode. A first potential is input to the second electrode of the first capacitance means by turning on the switch and turning on the second switch, and turning on the fourth switch.
  • a second potential is input to the fourth electrode of the third capacitance means, and in the capture period after the reset period, the third switch is turned on, thereby causing the third capacitance means to be turned on.
  • the digital signal is input to the second electrode and to the fourth electrode of the second capacitor by turning on the fifth switch.
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal, wherein a first capacitor having first and second electrodes and a second capacitor having third and fourth electrodes are provided.
  • Means a first member having an input terminal connected to the first electrode and an output terminal connected to the third electrode, the input and the output terminal of the first member A first switch connected between the first switch, a third capacitor having fifth and sixth electrodes, a fourth capacitor having seventh and eighth electrodes, and the fifth electrode.
  • a third member having an input connected to the fourth and eighth electrodes.
  • a third switch connected between the input terminal and the output terminal of the third member; turning on the first and second switches during a reset period; and A first potential is input to the second electrode of the first capacitance means, and a second potential is input to the fourth electrode of the third capacitance means; Wherein the digital signal is input to the second electrode of the first capacitance means and the fourth electrode of the second capacitance means. It is characterized by the following.
  • the data latch circuit of the present invention is a data latch circuit for capturing a digital signal, wherein a first capacitor having first and second electrodes and a second capacitor having third and fourth electrodes are provided. Means, a first member having an input connected to the first electrode and an output connected to the third electrode, the input and the output terminal of the first member. A first switch connected between the first and second electrodes; a third capacitor having fifth and sixth electrodes; a fourth capacitor having seventh and eighth electrodes; A second member having an input connected to the electrode and an output terminal connected to the seventh electrode, and a connection between the input terminal and the output terminal of the second innocence; A second switch, and a third member having an input ⁇ ?
  • a third switch connected between the input terminal and the output terminal of the third member; and a fifth capacitor connected to the first electrode and the fifth electrode.
  • the first and second switches are turned on, a first potential is input to the second electrode of the first capacitance means, and the fourth potential of the third capacitance means is A second potential is input to the second electrode, and during the capture period after the reset period, the digital signal is applied to the second electrode of the first capacitor and the fourth electrode of the second capacitor. It is characterized by inputting a signal.
  • the first potential may be a 1 potential or a 0 potential of the digital signal.
  • the reset period is determined by using a sampling pulse from a previous-stage shift register, and the capture period is automatically determined. The determination may be made using the sampling pulse from the shift register at the stage.
  • the amplitude of the digital signal is proportional to a power supply voltage width used in the data latch circuit. It may be smaller than that.
  • an output pulse from a previous-stage shift register may be used for the control terminal of the clocked inverter.
  • the data latch circuit may be formed by a thin film transistor.
  • the data latch circuit of the present invention can operate accurately without being affected by variations in TFT characteristics even if the amplitude of the input signal is smaller than the power supply voltage width. Thus, there is no need to shift the level of a signal from an external circuit, and low power consumption, a reduction in layout area, and a reduction in cost can be realized.
  • FIG. 1 is a diagram showing an embodiment of the present invention.
  • FIG. 2 is a diagram showing a pattern data latch circuit.
  • Fig. 3 is a graph showing the typical V IN -V OUT characteristics of an invertor .
  • FIG. 4 is a diagram showing an outline of an external circuit and a display panel.
  • FIG. 5 is a diagram illustrating a configuration example of a source signal line driving circuit.
  • FIG. 6 is a diagram showing an embodiment of the present invention.
  • FIG. 7 is a diagram showing an embodiment of the present invention.
  • FIG. 8 is a diagram showing an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating an example of an electronic device to which the present invention can be applied.
  • FIG. 10 is a diagram showing a general clock driver. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1A shows the configuration of the data latch circuit of this embodiment.
  • the data latch circuit of the present embodiment includes a data capture switch 1001, a reference switch 1002, a threshold setting switch 1003, a capacitance means 10004, and a correction inverter 10000. With 5.
  • a circuit block including the data capturing switch 1001, the reference switch 1002, and the capacitance means 104 is referred to as a “block x”. If necessary, an invertor 106 may be provided.
  • the data capture switch 100001 is turned on or off by LAT, and the input data is connected to the connection between the reference switch 1002 and the second electrode of the capacitance means 1004 ( Hereafter referred to as “node a”).
  • the reference switch 100 2 is turned on or off by the LAT-1 and takes in the first potential (herein referred to as “reference potential”), and the data taking-in switch 100 1 and the capacitance means 100 0.
  • the reference potential is output to the connection with the second electrode of 4, that is, to the node a.
  • the input and output of the correction inverter 1005 are electrically connected via a threshold setting switch 1003. Connections between the input ⁇ ?
  • FIG. 1B shows a timing chart of the data latch circuit of this embodiment. The operation when the data latch circuit of the present embodiment is driven at a low voltage will be described with reference to FIGS. 1 (A) and 1 (B).
  • ⁇ 33 is 1 ⁇ 2
  • VDD is 5V
  • LAT, LATB, LAT-1 and LAT-IB are each at an H level of 5 V, an L level of 12 V, and an H level of DATA.
  • the level is 3 V
  • the L level is 0 V
  • the reference potential is 1.5 V, which is the intermediate potential between the L and H levels of DATA.
  • a reset operation is performed in a period T1.
  • the sampling pulse LAT-1 (5V) is input to the data latch circuit from the shift register at the preceding stage of the data latch circuit, and the reference switch 1002 and the threshold setting switch 1003 are turned on.
  • node a1 ⁇ 2 becomes the reference potential (1.5 V). Since the potential of node b is fed back to the potential of node c and acts in the direction in which the potential does not move, it becomes the threshold potential of the corrected inverter 1005 (2 V here).
  • the process proceeds to period T2, and the data latch circuit determines the H level and the L level of the input DATA.
  • the sampling pulse LAT (5 V) from the shift register is input to the data latch circuit, and the data fetch switch 1001 is turned on.
  • the input DATA is H level (3V)
  • the potential of node a changes from 1.5 ⁇ to 3. Since the potential difference between both ends of the capacitance means 1004 is maintained, the voltage at the node b changes by an amount corresponding to the voltage change at the node a. Therefore, node b rises from 2V by about 1.5V to about 3.5V.
  • FIG. 3 shows the typical V IN (input signal voltage) -V 0UT (output signal voltage) characteristics of an inverter.
  • V IN is slightly above or below the threshold V fluctuates.
  • UT is very close to VDD or VSS.
  • the node b is set to the threshold potential of the correction member 1005, so that the node b responds to the change in the potential of the node b.
  • the potential of the node b rises from 2 V to about 3.5 V, the potential of the node c approaches V SS very much.
  • the potential of node c is further shaped by inverter 106, and VDD (H level) is output to its output OUT.
  • the potential of the node a changes from 1.5 to 0, and the potential of the node b drops by about 1.5 V from 2 V. It is about 5 V.
  • the node c greatly approaches VDD.
  • the potential of the node c is further shaped by the inverter 106, and its output OUT outputs V SS (L level).
  • the reference potential is a fixed potential
  • an intermediate potential of the amplitude of the data signal (DATA in this case) is desirable.
  • the inverted signal of the data signal DATA may be shifted by one data before the reference potential and then input.
  • DATA is at H level (3 V)
  • node a becomes L level (0 V) during reset period T 1
  • H level (3 V) DATA is input during capture period T 2.
  • the node a and the node b fluctuate by about 3 V, and the correction inverter 1005 more easily operates accurately.
  • DATA is at L level (0 V)
  • node a and node b fluctuate about 3 V.
  • the threshold potential of the signal to be output is determined in advance by judging the H level or the L level of the data signal DATA, and either of the threshold potential and the threshold voltage is determined.
  • the threshold fluctuation due to variations in TFT characteristics It can operate accurately without being affected by Thus, low power consumption and high frequency operation are possible.
  • a laser crystallization method a thermal crystallization method using an RTA or a furnace annealing furnace, and a metal element that promotes crystallization are used as a crystallization method for producing the polysilicon TFT.
  • a thermal crystallization method, a combination of these crystallization methods, or the like can be used.
  • holding may be performed using a clocked inverter 6002 as shown in FIGS. 6 (A) and 6 (B), or a capacitor means 6003 The holding may be performed by using the method described above.
  • a general clocked inverter may be used for the clocked inverter 6002.
  • FIG. 10 shows a typical clock driver.
  • the clock driver 10001 has a first P-type TFT 10002, a second P-type TFT 10003, a first N-type TFT 10004, and a second N-type TFT 10005 connected in series.
  • the terminal input to the gate electrode of the first P-type TFT1 0002 is a control terminal 1
  • the terminals input to the gate electrodes of the second P-type TFT 1003 and the first N-type TFT 10004 are the inputs
  • the connection terminal of the second P-type TFT 1003 and the first N-type TFT 1004 is set as output cauliflower
  • Fig. 6 (A) is a loop-like configuration of Fig. 1 (A) with the addition of capacitance means 6003 and clocked inverter 6 It is connected to.
  • the holding pulse H ⁇ LD is input to the control terminal 1 of the clock driver 600 2, and the inverted pulse HOLD B of the HOLD is input to the control terminal 2.
  • the other parts are the same as in Fig. 1 (A).
  • a clocked impeller, 6120 is added to Fig. 1 (A), and a clocked inverter, 6102, is connected in a loop with the correction inverter, 6101. Things.
  • the holding pulse H ⁇ LD is input to the control 1 of the clock driver 610, and the inverted pulse HOLDDB of the HOLD is input to the control terminal 2.
  • the other parts are the same as in Fig. 1 (A).
  • the HOLD pulse may be a pulse such as 6201 or 6202 shown in the timing chart of FIG. 6C, and an output pulse of a shift register may be used.
  • the operation is such that after the capture period T2 ends, the clock driver 6002 or 6102 is turned on, and the holding operation is started.
  • the H level and the L level can be accurately held for a desired period.
  • FIG. 7 shows the case where the potential is the same as the L level.
  • the data latch circuit includes a correction amplifier 700 and a correction amplifier in which an input section is connected to one connection section of the block y and the block y 1 and the block y and the block y ′ connected in parallel.
  • a threshold setting switch connected to the input and output ⁇ of the input and output ⁇ of the inverter connected in series with the clock and a clock driver.
  • One night has 700.09.
  • the block y is connected to a first data capturing switch 7001 and a first capacitor means 7005 connected in series, and a connection portion (hereinafter, referred to as “node a”).
  • a first reference switch 7003 for inputting a signal DH, and the block y1 is connected in series, a second data capture switch 7002 and a second capacitance means 700
  • the on / off of the first data capturing switch 7001 and the second data capturing switch 7002 is controlled by the LAT to capture DATA.
  • the first reference switch 7003, the second reference switch 7004, and the threshold setting switch 7007 are controlled on or off by LAT-1.
  • the threshold setting switch 700 is provided between the input terminal and the output terminal of the correction inverter 700. Connections between the input and output terminals of the correction inverter 700 and the threshold setting switch 707 are referred to as “node b” and “node c”, respectively.
  • VSS is ⁇ 2 V
  • VDD is 5 V
  • H level of each of LAT, L ATB, LAT-1 and LAT-IB is 5 V
  • L level is 0 V
  • H level of DATA is ⁇ 2 V
  • the total J level (DH) is 3 V and the low level (DL) is 0 V. Since the timing chart in the present embodiment is the same as the evening chart in Embodiment 1 shown in FIG. 1B, description will be made using the timing chart of FIG. 1B.
  • LAT-1 goes to the H level (5V)
  • the first reference switch 7003, the second reference switch 7004, and the threshold setting switch 7008 are turned on, and the node a is at the potential of DH. (3 V), and the node a 'becomes the potential of DL (0 V).
  • Node b has a threshold voltage of 7008 (2 V in this case).
  • node a changes from 3V to 0V, and node a 'remains at 0V. Therefore, the node b drops from 2 V by about 1.5 V to about 0.5 V. Therefore, node c is very close to VDD (5V).
  • the data latch circuit of the present embodiment can operate accurately without being affected by variations in various characteristics of the TFT. Power consumption and high frequency operation are possible. Further, in the data latch circuit of the present embodiment, two reference potentials input to the two reference switches are respectively set to the highest potential (DH) of the data signal, and the other is set to the lowest potential (DH) of the data signal. DH), there is no need to provide a special intermediate potential for the reference potential. This is effective for reducing the number of power supplies.
  • FIG. 8A shows a data latch circuit of the present invention having a different configuration from the first to third embodiments.
  • the data latch circuit according to the present embodiment includes a block z and a block z ′ connected in parallel, and a first correction member 800 0 having an input terminal connected to one connection portion of the block z and the block z ′. 1 and the input terminal and the output terminal of the first compensation unit 8001 connected in series with the first compensation unit 8001 and the first compensation unit 8001.
  • the first threshold setting switch 8003 thus obtained is provided.
  • the block z is composed of a first capturing switch 8004, a first capacity means 800, a second correction inverter 80010 and a third capacity means 800 arranged in series. 12 and DH (same potential as the H level of DATA) is taken into the connection (hereinafter referred to as “node a”) between the first fetch switch 8004 and the first capacitor 808 (hereinafter referred to as “node a”).
  • the first reference switch 8006 and the second threshold setting switch 80014 provided between the input terminal and the output terminal of the second correction amplifier 8001 are connected. Have.
  • the block z ' is composed of a second fetch switch 8005, a second capacitance means 800, a third correction inverter 8001 and a fourth capacitance means 800 arranged in series. 13 and the connection between the second capture switch 8005 and the second capacitor means 809 (hereinafter referred to as "node: a '") are connected to DL (the same potential as the L level of DATA). ), A second reference switch 8007, and a third threshold setting switch 80015 provided between the input and output terminals of the third correction inverter 8101. Having.
  • DATA is input to the other connection between the blocks z and z ', that is, the connection between the first capture switch 8004 and the second capture switch 8005.
  • First The capture switch 8004 and the second capture switch 8005 are turned on or off by LAT, respectively.
  • the first reference switch 8006, the second reference switch 8007, the second threshold setting switch 80014 and the third threshold setting switch 80015 are respectively ON or OFF is controlled by LAT-1.
  • connection portions between the input terminal and output terminal of the first correction member 8001 and the first threshold setting switch 8003 are referred to as “node bj” and “node (), respectively”.
  • the connection parts between the input terminal and output terminal of the second correction inverter 80010 and the second threshold setting switch 80014 are referred to as “node a2" and “node a3”, respectively.
  • the connection portions between the input terminal and the output terminal of the third correction inverter 8101 and the third threshold setting switch 80015 are referred to as “node a 2 ′” and “node a 3”, respectively.
  • the timing chart of the present embodiment is the same as the timing chart of the first embodiment shown in FIG.
  • LAT-1 becomes H level (VDD)
  • Node a is the potential of DH
  • node a ' is the potential of DL
  • node a2 and node a3 are the threshold potential of the second correction member 8100
  • the threshold potential is 8 0 1 1 overnight.
  • the node a 2 when DATA is at the H level or the node a 2 ′ when DATA is at the L level fluctuates due to switching noise at the time of DATA loading and malfunctions, As shown in FIG. 8 (B), it is preferable to provide fifth capacitance means 800 16 between the nodes a 2 and a 2 ′.
  • the node a 2 and the node a 2 ′ fluctuate in the same direction by the capacitance means 180 16 to prevent malfunction.
  • the data latch circuit of the present embodiment can be accurately measured without being affected by variations in the characteristics of the TFT. Operation, and low power consumption and high frequency operation are possible. Further, in the data latch circuit of the present embodiment, two reference potentials input to the two reference switches are respectively set to the highest potential (DH) of the data signal, and the other is set to the lowest potential of the data signal. By setting it to (DH), it is effective to reduce the number of power supplies without special provision of the intermediate potential used for the reference potential.
  • Embodiment:! 4 to 4 here, as an example, the case where the data acquisition switch, the reference switch, and the threshold setting switch are N-type TFTs has been described, but depending on the power supply voltage value, signal voltage value, and signal amplitude, all are P-type TFTs.
  • An analog switch having a TFT or N-type TFT and a P-type TFT may be substituted, or some may be substituted.
  • the reset pulse LAT-1 is a sampling pulse from the shift register one stage before, but may be a sampling pulse from the shift register before two or more stages. A pulse may be input for the set. Also, all stages may be reset at once.
  • the voltage setting is not limited to this.
  • Figure 4 shows a block diagram of the external circuit and a schematic diagram of the panel.
  • an active matrix type organic EL display device is used as an example.
  • the active matrix display device includes an external circuit 404 and a panel 410.
  • the external circuit 4004 has an AZD conversion section 4001, a power supply section 4002, and a signal generation section 003.
  • the A / D converter 4001 converts the video signal input as an analog signal into a digital signal, and supplies the digital signal to the source signal line driver circuit 406.
  • the power supply unit 4002 generates a power supply of a desired voltage value from a power supply supplied from a battery or an outlet, and supplies a source signal line drive circuit 400, a gate signal line drive circuit 4007, and an EL element. 4 0 1 1, supply to the signal generation section 4 0 3, etc.
  • a power supply, a video signal, a synchronization signal, and the like are input to the signal generation unit 4003 to convert various signals, and a source signal line driving circuit 4006 and a gate signal line driving circuit 400
  • the signal and power from the external circuit 400 to generate a clock signal for driving the 07 pass through the FPC, and the internal circuit and EL element from the FPC connection section 400 in the panel 410 Entered as 4 0 1 1 etc.
  • the panel 410 has an FPC connection portion 4005 and an internal circuit arranged on a glass substrate 410, and has an EL element 4101.
  • the internal circuit is the source signal line drive circuit 40 06, having a gate signal line drive circuit 4007 and a silicon part 4009.
  • a pixel portion 4009 is provided in the center of the substrate, and a source signal line drive circuit 4006 and a gate signal line drive circuit 4007 are provided therearound.
  • the EL eave 4011 and the counter electrode of the EL element are formed on the entire surface of the pixel portion 4009.
  • FIG. 5 shows a block diagram of the source signal line driver circuit 4006.
  • the source signal line driver circuit 4006 is a shift register 5002 using a plurality of D flip-flops (Delayed F1ip-Flop; D-FF) 5001, a data latch circuit 5003, and a latch circuit 5004. It has 5005 and 5006 buffers.
  • the data latch circuit of the present invention can be used for the data latch circuit 5003, and any of the data latch circuits described in the embodiments can be adopted. Here, a case will be described in which the data latch circuit 5003 is employed, but the data latch circuit may be employed in the latch circuit 5004.
  • Input signals are clock signal line (S-CK), inverted clock signal line (S-CKB), start pulse (S-SP;), digital video signal (DATA), and latch pulse (Lat ch Pu 1 se).
  • S-CK clock signal line
  • S-CKB inverted clock signal line
  • S-SP start pulse
  • DATA digital video signal
  • Lat ch Pu 1 se latch pulse
  • sampling pulses are sequentially output from the shift register 5002 in accordance with the timing of the clock signal, the clock inversion signal, and the stop pulse.
  • the sampling pulse is input to the data latch circuit 5004.
  • the data latch circuit 5004 is reset by the sampling pulse input from the immediately preceding D-FF 5001, and then captures the digital video signal at the timing when the sampling pulse is input from the D-FF5007 of the own stage. Hold. This operation is performed sequentially from the first row.
  • a latch pulse is input during the horizontal retrace period, and the digital video signals held in the data latch circuit 503 are simultaneously transmitted.
  • the data is transferred to the latch circuit 504.
  • the signal is level-shifted in the level shifter 505, shaped in the buffer 506, and then output simultaneously to the source signal lines S1 to Sn.
  • the H level and the L level are input to the pixels in the row selected by the gate signal line driving circuit 407, and the emission and non-emission of EL3 ⁇ 4? 011 are controlled.
  • the panel 410 and the external circuit 404 are independent, but they may be formed integrally on the same substrate.
  • the display device uses organic EL as an example, a light emitting device using a light emitting element other than organic EL may be used, or a liquid crystal display device may be used.
  • the level shifter 5005 and the buffer 506 may not be provided in the source signal line driving circuit 4006.
  • the data latch circuit of the present invention can be used for various display devices, and the display device can be used for display portions of various electronic devices.
  • the display device of the present invention it is preferable to use the display device of the present invention for a mobile device that requires low power consumption.
  • the electronic devices include portable information devices (mobile phones, mobile computers, portable game machines or electronic books, etc.), video cameras, digital cameras, goggle-type displays, display displays, navigation systems. And the like. Specific examples of these electronic devices are shown in FIGS. 9 (A) to 9 (D).
  • FIG. 9A illustrates a display, which includes a housing 9001, an audio output unit 9002, a display unit 9003, and the like.
  • a display device using the data latch circuit of the present invention has a display section 9003. Can be used.
  • Display devices include all information display devices such as those for personal computers, TV broadcast reception, and advertisement display.
  • Fig. 9 (B) shows Mopa and Ilecomputer, including the main body 9101, stylus 9102, display section 9103, operation button 9104, external interface 9105, etc. .
  • a display device using the data latch circuit of the present invention can be used for the display portion 9103.
  • FIG. 9C illustrates a game machine including a main body 9201, a display portion 9202, an operation button 9203, and the like.
  • a display device using the data latch circuit of the present invention can be used for the display portion 9202.
  • Figure 9 (D) shows a mobile phone, with the main body 9301, audio output section 9302, audio input section 9303, display section 9304, operation switch 9305, antenna 93 Includes 0 6 etc.
  • a display device using the data latch circuit of the present invention can be used for the display portion 9304.
  • the data latch circuit of the present invention is applicable to all circuits that capture digital data, and is particularly suitable for a driving circuit of a display device.
  • the range of a display device using the data latch circuit of the present invention as a part of a driving circuit is extremely wide, and can be used for electronic devices in all fields.

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Abstract

本発明のデータラッチ回路は、インバータの入力端子と出力端子とを短絡する手段を有し、且つその入力端子を容量の一方の電極と接続し、前記容量の他方の電極にはデータ信号又は基準電位を取り込むことにより、電源電圧に対し入力信号の振幅が小さくても、ＴＦＴの特性ばらつきの影響を受けることなく正確に動作可能となる。

Description

明細書
データラツチ回路及び電子機器
技術分野
本発明は、 デジタル信号を取り込むデ一夕ラッチ回路に関する。 また、 本発明は、 そ のデータラッチ回路を駆動回路の一部に用いたァクティブマトリクス型表示装置に関す る。 また、 本発明は、 そのアクティブマトリクス型表示装置を用いた電子機器に関する
背景技術
近年、 液晶表示装置や発光装置などのアクティブマトリクス型表示装置は、 携帯機器 向け等の需要の増加から、 それらの開発が進められている。 特に!^体上に多結晶半導 体 （po l y— S i ；ポリシリコン） により形成された薄膜トランジスタ （Th i n F i lm Tr ans i s t o r ; TFT) を用いて画素回路及び区動回路 （以下まと めて 「内部回路」 と称する。） を一体形成する技術は活発に開発が進められている。 内 部回路はソ一ス信号線駆動回路及びゲート信号線駆動回路等を有しており、 これらの駆 動回路等がマトリクス状に配置された画素回路を制御する。
また、 内部回路は、 FPC (F l ex i b l e Pr i n t ed C i r cu i t) 等を介して、 コントローラ I C等 （以下 「外部回路」 と称する。） と接続され、 その動 作が制御される。 一般的に、 外部回路に用いる I Cの駆動電圧 （即ち信号の振幅） は、 低消費電力化の観点から、 内部回路の駆動電圧と比較して小さくなつている。 現状では 、 外部回路には 3. 3 Vの電圧で動作する I Cが用いられるのが一般的ではあるが、 内 部回路の動作電圧は 1 0 V程度と外部回路と比較して高い。 そのため、 3. 3 Vの信号 を外部回路から内部回路に入力する際、 レベルシフト回路等で信号の振幅を 1 0 V程度 に変換する必要がある。
しかし、 外部回路においてレベルシフトする場合には、 レベルシフト I C、 電源 I C 等の部品の増加、 消費電力の増加等の問題が生じる。 一方、 内部回路においてシフトレ ジス夕やデータラッチ回路等に入力する前にレベルシフトする場合には、 レイァゥト面 積の増加、 消費電力の増加、 高周波動作が困難等の問題が生じる。 よって、 外部回路か らの低電圧の振幅の信号をそのまま内部回路の駆動回路を構成するシフトレジスタゃデ 一夕ラッチ回路等に入力して、 正確に動作させる方式が求められている （以下、 この方 式を 「低電 ffi駆動」 と称する。）。
ァクティブマトリクス型表示装置における駆動方法としては、 デジタル駆動方式とァ ナログ駆動方式がある。 デジタル駆動方式を用いる場合、 内部回路を構成するソース信 号線駆動回路内には、 シフトレジス夕からのサンプリングパルスによって順次デジタル の映像信号を取り込むデータラツチ回路が必要となる。
データラッチ回路には、 低電圧信号入力を考慮したものもある （以下の特許文献 1参 照。）。
(特許文献 1 ： 特開平 1 1—1 8 4 4 4 0号公報）
しかし、 低電圧信号入力に対応したデータラッチ回路においては、 T F Tの諸特性の ばらつきの影響により、 誤作動してしまう場合がある。
ここで、 一般的な «型デ一タラツチ回路を図 2 (A) に示す。 前記データラッチ回 路はクロックドィンバ一夕 2 0 0 5及びィンバ一夕 2 0 0 6を有し、 前記クロックドィ ンバ一夕 2005は直列に接続された P型 TFT 2001及び 2002、 並びに N型 T FT2003及び 2004を有する。 P型 TFT2001のゲ一ト電極にはシフトレジ スタからのサンプリングパルス (LAT) が入力され、 ソース電極は電源 VDDが供給 されるような接続構造をとる。 N型 TFT2004のゲート電極にはサンプリングパル ス （LAT) の反転パルス (LATB) が入力され、 ソース電極は電源 VS Sが供給さ れるような接続構造をとる。 P型 TFT2002及び N型 TFT2003のゲート電極 にはデジタル信号 (DATA) が入力される。 また、 P型 TFT2002及び N型 TF T 2003のドレイン電極はィンバ一夕 2006に接続されている。
図 2 (B) に、 図 2 (A) の徹形データラッチ回路のタイミングチャートを示す。 図 2 (A) 及び (B) を用い微型データラッチ回路の動作を説明する。 なお、 入力さ れるデジタル信号 （以下 「デ一夕信号」 と称する。） はデジタル形式であり、 「1」 を表 現する電位と、 「0」 を表現する電位とを有する信号である。 本明細書においては、 如 何なる場合にも、 その電位を問わず、 「1」 を表現する電位レベルを 「Ηレベル」、 「0 」 を表現する電位レベルを 「Lレベル」 と表記する。 なお、 特別の記載がない限り、 そ の電位の高低は、 Lレベルく Hレベルとする。
まず期間 T 1において、 シフトレジスタから Lレベルのサンプリングパルス (LAT ) が入力され、 LATが Lレベル、 LATBが Hレベルとなり、 P型 TFT2001及 び N型 TFT2004がオンする。 この時、 DAT Aが Hレベルであると、 P型 TFT 2002がオフ、 且つ N型 TFT2003がオンし、 クロックドインバ一タ 2005は VSSを出力する。 逆に、 DAT Aが Lレベルであると、 P型 TFT 2002がオン、 且つ N型 TFT2003がオフし、 クロックドインバ一夕 2005は VDDを出力する (発明が解決しょうとする課題）
前記^型データラッチ回路において、 低電压駆動を行う場合、 つまり外部回路から のデジタル信号 DAT Aをそのまま入力する場合について、 その駆動を図 2 (A) 及び (B) を用いて説明する。 ここで、 VSSは一 2V、 VDDは 5V、 LAT及び LAT Bの Hレベルは 5V、 Lレベルは一 2V、 DAT Aの Hレペレは 3 V、 Lレベルは 0V とする。
まず期間 T 1において、 シフトレジスタからサンプリングパルス、 L ATが入力され 、 LATが Hレベル （5V)、 LATBが Lレベル （_ 2 V) となり、 P型 TFT20 01及び N型 TFT2004がオンする。 この時、 DATAが Hレペリレ （3V) である と、 P型 TFT2002がオフ、 且つ N型 TFT2003がオンし、 クロックドインバ —タ 2005は VSSを出力する。 しかしこの時、 P型 TFT2002の閾値電圧 i V TH Iが 2 V以下であると、 P型 TFT 2002もオンしてしまいリーク電流が流れる さらに、 P型 T F T 2002及び N型 T FT2003の諸特性、 特に閾値特性がばら つき、 その結果、 P型 TFT2002の I Vgs I = 2 Vにおけるオン電流が、 N型 T FT2003の I Vgs I =5 Vにおけるオン電流を上回ると、 論理が逆転し、 クロッ クドインバー夕 2005の出力は、 VSSとはならず、 VDDとなってしまうことにな る。
反対に DAT Aが Lレベル （0V) である場合において、 N型 TFT2003の I V TH Iが 2V以下であると、 N型 TFT2003もオンしてしまいリーク電流が流れ、 さらには、 N型 TFT2003の i Vgs I = 2 Vにおけるオン電流が、 P型 TFT2 002の I Ves i =5 Vにおけるオン電流を上回ると、 論理が逆転し、 クロックドィ ンパ一夕 2 0 0 5の出力は、 VDDとはならず、 V S Sとなってしまうことになる。 本発明は上記の問題点を鑑みてなされたものであり、 T F Tの特性ばらつきの影響を 受けにくく、 低消費電力、 高周波動作が可能なデータラッチ回路を提供することを課題 とするものである。 発明の開示
(課題を解決するための手段）
本発明は、 データラッチ回路において、 データ信号が Hレベルであるか又は Lレベル であるかを判定するィンバー夕において、 前記ィンバ一夕の入力端子と出力端子とを短 絡する手段を有し、 且つ、 前記インバ一夕の入力 を容量の一方の電極と接続し、 前 記容量のもう一方の電極には、 デ一タ信号又〖堪準電位を取り込む構成にしておく。 初めに、 前記インバー夕の入力 と出力端子を短絡することで、 前記インバー夕の 入力 ¾ΐと容量の一方の電極とを前記インバ一夕の閾値電位にし、 同時に、 前記容量の もう一方の電極を基準電位にしておく。
次に、 基準電位にした前記容量の一方の電極にデータ信号を取り込む。 これにより、 前記容量を介したィンバ一夕の入力 の電位は閾値電位から上下に変動し、 デ一夕信 号の Ηレベル又は Lレベルの判別が可能となる。
よって、 電源電圧幅に対してデータ信号の振幅が小さくても、 TF Tの特性ばらつき の影響を受けることなく、 正確に動作することができる。
ここで、 本発明の構成を以下に記す。
本発明のデータラツチ回路は、 デジタル信号を取り込むデ一夕ラツチ回路であって、 第 1及び第 2の電極を有する容量手段と、 前記第 1の電極に入力 が接続されたィン パー夕と、 前記ィンバ一夕の前記入力端子と出力端子との間に接続されたスィツチとを 有し、 リセット期間において、 前記スィッチをオンし、 且つ前記容量手段の前記第 2の 電極に第 1の電位を入力し、 前記リセット期間後の取り込み期間において、 前記容量手 段の前記第 2の電極に前記デジタル信号を入力することを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する容量手段と、 前記第 1の電極に入力 が接続され たィンバ一夕と、 前記ィンバ一夕の前記入力端子と出力端子との間に接続された第 1の スィツチと、 前記第 2の電極に接続された第 2のスィツチ及び第 3のスィツチとを有し 、 リセット期間において、 前記第 1のスィッチをオンし、 且つ前記第 2のスィッチをォ ンすることにより前記容量手段の前記第 2の電極に第 1の電位を入力し、 前記リセット 期間後の取り込み期間において、 前記第 3のスィツチをオンすることにより前記容量手 段の前記第 2の電極に前記デジタル信号を入力することを特徴とするデ一夕ラツチ回路 また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する容量手段と、 前記第 1の電極に入力 ¾ΐが接続され た第 1のィンパ一夕と、 前記第 1のィンバ一夕の前記入力^と出力 との間に接続 されたスィツチと、 前記第 1のィンパ一夕の前記出力 に入力 ¾ΐが接続された第 2 のィンバ一夕と、 前記第 2のィンバ一夕の前記入力 及び出力 に出力 ¾ΐ及び入 力端子がそれぞれ接続されたクロックドインバー夕とを有し、 リセット期間において、 前記スィッチをオンし、 且つ前記容量手段の前記第 2の電極に第 1の電位を入力し、 前 記リセット期間後の取り込み期間において、 前記容量手段の前記第 2の電極に前記デジ タル信号を入力することを特徴とする。 また、 デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力 が接続された第 1のインバー夕と、 前記第 1のィンバ一夕の前記入力端子と出力端子との間に接続された第 1のスィツチと、 前記 第 2の電極に接続された第 2のスィツチ及び第 3のスィツチと、 前記第 1のィンバー夕 の前記出力 に入力^?が接続された第 2のィンバ一夕と、 前記第 2のィンバー夕の 前記入力端子及び出力 に出力^?及び入力端子がそれぞれ接続されたクロックドィ ンバ一夕とを有し、 リセット期間において、 前記第 1のスィッチをオンし、 且つ前記第 2のスィツチをオンすることにより前記容量手段の前記第 2の電極に第 1の電位を入力 し、 前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンすること により前記容量手段の前記第 2の電極に前記デジタル信号を入力することを特徴とする また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する容量手段と、 前記第 1の電極に入力^?が接続され た第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力端 と出力端子との間に接続 されたスィッチと、 前記第 1のインバー夕の前記出力端子に入力端子が接続された第 2 のィンバー夕と、 前記第 1のィンバ一夕の前記入力^?及び前記出力^?に出力^及 び入力 ¾ΐがそれぞれ接続されたクロックドインバー夕とを有し、 リセット期間におい て、 前記スィッチをオンし、 且つ前記容量手段の前記第 2の電極に第 1の電位を入力し 、 前記リセット期間後の取り込み期間において、 前記容量手段の前記第 2の電極に前記 デジタル信号を入力することを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する容量手段と、 前記第 1の電極に入力 が接続され た第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力^?と出力 ¾ΐとの間に接続 された第 1のスィツチと、 前記第 2の電極に接続された第 2のスィツチ及び第 3のスィ ツチと、 前記第 1のィンバ一夕の前記出力 に入力^?が接続された第 2のィンバー 夕と、 前記第 1の ンバ一タの前記入力^?及び前記出力 に出力 ¾ί及び入力^? がそれぞれ接続されたクロックドインバー夕とを有し、 リセット期間において、 前記第 1のスィツチをオンし、 且つ前記第 2のスィツチをオンすることにより前記容量手段の 前記第 2の電極に第 1の電位を入力し、 前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンすることにより前記容量手段の前記第 2の電極に前記デジ夕 ル信号を入力することを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極及び前記第 3の電極に入力 が接続されたィンバ一 夕と、 前記インバー夕の前記入力 と出力 との間に接続されたスィッチとを有し 、 リセット期間において、 前記スィッチをオンし、 且つ前記第 1の容量手段の前記第 2 の電極に第 1の電位を入力し、 且つ前記第 3の容量手段の前記第 4の電極に第 2の電位 を入力し、 前記リセット期間後の取り込み期間において、 前記第 1の容量手段の前記第 2の電極および前記第 2の容量手段の前記第 4の電極に前記デジタル信号を入力するこ とを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極及び前記第 3の電極に入力 が接続されたィンバー 夕と、 前記ィンバ一夕の前記入力端子と出力端子との間に接続された第 1のスィツチと 、 前記第 2の電極に接続された第 2のスィッチ及び第 3のスィッチと、 前記第 4の電極 に接続された第 4のスィッチ及び第 5のスィッチとを有し、 リセット期間において、 前 記スィツチをオンし、 且つ前記第 2のスィツチをオンすることにより前記第 1の容量手 段の前記第 2の電極に第 1の電位を入力し、 且つ前記第 4のスイツチをオンすることに より前記第 3の容量手段の前記第 4の電極に第 2の電位を入力し、 前記リセット期間後 の取り込み期間において、 前記第 3のスィツチをオンすることにより前記第 1の容量手 段の前記第 2の電極に、 且つ前記第 5のスィツチをオンすることにより前記第 2の容量 手段の前記第 4の電極に前記デジタル信号を入力することを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極に入力端子が接続され且つ前記第 3の電極に出力端子 が接続された第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力 と前記出力端 子との間に接続された第 1のスィツチと、 第 5及び第 6の電極を有する第 3の容量手段 と、 第 7及び第 8の電極を有する第 4の容量手段と、 前記第 5の電極に入力 が接続 され且つ前記第 7の電極に出力端子が接続された第 2のィンバ一夕と、 前記第 2のイン バー夕の前記入力端子と前記出力端子との間に接続された第 2のスィッチと、 前記第 4 及び前記第 8の電極に入力 が接続された第 3のィンバ一夕と、 前記第 3のィンバ一 夕の前記入力端子と出力端子との間に接続された第 3のスィッチとを有し、 リセット期 間において、 前記第 1及び第 2のスィッチをオンし、 且つ前記第 1の容量手段の前記第 2の電極に第 1の電位を入力し、 且つ前記第 3の容量手段の前記第 4の電極に第 2の電 位を入力し、 前記リセット期間後の取り込 間において、 前記第 1の容量手段の前記 第 2の電極および前記第 2の容量手段の前記第 4の電極に前記デジタル信号を入力する ことを特徴とする。
また、 本発明のデータラッチ回路は、 デジタル信号を取り込むデータラッチ回路であ つて、 第 1及び第 2の電極を有する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極に入力^?が接続され且つ前記第 3の電極に出力 が接続された第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力 ¾ίと前記出力端 子との間に接続された第 1のスィツチと、 第 5及び第 6の電極を有する第 3の容量手段 と、 第 7及び第 8の電極を有する第 4の容量手段と、 前記第 5の電極に入力^?が接続 され且つ前記第 7の電極に出力端子が接続された第 2のィンバ一夕と、 前記第 2のイン ノ一夕の前記入力端子と前記出力端子との間に接続された第 2のスィツチと、 前記第 4 及び前記第 8の電極に入力^?が接続された第 3のィンバ一夕と、 前記第 3のィンバー 夕の前記入力端子と出力端子との間に接続された第 3のスィツチと、 前記第 1の電極と 前記第 5の電極とに接続された第 5の容量とを有し、 リセット期間において、 前記第 1 及び第 2のスィツチをオンし、 且つ前記第 1の容量手段の前記第 2の電極に第 1の電位 を入力し、 且つ前記第 3の容量手段の前記第 4の電極に第 2の電位を入力し、 前記リセ ット期間後の取り込み期間において、 前記第 1の容量手段の前記第 2の電極および前記 第 2の容量手段の前記第 4の電極に前記デジタル信号を入力することを特徴とする。 また、 前記第 1の電位は、 前記デジタル信号の 1の電位又は 0の電位であってもよい また、 前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決 定し、 前記取り込み期間を自段のシフトレジス夕からのサンプリングパルスを用い決定 するようにしてもよい。
また、 前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比 較して小さくしてもよい。
また、 前記クロックドインバー夕の制御端子に、 前段のシフトレジスタからの出力パ ルスを用いるようにしてもよい。
また、 前記データラッチ回路は薄膜トランジスタにより形成されるようにしてもよい
(発明の効果）
本発明のデ一タラツチ回路は、 電源電圧幅に対して入力信号の振幅が小さくても、 T F Tの諸特性のばらつきの影響を受けることなく、 正確に動作することができる。 よつ て、 外部回路からの信号をレベルシフトする必要がなく、 低消費電力化、 レイアウト面 積の縮小、 コストダウンを実現することができる。 図面の簡単な説明
図 1は、 本発明の一実施形態を示す図である。
図 2は、 型データラツチ回路を示す図である。
図 3は、 一般的なインバー夕の V I N— VOUT特性を示す図である。
図 4は、 外部回路及び表示パネルの概要を示す図である。
図 5は、 ソース信号線駆動回路の一構成例を示す図である。
図 6は、 本発明の一実施形態を示す図である。
図 7は、 本発明の一実施形態を示す図である。
図 8は、 本発明の一実施形態を示す図である。
図9は、 本発明を適用可能な電子機器の例を示す図である。
図 1 0は、 一般的なクロックドィンバ一夕を示す図である。 発明を実施するための最良の形態
本発明の実施形態について、 以下に説明する。
(実施の形態 1 )
図 1 (A) に本実施形態のデータラッチ回路の構成を示す。
本実施形態のデータラッチ回路はデータ取り込み用スィッチ 1 0 0 1、 リファレンス 用スィツチ 1 0 0 2、 閾値セット用スィツチ 1 0 0 3、 容量手段 1 0 0 4、 及び補正ィ ンバ一タ 1 0 0 5を有する。 本実施形態のデータラッチ回路において、 データ取り込み 用スィッチ 1 0 0 1、 リファレンス用スィッチ 1 0 0 2及ぴ、容量手段 1 0 0 4からなる 回路ブロックを 「ブロック x」 とする。 また、 必要に応じて、 インバー夕 1 0 0 6を設 けてもよい。
デ一夕取り込み用スィッチ 1 0 0 1は L ATによりオン又はオフを制御され、 入力さ れる DATAをリファレンス用スィッチ 1 0 0 2と容量手段 1 0 0 4の第 2の電極との 接続部 （以下 「ノード a」 という。） へ入力する。 リファレンス用スィッチ 1 0 0 2は LAT—1によりオン又はオフを制御され、 第 1の電位 （ここでは 「基準電位」 という 。） を取り込み、 データ取り込み用スィッチ 1 0 0 1と容量手段 1 0 0 4の第 2の電極 との接続部、 即ちノード aに基準電位を出力する。 補正インバー夕 1 0 0 5の入力 及び出力 は閾値セット用スィッチ 1 0 0 3を介し、 電気的に接続されている。 補正 ィンバ一タ 1 0 0 5の入力^?及び出力 ¾ ^と閾値セット用スィツチ 1 0 0 3との接続 部を、 それぞれ、 「ノード b」、 「ノード c」 という。 また、 前記閾値セット用スィッチ 1 0 0 3のオン又はオフは L AT— 1により制御される。 補正ィンバ一夕 1 0 0 5は、 ノード cに接続されたィンパ一夕 1 0 0 6にデータを出力する。 図 1 (B) に本実施形態のデ一夕ラッチ回路のタイミングチャートを示す。 図 1 (A ) 及び (B) を用い、 本実施形態のデータラッチ回路を低電圧駆動した場合の動作につ いて説明する。 本実施形態においては、 ¥33は一2¥、 VDDは 5V、 LAT、 LA TB、 L AT— 1及び L AT— IBそれぞれの Hレベルは 5 V、 Lレベルは一 2 V、 D ATAの Hレベルは 3 V、 Lレベルは 0V、 基準電位は DAT Aの Lレベルと Hレベル との中間電位である 1. 5Vとする。 また、 期間 T1に入力される L ATと、 その後の 期間 T 2に入力される L AT— 1のパルスは重ならないことが ましい。
まず期間 T 1においてリセット作業を行う。 本データラッチ回路の前段にあるシフト レジス夕からサンプリングパルス L AT— 1 (5V) が本データラッチ回路に入力され 、 リファレンス用スィッチ 1002及び閾値セット用スィッチ 1003がオンする。 そ の結果、 ノード a½ 準電位 (1. 5V) となる。 ノード bはノード cの電位力 ィー ドバックされ電位が動かない方向に働くので、 補正インバー夕 1005の閾値電位 （こ こでは 2 Vとする） となる。
その後、 続いて期間 T 2に移り、 本データラッチ回路は、 入力される DATAの Hレ ベル、 Lレベルを判定する。 前記シフトレジス夕からのサンプリングパルス L AT (5 V) が本データラッチ回路へ入力され、 データ取り込み用スィッチ 1001がオンする 。 入力される DAT Aが Hレベル （3V) の場合、 ノード aの電位が 1. 5¥から3 となる。 容量手段 1004の両端の電位差は保持されるので、 ノード bはノード aの電 圧変化分程度変化する。 よって、 ノード bは 2Vから 1, 5 V程度上昇し、 3. 5V程 度となる。
ここで、 図 3に一般的なインバー夕の VIN (入力信号電圧） -V0UT (出力信号電圧 ) 特性を示す。 図 3に示されているように、 VINが閾値から上下どちらかに少しでも 変動すると、 V。UTは VDD又は V S Sに大きく近づく。
よって、 期間で 1においてノード bは補正ィンバ一夕 1 0 0 5の閾値電位にセットさ れているため、 ノード bの電位の変化にノード に反応する。 この場合、 ノード bの電位は 2 Vから 3. 5 V程度に上昇しているため、 ノード cの電位は V S Sに大き く近づく。 ノード cの電位は、 更に、 インバー夕 1 0 0 6により整形され、 その出力 O UTには VDD (Hレベル） が出力される。
反対に、 期間 T 2において DATAが Lレベル （0 V) である場合、 ノ一ド aの電位 が 1 . 5 から0 となり、 ノード bの電位は 2 Vから 1 . 5 V程度下降し、 0. 5 V 程度となる。 このように、 ノード bが閾値電位から下降するため、 ノード cは VDDに 大きく近づく。 ノード cの電位は、 更に、 インバー夕 1 0 0 6により整形され、 その出 力 OUTには V S S (Lレベル） が出力される。
また、 基準電位が固定電位である場合は、 理想的にはデータ信号 （ここでは DATA ) の振幅の中間電位が望ましいが、 厳密に中間電位である必要はなく、 前記デ一タ信号 の最高電位又は最低電位と異なり、 かつ、 前記データ信号の振幅を出ない範囲で多少変 動させることが可能である。
また、 基準電位にデータ信号 DATAの反転信号を 1データ分前にずらし、 入力して もよい。 この場合、 例えば DATAが Hレベル （3 V) であると、 リセット期間 T 1に ノード aが Lレベル （0 V) になり、 取り込み期間 T 2に Hレベル （3 V) の DAT A が入力されると、 ノード a及びノード bが 3 V程度変動し、 より補正インバ一タ 1 0 0 5が正確に動作しやすくなる。 DATAが Lレベル （0 V) であっても、 リセット期間 T 1にノード aが Hレベル （3 V) となり、 取り込み期間 T 2に Lレベル （0 V) の D ATAが入力されるため、 同様にノード a及びノード bが 3 V程度変動する。 本実施形態の通り、 デ一夕ラッチ回路において、 デ一夕信号 DAT Aの Hレベル又は Lレベルを判定して出力するィンバ一夕の閾値電位を予め取得し、 前記閾値電位から上 下どちらに変動するかによりデータ信号が Hレベルであるか又は Lレベルであるかの判 定をすることにより、 電源電圧幅に対して入力信号の振幅が小さくても、 TFTの諸特 性ばらつきによる閾値変動の影響を受けることなく、 正確に動作することができる。 よ つて、 低消費電力化、 高周波動作が可能となる。 特に、 T FTの諸特性ばらつきの多い 、 ポリシリコン T F Tを用いたデータラッチ回路に用いることが ましい。
また、 本発明において、 前記ポリシリコン TFTを作製する際の結晶化法として、 レ —ザ結晶化法、 RTA又はファーネスァニール炉を用いる熱結晶化法、 結晶化を助長す る金属元素を用いる熱結晶化法、 又はこれらの結晶化法の組み合わせ等を用いることが できる。
(実施の形態 2)
図 1 (A) に示すデ一タラツチ回路を使用する際、 図 6 (A) 及び (B) に示すよう にクロックドインバ一タ 6002等を用い、 保持を行ってもよいし、 容量手段 6003 等を用い、 保持を行ってもよい。 クロックドインパータ 6002には、 一般的なクロッ クドインバー夕を用いてもよい。
一般的なクロックドィンバ一夕を図 10に示す。 クロックドィンバー夕 10001は 直列に接続された第 1の P型 TFT10002、 第 2の P型 TFT10003、 第 1の N型 TFT10004及び第 2の N型 TFT10005を有する。 第 1の P型 TFT1 0002のゲート電極に入力されている端 を制御端子 1とし、 第 2の P型 TFT10 003及び第 1の N型 TFT10004のゲート電極に入力されている端子を入力 とし、 第 2の Ν型 TFT10005のゲート電極に入力されている を制御 ¾?2と し、 また第 2の P型 TF T 1 0 0 0 3及び第 1の N型 T F T 1 0 0 0 4の接続部端子を 出力 »とする。
図 6 (A) は図 1 (A) に容量手段 6 0 0 3及びクロックドインバー夕 6 0 0 2を追 加し、 クロックドィンパ一夕 6 0 0 2をィンバ一夕 6 0 0 1とループ状に接続したもの である。 クロックドィンバ一夕 6 0 0 2の制御端 1には保持用パルス H〇 L Dが、 制 御端子 2には前記 HOL Dの反転パルス HOLD Bが入力される。 その他の部分につい ては図 1 (A) と同様である。
図 6 (B) は図 1 (A) にクロックドインパ、一夕 6 1 0 2を追加し、 クロックドイン ノ一夕 6 1 0 2を補正インバ一夕 6 1 0 1とループ状に接続したものである。 クロック ドィンバ一夕 6 1 0 2の制御 1には保持用パルス H〇 L Dが、 制御端子 2には前記 HOLDの反転パルス HOL D Bが入力される。 その他の部分については図 1 (A) と 同様である。
前記 HOL Dパルスはタイミングチャート図 6 (C) に示す、 6 2 0 1または 6 2 0 2等のパルスカ塑ましく、 シフトレジス夕の出力パルス等を用いるとよい。 動作として は、 取り込み期間 T 2が終了した後、 クロックドィンバ一夕 6 0 0 2又は 6 1 0 2がォ ンし、 保持動作を開始するようにする。
本実施形態の通り、 クロックドインバ一タ等を用い保持を行うことで、 所望の期間 、 Hレベル、 Lレベルを正確に保持することができる。
(実施の形態 3 )
図 1 (A) のデータラッチ回路におけるブロック Xを並列に 2つ接続し、 2つのリフ ァレンス用スィツチにそれぞれ入力される 2つの基準電位を、 一方はデータ信号の最高 電位 （DATAの Hレベルと同電位） に、 他方は前記データ信号の最低電位 (DATA の Lレベルと同電位） とした場合について、 図 7に示す。
本実施形態のデータラッチ回路は、 並列に接続されたプロック y及びブロック y一 、 プロック y及びプロック y 'の一方の接続部に入力部が接続された補正ィンパ一夕 7 0 0 8、 補正ィンバー夕 7 0 0 8と直列に接続されたィンバ一夕 7 0 0 9、 補正ィン ノ一夕 7 0 0 8の入力 と出力^とに接続された閾値セット用スィッチ 7 0 0 7、 及びクロックドィンバ一夕 7 0 0 9を有する。
ブロック yは、 直列に接続された、 第 1のデ一夕取り込み用スィッチ 7 0 0 1及び第 1の容量手段 7 0 0 5と、 それらの接続部 （以下、 「ノード a」 という。） に信号 DHを 入力する第 1のリファレンス用スィッチ 7 0 0 3とを有し、 ブロック y一は直列に接 続された、 第 2のデータ取り込み用スィッチ 7 0 0 2及び第 2の容量手段 7 0 0 6と、 それらの接続部 （以下、 「ノード a '」 という。） に信号 D Lを入力する第 2のリファ レンス用スィッチ 7 0 0 4とを有する。
また、 第 1のデータ取り込み用スィツチ 7 0 0 1及び第 2のデ一夕取り込み用スィッ チ 7 0 0 2は LATによりそのオン又はオフを制御され、 DATAを取り込む。 第 1の リファレンス用スィッチ 7 0 0 3、 第 2のリファレンス用スィッチ 7 0 0 4及び閾値セ ット用スィッチ 7 0 0 7は LAT— 1によりオン又はオフを制御されている。 閾値セッ ト用スィッチ 7 0 0 7は補正インバー夕 7 0 0 8の入力端子と出力端 との間に設けら れている。 補正インバー夕 7 0 0 8の入力^ ΐ及び出力端子と閾値セット用スィッチ 7 0 0 7との接続部を、 それぞれ、 「ノード b」、 「ノード c」 という。 また、 本実施形態 においては、 V S Sは— 2 V、 VDDは 5 V、 LAT, L ATB、 LAT— 1及び LA T— I Bそれぞれの Hレベルは 5 V、 Lレベルは 0 V、 DATAの Hレべ Jレ （DH) は 3 V、 Lレベル （D L) は 0 Vとする。 本実施形態におけるタイミングチャートは、 図 1 (B) に示す実施形態 1における夕 イミングチャートと同様であるので、 図 1 (B) のタイミングチヤ一トを用いて説明す る。 まずリセット期間 T1において、 LAT— 1が Hレベル （5V) となり、 第 1のリ ファレンス用スィッチ 7003、 第 2のリファレンス用スィッチ 7004及び閾値セッ ト用スィッチ 7008がオンし、 ノード aが DHの電位 (3 V) となり、 ノード a ' が DLの電位 (0V) となる。 また、 ノード bは補正インバ一夕 7008の閾値電圧 ( ここでは 2 Vとする。） となる。
その後、 続いてデータ取り込み期間 T 2において、 LATが Hレベル （5V)、 且つ LAT—1が Lレベル （0V) となり、 第 1のデータ取り込み用スィッチ 7001及び 第 2のデータ取り込み用スィッチ 7002がオンする。 DATAが Hレベル （3V) で ある場合、 ノード aは 3 Vのまま変化せず、 ノード a 'は 0Vから 3 Vに変ィ匕する。 そのため、 ノード bは 2V力ら1. 5 V程度上昇し、 3. 5 Vとなる。 その結果、 ノ一 ド cは VSS (-2 V) に大きく近づく。
反対に DAT Aが Lレベル （0V) である場合、 ノード aは 3 Vから 0Vに変化し、 ノード a 'は 0Vのまま変化しない。 そのため、 ノ一ド bは 2 Vから 1. 5 V程度下 降し、 0. 5V程度となる。 よって、 ノード cは VDD (5V) に大きく近づく。
上述したとおり、 本実施形態のデ一夕ラッチ回路は、 電源電圧幅に対して入力信号の 振幅が小さくても、 TFTの諸特性ばらつきによる影響を受けることなぐ 正確に動作 することができ、 低消費電力化、 高周波動作が可能となる。 さらに、 本実施形態のデー タラツチ回路においては、 2つのリファレンス用スィッチにそれぞれ入力される 2つの 基準電位を、 一方はデータ信号の最高電位 (DH) に、 他方は前記データ信号の最低電 位 （DH) とすることによって、 基準電位に用いる中間電位を特段設ける必要はなく、 電源数の削減に有効である。
(実施の形態 4)
実施形態 1〜 3とは異なる構成の本発明のデータラッチ回路を図 8 (A) に示す。 本実施形態のデータラツチ回路は、 並列に接続されたブロック z及びプロック z ' と、 前記プロック z及びプロック z 'の一方の接続部に入力端子が接続された第 1の 補正ィンバ一夕 8 0 0 1と、 第 1の補正ィンバー夕 8 0 0 1と直列に接続されたィンバ 一夕 8 0 0 2と、 第 1の補正ィンバ一夕 8 0 0 1の入力端子と出力端子との間に設けら れた第 1の閾値セット用スィツチ 8 0 0 3を有する。
また、 プロック zは直列に配置された第 1の取り込み用スィツチ 8 0 0 4、 第 1の容 量手段 8 0 0 8、 第 2の補正インバー夕 8 0 1 0及び第 3の容量手段 8 0 1 2と、 第 1 の取り込み用スィツチ 8 0 0 4と第 1の容量手段 8 0 0 8との接続部 （以下 「ノード a 」 という。） に DH (DATAの Hレベルと同電位） を取り込む第 1のリファレンス用 スィッチ 8 0 0 6と、 第 2の補正ィンパー夕 8 0 1 0の入力端子と出力端チとの間に設 けられた第 2の閾値セット用スィツチ 8 0 1 4とを有している。 ブロック z 'は直列 に配置された第 2の取り込み用スィッチ 8 0 0 5、 第 2の容量手段 8 0 0 9、 第 3の補 正インバ一タ 8 0 1 1及び第 4の容量手段 8 0 1 3と、 第 2の取り込み用スィッチ 8 0 0 5と第 2の容量手段 8 0 0 9との接続部 （以下 「ノード: a '」 という。） に D L (D ATAの Lレベルと同電位） を取り込む第 2のリファレンス用スィッチ 8 0 0 7と、 第 3の補正インバー夕 8 0 1 1の入力 と出力端子との間に設けられた第 3の閾値セッ ト用スィッチ 8 0 1 5とを有する。
プロック z及びプロック z 'の他方の接続部、 即ち第 1の取り込み用スィツチ 8 0 0 4と第 2の取り込み用スィッチ 8 0 0 5との接続部に DATAが入力される。 第 1の 取り込み用スィッチ 8 0 0 4及び第 2の取り込み用スィッチ 8 0 0 5は、 それぞれ、 ォ ン又はオフを L ATにより制御される。 第 1のリファレンス用スィッチ 8 0 0 6、 第 2 のリファレンス用スィッチ 8 0 0 7、 第 2の閾値セット用スィッチ 8 0 1 4及び第 3の 閾値セッ卜用スィッチ 8 0 1 5は、 それぞれ、 オン又はオフを L AT— 1により制御さ れている。
また、 第 1の補正ィンバ一夕 8 0 0 1の入力端子及び出力端子と第 1の閾値セット用 スィッチ 8 0 0 3との接続部を、 それぞれ、 「ノード bj、 「ノード (」 という。 また、 第 2の補正ィンバ一タ 8 0 1 0の入力端子及び出力端子と第 2の閾値セット用スィツチ 8 0 1 4との接続部を、 それぞれ、 「ノード a 2」、 「ノード a 3」 という。 さらに、 第 3の補正インバー夕 8 0 1 1の入力端子及び出力端子と第 3の閾値セット用スィッチ 8 0 1 5との接続部を、 それぞれ、 「ノード a 2 '」、 「ノード a 3 '」 という。 さらに、 本実施形態のタイミングチヤ一トは、 図 1 (B) に示す実施形態 1のタイミングチヤ一 トと同様であるので、 図 1 (B) のタイミングチャートを用い、 動作を説明する。 まず、 リセット期間 T 1において、 LAT— 1が Hレベル （VDD) となり、 ノード aが DHの電位、 ノード a 'が D Lの電位、 ノード a 2及びノード a 3が第 2の補正 ィンバ一夕 8 0 1 0の閾値電位、 ノード a 2 '及びノード a 3 'が第 3の補正ィンバ 一夕 8 0 1 1の閾値電位となる。
その後、 続いて、 データ取り込み期間 T 2において、 L ATが Hレベル （VDD) と なり、 DATAが ¾り込まれる。 DAT Aが Hレベルの場合は、 ノード a及びノード a 2の電位は変わらず、 ノード a 'は D Lから Hレベルとなり、 ノード a 2 'は DAT Aの振幅分程度上昇する。 ノード a 3 'は V S Sに大きく近づき、 ノード bの電位も 下降する。 よって、 ノード cは VDDに大きく近づく。 反対に DATAが Lの場合は、 ノード a '及び、 ノ一ド a 2 'の電位は変わらず、 ノード aは DHから Lレベルとなり、 ノード a 2は D AT Aの振幅分程度下降する。 ノ —ド a 3は VDDに大きく近づき、 ノード bの電位も上昇する。 よって、 ノード cは V S Sに大きく近づく。
また、 DATAが Hレベルの場合のノード a 2や、 DATAが Lレベルの場合のノー ド a 2 'が、 DATA取り込みの際のスイッチングノイズ等により変動してしまい、 誤動作してしまうような場合は、 図 8 (B) に示すように、 ノード a 2及びノード a 2 'の間に第 5の容量手段 8 0 1 6を設けると良い。 容量手段 8 0 1 6によって、 ノ一 ド a 2及びノード a 2 'が同じ方向に変動し、 誤動作を防ぐ。
上述したとおり、 本実施形態のデータラッチ回路は、 電源電圧幅に対して入力信号の 振幅が他の実施形態のものよりも小さくても、 T F Tの諸特性ばらつきによる影響を受 けることなく、 正確に動作することができ、 低消費電力化、 高周波動作が可能となる。 さらに、 本実施形態のデータラッチ回路においては、 2つのリファレンス用スィッチに それぞれ入力される 2つの基準電位を、 一方はデ一タ信号の最高電位 (DH) に、 他方 は前記データ信号の最低電位 (DH) とすることによって、 基準電位に用いる中間電位 を特段設ける必要はなぐ 電源数の削減に有効である。
実施形態:！〜 4において、 ここでは例として、 データ取り込み用スィッチ、 リファレ ンス用スィッチ、 閾値セット用スィッチが N型 T F Tの場合を説明したが、 電源電圧値 、 信号電圧値、 信号振幅によっては全てを P型 TF Tまたは N型 T F T及び P型 T F T を有するアナログスィッチに置換してもよいし、 いくつかを置換してもよい。
また、 リセット用のパルス L AT— 1は 1段前のシフトレジスタからのサンプリング パルスとしたが、 複数段前のシフトレジス夕からのサンプリングパルスでもよいし、 リ セット用にパルスを入力してもよい。 また、 全段一度にリセットしてもよい。 電圧設定 もまた、 これに限らない。
(実施例）
(実施例 1 )
ここでは、 本発明のデータラッチ回路がアクティブマトリクス型表示装置に使用され る場合の構成と駆動について説明する。
図 4に外部回路のブロック図とパネルの概略図を示す。 ここでは例として、 ァクティ ブマトリクス型有機 E L表示装置とする。
図 4に示すように、 アクティブマトリクス型表示装置は外部回路 4 0 0 4及びパネル 4 0 1 0を有する。 外部回路 4 0 0 4は AZD変換部 4 0 0 1、 電源部 4 0 0 2及び信 号生成咅 0 0 3を有する。 A,D変換部 4 0 0 1はアナログ信号で入力された映像デ 一夕信号をデジタル信号に変換し、 ソース信号線駆動回路 4 0 0 6へ供給する。 電源部 4 0 0 2はバッテリーやコンセントより供給された電源から、 それぞれ所望の電圧値の 電源を生成し、 ソース信号線駆動回路 4 0 0 6、 ゲート信号線駆動回路 4 0 0 7、 E L 素子 4 0 1 1、 信号生成部 4 0 0 3等に供給する。 信号生成部 4 0 0 3には、 電源、 映 像信号及び同期信号等が入力され 各種信号の変換を行う他、 ソース信号線駆動回路 4 0 0 6及び、ゲ一卜信号線駆動回路 4 0 0 7を駆動するためのクロック信号等を生成する 外部回路 4 0 0 4からの信号及び電源は F P Cを通し、 パネル 4 0 1 0内の F P C接 続部 4 0 0 5から内部回路、 E L素子 4 0 1 1等に入力される。
また、 パネル 4 0 1 0はガラス基板 4 0 0 8上に、 F P C接続部 4 0 0 5、 内部回路 が配置され、 また、 E L素子 4 0 1 1を有する。 内部回路はソース信号線駆動回路 4 0 06、 ゲー卜信号線駆動回路 4007及び ¾ί素部 4009を有する。
基板中央には画素部 4009が 置され、 その周辺には、 ソース信号線駆動回路 40 06及びゲート信号線駆動回路 4007が 置されている。 EL軒 4011及び、 前 記 EL素子の対向電極は画素部 4009全体面に形成されている。
より詳しく、 図 5にソース信号線駆動回路 4006のブロック図を示す。
ソース信号線駆動回路 4006は D—フリップフロップ （De l ayed F 1 i p -F l op ; D-FF) 5001を複数段用いてなるシフトレジスタ 5002、 データ ラッチ回路 5003、 ラッチ回路 5004. レべゾレシフタ 5005及ぴ、バッファ 500 6等を有する。 前記データラッチ回路 5003部に本発明のデータラッチ回路を用いる ことができ、 実施形態に記載したいずれかのデータラツチ回路を採用することもできる 。 ここでは、 デ一夕ラッチ回路 5003に採用した場合について説明するが、 前記デー タラツチ回路をラッチ回路 5004に採用してもよい。
入力される信号はクロック信号線 （S— CK)、 反転クロック信号線 （S— CKB)、 スタートパルス （S— SP；)、 デジタル映像信号 (DATA) 及びラッチパルス （La t ch Pu 1 s e) であり、 また、 基準電位にはデジタル映像信号の振幅の中間電位 を入力するものとする。
まず、 クロック信号、 クロック反転信号及びス夕一トパルスのタイミングに従って、 シフトレジス夕 5002より、 順次サンプリングパルスが出力される。 サンプリングパ ルスはデータラッチ回路 5004へ入力される。 デ一夕ラッチ回路 5004は 1段前の D-FF 5001から入力されたサンプリングパルスによってリセットされ、 続いて、 自段の D— FF5007からサンプリングパルスが入力されたタイミングで、 デジタル 映像信号を取り込み、 保持する。 この動作が一列目から順に行われる。 最終段のデータラッチ回路 5 0 0 3においてデジタル映像信号の保持が完了すると、 水平帰線期間中にラッチパルスが入力され データラッチ回路 5 0 0 3において保持さ れているデジタル映像信号は一斉にラッチ回路 5 0 0 4へと転送される。 その後、 レべ ルシフタ 5 0 0 5においてレベルシフトされ、 バッファ 5 0 0 6において整形された後 、 ソース信号線 S 1から S nへ一斉に出力される。 その際、 ゲート信号線駆動回路 4 0 0 7によって選択された行の画素へ、 Hレベル、 Lレベルが入力され、 E L¾? 0 1 1の発光、 非発光を制御する。
本実施例にて示したァクティブマトリクス型表示装置はパネル 4 0 1 0と外部回路 4 0 0 4が独立されているが、 これらを同一基板上に一体形成して作製してもよい。 また 、 表示装置は例として、 有機 E Lを使用したものとしたが、 有機 E L以外の発光素子を 利用した発光装置でもよいし、 液晶表示装置でもよい。 また、 ソース信号線駆動回路 4 0 0 6内にレベルシフタ 5 0 0 5及びバッファ 5 0 0 6が無くてもよい。
(実施例 2 )
実施例 1で説明したとおり、 本発明のデータラッチ回路は、 様々な表示装置に用いる ことができ、 その表示装置は様々な電子機器の表示部に用いることができる。 特に低消 費電力が要求されるモバイル機器には本発明の表示装置を用いることが Ήましい。 具体的に前記電子機器として、 携帯情報機器 （携帯電話、 モバイルコンピュー夕、 携 帯型ゲ一ム機または電子書籍等)、 ビデオカメラ、 デジタルカメラ、 ゴーグル型デイス プレイ、 表示ディスプレイ、 ナビゲーシヨンシステム等が挙げられる。 これら電子機器 の具体例を図 9 (A) 〜図 9 (D) に示す。
図 9 (A) は、 表示ディスプレイであり、 筐体 9 0 0 1、 音声出力部 9 0 0 2、 表示 部 9 0 0 3等を含む。 本発明のデータラッチ回路を用いた表示装置は表示部 9 0 0 3に 用いることができる。 表示装置は、 パソコン用、 TV放送受信用、 広告表示用など全て の情報表示装置が含まれる。
図 9 (B) はモパ、ィレコンピュー夕であり、 本体 9 1 0 1、 スタイラス 9 1 0 2、 表 示部 9 1 0 3、 操作ポタン 9 1 0 4、 外部インターフェイス 9 1 0 5等を含む。 本発明 のデータラッチ回路を用いた表示装置は表示部 9 1 0 3に用いることができる。
図 9 (C) はゲーム機であり、 本体 9 2 0 1、 表示部 9 2 0 2、 操作ポタン 9 2 0 3 等を含む。 本発明のデータラッチ回路を用いた表示装置は表示部 9 2 0 2に用いること ができる。
図 9 (D) は携帯電話であり、 本体 9 3 0 1、 音声出力部 9 3 0 2、 音声入力部 9 3 0 3、 表示部 9 3 0 4、 操作スィッチ 9 3 0 5、 アンテナ 9 3 0 6等を含む。 本発明の データラッチ回路を用いた表示装置は表示部 9 3 0 4に用いることができる。 産業上の利用可能性
以上のように、 本発明のデータラッチ回路は、 デジタルデータを取り込む全ての回路 に適用可能であり、 特に表示装置の駆動回路に適している。 また、 本発明のデータラッ チ回路を駆動回路の一部に用いた表示装置の 範囲は極めて広く、 あらゆる分野の電 子機器に用いることが可能である。

Claims

請 求 の 範 囲
1 . デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続されたィンバータと、 前記ィ ンバ一夕の前記入力 と出力 ¾ΐとの間に接続されたスィッチとを有し、
リセット期間において、 前記スィッチをオンし、 且つ前記容量手段の前記第 2 の電極に第 1の電位を入力し、
前記リセット期間後の取り込み期間において、 前記容量手段の前記第 2の電極 に前記デジタル信号を入力することを特徴とするデ一タラツチ回路。
2. デジタル信号を取り込むデ一タラツチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続されたインバ一夕と、 前記ィ ンバ一夕の前記入力^と出力端子との間に接続された第 1のスィツチと、 前記 第 2の電極に接続された第 2のスィツチ及び第 3のスィツチとを有し、
リセット期間において、 前記第 1のスィッチをオンし、 且つ前記第 2のスイツ チをオンすることにより前記容量手段の前記第 2の電極に第 1の電位を入力し、 前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンする ことにより前記容量手段の前記第 2の電極に前記デジタル信号を入力することを 特徴とするデータラツチ回路。
3. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続された第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力端子と出力端子との間に接続されたスィツチと 、 前記第 1のィンバ一夕の前記出力端子に入力端子が接続された第 2のィンバ一 夕と、 前記第 2のィンバー夕の前記入力端子及び出力端子に出力端子及び入力端 子がそれぞれ接続されたクロックドインバ一夕とを有し、
リセット期間において、 前記スィッチをオンし、 且つ前記容量手段の前記第 2 の電極に第 1の電位を入力し、
前記リセット期間後の取り込み期間において、 前記容量手段の前記第 2の電極 に前記デジタル信号を入力することを特徴とするデータラッチ回路。
4. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続された第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力端子と出力端子との間に接続された第 1のスィ ツチと、 前記第 2の電極に接続された第 2のスィッチ及び第 3のスィッチと、 前 記第 1のィンバ一夕の前記出力端子に入力端子が接続された第 2のィンバー夕と 、 前記第 2のィンバ一夕の前記入力端子及び出力端子に出力端子及び入力端子が それぞれ接続されたクロックドインパー夕とを有し、
リセット期間において、 前記第 1のスィッチをオンし、 且つ前記第 2のスイツ チをオンすることにより前記容量手段の前記第 2の電極に第 1の電位を入力し、 前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンする ことにより前記容量手段の前記第 2の電極に前記デジタル信号を入力することを 特徴とするデータラツチ回路。
5. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続された第 1のィンバ一夕と、 前記第 1のィンバー夕の前記入力端子と出力端子との間に接続されたスィツチと 、 前記第 1のィンバ一夕の前記出力端子に入力端子が接続された第 2のィンバー 夕と、 前記第 1のィンバ一夕の前記入力端子及び前記出力端子に出力端子及び入 カ がそれぞれ接続されたクロックドィンバ一夕とを有し、
リセット期間において、 前記スィッチをオンし、 且つ前記容量手段の前記第 2 の電極に第 1の電位を入力し、
前記リセット期間後の取り込み期間において、 前記容量手段の前記第 2の電極 に前記デジタル信号を入力することを特徴とするデ一夕ラツチ回路。
6. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する容量手段と、 前記第 1の電極に入力端子が接続された第 1のィンバ一夕と、 前記第 1のィンバ一夕の前記入力端子と出力端子との間に接続された第 1のスィ ツチと、 前記第 2の電極に接続された第 2のスィッチ及び第 3のスィッチと、 前 記第 1のィンバ一夕の前記出力端子に入力端子が接続された第 2のィンバ一夕と 、 前記第 1のィンバ一夕の前記入力端子及び前記出力端子に出力端子及び入力端 子がそれぞれ接続されたクロックドインバ一夕とを有し、
リセット期間において、 前記第 1のスィッチをオンし、 且つ前記第 2のスイツ チをオンすることにより前記容量手段の前記第 2の電極に第 1の電位を入力し、 前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンする ことにより前記容量手段の前記第 2の電極に前記デジタル信号を入力することを 特徴とするデータラツチ回路。
7. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極及び前記第 3の電極に入力端子が接続されたィンバ一タと、 前記ィンバ 一夕の前記入力端子と出力端子との間に接続されたスィッチとを有し、 リセット期間において、 前記スィッチをオンし、 且つ前記第 1の容量手段の前 記第 2の電極に第 1の電位を入力し、 且つ前記第 3の容量手段の前記第 4の電極 に第 2の電位を入力し
前記リセット期間後の取り込み期間において、 前記第 1の容量手段の前記第 2 の電極および前記第 2の容量手段の前記第 4の電極に前記デジタル信号を入力す ることを特徴とするデータラッチ回路。
8. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有す る第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1 の電極及び前記第 3の電極に入力端子が接続されたィンバ一夕と、 前記ィンバ一 夕の前記入力端子と出力端子との間に接続された第 1のスィツチと、 前記第 2の 電極に接続された第 2のスィツチ及び第 3のスィツチと、 前記第 4の電極に接続 された第 4のスィツチ及び第 5のスィツチとを有し、
リセット期間において、 前記スィッチをオンし、 且つ前記第 2のスィッチをォ ンすることにより前記第 1の容量手段の前記第 2の電極に第 1の電位を入力し、 且つ前記第 4のスィツチをオンすることにより前記第 3の容量手段の前記第 4の 電極に第 2の電位を入力し、 '
前記リセット期間後の取り込み期間において、 前記第 3のスィッチをオンする ことにより前記第 1の容量手段の前記第 2の電極に、 且つ前記第 5のスィツチを オンすることにより前記第 2の容量手段の前記第 4の電極に前記デジタル信号を 入力することを特徴とするデータラツチ回路。
9. デジタル信号を取り込むデータラツチ回路であって、 第 1及び第 2の電極を有す る第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1 の電極に入力 が接続され且つ前記第 3の電極に出力端子が接続された第 1の ィンバー夕と、 前記第 1のィンバ一夕の前記入力端子と前記出力端子との間に接 続された第 1のスィッチと、 第 5及び第 6の電極を有する第 3の容量手段と、 第 7及び第 8の電極を有する第 4の容量手段と、 前記第 5の電極に入力端子が接続 され且つ前記第 7の電極に出力端子が接続された第 2のィンバ一夕と、 前記第 2 のィンパ一夕の前記入力端子と前記出力端子との間に接続された第 2のスィツチ と、 前記第 4及び前記第 8の電極に入力端子が接続された第 3のィンバー夕と、 前記第 3のィンバ一夕の前記入力端子と出力端子との間に接続された第 3のスィ ツチとを有し、
リセット期間において、 前記第 1及び第 2のスィッチをオンし、 且つ前記第 1 の容量手段の前記第 2の電極に第 1の電位を入力し、 且つ前記第 3の容量手段の 前記第 4の電極に第 2の電位を入力し、
前記リセット期間後の取り込み期間において、 前記第 1の容量手段の前記第 2 の電極および前記第 2の容量手段の前記第 4の電極に前記デジタル信号を入力す ることを特徴とするデ一夕ラッチ回路。
0. デジタル信号を取り込むデータラッチ回路であって、 第 1及び第 2の電極を有 する第 1の容量手段と、 第 3及び第 4の電極を有する第 2の容量手段と、 前記第 1の電極に入力端子が接続され且つ前記第 3の電極に出力端子が接続された第 1. のィンバ一夕と、 前記第 1のィンバ一夕の前記入力端子と前記出力端子との間に 接続された第 1のスィツチと、 第 5及び第 6の電極を有する第 3の容量手段と、 第 7及び第 8の電極を有する第 4の容量手段と、 前記第 5の電極に入力端子が接 続され且つ前記第 7の電極に出力端子が接続された第 2のィンバ一夕と、 前記第 2のィンバー夕の前記入力端子と前記出力端子との間に接続された第 2のスィッ チと、 前記第 4及び前記第 8の電極に入力端子が接続された第 3のィンバー夕と 、 前記第 3のィンパ一夕の前記入力端子と出力端子との間に接続された第 3のス ィツチと、 前記第 1の電極と前記第 5の電極とに接続された第 5の容量とを有し リセット期間において、 前記第 1及び第 2のスィッチをオンし、 且つ前記第 1 の容量手段の前記第 2の電極に第 1の電位を入力し、 且つ前記第 3の容量手段の 前記第 4の電極に第 2の電位を入力し、
前記リセット期間後の取り込み期間において、 前記第 1の容量手段の前記第 2 の電極および前記第 2の容量手段の前記第 4の電極に前記デジタル信号を入力す ることを特徴とするデータラッチ回路。
1 . 請求項 7乃至 9のいずれか一において、 前記第 1の電位は、 前記デジタル信号 の 1の電位又は 0の電位であることを特徴とするデ一タラツチ回路。
2. 請求項 1乃至請求項 1 0のいずれか一において、 前記リセット期間を前段のシ フトレジスタからのサンプリングパルスを用い決定し、 前記取り込み期間を自段 のシフトレジス夕からのサンプリングパルスを用い決定することを特徴とするデ —タラツチ回路。
3. 請求項 1乃至 1 0のいずれか一において、 前記デジタル信号の振幅が前記デ一 タラツチ回路に用いられる電源電圧幅と比較して小さいことを特徴とするデータ · ラッチ回路。
4. 請求項 4、 5又は 6において、 前記クロックドインバ一夕の制御 に、 前段 のシフトレジス夕からの出力パルスを用いることを特徴とするデータラッチ回路
5. 請求項 1乃至請求項 1 0のいずれか一において、 前記デ一夕ラツチ回路は薄膜 トランジス夕により形成されることを特徴とするデータラッチ回路。
6. 請求項 1乃至 1 0のいずれか一に記載のデータラッチ回路を用いたことを特徴 とする電子機器
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