WO2004017418A1 - 半導体集積回路装置およびその製造方法 - Google Patents

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Satoshi Yamamoto
Atsushi Hiraiwa
Ryoichi Furukawa
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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and particularly to a semiconductor integrated circuit device having a metal insulator semiconductor field effect transistor (MISFET) using a high dielectric constant insulating film as a gate insulating film.
  • MISFET metal insulator semiconductor field effect transistor
  • MISFETs Metal Insulator Semiconductor Field Effect Transistors
  • a gate insulating film consisting of a silicon oxide film formed by thermally oxidizing silicon and a gate electrode formed on the gate insulating film.
  • Japanese Patent Application Publication No. 2000-22007 describes a semiconductor device in which a gate insulating film is formed of a high dielectric constant insulating film.
  • the present inventors are engaged in research and development of a semiconductor integrated circuit device, and are studying the use of a high dielectric constant insulating film as a gate insulating film constituting a MISFET.
  • MISFETs used in memories such as logic circuits and SRAMs (Static Random Access Memory) have a low resistance in the gate electrode and the source and drain regions formed on both sides of the gate electrode. On top of the region, a silicide layer is formed.
  • an insulating film for example, a silicon oxide film
  • a conductive film serving as a gate electrode is patterned, and then the insulating film is masked. The method used when machining gates is used.
  • the insulating film used as a mask is removed due to the above-mentioned silicidation.
  • the gate insulating film at both ends of the gate electrode is also shaved, and repair oxidation is performed to compensate for it. There is a need.
  • An object of the present invention is to improve the characteristics of a semiconductor integrated circuit device having MISFET using a high dielectric constant insulating film as a gate insulating film.
  • Another object of the present invention is to provide a better manufacturing method for a semiconductor integrated circuit device having a MISFET using a high dielectric constant insulating film as a gate insulating film.
  • a high dielectric constant insulating film, a conductive film, and an insulating film are sequentially formed on a semiconductor substrate, and the insulating film is selectively removed to obtain a predetermined film.
  • the insulating film is selectively removed to obtain a predetermined film.
  • the semiconductor integrated circuit device of the present invention comprises: (a) a conductor piece formed on a semiconductor substrate with a high dielectric constant insulating film interposed therebetween; and (b) a semiconductor chip formed in the semiconductor substrate on both sides of the conductor piece. And (c) a MISFET in which the high-dielectric-constant insulating film extends to below an end of the conductor piece.
  • the conductor piece is, for example, a silicon film, and may have a silicide film on the silicon film.
  • FIGS. 1 to 33 are cross-sectional views of essential parts showing a method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 34 to FIG. 36 are cross-sectional views of essential parts showing a method of manufacturing a semiconductor integrated circuit device to show the effect of the first embodiment of the present invention.
  • region A is a region where a gate insulating film with a large effective film thickness is formed
  • region B is a region where a gate insulating film with a small effective film thickness is formed.
  • the region A includes a region QN—A where an n-channel MISFET (hereinafter referred to as “nMIS”) QN is formed and a region QP where a p-channel MISFET (hereinafter “pMIS”) QP is formed.
  • nMIS n-channel MISFET
  • pMIS p-channel MISFET
  • the region B there are a region Qn-A in which an n-channel MISFET Qn is formed and a region Qp-A in which a p-channel MISFETQp is formed.
  • the regions QN-A and Qn_A are called an nMIS formation region, and the regions QP-A and Qp-A are called a pMIS formation region. That is, four types of MISFETs are formed on the same surface.
  • various MISFETs having different threshold potentials (Vth) may be formed in the region A or B.
  • a semiconductor made of p-type silicon single crystal Prepare 1
  • the semiconductor S-substrate 1 is thermally oxidized to form a thin silicon oxide film 2 having a thickness of about 0.01 ⁇ m on the surface thereof, and then the upper layer is formed by a CVD (chemical vap or deposition) method.
  • a silicon nitride film 3 having a thickness of about 0.1 is deposited.
  • a resist pattern (not shown) is formed on the silicon nitride film 3 in the element formation region of the semiconductor substrate 1, and the silicon nitride film 3 is etched using the resist pattern as a mask. As a result, the silicon nitride film 3 on the element isolation region of the semiconductor substrate 1 is removed.
  • the silicon oxide film 2 and the semiconductor substrate 1 are sequentially dry-etched using the patterned silicon nitride film 3 as a mask, so that the semiconductor plate 1 in the element isolation region has a depth of 0.35 ⁇ m.
  • the element isolation groove 4a is formed.
  • a thin silicon oxide film (not shown) is formed on the surface of the element isolation groove 4 a by performing a thermal oxidation process on the semiconductor substrate 1, and then the semiconductor substrate 1 is formed on the semiconductor substrate 1 by a CVD method. Deposits a silicon oxide film 4b.
  • the surface of the silicon oxide film 4b is polished by a CMP (chemical mechanical polishing) method, and the silicon oxide film 4b is left inside the element isolation groove 4a.
  • the semiconductor layer 1 is subjected to a heat treatment of about 1 ° 0 ° C. to harden the silicon oxide film 4 b buried in the element isolation trench 4 a. This element separation separates between the region A and the region B, between the region QN—A and the region QP—A, and between the region Qn—A and the region Qp—A.
  • the silicon nitride film 3 is removed using hot phosphoric acid, the silicon oxide film 2 on the surface of the semiconductor plate 1 is subsequently removed using a hydrofluoric acid-based aqueous solution, and then the semiconductor substrate 1 is thermally oxidized. Then, a protective film 5 of a silicon oxide film is formed on the surface of the semiconductor device 1.
  • the nMIS formation regions (QN-A, Qn-A) in regions A and B are covered with a resist pattern RP3, and the pMIS formation regions (QP-AQ
  • An n-type impurity, for example, phosphorus (P) is ion-implanted into p-A) to form an n-well 7.
  • the phosphorus for example implantation energy 5 0 0 ⁇ 1 0 O kev, is implanted at a dose 5 X 1 0 ⁇ 5 X 1 0 1 2 cm one 2, 2 by changing the energy, about three times consecutively ion implantation To form a retrograde dwell o
  • the pMIS formation regions (QP-A, Qp-A) in regions A and B are covered with a resist pattern: RP4 as shown in FIG.
  • a p-type impurity for example, boron (B) or boron fluoride (BF 2 ) is ion-implanted into the nMIS forming regions (QN-A, Qn-A) of A and B to form p-well 8.
  • the above boron or boron fluoride is implanted, for example, at an implantation energy of 500 to: L00 kev and a dose of 5 ⁇ 10 to 5 ⁇ 10 12 cm— 2 , and ion implantation is performed two or three times by changing the energy. As a result, a retrograde dwell is formed.
  • an impurity for adjusting the threshold potential Vth of the MISFET is ion-implanted into each channel region of the n-well 7 and the p-well 8 (channel impeller).
  • the ion implantation into the channel region is performed, for example, as follows.
  • the Futsui spoon boron For example other implantation energy 25 ke V, are implanted at a dose 8 x 10 12 cm one 2.
  • impurities are similarly implanted into the pMIS formation region (QP-A).
  • an n-type impurity for example, phosphorus is implanted at an implantation energy of, for example, 20 keV and a dose of 1.1 ⁇ 10 13 cm— 2 using a resist pattern (not shown) having an opening in the pMIS formation region (QP-A) as a mask.
  • impurities are appropriately implanted according to the threshold of the MISFET formed in such regions.
  • the protective film 5 is removed, and the silicon oxide film 9 is formed on the surface of the semiconductor substrate 1. Is formed with a thickness of, for example, about 4 to 5 nm.
  • the silicon oxide film 9 can be formed by, for example, a thermal CVD method or a thermal oxidation method. Note that a thermal nitridation process may be performed on the semiconductor substrate, and the silicon oxide film 9 may be used as a silicon oxynitride film.
  • the thermal nitridation treatment is performed, for example, by holding the semiconductor 1 heated to about 900 ° C in a reduced-pressure atmosphere containing nitrogen radicalized by plasma discharge. Done.
  • the silicon oxide film 9 in the region B is removed using, for example, a hydrofluoric acid-based aqueous solution. After that, the resist pattern is removed.
  • a high dielectric constant insulating film 10 for example, an alumina film (aluminum oxide film, Al x O Y ) is formed on the semiconductor substrate 1.
  • the high dielectric constant insulating film 10 can be deposited by, for example, a sputtering method.
  • a high dielectric constant insulating film in addition to an alumina film, a titanium oxide film (TiO x ), a zirconium oxide film (ZrO x , a fumed oxide film (Hf ⁇ x ), a tantalum oxide film (TaOJ or ruthenium oxide film) RuO x ) may be used.
  • the high dielectric constant insulating film refers to a film having a relative dielectric constant of 2.0 or more.
  • the high dielectric constant insulating film refers to a film having a relative dielectric constant larger than that of a CVD oxide film such as a thermal oxide film such as the silicon oxide film 9 or a silicon oxide film 4b.
  • the thickness of the high-dielectric-constant insulating film 10 formed on the semiconductor substrate 1 is set to be about 1 nm in terms of equivalent oxide film thickness.For example, in the case of an alumina film, the thickness is 1 Onm in consideration of the relative dielectric constant. Deposited to a degree.
  • the high dielectric constant insulating film 10 becomes a gate insulating film of the MIS.
  • the capacitance can be increased even if the gate insulating film is relatively thick. Accordingly, it is possible to cope with the formation of a fine MISFET in which the width of the gate electrode is 0.1 lzm or less.
  • such a fine gate insulating film of a MISFET is made of only a thermal oxide film, its thickness is expected to be less than 1 nm. However, if the thickness of the thermal oxide film is reduced to 1 nm or less, the leakage current exceeds 10 A / cm 2 and the current consumption (for example, standby current) increases.
  • an MIS FET having a relatively thick gate insulating film is formed in the region A.
  • the gate insulating film is formed to be relatively thick, for example, to reduce power consumption, retain stored information, or cope with an external power supply voltage. Therefore, a gate insulating film (12) composed of a laminated film of a high dielectric constant insulating film 10 and a silicon oxide film 9 is formed.
  • a silicon oxide film or a silicon nitride film of 1 nm or less is formed in order to stabilize the interface with the semiconductor substrate 1.
  • a silicon oxynitride film may be formed in order to stabilize the interface with the semiconductor substrate 1.
  • a silicon film (conductive film) 13 having a thickness of, for example, about 20 Onm is deposited on the semiconductor fiber 1 by a CVD method.
  • the silicon film 13 is formed using the resist pattern RP12 as a mask.
  • a p-type impurity for example, boron is ion-implanted (13p).
  • a resist pattern RP13 is formed in the pMIS formation regions (QP-A, Qp-A) in the regions A and B. Evening Using the RP 13 as a mask, an n-type impurity such as phosphorus is ion-implanted into the silicon film 13 (13n).
  • the semiconductor substrate 1 is subjected to a heat treatment at, for example, 950 ° C. for about 60 seconds to remove the n-type impurities and the P-type impurities injected into the silicon film 13 from the active layer.
  • the silicon film 13 of the nMIS formation region (QN-As Qn-A) in the regions A and B is changed to the n-type silicon polycrystalline film 13 n, and the pMIS formation regions (QP-A,
  • the silicon film 13 of Qp-A is changed to a p-type silicon polycrystalline film 13p.
  • the silicon film 13 becomes the gate Sfl of the nMIS and the pMIS as described later. In this manner, by setting the gate electrode of the nMIS to the n-type and the gate of the pMIS to the p-type, The short channel effect can be suppressed by the threshold value.
  • Oxide Ji-mo (insulating film, cap insulating film) 14 is deposited by about 1011111 ⁇ 0 method, and then a resist pattern RP14 is formed in the area where the nMIS and pMIS gate Sffi are formed, as shown in Figure 14. I do.
  • the resist pattern RP 14 is removed.
  • the silicon films 13n and 13p are etched using the patterned silicon oxide film 14 as a mask.
  • the gates (13n and 13p) can be accurately etched even in a fine pattern. Can be.
  • a resist pattern RP14 it is possible to form a resist pattern RP14 directly on the silicon films 13n and 13p, and process the silicon films 13n and 13p using such a pattern as a mask.
  • the atmosphere may change, and the etching selectivity with the silicon films 13n and 13p may not be ensured, making fine processing difficult.
  • the processing of the fine pattern is performed with a thick resist, the resolution becomes difficult due to the problem of light transmittance. Therefore, when a resist is used, a fine pattern cannot be processed with high accuracy.
  • the above effects can be obtained by etching the silicon film using the silicon oxide film 14 as a mask, which can easily secure the selectivity with the silicon films 13n and 13p.
  • the nMIS formation regions (QN-A, Qn-A) in regions A and B have gate electrodes (conductor pieces) 13n made of an n-type polycrystalline silicon film, regions A and B In the pMIS formation region (QP-A, Qp-A), a gate electrode (conductor piece) 13p made of a P-type polycrystalline silicon film is formed.
  • the etching conditions of the silicon films 13 ⁇ and 13 ⁇ are adjusted so that the high dielectric constant insulating film 10 exposed from between the gate electrodes (13 ⁇ , 13 ⁇ ) remains.
  • etching is performed under the condition that the etching selectivity of the silicon film with respect to the high dielectric constant insulating film 10 and the silicon oxide film 14 becomes large.
  • the silicon film is easily etched, and the high dielectric constant insulating film 10 and the silicon oxide film 14 are hardly etched.
  • Etching is performed on the subject.
  • a large etching selectivity means that (etching rate of silicon film) / (etching rate of high dielectric constant insulating film) is large and (etching rate of silicon film) / (etching rate of silicon oxide film) ) Means large.
  • FIG. 17 shows a partially enlarged view of the nMIS forming regions QN—A and Qn—A in FIG.
  • the pMIS formation region has a similar structure except that the conductivity type of the impurities is different, and therefore, an enlarged view is omitted.
  • the high dielectric constant insulating film 10 even if the surface of the high dielectric constant insulating film 10 slightly recedes from the bottom of the gate electrode 13 n, it is sufficient that the high dielectric constant insulating film 10 remains on the semiconductor substrate 1.
  • the silicon oxide film 14 is removed.
  • the conditions under which the etching selectivity of the silicon oxide film 14 with respect to the high dielectric constant insulating film 10 becomes large.
  • Perform etching In other words, etching is performed under the condition that the silicon oxide film 14 is easily etched and the high dielectric constant insulating film 10 is hardly etched.
  • the shaved amount of the dielectric insulating film 10 is set to 0.1 nm or less.
  • the etching selectivity is (etching rate of silicon oxide film) / (etching rate of high dielectric constant insulating film). In this case, the selectivity is 100.
  • a high etching selectivity means that (etching speed of silicon oxide film) / (etching speed of high dielectric constant insulating film) is larger than 100.
  • etching speed of silicon oxide film / (etching speed of high dielectric constant insulating film) is larger than 100.
  • HF dilute hydrofluoric acid
  • the etching of the silicon oxide film 14 may be wet etching or dry etching as long as the selectivity can be secured.
  • FIG. 19 shows a partially enlarged view of the nMIS forming regions QN-A and Qn_A in FIG.
  • the silicon oxide film 14 is etched under the condition that the etching selectivity of the silicon oxide film 14 with respect to the high dielectric constant insulating film 10 becomes large.
  • the high-dielectric-constant insulating film 10 can be left under the subordinate. In other words, the high-dielectric-constant insulating films 10 at both ends of the gate electrode 13 II remain. Since the silicon oxide film 14 is removed in the state in which the gate electrode 13n is exposed and the upper surface of the gate electrode 13n is exposed, the withstand voltage of the gate insulating film (high dielectric constant insulating film 10) can be ensured.
  • the repair oxidation (light oxidation) process that is generally performed can be omitted.
  • a gate insulating film is formed by thermally oxidizing the surface of a semiconductor fiber (silicon substrate) 1 as shown in FIG.
  • the gate insulating film thermal oxide film
  • the gate is set to 111, and the gate is etched using the silicon oxide film 14 as a mask.
  • the silicon oxide film 14 is formed.
  • the etching proceeds to a portion below the end of the gate electrode 13.
  • a depression 110 is formed below the end of the gate 3.
  • the silicon oxide film 14 which is a CVD oxide film, has a higher etching rate than the thermal oxidation film 11 1, but these compositions have the same (S i 0 2 ). Is very large compared to the thermal oxide film. As described above, for example, the thermal oxide film 11 1 is expected to be 1 nm or less when the gate width is 0.1 l / m or less.
  • the depression 110 Tends to be large when the surface of the gate insulating film (thermal oxide film) 111 is recessed from the bottom after the etching of the gate electrode 13, the depression 110 Tends to be large.
  • the surface of the gate ⁇ 3 made of a silicon film is slightly oxidized to form a thermal oxide film 103, so that the heat is again applied to the inside of the depression 110.
  • the so-called repair oxidation for forming the oxide film 103 is performed.
  • the thermal oxidation film 103 formed on the upper surface of the gate electrode 13 is thereafter removed.
  • the depression as shown in FIG. The occurrence of 110 can be reduced.
  • the high dielectric constant insulating film 10 remains below the end of the gate electrode 13 (see FIG. 19).
  • the high-dielectric-constant insulating film 10 extends to below the end of the gate electrode 13, and the withstand voltage can be improved. Also, make sure that there is enough capacity. Can be.
  • a p-type impurity for example, boron fluoride is ion-implanted into n-well 7 of the pMIS formation region (QP-A) in region A, and n-wells 7 on both sides of gate m3 ⁇ 413p are implanted.
  • a p-type semiconductor region 16a is formed, and then an n-type impurity, for example, phosphorus is ion-implanted to form a halo layer (not shown) functioning as a punch-through stopper layer.
  • the boron fluoride is implanted, for example, at an implantation energy of 2 to 3 keV and a dose of lxl0 15 cm— 2
  • the phosphorus is implanted, for example, at an implantation energy of 55 keV and a dose of 4 ⁇ 10 12 cm ⁇ 2 .
  • an n-type impurity for example, arsenic is ion-implanted into the p-well 8 of the nMIS formation region (QN-A) in the region A, and the n-type semiconductor region 17 a is implanted into the p-well 8 on both sides of the gate 3 ⁇ 4H13n.
  • a halo layer (not shown) is formed by ion-implanting a p-type impurity, for example, boron.
  • the above arsenic for example, the implantation energy 5 ke V, a dose of 2 X 10 15 cm one 2, the boron, for example, the implantation energy 2 Ok eV, are implanted at a dose 6 x 10 12 cm one 2.
  • a p-type impurity for example, boron fluoride is ion-implanted into the n-well 7 of the pMIS formation region (Qp-A) in the region B, and n-type ions on both sides of the gate electrode 13p are formed.
  • a p-type extension region (extension region) 16b is formed in the well 7, and then an n-type impurity, for example, phosphorus is ion-implanted to form a layer (not shown).
  • the above-mentioned fluorinated mouth has an injection energy of 2 to 3 keV and a dose of 1 ⁇ 10 15 cm— 2
  • the phosphorus has an injection energy of 55 keV and a dose of 1 ⁇ 10 13 cm— 2, for example. Injected with.
  • an n-type impurity for example, arsenic is ion-implanted into the p-well 8 of the nMIS formation region (Qn-A) in the region B to form an n-type extension region 17b in the p-well 8 on both sides of the gate 3n.
  • ions of a p-type impurity for example, boron are implanted to form a halo layer (not shown).
  • the above arsenic for example, implantation energy 3 keV, de -'s weight 2x10 15 cm one 2
  • the boron for example, implantation energy 55 keV, are implanted at a dose 1 X 10 13 cnr 2.
  • a silicon oxide film (insulating film) is deposited on the semiconductor fiber 1 by a CVD method, and then the silicon oxide film is anisotropically etched.
  • the sidewalls (sidewall films) 18 are formed on the side walls of the gate electrodes 13n and 13p.
  • the high dielectric constant insulating film 10 is left until the sidewalls 18 are formed.
  • the side wall 18 and the gate electrode 13n Using 13p as a mask, the high-dielectric-constant insulating film 10 exposed between them is removed by, for example, super etching.
  • the high dielectric constant insulating film 10 is left until the formation of the sidewalls 18, the high dielectric constant insulating film 10 is formed during the anisotropic etching of the silicon oxide film or the sputter etching of the high dielectric constant insulating film 10.
  • the etching proceeds from below the end of the side wall 18, the etching hardly progresses to below the end of the gate electrode (13 ⁇ , 13 ⁇ ), and the withstand voltage of the gate insulating film can be secured.
  • FIG. 24 is a partially enlarged view of the nMIS forming region Qn- ⁇ in FIG.
  • the high-dielectric-constant insulating film 10 extends below the sidewall (sidewall film) 18.
  • the width W1 of the high dielectric constant insulating film 10 under the gate 13n is smaller than the width W2 of the surface of the semiconductor substrate (W1 ⁇ W2).
  • the silicon oxide film 9 in the region exposed between them is removed by, for example, wet etching.
  • FIG. 26 is a partially enlarged view of the nMIS forming region QN-A in FIG.
  • the high-dielectric-constant insulating film 10 and the silicon oxide film 9 extend below the sidewall (sidewall film) 18.
  • the width W1 of the high dielectric constant insulating film 10 below the gate ⁇ is smaller than the width W2 of the surface of the silicon oxide film 9 (W1 ⁇ W2).
  • a gate insulating film 11 having an oxide film equivalent month JP of about 1 nm comprising the high dielectric constant insulating film 10 is formed, and in the region A, the high dielectric constant insulating film 10 and the silicon oxide film 9 are formed.
  • a gate insulating film 12 having a thickness equivalent to an oxide film of about 5 to 6 nm is formed (FIG. 25).
  • an n-type impurity, for example, arsenic is ion-implanted into the p-well 8 of the nMIS formation regions (QN-As Qn-A) of the regions A and B using the resist pattern RP19 as a mask.
  • n + type semiconductor region 19 is formed in the p-well 8 on both sides of the gate electrode 13 n.
  • the n + type semiconductor region 19 is formed in a self-aligned manner with respect to the gate electrode 13 n and the side wall 18 and functions as an nMIS source and drain.
  • the n-type impurity is also injected into the gate 13n. Since the impurities in the source and drain of the nMIS and the gate electrode 13 n are of the same conductivity type, there is no problem even if the impurities are implanted, and if the impurities in the gate 3 ⁇ 4fil3n are insufficient, they are supplemented. It will be.
  • the resist pattern RP19 is removed, and as shown in FIG. 28, using the resist pattern RP20 as a mask, the n-well 7 of the pMIS formation regions (QP-A, Qp-A) of regions A and B is formed.
  • a p-type impurity for example, boron fluoride is ion-implanted to form ap + -type semiconductor region 20 in the n-well 7 on both sides of the gate electrode 13p.
  • the p + type semiconductor region 20 is formed in a self-aligned manner with respect to the gate m 3 p and the side wall 18 and functions as a source and a drain of the pMIS.
  • the P-type impurity is also implanted into the gate electrode 13p. Since the impurities in the source and drain of the pMIS and the gate electrode 13p are of the same conductivity type, there is no problem even if the impurities are implanted. Will be supplemented.
  • the resist pattern RP20 is removed.
  • a cobalt film having a thickness of, for example, about 10 to 20 nm is deposited on the semiconductor 1 by, for example, a sputtering method as the refractory metal film 21a.
  • the semiconductor substrate 1 is subjected to a heat treatment of about 500 to 600 ° C., so that the surface of the nMIS gate 13n and the surface of the n + type semiconductor region 19, and the surface of the pMIS gate 3p and the surface of the p + type
  • a cobalt silicide layer 21b having a thickness of about 30 nm and a specific resistance of about 4 ⁇ cm is selectively formed on the surface.
  • a reaction layer between silicon and the refractory metal film is formed at the contact between the gate, source, and drain regions made of silicon and the refractory metal film (FIG. 30).
  • the unreacted cobalt film 21 a is removed by etching, and then a heat treatment at about 700 to 800 ° C. is performed to reduce the resistance of the silicide layer 21 b. Is applied to the semiconductor 1.
  • the silicide layer 21b can be formed also on the gate electrodes 13n and 13 so that the gate electrode 13b can be formed.
  • the electrodes (13 ⁇ , 13 ⁇ ) themselves can have low resistance, and the contact resistance between the plug and the gate electrode described later can be reduced.
  • the silicide layer 2 lb is also formed on the n + type semiconductor region 19 and the p + type semiconductor region 20 (source and drain regions), which can reduce the resistance of these layers. And the contact resistance with the source and drain regions can be reduced.
  • FIG. 32 is a partially enlarged view of the nMIS forming region QN—A and Qn-1A in FIG. 31.
  • Silicon oxide film 2 for example, TE 0 S: can be formed by (tetra ethyl ortho si licate S i (OC 2 H 5) 4) and ozone (0 3) and a plasma CVD method using a source gas .
  • a TEOS film Such a film is called a TEOS film.
  • connection hole 23 is formed in the silicon oxide film 22 by etching using the resist pattern as a mask.
  • the connection hole 23 is formed, for example, in a necessary portion of the n + type semiconductor region 19 or the P + type semiconductor region 20. Although not shown, it is also formed on the gate ItM.
  • a titanium nitride film is deposited on the entire surface of the semiconductor 1 including the inside of the contact hole 23 by, for example, a CVD method, and a tungsten film for filling the contact hole 23 is deposited by, for example, a CVD method.
  • the titanium nitride film and the tungsten film in the region other than the connection hole 23 are removed by, for example, a CMP method to form a plug 24 inside the connection hole 23.
  • the tungsten film is processed by dry etching using a resist pattern as a mask.
  • the wiring 25 of one wiring layer is formed.
  • the tungsten film can be formed by a CVD method or a sputtering method.
  • the semiconductor integrated circuit device according to the first embodiment of the present invention is substantially completed.
  • the MISFET having two types of gate insulating films (11, 12) has been described as an example.
  • the present invention is not limited to such a case. It is also applicable when composed of species (11 or 12).
  • the present embodiment is applied to a MISFET having two types of gate insulating films (11, 12), the effect is great for the following reasons.
  • the gate insulating film of the MISFET in the region A can be composed of only a thick thermal oxide film because a small capacitance is sufficient.
  • the gate insulating film of the MISFET in the region A as a laminated film, a thermal oxide film as a lower layer thereof, and a high dielectric constant insulating film as an upper layer thereof, it is possible to achieve consistency in a manufacturing process.
  • the gate insulating film of the MISFET in the region A can be a laminated film in which two high-dielectric-constant insulating films are stacked, but in this case, the step between the region A and the region B becomes large, and particularly, When a step of 2 Onm or more occurs, a problem occurs in a subsequent step of forming a gate electrode or a step of forming a connection hole.
  • the thickness of the silicon oxide film 9 can be reduced as compared with the case where the gate insulating film 12 in the region A is formed only of the silicon oxide film, the oxidation inside the element isolation trench 4a can be reduced, Stress at the end of the element isolation groove 4a can be reduced.
  • the side wall 18 and the gate electrodes 13 n and 13 Although the high dielectric constant insulating film 10 and the like are etched using p as a mask, the high dielectric constant insulating film 10 may be etched using the gate S as a mask before the sidewalls 18 are formed.
  • the silicon oxide film 14 on the gate electrodes 13 n and 13 p has a large etching selectivity of the silicon oxide film 14 to the high dielectric constant insulating film 10 (for example, 100 or more).
  • Etching under the following conditions in other words, removing the silicon oxide film 14 with the high dielectric constant insulating film 10 on both ends of the gate electrodes 13 n, 13 remaining, removing the gate electrodes 13 n, 13
  • the gate electrodes 13n and 13p are used as masks to expose the high dielectric constant insulation between them.
  • Mo 10 is removed, for example, by etching.
  • FIG. 38 shows a partially enlarged view of the nMIS formation region Qn—A in FIG.
  • the high dielectric constant insulating film remains below the end of the gate electrode 13.
  • the high dielectric constant insulating film extends below the end of the gate electrode 13, and the withstand voltage can be improved. Also, capacity can be secured.
  • FIG. 40 is a partially enlarged view of the nM I S formation region QN—A of FIG.
  • a p-type semiconductor region 16a is formed in the pMIS formation region (QP-A) in the region A, and a halo layer (not shown) is formed. Further, an n-type semiconductor region 17a is formed in the nMIS formation region (QN-A) of the region A, and a halo layer (not shown) is formed. Since these forming methods (conductivity type and concentration of impurities) are the same as those in Embodiment 1, detailed description thereof is omitted.
  • a p-type extension region 16b is formed in the pMIS formation region (Qp-A) in the region B, and a halo layer (not shown) is formed.
  • n-type extension region 17b is formed in the nMIS formation region (Qn-A) of the region B, and a halo layer (not shown) is formed. Since these forming methods (conductivity type and concentration of impurities) are the same as those in Embodiment 1, detailed description thereof is omitted.
  • the high-dielectric-constant insulating film 10 is removed before the impurity constituting the knitted semiconductor region, the extension region and the halo layer is injected, so that the impurity implantation characteristics are improved. .
  • the distribution (profile) of the impurities implanted in the solid in the depth direction can be expressed by a projection range (Rp) obtained by LSS theory and a Gaussian distribution using dispersion (mm Rp).
  • the high dielectric constant insulating film 10 remains, the implantation energy must be increased. However, when the implantation energy is increased, the profile of the impurities is widened. Therefore, it is difficult to implant impurities with good controllability. In particular, since the semiconductor regions (16a, 17a) and the extension regions (16b, 17b) need to be formed shallowly, an impurity region having a desired profile is obtained by removing the high dielectric constant insulating film 10 in advance. be able to. Note that since the silicon oxide film 9 is thin, impurities may be ion-implanted while remaining. Since the high-dielectric-constant insulating film 10 is thicker than the silicon oxide film 9, the effect of removing it is great.
  • a silicon oxide film is deposited on the semiconductor package 1 by the CVD method, and then the silicon oxide film is anisotropically etched to form the gate electrodes 13 n and 13 n.
  • a sidewall (sidewall film) 18 is formed on the side wall of p.
  • an n-type impurity for example, arsenic is ion-implanted into the p-well 8 of the nMIS formation regions (QN-A, Qn-A) in the regions A and B, and the gate electrode 13 is formed.
  • An n + type semiconductor region 19 is formed in the p-well 8 on both sides of n.
  • p-type impurities for example, boron fluoride are ion-implanted into the n-well 7 of the pMIS-forming regions (QP-A, Qp-A) in the regions A and B, and the n-well 7 on both sides of the gate electrode 13p is implanted.
  • a P + type semiconductor region 20 is formed.
  • gate electrodes 13 It is formed in a self-aligned manner with respect to n, 13p and the side wall 18, and functions as the source and drain of MISFET. At this time, each impurity is also implanted into the gate electrode. However, since the impurities in the source, drain and gate of each MIS have the same conductivity type, there is no problem even if the impurity is implanted. If there are not enough impurities in the electrode, this will be compensated.
  • a refractory metal film 21 a for example, a conoreto film, is deposited on the semiconductor substrate 1. Then, a heat treatment of about 500 to 600 ° C. is performed on the semiconductor substrate 1 to selectively form a silicide layer on the upper surfaces of the gate electrodes 13n and 13p, and on the surfaces of the n + type semiconductor region 19 and the p + type semiconductor region 20 (source and drain regions). Form 21b. Thereafter, the unreacted cobalt film 2 la is removed, and then heat treatment is performed to reduce the resistance of the silicide layer 2 lb (FIG. 44).
  • FIG. 45 is a partially enlarged view of the nMIS formation regions QN-A and Qn-A in FIG.
  • the depression (110) described with reference to FIG. 35 cannot be formed, and the high dielectric constant insulating film 10 remains under the ends of the gate electrodes 13n and 13p. I do.
  • the high-dielectric-constant insulating film 10 extends to below the end of the gate ⁇ 3n, 13 ⁇ , and the withstand voltage can be improved.
  • a TEOS film is formed as a silicon oxide film 22 on the semiconductor device 1, and a connection hole 23 is formed in the film. Further, a plug 24 is formed in the connection hole 23. The wiring 25 of the first wiring layer is formed on the plug 24 (FIG. 46).
  • the semiconductor integrated circuit device according to the second embodiment of the present invention is substantially completed.
  • the MISFET has been described as an example, but a semiconductor device having a high dielectric constant insulating film as a gate insulating film (for example, a nonvolatile memory, Widely applicable to ferroelectric memories.
  • the pattern of the insulating film is insulated from the high dielectric constant insulating film with respect to the insulating film. Since the film was etched under conditions where the selectivity of the film was large, for example, when the selectivity was 100 or more, a high dielectric constant insulating film was
  • the characteristics of the semiconductor integrated circuit device having the MISFET can be improved.
  • the pattern made of the insulating film was removed and the upper surface of the conductor piece was exposed while leaving the high dielectric films at both ends of the conductor piece.
  • the characteristics of a semiconductor integrated circuit device having a MISFET using a dielectric insulating film as a gate insulating film can be improved.
  • it has a conductor piece formed on a semiconductor substrate via a high dielectric constant insulating film.
  • the present invention can be widely applied to semiconductor devices having a high dielectric constant insulating film as a gate insulating film, such as MISFETs used for logic circuits and memories, and to devices and devices having these devices. This is a particularly effective technique to apply.

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Description

半導体集積回路装置およびその製造方法
技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 高誘電率絶 縁膜をゲート絶縁膜に用いた MI SFET (Metal Insulator Semiconductor Fi eld Effect Transistor)を有する半導体集積回路装置に適用して有効な技術に関 明
するものである。
細 背景技術
論理回路やメモリ等に用いられる M I S F E T ( Metal Insulator Semiconductor Field Effect Transistor) は、 シリコン¾¾を熱酸ィ匕した酸化シ リコン膜よりなるゲ一ト絶縁膜と、 その上部に形成されるゲート電極を有する。 半導体集積回路装置の微細化やその駆動電圧の低電圧化に伴い、 このような M I SFETのゲート絶縁膜の膜厚は薄くなる傾向にある。
しかしながら、 その薄 匕にも限界があるため、 たとえば、 A 1203 (酸ィ匕ァ ルミ二ゥム、 アルミナ）等の金属酸化物よりなる高誘電率絶縁膜（High— K 膜） の採用が検討されている。
たとえば、 特閧 2000— 22007号公報には、 ゲ一ト絶縁膜を高誘電率絶 縁膜で構成した半導体装置が記載されている。
本発明者らは、 半導体集積回路装置の研究'開発に従事しており、 MISFE Tを構成するゲ一ト絶縁膜に高誘電率絶縁膜の採用を検討している。
しかしながら、論理回路や SRAM (Static Random Access Memory)等のメモ リに用いられる MI SFETにおいては、 そのゲート電極やゲート電極の両側に 形成されるソース、 ドレイン領域の低抵抗化のために、 これらの領域の上部に、 シリサイド層が形成される。
また、 ゲート S@を精度良く加工するためには、 ゲート電極となる導電性膜上 の絶縁膜 (例えば、 シリコン酸化膜)をパターニングした後、 かかる絶縁膜をマス クにゲ一ト を加工するといつた方法がとられている。
この後、 マスクとして用いられた絶縁膜は、 前述のシリサイド化のため除去さ れるのであるが、 この際、 ゲート電極両端部のゲート絶縁膜も削れ、 それを補償 するためには修復酸化を行う必要がある。
しかしながら、 追って詳細に説明するように、 ゲート絶縁膜に高誘電率絶縁膜 を用いた場合に、 この修復酸化を行うと、 ゲート m¾両端部にはシリコン酸化膜 が形成される為、 ゲート電極端部において容量が低下し、 また、 高誘電率絶縁膜 自身の膜質が低下する等、 種々の不具合を生じ得る。
本発明の目的は、 高誘電率絶縁膜をゲ一ト絶縁膜に用いた M I S F E Tを有す る半導体集積回路装置の特性の向上を図ることを目的とする。
また、 高誘電率絶縁膜をゲ一ト絶縁膜に用いた M I S F E Tを有する半導体集 積回路装置に用いてより良い製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば 、 次のとおりである。
本発明の半導体集積回路装置の製造方法は、 半導体基板の上部に、 高誘電率絶 縁膜、 導電性膜および絶縁膜を順次形成し、 絶縁膜を選択的に除去することによ り所定のパターンを形成し、 所定のパターンを有する絶縁膜をマスクに導電性膜 をェヅチングすることにより導体片を形成した後、 絶縁膜を除去して導体片の上 面を露出させる際、導体片の両端部の半導体基板上の高誘電体膜を残した状態で、 前記絶縁膜を除去して導体片の上面を露出させ、 その後、 導体片上に金属膜を堆 積し、 導体片と金属膜との接触部において反応層を形成するものである。
本発明の半導体集積回路装置は、 （ a)半導体基板の上部に高誘電率絶縁膜を介 して形成された導体片と、 ( b )前記導体片の両側の半導体基板中に形成された半 導体領域と、を有する M I S F E Tであって、 （ c )前記導体片の端部下まで前記 高誘電率絶縁膜が延在している M I S F E Tを有するものである。 前記導体片は、 たとえば、 シリコン膜であり、 このシリコン膜上に、 シリサイ ド膜を有していても良い。 図面の簡単な説明
図 1〜図 33は、 本発明の実施の形態 1である半導体集積回路装置の製造方法 を示す ¾反の要部断面図である。
図 34〜図 36は、 本発明の実施の形態 1の効果を示すための半導体集積回路 装置の製造方法を示す 反の要部断面図である。
図 37〜図 46は、 本発明の実施の形態 2である半導体集積回路装置の製造方 法を示す基板の要部断面図である。 発明を実施するための最良の形態
(実施の形態 1 )
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、 同一の機能を有する部材には同一の符号を付 し、 その繰り返しの説明は省略する。
本発明の実施の形態 1である半導体集積回路装置の製造方法を図 1〜図 33に 示した半導体基板の要部断面図を用いて工程順に説明する。 図中、 領域 Aは、 実 効膜厚が厚いゲート絶縁膜が形成される領域、 領域 Bは、 実効膜厚が薄いゲート 絶縁膜が形成される領域である。 また、 領域 Aには、 nチャネル型 MISFET (以下、 「nMI S」という） QNが形成される領域 QN— Aおよび pチャネル型 MISFET (以下、 「pMI S」という） Q Pが形成される領域 QP— Aが存在 する。 さらに、 領域 Bには、 nチャネル型 MI SFETQnが形成される領域 Q n一 Aおよび pチャネル型 M I SFETQpが形成される領域 Q p— Aが存在す る。 また、 領域 QN— Aおよび Qn_Aを、 nMIS形成領域と、 領域 QP— A および Qp— Aを、 pMIS形成領域という。 すなわち同一 ¾|反上には 4種類の MI SFETが形成される。 なお、 この他、 閾値電位 (Vt h) が異なる種々の MISFETを、 領域 Aもしくは Bに形成してもよい。
まず、 図 1に示すように、 たとえば p型のシリコン単結晶からなる半導体 ¾反 1を用意する。次に、この半導体 S反 1を熱酸ィ匕してその表面に厚さ 0. 0 1〃m 程度の薄いシリコン酸化膜 2を形成し、 次いでその上層に CVD (chemical vap or deposition) 法で厚さ 0 . 1 程度のシリコン窒化膜 3を堆積する。
この後、 半導体 ¾反 1の素子形成領域のシリコン窒化膜 3上に図示しないレジ ストパ夕一ンを形成し、 このレジストパターンをマスクとしてシリコン窒化膜 3 をエッチングする。 その結果、 半導体基板 1の素子分離領域上のシリコン窒ィ匕膜 3が除去される。
次いで、 パ夕一ニングされたシリコン窒ィ匕膜 3をマスクとしてシリコン酸化膜 2および半導体 ¾反 1を順次ドライエッチングすることにより、 素子分離領域の 半導体 板 1に深さ 0 . 3 5〃 m程度の素子分離溝 4 aを形成する。
次に、 図 2に示すように、 半導体基板 1に熱酸化処理を施して素子分離溝 4 a の表面に、 薄いシリコン酸化膜（図示せず） を形成した後、 半導体基板 1上に C V D法でシリコン酸化膜 4 bを堆積する。
次に、 図 3に示すように、 シリコン酸化膜 4 bの表面を CMP (chemical mec hanical polishing)法で研磨して、素子分離溝 4 aの内部にシリコン酸化膜 4 b を残すことにより素子分離を形成する。 その後、 半導体 ¾¾ 1に約 1◦ 0 o °cの 熱処理を施して、 素子分離溝 4 aに埋め込んだシリコン酸化膜 4 bを焼き締めす る。 この素子分離は、 領域 Aと領域 Bとの間、 領域 Q N— Aと領域 Q P—Aとの 間や領域 Q n— Aと領域 Q p— Aとの間を分離する。
次いで、 熱リン酸を用いてシリコン窒化膜 3を除去し、 続いてフヅ酸系の水溶 液を用いて半導体 板 1の表面のシリコン酸化膜 2を除去した後、 半導体基板 1 を熱酸化して、 半導体謝反 1の表面にシリコン酸化膜の保護膜 5を形成する。 次に、 図 4に示すように、 領域 Aおよび Bの nM I S形成領域 （QN— A、 Q n -A) をレジストパターン R P 3で覆い、 領域 Aおよび Bの p M I S形成領域 ( Q P - A Q p -A) に n型不純物、 たとえばリン （P ) をイオン注入して n ゥエル 7を形成する。 上記リンは、 たとえば注入エネルギー 5 0 0〜1 0 O k e v、 ドーズ量 5 X 1 0 〜5 X 1 0 1 2 c m一2で注入され、エネルギーを変えて 2 、 3回程度連続してイオン注入することにより、 レトログレ一ドゥエルが形成さ れ o 次に、 レジストパターン RP 3を除去した後、 図 5に示すように、 領域 Aおよ び Bの pMI S形成領域 （QP— A、 Qp-A) をレジストパターン: RP 4で覆 い、 領域 Aおよび Bの nMI S形成領域 （QN— A、 Qn-A) に p型不純物、 たとえばボロン （B) またはフヅ化ボロン （BF2) をイオン注入して pゥエル 8を形成する。 上記ボロンまたはフヅ化ボロンは、 たとえば注入エネルギー 50 0〜： L00kev、 ドーズ量 5 x 10 〜5 x 1012 cm—2で注入され、ェネル ギ一を変えて 2、 3回 镜してイオン注入することにより、 レトログレードゥエ ルが形成される。
次に、 レジストパターン RP 4を除去した後、 MI SFETの閾値電位 Vt h を調整するための不純物を nゥェル 7および pゥエル 8のそれそれのチャネル領 域へイオン注入する （チャネルインブラ）。チャネル領域へのイオン注入は、 たと えば以下のように行う。
まず、 図 6に示すように、 nMI S形成領域 (QN-A) を開口したレジスト パターン: RP 7をマスクとして nMI S形成領域 (QN-A)のチャネル領域に p型不純物、 たとえばフヅ化ボロンをイオン注入する。 上記フツイ匕ボロンは、 た とえば注入エネルギー 25 ke V、 ドーズ量 8 x 1012 cm一2で注入される。 次いで、 pMI S形成領域 （QP— A) についても同様に不純物を注入する。 すなわち、 pMIS形成領域 （QP— A) を開口したレジストパターン （図示せ ず） をマスクとして n型不純物、 たとえばリンを、 たとえば注入エネルギー 20 k e V、 ドーズ量 1.1 X 1013 c m— 2で注入する。 なお、 他の M I S形成領域 (Qn-A, Qp— A等） についても、 かかる領域に形成される M I S F E Tの 閾値に応じて、 適宜不純物を注入する。
次に、 チャネルインブラの際に、 マスクとなったレジストパ夕一ンを除去した 後、 図 7に示すように、 保護膜 5を除去し、 半導脑板 1の表面にシリコン酸ィ匕 膜 9を、 たとえば 4〜5nm程度の厚さで形成する。 シリコン酸化膜 9は、 たと えば熱 CVD法または熱酸化法により形成することができる。 なお、 半導体 ¾|反 1に熱窒化処理を施して、 上記シリコン酸化膜 9をシリコン酸窒化膜としてもよ い。 上記熱窒化処理は、 たとえばプラズマ放電によってラジカル化した窒素を含 む減圧雰囲気中に 900 °C程度に加熱した半導 反 1を保持することによって 行われる。
次に、 図 8に示すように、 領域 Aをレジストパターン （図示せず） で覆った後 、 たとえばフヅ酸系の水溶液を用いて領域 Bのシリコン酸化膜 9を除去する。 そ の後、 レジストパターンを除去する。
次に、 図 9に示すように、 半導ィ*»板 1上に高誘電率絶縁膜 10、 たとえばァ ルミナ膜 （アルミニウム酸化膜、 AlxOY) を形成する。 高誘電率絶縁膜 10は 、 たとえばスパヅ夕法により堆積することができる。 高誘電率絶縁膜としては、 アルミナ膜の他、 チタン酸化膜 （TiOx)、 ジルコニウム酸化膜 (ZrOx ノ、 フニゥム酸化膜 （Hf〇x)、 タンタル酸化膜 (TaOJ またはルテニウム酸ィ匕 膜 （RuOx)などを用いても良い。
ここで、 高誘電率絶縁膜とは、 比誘電率が、 2. 0以上の膜をいう。 また、 高 誘電率絶縁膜とは、 シリコン酸化膜 9のような熱酸化膜またはシリコン酸化膜 4 bのような CVD酸化膜の比誘電率よりも大きい比誘電率を有する膜をいう。 半導体基板 1上に形成された高誘電率絶縁膜 10の厚さは酸化膜換算膜厚で 1 nm程度となるように設定され、 たとえばアルミナ膜の場合は、 比誘電率を考慮 して 1 Onm程度堆積される。 高誘電率絶縁膜 10は、 MI Sのゲート絶縁膜と なる。 すなわち、 後述するように、 領域 Bには、 高誘電率絶縁膜 1◦からなる実 効膜厚が lnm程度のゲート絶縁膜 （11) が形成され、 領域 Aには、 高誘電率 絶縁膜 10とシリコン酸化膜 9との積層膜からなる酸化膜換算 が 5〜6 nm 程度のゲ一ト絶縁膜 (12)が形成される。
このように、 領域 Bにおいて、 高誘電率絶縁膜 10をゲート絶縁膜として用い ることにより、 ゲート絶縁膜の膜厚を比較的厚くしても、 容量を大きくすること ができる。従って、ゲート電極の幅が 0. l zm以下となるような微細な MI SF E Tの形成にも対応が可能となる。
また、 このような微細な M I SFE Tのゲ一ト絶縁膜を、 熱酸化膜のみで構成 するとその厚さは、 lnm以下になると予想されている。 しかしながら、 熱酸化 膜を 1 nm以下にするとリーク電流が 10 A/ cm2を越えてしまい消費電流 ( たとえばスタンバイ電流） が増加してしまう。
従って、 高誘電率絶縁膜をゲート絶縁膜として用いることにより、 消費電流の 低減を図ることができる。
また、 領域 Aには、 ゲート絶縁膜の厚さが相対的に厚い MIS FETが形成さ れる。 このような MI SFETは、 たとえば消費電力の低減、 記憶情報の保持、 または外部電源電圧への対応などから、 ゲ一ト絶縁膜の厚さが相対的に厚く形成 される。 そこで、 高誘電率絶縁莫 10とシリコン酸化膜 9との積層膜からなるゲ —ト絶縁膜 （12) を形成するのである。
なお、 特に領域 Bにおいては、 上記高誘電率絶縁膜 10を半導体謝反 1上に形 成する前に、 半導体基板 1との界面安定化のため、 1 nm以下のシリコン酸化膜 、 シリコン窒化膜またはシリコン酸窒化膜を形成してもよい。
次に、 図 10に示すように、 半導体纖 1上に、 たとえば 20 Onm程度の厚 さのシリコン膜 （導電性膜） 13を CVD法で堆積する。
次に、 図 11に示すように、 領域 Aおよび Bの nMI S形成領域 （QN— A、 Qn-A) にレジストパターン； RP 12を形成した後、 このレジストパターン R P 12をマスクとしてシリコン膜 13に p型不純物、 たとえばボロンをイオン注 入する （13p)。
次に、 レジストパターン RP 12を除去し、 続いて図 12に示すように、 領域 Aおよび Bの pMI S形成領域 （QP— A、 Qp-A) にレジストパターン RP 13を形成した後、 このレジストパ夕一ン RP 13をマスクとしてシリコン膜 1 3に n型不純物、 たとえばリンをイオン注入する （13n)。
次いでレジストパターン RP 13を除去した後、 半導体基板 1に、 たとえば 9 50°C、 60秒程度の熱処理を施して、 シリコン膜 13に注入された上記 n型不 純物および P型不純物を活性ィ匕させ、 領域 Aおよび Bの nMI S形成領域 (QN -As Qn-A)のシリコン膜 13を n型シリコン多結晶膜 13 nに、 領域 Aお よび Bの pMI S形成領域 （QP— A、 Qp-A)のシリコン膜 13を p型シリ コン多結晶膜 13 pに変える。 このシリコン膜 13は、 後述するように、 nMI Sおよび pMI Sのゲート Sflとなるが、 このように、 nMI Sのゲート電極を n型に、 pMI Sのゲート を p型にすることによって、 低しきい値で短チヤ ネル効果を抑制することができる。
次に、 図 13に示すように、 半導体 ¾反 1上に絶縁膜としてたとえばシリコン 酸化 Ji莫 （絶縁膜、 キャップ絶縁膜） 14を1011111程度〇 0法で堆積した後、 図 14に示すように、 nMI Sおよび pMI Sのゲート Sffiを形成する領域に、 レジストパターン RP 14を形成する。
次に、 図 15に示すように、 レジストパターン RP 14をマスクとしてシリコ ン酸化膜 14をエッチングした後、 レジストパターン RP 14を除去する。 続い て、 図 16に示すように、 パターニングされたシリコン酸化膜 14をマスクとし てシリコン膜 13 n、 13 pをエッチングする。
このように、 パ夕一ニングされたシリコン酸化膜 14をマスクとしてシリコン 膜 13n、 13pを加工することにより、 ゲート (13n、 13p)が、 微 細なパターンであっても精度良くェヅチングをすることができる。
たとえば、 シリコン膜 13n、 13p上に直接レジストパターン RP 14を形 成し、 かかるパターンをマスクにシリコン膜 13n、 13pを加工することも可 能であるが、 エッチングされたレジストにより、 エッチングチャンバ内の雰囲気 が変ィ匕し、 シリコン膜 13n、 13 pとのエッチング選択比が確保できない場合 があり、 微細な加工が困難となる。 また、 微細パターンの加工をレジストを厚く して行うと、 光の透過率の問題からその解像が困難となる。 従って、 レジストを 用いた場合には、 微細パターンの加工を精度良く行えない。
従って、 シリコン膜 13n、 13 pとの選択比を確保しやすいシリコン酸ィ匕膜 14をマスクにシリコン膜をェヅチングすることにより上記効果を奏することが できる。
このシリコン膜 13n、 13 pのエッチングにより、 領域 Aおよび Bの nMI S形成領域 （QN— A、 Qn-A) に n型シリコン多結晶膜からなるゲート電極 (導体片） 13n、 領域 Aおよび Bの pMI S形成領域 （QP— A、 Qp-A) に P型シリコン多結晶膜からなるゲート電極 （導体片） 13 pが形成される。 こ の際、 ゲ一ト電極 (13η, 13ρ)間から露出する高誘電率絶縁膜 10が残存 するよう、 シリコン膜 13η、 13 ρのエッチング条件を調整する。 すなわち、 高誘電率絶縁膜 10やシリコン酸化膜 14に対するシリコン膜のェヅチング選択 比が大きくなる条件でエッチングを行う。 言い換えれば、 シリコン膜がエツチン グされ易く、 高誘電率絶縁膜 10ゃシリコン酸化膜 14がェツチングされ難い条 件でエッチングを行う。この場合、エッチング選択比が大きいとは、 （シリコン膜 のエッチング速度） / (高誘電率絶縁膜のエッチング速度） が、 大きく、 かつ、 ( シリコン膜のエッチング速度） / (シリコン酸化膜のエッチング速度） が、 大き いことを意味する。
図 1 7に、 図 1 6の nM I S形成領域 QN— Aおよび Q n— Aの部分拡大図を 示す。 なお、 p M I S形成領域においては、 不純物の導電型が異なることを除い ては類 ^の構造となるため、 拡大図の図示を省略する。 図示するように、 ゲート 電極 1 3 nの底部より高誘電率絶縁膜 1 0の表面が若干後退しても、 半導体基板 1上に高誘電率絶縁膜 1 0が残存していれば良い。
次に、 図 1 8に示すように、 シリコン酸ィ匕膜 1 4を除去するのであるが、 この 際、 高誘電率絶縁膜 1 0に対するシリコン酸化膜 1 4のエッチング選択比が大き くなる条件でエッチングを行う。 言い換えれば、 シリコン酸ィ匕膜 1 4がエツチン グされ易く、 高誘電率絶縁膜 1 0がエッチングされ難い条件でエッチングを行う たとえば、 シリコン酸化膜 1 4の膜厚が 1 O nmの場合、 高誘電率絶縁膜 1 0 の削れ量を 0 . I nm以下とする。エッチング選択比とは、 （シリコン酸化膜のェ ヅチング速度） / (高誘電率絶縁膜のエッチング速度） であり、 この場合の選択 比は 1 0 0となる。
この工程においては、エッチング選択比が大きいとは、（シリコン酸化膜のエツ チング速度） / (高誘電率絶縁膜のエッチング速度） が、 1 0 0より大きいこと を意味するものとする。 たとえば、 エッチング液として、 希ふつ酸 （H F) を用 いた場合は、 シリコン酸化膜 1 4がエッチングされ易 高誘電率絶縁膜 1 0が エッチングされ難い。 なお、 シリコン酸化膜 1 4のエッチングは、 前記選択比が 確保できれば、 ウエットエッチングでも、 ドライエッチングでもよい。
図 1 9に、 図 1 8の nM I S形成領域 QN— Aおよび Q n_Aの部分拡大図を 示す。
このように、 本実施の形態においては、 シリコン酸化膜 1 4を、 高誘電率絶縁 膜 1 0に対するシリコン酸化膜 1 4のエツチング選択比が大きくなる条件でェッ チングしたので、 ゲート電極の端部下にも高誘電率絶縁膜 1 0を残存させること ができる。 言い換えれば、 ゲ一ト電極 1 3 IIの両端部の高誘電率絶縁膜 1 0を残 存させた状態でシリコン酸化膜 1 4を除去し、 ゲート電極 1 3 nの上面を露出さ せたので、 ゲート絶縁膜 （高誘電率絶縁膜 1 0 ) の耐圧を確保できる。 また、一 般的に行われている修復酸化 （ライト酸化） 工程を省くことができる。
たとえば、 図 3 4に示すように、 ゲート絶縁膜を、 半導体繊 （シリコン基板 ) 1の表面を熱酸化することにより形成した場合を考える。 この場合のゲート絶 縁膜 （熱酸化膜） を 1 1 1とし、 シリコン酸ィ匕膜 1 4をマスクにゲート をェ ツチングし、 さらに、 図 3 5に示すように、 シリコン酸化膜 1 4をたとえば希ふ つ酸 （H F ) 液を用いて除去した場合、 ゲート電極 1 3の端部下までエッチング が進む。 その結果、 ゲート 3の端部下に窪み 1 1 0が生じる。 これは、 熱 酸化莫 1 1 1より CVD酸化膜であるシリコン酸化膜 1 4の方がエッチング速度 は大きいが、 これらの組成は同じ （S i 02 ) であり、 また、 シリコン酸化膜 1 4の が、 熱酸化膜 1 1 1の に対して非常に大きいことによる。 前述した ように、 たとえば、 熱酸化膜 1 1 1は、 ゲート の幅が、 0 . l //m以下とな るような場合には、 1 nm以下になると予想されている。
また、 特に、 図 3 4に示すように、 ゲート電極 1 3のエッチング後に、 その底 部よりゲート絶縁膜 （熱酸化膜） 1 1 1の表面が後退している場合には、 窪み 1 1 0が大きくなりやすい。
このような窪み 1 1 0が生じると、 ゲート電極 1 3の端部下における耐圧が劣 化する。
そこで、 図 3 6に示すように、 シリコン膜よりなるゲート β ΐ 3の表面を僅 かに酸化し、 熱酸化膜 1 0 3を形成することにより、 窪み 1 1 0の内部に、 再び 、 熱酸化膜 1 0 3を形成する、 いわゆる、 修復酸化が行われている。 なお、 ゲ一 ト電極 1 3の上面に形成された熱酸ィ匕膜 1 0 3は、 その後、 除去される。
これに対し本実施の形態においては、 シリコン酸化膜 1 4と高誘電率絶縁膜 1 0との組成が異なることを利用し、 エッチング選択比を確保することで、 図 3 5 に示すような窪み 1 1 0の発生を低減することができる。
従って、 ゲート電極 1 3の端部下にも、 高誘電率絶縁膜 1 0が残存する （図 1 9参照)。言い換えれば、ゲート電極 1 3の端部下まで高誘電率絶縁膜 1 0が延在 していることとなり、 耐圧を向上させることができる。 また、 容量を確保するこ とができる。
次に 図 20に示すように、 領域 Aの pMI S形成領域（QP— A)の nゥェ ル 7に p型不純物、 たとえばフヅ化ボロンをイオン注入し、 ゲート m¾13pの 両側の nゥエル 7に p—型半導体領域 16 aを形成し、 続いて n型不純物、 たと えばリンをイオン注入し、 パンチスルーストヅパ層として機能するハロー （Halo )層 （図示せず） を形成する。 上記フヅ化ボロンは、 たとえば注入エネルギー 2 〜3keV、 ドーズ量 lxl015cm— 2、上記リンは、 たとえば注入エネルギー 55keV、 ドーズ量 4x 1012 cm一2で注入される。
次に、 領域 Aの nMIS形成領域 (QN-A)の pゥエル 8に n型不純物、 た とえばヒ素をイオン注入して、 ゲート ¾H13nの両側の pゥエル 8に n—型半 導体領域 17 aを形成し、 続いて p型不純物、 たとえばボロンをイオン注入して ハロー層 （図示せず） を形成する。 上記ヒ素は、 たとえば注入エネルギー 5 ke V、 ドーズ量 2 X 1015 cm一2、上記ボロンは、 たとえば注入エネルギー 2 Ok eV、 ドーズ量 6 x 1012 cm一2で注入される。
次に、 図 21に示すように、 領域 Bの pM IS形成領域（Qp— A)の nゥェ ル 7に p型不純物、 たとえばフッ化ボロンをイオン注入して、 ゲート電極 13p の両側の nゥエル 7に p型拡張領域（エクステンション領域） 16 bを形成し、 続いて n型不純物、 たとえばリンをイオン注入い、口一層 （図示せず） を形成す る。 上記フヅ化ボ口ンは、 たとえば注入エネルギー 2〜 3 k e V、 ドーズ量 1 X 1015 c m—2、 上記リンは、 たとえば注入エネルギー 55 k e V、 ド一ズ量 1 x 1013 cm— 2で注入される。
次に、 領域 Bの nMIS形成領域（Qn— A)の pゥエル 8に n型不純物、 た とえばヒ素をイオン注入して、 ゲート 3 nの両側の pゥエル 8に n型拡張 領域 17bを形成し、 続いて p型不純物、 たとえばボロンをイオン注入しハロー 層 （図示せず） を形成する。 上記ヒ素は、 たとえば注入エネルギー 3 keV、 ド —ズ量 2x1015 cm一2、 上記ボロンは、 たとえば注入エネルギー 55 keV、 ドーズ量 1 X 1013cnr2で注入される。
次に、 図 22に示すように、 半導体繊 1上にシリコン酸化膜 （絶縁膜） を C V D法で堆積し、 続いてそのシリコン酸化膜を異方性ェツチングすることにより 、 ゲート電極 13n、 13 pの側壁にサイドウオール （側壁膜） 18を形成する ここで、 本実施の形態においては、 高誘電率絶縁膜 10をサイドウオール 18 形成時まで残存させているので、 高誘電率絶縁膜 10をエッチングストヅパ層と して機能させることにより、 半導 反 1へのダメージを低減することができる 次に、 図 23に示すように、 サイドウォール 18およびゲート電極 13n、 1 3pをマスクに、 これらの間に露出した高誘電率絶縁膜 10を、 たとえばスパヅ 夕エッチングで除去する。
ここで、 本実施の形態においては、 高誘電率絶縁膜 10をサイドウオール 18 形成時まで残存させているので、 シリコン酸化膜の異方性エッチング時や高誘電 率絶縁膜 10のスパヅ夕エッチング時に、 サイ ドウオール 18の端部下からエツ チングが進んでも、 ゲート電極 (13η, 13ρ)の端部下まではエッチングが 進行し難く、 ゲート絶縁膜の耐圧を確保することができる。
図 24に、 図 23の nMI S形成領域 Qn— Αの部分拡大図を示す。 図示する ように、 高誘電率絶縁膜 10は、 サイドウオール （側壁膜） 18の下まで延在し ている。 また、 ゲート l 3 n下の高誘電率絶縁膜 10の幅 W1は、 半導体基 板の表面部の幅 W2より小さい （W1<W2)。
続いて、 図 25に示すように、 サイ ドウオール 18およびゲート βΐ 3η、 13ρをマスクに、 これらの間に露出した領域 Αのシリコン酸化膜 9を、 たとえ ばウエットエッチングで除去する。
図 26に、 図 25の nMI S形成領域 QN— Aの部分拡大図を示す。 図示する ように、 高誘電率絶縁膜 10およびシリコン酸化膜 9は、 サイドウオール （側壁 膜） 18の下まで延在している。 また、 ゲート β下の高誘電率絶縁膜 10の幅 W1は、 シリコン酸化膜 9の表面部の幅 W2より小さい （W1<W2)。
この結果、 領域 Bには、 高誘電率絶縁膜 10からなる酸化膜換算月 JPが lnm 程度のゲート絶縁膜 11が形成され、 領域 Aには、 高誘電率絶縁膜 10とシリコ ン酸化膜 9との積層膜からなる酸化膜換算膜厚が 5〜 6 nm程度のゲ一ト絶縁膜 12が形成される （図 25)。 次に、 図 27に示すように、 レジストパターン RP 19をマスクとして領域 A および Bの nMI S形成領域 (QN-As Qn-A)の pゥエル 8に n型不純物 、 たとえばヒ素をイオン注入し、 ゲート電極 13 nの両側の pゥエル 8に n+型 半導体領域 19を形成する。 n+型半導体領域 19は、 ゲ一ト電極 13 nおよび サイドウォール 18に対して自己整合的に形成され、 nMI Sのソース、 ドレイ ンとして機能する。 また、 この際、 n型不純物はゲート葡亟 13 n中にも注入さ れる。 この nMI Sのソース、 ドレインとゲート電極 13 n中の不純物は、 同じ 導電型であるため不純物が注入されても問題は無く、 また、 ゲート ¾fil3n中 の不純物が足りない場合には、 これを補うこととなる。
次に、 レジストパターン RP 19を除去し、 図 28に示すように、 レジストパ 夕一ン RP 20をマスクとして領域 Aおよび Bの pMI S形成領域 （QP— A、 Qp-A)の nゥエル 7に p型不純物、 たとえばフッ化ボロンをイオン注入し、 ゲ一ト電極 13 pの両側の nゥェル 7に p+型半導体領域 20を形成する。 p+型 半導体領域 20は、 ゲート m¾l 3 pおよびサイドウオール 18に対して自己整 合的に形成され、 pMISのソース、 ドレインとして機能する。 また、 この際、 P型不純物はゲート電極 13 p中にも注入される。 この pMISのソース、 ドレ インとゲート電極 13 p中の不純物は、 同じ導電型であるため不純物が注入され ても問題は無く、 また、 ゲート電極 13 p中の不純物が足りない場合には、 これ を補うこととなる。 次いで、 レジストパターン RP 20を除去する。
次に、 図 29に示すように、 高融点金属膜 21 aとして、 たとえば厚さ 10〜 20 nm程度のコバルト膜を、 たとえばスパヅ夕法で半導体 ϊ¾1上に堆積する 次いで、 図 30に示すように、 500〜 600 °C程度の熱処理を半導体基板 1 に施して nMI Sのゲート «13nの表面と n+型半導体領域 19の表面、 お よび pMI Sのゲート 3 pの表面と p+型半導体領域 20の表面に選択的 に厚さ 30 nm程度、 比抵抗 4 Ω c m程度のコバルトシリサイド層 21 bを形成 する。 言い換えれば、 シリコンよりなるゲート やソース、 ドレイン領域と高 融点金属膜との接触部において、 シリコンと高融点金属膜との反応層を形成する (図 30)。 この後、 図 3 1に示すように、 未反応のコバルト膜 2 1 aをゥエツトエツチン グで除去し、 次いでシリサイド層 2 1 bの低抵抗化のため 7 0 0〜8 0 0 °C程度 の熱処理を半導 板 1に施す。
ここで、 本実施の形態においては、 シリコン酸化膜 1 4をあらかじめ除去して あるので、 ゲート電極 1 3 n、 1 3 の上部においてもシリサイ ド層 2 1 bを形 成することができ、 ゲート電極 ( 1 3 η, 1 3 ρ) 自身の低抵抗ィ匕を図ることが でき、 また、 後述するプラグとゲート電極との接触抵抗の低減を図ることができ る。
また、 シリサイド層 2 l bは、 n+型半導体領域 1 9および p+型半導体領域 2 0 (ソース、 ドレイン領域） の上部にも形成され、 これらの低抵抗化を図ること ができ、 また、 後述するプラグとソース、 ドレイン領域との接触抵抗の低減を図 ることができる。
このようにゲート電極（1 3 n、 1 3 p ) 上にシリサイド層を形成するために は、 かかる工程の前までに、 ゲート電極上のシリコン酸化膜 1 4が前記条件で除 去されていれば良い。 図 3 2に、 図 3 1の nM I S形成領域 QN— Aおよび Q n 一 Aの部分拡大図を示す。
次に、 図 3 3に示すように、 半導体基板 1上にシリコン酸化膜 2 2を形成した 後、 そのシリコン酸化膜 2 2の表面を、 たとえば CMP法で研磨することにより 平坦化する。 シリコン酸化膜 2 2は、 たとえば T E 0 S (tetra ethyl ortho si licate ： S i ( O C 2 H 5) 4) とオゾン （03) とをソースガスに用いたプラズマ CVD法で形成することができる。 かかる膜は、 T E O S膜と呼ばれる。
次に、 レジストパ夕一ンをマスクとしたエッチングによってシリコン酸化膜 2 2に接続孔 2 3を形成する。 この接続孔 2 3は、 たとえば n+型半導体領域 1 9 または P +型半導体領域 2 0の必要部分に形成する。 また、 図示はしないが、 ゲ —ト ItM上にも形成される。
次いで接続孔 2 3の内部を含む半導 板 1の全面にチタン窒ィ匕膜を、 たとえ ば CVD法で堆積し、 さらに接続孔 2 3を埋め込むタングステン膜を、 たとえば CVD法で堆積する。 その後、 接続孔 2 3以外の領域のチタン窒化膜およびタン グステン膜を、 たとえば CMP法により除去して接続孔 2 3の内部にプラグ 2 4 を形成する。
続いて、 半導体基板 1上に、 たとえばタングステン膜を堆積した後、 レジスト パターンをマスクとしたドライエッチングによってタングステン膜を加工し、 第
1配線層の配線 25を形成する。 タングステン膜は、 CVD法またはスパッ夕法 により形成できる。
その後、 さらに上層の配線を形成した後、 パヅシベ一シヨン膜で半導ィ 反 1 の全面を覆うことにより、 本発明の実施の形態 1である半導体集積回路装置が略 完成する。
ここで、 本実施の形態においては、 2種のゲート絶縁膜 （11、 12) を有す る MI SFETを例に説明したが、 かかる場合に限定されず、 MISFETのゲ —ト絶縁膜を 1種 （11または 12)で構成する場合にも適用可能である。 しかしながら、 以下の理由により、 2種のゲート絶縁膜 （11、 12) を有す る M I S F E Tに本実施の形態を適用すればその効果が大きい。
すなわち、 領域 Aの M I SFE Tのゲ一ト絶縁膜は、 容量が小さくても足るの で、 厚く形成した熱酸化膜のみで構成することも可能である。
しかしながら、 この場合は、 領域 Aの MI SFETの製造プロセスにおいて、 図 34〜図 36を参照しながら説明したように、 修復酸ィ匕を余儀なくされる。 従って、 領域 Aの MI SFETのゲート絶縁膜を積層膜とし、 その下層を熱酸 化膜、 その上層を髙誘電率絶縁膜とすることで、 製造プロセスの整合性を図るこ とができる。
なお、 領域 Aの MI SFETのゲート絶縁膜を、 高誘電率絶縁膜を 2層重ねた 積層膜とすることも可能であるが、 この場合、 領域 Aと領域 Bとの段差が大きく なり、 特に、 2 Onm以上の段差が生じた場合には、 その後のゲート電極の形成 工程または接続孔の形成工程などにおいて不具合が生ずる。
また、 領域 Aのゲ一ト絶縁膜 12をシリコン酸化膜のみで構成した場合と比べ て、 シリコン酸化膜 9の厚さを薄くできることから、 素子分離溝 4aの内部の酸 化を低減できて、 素子分離溝 4 aの端部における応力を低減することができる。
(実施の形態 2 )
実施の形態 1においては、 サイドゥオール 18およびゲート電極 13 n、 13 pをマスクに、 高誘電率絶縁膜 1 0等をエッチングしたが、 高誘電率絶縁膜 1 0 を、 サイドウォール 1 8を形成する前に、 ゲート ¾Sをマスクにエッチングして も良い。
以下、 本発明の実施の形態 2である半導体集積回路装置の製造方法を図 3 7〜 図 4 6に示した半導体基板の要部断面図を用いて工程順に説明する。 なお、 シリ コン酸化膜 1 4の除去工程までは、 図 1〜図 1 9を参照しながら説明した実施の 形態 1の場合と同様であるためその詳細な説明を省略する。
すなわち、 ゲート電極 1 3 n、 1 3 p上のシリコン酸化膜 1 4を、 高誘電率絶 縁膜 1 0に対するシリコン酸ィ匕膜 1 4のエッチング選択比が大きく （例えば 1 0 0以上と） なる条件でエッチング、 言い換えれば、 ゲート電極 1 3 n、 1 3 の 両端部の高誘電率絶縁膜 1 0を残存させた状態でシリコン酸化膜 1 4を除去し、 ゲート電極 1 3 n、 1 3 pの上面を露出させた後（図 1 8、 図 1 9参照)、図 3 7 に示すように、 ゲート電極 1 3 n、 1 3 pをマスクに、 これらの間に露出した高 誘電率絶縁莫 1 0を、 たとえばスパッ夕エッチングで除去する。
図 3 8に、 図 3 7の nM I S形成領域 Q n— Aの部分拡大図を示す。 実施の形 態 1で説明したように、 本実施の形態においても、 ゲート電極 1 3の端部下にも 、 高誘電率絶縁膜が残存する。 言い換えれば、 ゲート電極 1 3の端部下まで高誘 電率絶縁膜が延在していることとなり、 耐圧を向上させることができる。 また、 容量を確保することができる。
続いて、 図 3 9に示すように、 ゲート電極 1 3 n、 1 3 pをマスクに、 これら の間に露出した領域 Aのシリコン酸化膜 9を、 たとえばゥェヅトエッチングで除 去する。 この際も、 高誘電率絶縁膜 1 0に対するシリコン酸化膜 9のエッチング 選択比が大きくなる条件でエッチングを行う。 図 4 0に、 図 3 9の nM I S形成 領域 Q N— Aの部分拡大図を示す。
次に、 図 4 1に示すように、 領域 Aの p M I S形成領域 ( Q P -A) に p一型 半導体領域 1 6 aを形成し、 ハロー層 （図示せず） を形成する。 また、 領域 Aの nM I S形成領域（Q N— A) に n—型半導体領域 1 7 aを形成し、 ハロー層 ( 図示せず） を形成する。 これらの形成方法 （不純物の導電型や濃度） は、 実施の 形態 1と同様であるため、 その詳細な説明を省略する。 次に、 図 42に示すように、 領域 Bの pMI S形成領域 (Qp-A) に p型拡 張領域 16bを形成し、 ハロー層 （図示せず） を形成する。 また、 領域 Bの nM I S形成領域（Qn— A) に n型拡張領域 17bを形成し、 ハロー層 （図示せず ) を形成する。 これらの形成方法 （不純物の導電型や濃度） は、 実施の形態 1と 同様であるため、 その詳細な説明を省略する。
ここで、 本実施の形態においては、 編己半導体領域、 拡張領域やハロー層を構 成する不純物の注入前に、 高誘電率絶縁膜 10が除去されているので、 不純物の 打ち込み特性が向上する。
すなわち、 固体中に打ち込まれた不純物の深さ方向の分布 （プロファイル） は 、 LSS理論によって得られた投影飛程 (Rp) と、 分散（厶 Rp)使ったガウ ス分布で表せる。
一方、 高誘電率絶縁膜 10が残存していると、 打ち込みのエネルギーを大きく しなければならない。 しかしながら、 打ち込みエネルギーを大きくした場合には 、 不純物のプロファイルが広がってしまう。従って、 制御性良く、 不純物を打ち 込むことが困難となる。特に、 前記半導体領域 (16 a, 17a) や拡張領域 ( 16b、 17b) は、 浅く形成する必要があるため、 あらかじめ高誘電率絶縁膜 10を除去することによって、 所望のプロファイルの不純物領域を得ることがで きる。 なお、 シリコン酸化膜 9は薄いため、 残存させた状態で不純物をイオン打 ち込みしても良い。 高誘電率絶縁膜 10は、 シリコン酸化膜 9と比較し厚いため 、 これを除去することによる効果は大きい。
次に、 図 43に示すように、 半導体纏 1上にシリコン酸化膜を CVD法で堆 積し、 続いてそのシリコン酸化膜を異方性エッチングすることにより、 ゲ一ト電 極 13 n、 13 pの側壁にサイドウオール （側壁膜） 18を形成する。
次に、 図 44に示すように、 領域 Aおよび Bの nMI S形成領域（QN— A、 Qn-A) の pゥエル 8に n型不純物、 たとえばヒ素をイオン注入し、 ゲ一ト電 極 13 nの両側の pゥエル 8に n+型半導体領域 19を形成する。 次いで、 領域 Aおよび Bの pMI S形成領域（QP— A、 Qp-A) の nゥエル 7に p型不純 物、 たとえばフヅ化ボロンをイオン注入し、 ゲート電極 13 pの両側の nゥエル 7に P +型半導体領域 20を形成する。 これらの半導体領域は、 ゲ一ト電極 13 n、 13 pおよびサイドウォール 18に対して自己整合的に形成され、 MISF ETのソース、 ドレインとして機能する。 また、 この際、 各不純物はゲート電極 中にも注入されるが、 各 MISのソース、 ドレインとゲート 中の不純物は、 同じ導電型であるため不純物が注入されても問題は無く、 また、 ゲート電極中の 不純物が足りない場合には、 これを補うこととなる。
次に、 実施の形態 1と同様に、 高融点金属膜 21 a、 たとえばコノ レト膜を、 半導体基板 1上に堆積する。次いで 500〜600°C程度の熱処理を半導体基板 1に施してゲート電極 13n、 13pの上面、 n+型半導体領域 19および p+型 半導体領域 20 (ソース、 ドレイン領域） の表面に選択的に、 シリサイド層 21 bを形成する。 この後、 未反応のコバルト膜 2 laを去し、 次いでシリサイド層 2 lbの低抵抗化のため熱処理を施す （図 44)。
図 45に、 図 44の nM I S形成領域 Q N一 Aおよび Q n— Aの部分 ¾大図を 示す。図示するように、 本実施の形態においても、 図 35を参照しながら説明し た窪み （110)ができず、 ゲ一ト電極 13n、 13pの端部下にも、 高誘電率 絶縁膜 10が残存する。 言い換えれば、 ゲート βΐ 3n、 13ρの端部下まで 高誘電率絶縁膜 10が延在していることとなり、 耐圧を向上させることができる
。 また、 容量を確保することができる。
次いで、 実施の形態 1の場合と同様に、 半導腦反 1上にシリコン酸化膜 22 として T EOS膜が形成され、 かかる膜中に接続孔 23が形成される。 さらに接 続孔 23中には、 プラグ 24が形成される。 また、 プラグ 24上には、 第 1配線 層の配線 25が形成される （図 46)。
その後、 さらに上層の配線を形成した後、 パヅシベ一シヨン膜で半導 板 1 の全面を覆うことにより、 本発明の実施の形態 2である半導体集積回路装置が略 完成する。
以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることは言うまでもない。
たとえば、 前記実施の形態においては、 MI SFETを例に説明したが、 ゲ一 ト絶縁膜として高誘電率絶縁膜を有する半導体素子（たとえば、不揮発性メモリ、 強誘電体メモリ等） に広く適用可能である。
本願によって開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば、 以下の通りである。
高誘電率絶縁膜上の導電性膜を、 その上部の絶縁膜よりなるパターンをマスク にエッチングし、 導体片を形成した後、 前記絶縁膜よりなるパターンを前記高誘 電率絶縁膜に対する前記絶縁膜のエッチングの選択比が大きい条件、 例えば選択 比が 100以上でエッチングしたので、 高誘電率絶縁膜をゲート絶縁膜に用いた
MI SFETを有する半導体集積回路装置の特性の向上を図ることができる。 また、 前記導体片を形成した後、 前記導体片の両端部の前記高誘電体膜を残し た状態で、前記絶縁膜よりなるパターンを除去し前記導体片の上面を露出させた ので、 高誘電率絶縁膜をゲート絶縁膜に用いた M I SFETを有する半導体集積 回路装置の特性の向上を図ることができる。
また、 半導体基板の上部に高誘電率絶縁膜を介して形成された導体片を有する
MI SFE Tの前記導体片の端部下まで前記高誘電率絶縁膜を延在させたので、 かかる MI SFETを有する半導体集積回路装置の特性の向上を図ることができ る。 産業上の利用可能性
以上のように、 本発明は、 論理回路やメモリ等に用いられる MI SFET等、 ゲート絶縁膜として高誘電率絶縁膜を有する半導体素子に広く適用可能で、 これ らの素子を有する装置や機器に適用して特に有効な技術である。

Claims

請 求 の 範 囲
1 . ( a)半導画反の上部に、 高誘電率絶縁膜を形成する工程と、
( b)前記高誘電率絶縁膜上に導電性膜を形成する工程と、
( c )前記導電性膜上に、 絶縁膜を形成する工程と、
( d)前記絶縁膜を選択的に除去することによりパターンを形成する工程と、
( e )前記パターンを有する絶縁膜をマスクに、 前記導電性膜をエッチングす ることにより導体片を形成する工程と、
( f )前記導体片の両端部の前記半導体基板の上部に前記高誘電体膜を残した 状態で、前記絶縁膜を除去し前記導体片の上面を露出させる工程と、
( g)前記 （f ) 工程の後に、 前記導体片上に金属膜を堆積し、 前記導体片と 前記金属膜との接触部において反応層を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
2 . 請求項 1記載の半導体集積回路装置の製造方法において、 前記導電性膜はシ リコン膜であり、 前記絶縁膜は酸ィ匕シリコン膜であることを特徴とする半導体集 積回路装置の製造方法。
3 . 請求項 1記載の半導体集積回路装置の製造方法において、 前記導電性膜はシ リコン膜であり、 前記反応層はシリサイド膜であることを特徴とする半導体集積 回路装置の製造方法。
4 . 請求項 1記載の半導体集積回路装置の製造方法において、 前記高誘電率絶縁 膜は、 比誘電率が 2 . 0以上の膜であることを特徴とする半導体集積回路装置の 製造方法。
5 . 請求項 1記載の半導体集積回路装置の製造方法は、 さらに、
( h)前記 （a) 工程の前に、 前記半導体基板をエッチングすることにより前 記半導体基板中に溝を形成し、 前記溝内に他の絶縁膜を形成する工程を有し、 前記高誘電率絶縁膜は、 前記他の絶縁膜より比誘電率が大きいことを特徴とす る半導体集積回路装置の製造方法。
6 . 請求項 1記載の半導体集積回路装置の製造方法において、 前記高誘電率絶縁 膜は、 アルミナ膜、 チタン酸化膜、 ジルコニウム酸化膜、 ハフニウム酸化膜、 夕 ン夕ル酸化膜またはルテニゥム酸化膜からなることを特徴とする半導体集積回路
7. 請求項 1記載の半導体集積回路装置の製造方法は、 さらに、
(h)前記 (f ) 工程と前記 (g) 工程の間に、 前記導体片をマスクに、 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片に対する前記高誘電率絶縁 膜のェヅチングの選択比が大き 、条件でェヅチングする工程を有することを特徴 とする半導体集積回路装置の製造方法。
8. 請求項 1記載の半導体集積回路装置の製造方法は、 さらに、
(h)前記 (f ) 工程と前記 （g) 工程の間に、 前記導体片をマスクに、 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片に対する前記高誘電率絶縁 膜のエツチングの選択比が大き ヽ条件でェヅチングする工程と、
(i)前記（h)工程の後、前記半導体基板中に不純物を注入することにより、 前記導体片の両側に半導体領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
9. 請求項 1記載の半導体集積回路装置の製造方法は、 さらに、
(h)前記 (f ) 工程と前記 (g) 工程の間に、 前記導体片上を含む半導体基 板上に他の絶縁膜を形成した後、 前記他の絶縁膜を異方的にェヅチングすること によって、 前記導体片の側壁に側壁膜を形成する工程と、
(i)前記 (h) 工程の後に、 前記導体片および前記側壁膜をマスクに、 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片および前記側壁膜に対する 前記高誘電率絶縁膜のエツチングの選択比が大き tヽ条件でェヅチングする工程と、 を有することを特徴とする半導体集積回路装置の製造方法。
10. (a)第 1領域および第 2領域を有する半導体謝反の第 1領域上に、第 1絶 縁膜を形成する工程と、
(b)前記第 1絶縁膜上および第 2領域上に前記第 1絶縁膜より誘電率の高い 第 2絶縁を形成する工程と、
(c)前記第 2絶縁膜上に導電性膜を形成する工程と、
(d)前記導電性膜上に、 第 3絶縁膜を形成する工程と、
( Θ )前記第 3絶縁膜を選択的に除去することにより前記第 1および第 2領域 のそれそれにノ 夕一ンを形成する工程と、
( f )前記パターンを有する第 3絶縁膜をマスクに、 前記導電性膜をエツチン グすることにより前記第 1および第 2領域のそれそれに導体片を形成する工程と、
( g)前記導体片の両端部の前記半導体基板の上部に前記第 2絶縁膜を残した 状態で、前記第 3絶縁膜を除去し前記導体片の上面を露出させる工程と、
(h)前記 ( g) 工程の後に、 前記導体片上に金属膜を堆積し、 前記導体片と 前記金属膜との接触部において反応層を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
1 1 . 請求項 1 0記載の半導体集積回路装置の製造方法において、 前記導電性膜 はシリコン膜であり、 前記第 3絶縁 J3莫は酸化シリコン膜であることを特徴とする 半導体集積回路装置の製造方法。
1 2 . 請求項 1 0記載の半導体集積回路装置の製造方法において、 前記導電性膜 はシリコン膜であり、 前記反応層はシリサイド膜であることを特徴とする半導体
1 3 . 請求項 1 0記載の半導体集積回路装置の製造方法において、 前記第 1絶縁 膜は、 酸ィ匕シリコン膜であり、 前記第 2絶縁膜は、 比誘電率が 2 . 0以上の膜で あることを特徴とする半導体集積回路装置の製造方法。
1 4 . 請求項 1 0記載の半導体集積回路装置の製造方法において、 前記第 2絶縁 膜は、 アルミナ膜、 チタン酸化膜、 ジルコニウム酸化膜、 ハフニウム酸化膜、 夕 ン夕ル酸化膜またはルテニゥム酸化膜からなることを特徴とする半導体集積回路 装置の製造方法。
1 5 . 請求項 1 0記載の半導体集積回路装置の製造方法は、 さらに、
( i )前記 ( g) 工程と前記 (h) 工程の間に、 前記導体片をマスクに、 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片に対する前記高誘電率絶縁 膜の ヅチングの選択比が大きい条件でェッチングする工程を有することを特徴 とする半導体集積回路装置の製造方法。
1 6 . 請求項 1 0記載の半導体集積回路装置の製造方法は、 さらに、
( i )前記 ( g) 工程と前記 (h) 工程の間に、 前記導体片をマスクに、 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片に対する前記高誘電率絶縁 膜のェヅチングの選択比が大きい条件でェヅチングする工程と、
(j)前記（i)工程の後、 前記第 1領域の半導体基板中に不純物を注入する ことにより、 前記第 1領域の導体片の両側に第 1半導体領域を形成する工程と、
(k)前記（i)工程の後、 前記第 2領域の半導体凝反中に不純物を注入する ことにより、 前記第 2領域の導体片の両側に第 2半導体領域を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方法。
17. 請求項 10記載の半導体集積回路装置の製造方法は、 さらに、
(i)前記（g)工程と前記 (h)工程の間に 前記導体片上を含む半導体基 板上に他の絶縁膜を形成した後、 前記他の絶縁膜を異方的にエッチングすること によって、 前記導体片の側壁に側壁膜を形成する工程と、
(j)前記（i)工程の後に、 前記導体片および前記側壁膜をマスクに 前記 高誘電率絶縁膜を除去する工程であって、 前記導体片ぉよび前記側壁膜に対する 前記高誘電率絶縁膜のエツチングの選択比が大き ヽ条件でエツチングする工程と、 を有することを特徴とする半導体集積回路装置の製造方法。
18. (a)半導体謝反の上部に高誘電率絶縁膜を介して形成された導体片と、
( b )前記導体片の両側の半導 板中に形成された半導体領域と、 を有する MI SFETであって、
( c)前記導体片の端部下まで前記高誘電率絶縁膜が延在している M I SFE Tを有することを特徴とする半導体集積回路装置。
19. 請求項 18記載の半導体集積回路装置において、 前記導体片はシリコン膜 であり、 前記シリコン膜上には、 シリサイド膜が形成されていることを特徴とす
20. (a)半導体翁反の上部に高誘電率絶縁膜を介して形成された導体片と、
( b )前記導体片の両側の半導ィ *¾板中に形成された半導体領域と、
(c)前記導体片の側壁に形成された側壁膜と、
を有する MI SFETであって、
(d)前記側壁膜の下まで前記高誘電率絶縁膜が延在している M I S FE Tを 有することを特徴とする半導体集積回路装置。
21. 請求項 20記載の半導体集積回路装置において、 前記導体片はシリコン膜 であり、 前記シリコン膜上には、 シリサイド膜が形成されていることを特徴とす
22. (a)第 1領域および第 2領域を有する半導体 »|反と、
(b)前記第 1領域の半導体基板内に形成された一対の第 1半導体領域と、 前 記一対の第 1半導体領域の間の領域であって、 前記半導体基板の上に第 1絶縁膜 および前記第 1絶縁膜より誘電率の大きい第 2絶縁膜とを介して形成された第 1 導体片とを有する第 1 MI SFETと、
(c)前記第 2領域の半導体纖反内に形成された一対の第 2半導体領域と、 前 記一対の第 2半導体領域の間の領域であって、 前記半導体基板の上に前記第 2絶 縁膜を介して形成された第 2導体片とを有する第 2MI SFETと、 を有し、
(d)前記第 1および第 2導体片の端部下まで前記第 2絶縁膜が延在している ことを特徴とする半導体集積回路装置。
23. 請求項 22記載の半導体集積回路装置において、 前記導体片はシリコン膜 であり、 前記シリコン膜上には、 シリサイド膜が形成されていることを特徴とす
24. 請求項 23記載の半導体集積回路装置において、 前記第 1半導体領域の深 さは、 前記第 2半導体領域より深いことを特徴とする半導体集積回路装置。
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