WO2003073115A1 - Instrument et procede de mesure - Google Patents

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WO2003073115A1
WO2003073115A1 PCT/JP2003/001523 JP0301523W WO03073115A1 WO 2003073115 A1 WO2003073115 A1 WO 2003073115A1 JP 0301523 W JP0301523 W JP 0301523W WO 03073115 A1 WO03073115 A1 WO 03073115A1
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jitter
signal
timing
estimator
output
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PCT/JP2003/001523
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Takahiro Yamaguchi
Masahiro Ishida
Mani Soma
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Advantest Corporation
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Definitions

  • the present invention relates to a measuring device and a measuring method for measuring an electronic device.
  • the present invention relates to a measuring apparatus and a measuring method for measuring a jitter transfer function, a bit error rate, and a jitter tolerance of an electronic device.
  • This application is also related to the following US patent application: For those designated countries that are permitted to be incorporated by reference to the literature, the contents described in the following application are incorporated into this application by reference and are incorporated as part of the description of this application.
  • jitter testing is an important test for serial-to-serial communication devices. 7 This is the recommendations of the International Telecommunication Union and Bellcore (above) ITU-T, Recommendation G.958: Digital Line Systems Based on the Synchronous Digital Hierarchy for Use on Optical Fiber Cables ⁇ November 1994. (2) ITU-T T, Recommendation 0.172: Jitter and Wander Measuring Equipment for Digital Systems 10 Which are Based on the Synchronous Digital Hierarchy (SDH) x March 1999., (3) Bellcore ⁇ Generic Requirements GR-1377 -Core: SONET OC-192 Transport System Genetic Criteria, December 1998) specifies the measurement of jitter tolerance, jitter generation, and jitter transfer function.
  • the jitter tolerance measurement of the deserializer gives fluctuations (sine wave jitter) to the zero crossings of the input bit string.
  • the deserializer samples near the optimal sampling point and outputs a serial bit string as parallel data.
  • C One port is connected to a bit error rate measurement device, and the bit error rate is calculated.
  • D This optimal sampling point must be determined from the recovered clock with zero-crossing fluctuating or the clock extracted from the data stream. Therefore, it is clear that jitter tolerance measurement is one of the most difficult measurements.
  • Figure 74 describes the case where the jitter transfer function is measured using a network analyzer.
  • the network analyzer measures the jitter transfer function of the device under test, the deserializer.
  • the signal generator generates a sine wave (reference carrier) of frequency f a to be supplied to the deserializer.
  • the network analyzer uses the frequency
  • the reference carrier is phase-modulated based on the sine wave of L 0 f b.
  • the phase-modulated reference carrier is supplied to a pulse pattern generator.
  • the pulse pattern generator supplies a digital signal based on the received reference carrier to the deserializer.
  • the deserializer converts the input serial bit string from serial to parallel and outputs it as multiple-bit reproduced data. At this time, the data clock of the pattern is
  • the reproduction clock in the reproduction data output by the deserializer is compared with the reference clock by mixing with the reference clock.
  • the network analyzer determines the phase noise spectrum of the digital signal input to the deserializer and the phase noise spectrum of the reproduced data based on the phase noise spectrum.
  • FIG. 10 Measure the deserializer jitter transfer function.
  • the jitter transfer function is measured based on the ratio of the phase noise spectrum, the phase transfer noise in a region other than the edge of the waveform is included, so that the jitter transfer function cannot be measured accurately.
  • Figure 75 describes the case where the jitter transfer function of the deserializer is measured using a jitter analyzer.
  • the jitter analyzer generates a clock of the desired frequency.
  • the synthesizer modulates the clock.
  • the clock source supplies a clock phase-modulated by the sine wave generated by the synthesizer to the pattern generator.
  • the pattern generator supplies data and clock to the deserializer according to the received clock.
  • the deserializer responds to the received data To output the output data and the recovered clock.
  • the jitter analyzer samples the input clock of the deserializer and the output recovered clock of the deserializer, and samples the input clock and output recovered clock.
  • high frequency jitter components of the input clock and the reproduced clock are removed by the filter.
  • the jitter analyzer samples data every M periods of the input data.
  • the jitter analyzer samples at a timing shifted by a minute phase every sampling. That is, if the cycle of the input data is T, the jitter analyzer performs sampling at the sampling cycle of MT + TES. Since the input data and the output data are periodic waveforms having a period that is a multiple of T, the sampling result is almost equivalent to the result obtained when sampling is performed at the sampling period TES.
  • the jitter analyzer calculates the ratio of the instantaneous phase spectrum of the input data to the instantaneous phase spectrum of the output data based on the sampling results, and measures the jitter transfer function of the deserializer based on the spectrum ratio. I do. However, the jitter analyzer samples at a sampling cycle of MT + TES, and equivalently extracts one cycle of data. Therefore, it took time to measure the jitter transfer function.
  • the jitter analyzer generates an equivalent one-period waveform using approximately the number of MT / TES samples, and measures the period variation between adjacent edges in the input data or output data waveform. Is difficult to do.
  • the periodic variation in the waveform generated by sampling is the average value of the periodic variation between adjacent edges in the M cycles of input data or output data. For this reason, the jitter analyzer cannot accurately measure the instantaneous phase of the input data and the output data, and it has been difficult to accurately measure the jitter transfer function.
  • Figure 76 shows the eye diagram.
  • Horizontal eye The aperture (horizontal eye opening) gives the peak peak value of timing jitter.
  • the vertical eye opening is given a noise-to-noise immunity or noise-to-noise rat io. O (Edward A. Lee and David G. Messerschmitt: Digital 5 Community, 2nd ed. Pp. 192, Kluwer Academic Publ ishers ⁇ 1994).
  • Jitter tolerance measurement is an extension of the bit error rate test.
  • Figure 77 shows the configuration for measuring jitter tolerance of the deserializer.
  • the deserializer performs serial-to-parallel conversion on the input serial bit string and outputs it as, for example, 16-bit reproduced data. Test
  • the instantaneous phase [nT] of the input bit string to the L5 test deserializer is varied by sine wave jitter.
  • ⁇ is the data rate.
  • the error rate tester samples the output reproduction data with the optimal timing by giving a time delay to the output reproduction cup.
  • the bit error rate of parallel data is tested by comparing the sampling value of the reproduced data with its expected value. However, the edge of the output recovered clock fluctuates.
  • the error rate tester Since it is extracted from the serial bit string, it becomes difficult to sample the output reproduction data at the optimal sampling time when the applied jitter amount becomes large.
  • the error rate tester needs to be equipped with a high-performance mouthpiece regenerator. This is because measuring the jitter tolerance of the deserializer under test requires a clock regenerator that has a higher jitter tolerance than the clock regenerator built into the deserializer under test. In other words, jitter tolerance measurement using an error rate tester may underestimate jitter tolerance. For this reason, advanced measurement skills and know-how are required to perform reproducible measurements.
  • the jitter frequency f J is fixed and the applied jitter amount is increased.
  • Timing degradation of the input bit stream causes the bit error rate to increase, as does amplitude degradation.
  • the timing deterioration corresponds to the horizontal eye opening in the eye diagram measurement
  • the amplitude deterioration corresponds to the vertical eye opening. Therefore, the bit error rate can be calculated by measuring the timing deterioration degree and the amplitude deterioration degree.
  • the timing degradation T can be calculated similarly. However, the percentage values and values are relative values and do not give absolute values. Calibration is required to get an accurate value for the bit error rate.
  • the above-mentioned publication has the following formula:
  • the above-described apparatus only provides a method of measuring the bit error rate by measuring the degree of timing degradation due to gas noise jitter.
  • the device described above has a data edge hike. Asked the scan chromatogram, it performs a threshold processing, seeking ⁇ 7 1. This process is effective only for Gaussian noise jitter showing a single-peak distribution.
  • the sine wave jitter used in the jitter tolerance test has two peaks at both ends of the distribution. Therefore, it is impossible to calculate the Deruta7 1 be subjected to simple threshold processing.
  • the zero crossing can be fluctuated by timing jitter of 2 / or more.
  • the histogram shows a distribution in which the probability density functions of adjacent edges overlap each other. From such a histogram, it is difficult to calculate the ⁇ 7 7. It is known that this histogram processing cannot ensure sufficient measurement accuracy unless data of a certain degree or more is sampled (TJ Yamaguchi, M. Soma, D. Schur, J.
  • an object of the present invention is to provide a measuring device and a measuring method that can solve the above-mentioned problems. This purpose is achieved by the features described in the independent claims.
  • a measuring apparatus for measuring 25-to-jitter reliability of an electronic device, which measures an input signal input through a predetermined transmission line.
  • a jitter tolerance estimator for calculating a jitter tolerance of a system including the transmission line and the electronic device based on an output signal output from the electronic device; and an input by transmission via the transmission line based on the input signal. Deterministic jitter in the signal
  • the jitter tolerance deterioration amount estimator that calculates the jitter tolerance deterioration amount that deteriorates, and the jitter tolerance of the system calculated by the jitter tolerance estimator are converted into the jitter tolerance deterioration amount calculated by the jitter tolerance deterioration estimator.
  • the jitter tolerance degradation estimator includes an input signal spectrum estimator that calculates the spectrum of the input signal, a transmission line characteristic estimator that calculates a pass characteristic of the transmission line for each frequency band, It may include a deterministic jitter estimating unit that calculates a jitter tolerance which is degraded by the deterministic jitter based on the spectrum of the input signal and the transmission characteristics of the transmission line.
  • the transmission line characteristic estimator stores in advance the transmission characteristics per unit length for each type of transmission line, and determines the transmission characteristics in the transmission line based on the given transmission line type and length. It may be calculated.
  • the apparatus further includes an input signal generation unit that generates an input signal and supplies the input signal to the electronic device via the transmission line, wherein the jitter tolerant degradation estimation unit inputs the input signal to the L5 transmission line from the input signal generation unit.
  • the input signal to be input is compared with the input signal input to the electronic device from the transmission line, and the jitter tolerance deterioration amount due to the deterministic jitter is calculated based on the comparison result.
  • the measuring apparatus includes a timing jitter estimator that calculates an output timing jitter sequence of the output signal based on the output signal, and a jitter transfer function estimator that calculates a jitter transfer function in the electronic device based on the output timing jitter sequence. And a jitter tolerance estimating unit may calculate the jitter tolerance of the system based on the gain of the jitter transfer function.
  • the jitter tolerance estimator calculates the jitter tolerance of the system based on the phase of the jitter transfer function.
  • the measuring device includes a timing jitter estimator that calculates an output timing jitter sequence of the output signal based on the output signal, and a jitter that calculates jitter distortion of the timing jitter of the output signal based on the output timing jitter sequence.
  • a jitter estimating unit that calculates a jitter tolerance of the system based on the jitter distortion. Good.
  • the jitter distortion estimator may calculate the jitter distortion based on the spectrum of the dimming jitter of the output signal.
  • the timing jitter estimator includes an instantaneous phase noise estimator that calculates the instantaneous phase noise of the output signal based on the output signal, and a timing jitter estimator that generates an output timing jitter sequence by resampling the instantaneous phase noise at a predetermined timing. And a sampling unit.
  • the instantaneous phase noise estimator includes an analytic signal converter that converts the output signal into a complex analytic signal; an instantaneous phase estimator that measures the instantaneous phase of the analytic signal based on the analytic signal; A linear instantaneous L 0 phase estimator for measuring the linear instantaneous phase of the output signal; and a linear phase remover for calculating the instantaneous phase noise by removing the linear instantaneous phase from the instantaneous phase based on the instantaneous phase and the linear instantaneous phase. And may have.
  • the timing jitter estimator includes a period jitter sequence estimator that measures a period jitter sequence of the output signal, an ideal edge timing estimator that calculates an average period of the period jitter sequence, an average period of the period jitter sequence, and a period jitter sequence. And an edge error estimator for calculating an output timing jitter sequence based on
  • the measurement device may further include an input signal generation unit that generates an input signal on which a plurality of timing jitters having different frequencies are superimposed.
  • the electronic device further includes a bit error rate estimator that detects a bit error rate of the output signal based on an output signal of the electronic device, wherein the input signal generation unit superimposes a plurality of input signals obtained by superimposing timing jitters having different amplitudes.
  • the input may be sequentially input to the electronic device, and the jitter tolerance estimator may calculate the maximum amplitude of the timing jitter at which the bit error rate estimator does not detect the bit error of the output signal as the jitter tolerance.
  • the jitter tolerance estimator may receive, as an output signal, a reproduced clock signal output from the electronic device according to the input signal, and calculate the jitter tolerance of the system based on the reproduced clock signal.
  • a measuring apparatus for measuring the reliability of an electronic device with respect to jitter, the input being input via a transmission line having a transmission length shorter than a predetermined length and causing no deterministic jitter.
  • a jitter tolerance estimator that calculates the jitter tolerance of the electronic device, and a long transmission line when an input signal is input to the electronic device via a long transmission line that is longer than the transmission line and causes deterministic jitter.
  • the jitter tolerance degradation estimator which calculates the amount of jitter tolerance degraded by the deterministic jitter generated in the input signal due to the transmission, and the long transmission line based on the jitter tolerance of the electronic device and the amount of jitter tolerance degradation.
  • a measuring apparatus including: a system jitter tolerance estimating unit that calculates a jitter tolerance of a system that includes a system and an electronic device.
  • FIG. 1 is a diagram showing an example of a configuration of a measuring apparatus 100 according to the present invention.
  • FIG. 2 is a flowchart illustrating an example of the measurement method according to the present invention.
  • FIG. 3 is a diagram showing an example of the configuration of the jitter transfer function measuring device 101.
  • FIG. 4 shows an example flowchart of the jitter transfer function estimation step S 201.
  • FIG. 5 is a diagram showing another example of the configuration of the jitter transfer function measuring apparatus 101.
  • FIG. 6 is a flowchart showing another example of the jitter transfer function estimation step S201.
  • FIG. 7 is a flowchart illustrating an example of the jitter transfer function estimation step S2233.
  • FIG. 8 is a diagram illustrating an example of a relationship between an input timing jitter value and an output timing jitter value.
  • FIG. 9 shows an example of the configuration of the timing jitter estimator 501.
  • FIG. 10 is a flowchart showing an example of the timing jitter estimation stage S 2 21.
  • FIG. 11 is a diagram illustrating an example of an output signal X (t) output from DUT.
  • FIG. 12 is a diagram illustrating an example of the analytic signal z (t) generated by the analytic signal converter 701.
  • FIG. 13 is a diagram showing an example of the instantaneous phase ⁇ (t) of the analytic signal calculated by the instantaneous phase estimator 720.
  • FIG. 14 is a diagram illustrating an example of the unwrapped instantaneous phase ⁇ (t).
  • FIG. 15 is a diagram illustrating an example of the linear instantaneous phase ⁇ (t).
  • FIG. 16 is a diagram illustrating an example of the instantaneous phase noise ⁇ (t).
  • FIG. 17 is a diagram illustrating an example of the timing jitter sequence ⁇ [ ⁇ ].
  • FIG. 18 is a diagram illustrating an example of the real part of the analytic signal z (t).
  • FIG. 19 is a diagram illustrating an example of the bit error rate calculated by the bit error rate estimator 102.
  • FIG. 20 is a diagram illustrating an example of the worst case alignment jitter.
  • FIG. 21 is a diagram illustrating an example of the relationship between the frequency of the input timing jitter and the jitter tolerance.
  • FIG. 22 is a diagram illustrating an example of the phase noise spectrum.
  • FIG. 23 is a diagram showing another example of the configuration of the timing jitter estimator 501.
  • FIG. 24 is a flowchart showing another example of the timing jitter estimation stage S221.
  • FIG. 25 is a diagram illustrating an example of a signal received by the timing jitter estimating unit 501.
  • FIG. 26 is a diagram illustrating an example of a signal from which an amplitude modulation component has been removed.
  • FIG. 27 is a diagram illustrating an example of another configuration of the timing jitter estimator 501.
  • FIG. 28 is a flowchart showing another example of the timing jitter estimation step S221.
  • FIG. 29 shows another example of the configuration of the timing jitter estimator 501.
  • FIG. 30 is a flowchart showing another example of the timing jitter estimation stage S221.
  • FIG. 31 is a diagram illustrating an example of the configuration of the analytic signal converter 701.
  • FIG. 32 is a flowchart showing an example of the analytic signal conversion step S801.
  • FIG. 33 is a diagram illustrating another example of the configuration of the analytic signal conversion unit 71.
  • FIG. 34 is a flowchart showing another example of the analytic signal conversion step S801.
  • FIG. 35 is a diagram illustrating an example of a signal received by the analytic signal conversion unit 71.
  • FIG. 36 is a diagram illustrating an example of the signal X (f) in the frequency domain.
  • FIG. 37 is a diagram illustrating a signal Z (f) in the frequency domain whose band is limited.
  • FIG. 38 is a diagram showing the band-limited analytic signal z (t). _
  • FIG. 39 is a diagram showing another example of the configuration of the analytic signal converter 701.
  • FIG. 40 is a flowchart showing another example of the analytic signal conversion step S810.
  • FIG. 41 is a flowchart showing an example of the phase difference estimating step S2301 described with reference to FIG.
  • FIG. 42 is a flowchart showing another example of the phase difference estimation step S 2 301 described with reference to FIG.
  • FIG. 43 is a diagram showing another example of the configuration of the measuring apparatus 100. As shown in FIG. 43
  • FIG. 44 is a flowchart illustrating another example of the measurement method according to the present invention.
  • FIG. 45 is a diagram showing another example of the configuration of the measuring apparatus 100. As shown in FIG.
  • FIG. 46 is a flowchart showing another example of the measurement method according to the present invention.
  • FIG. 47 is a diagram illustrating an example of the configuration of the DUT.
  • FIG. 48 is a diagram showing another example of the configuration of the measuring apparatus 100. As shown in FIG.
  • FIG. 49 is a diagram illustrating an example of an input signal and an output signal.
  • FIG. 50 is a flowchart showing another example of the measurement method according to the present invention.
  • FIG. 51 is a diagram illustrating an example of the configuration of the timing estimator 3100.
  • FIG. 52 is a flowchart showing an example of the timing estimation step S3201.
  • FIG. 53 is a diagram illustrating an example of an ideal signal and an actual signal of an output signal.
  • Figure 54 shows the comparison of the test time between the measurement device 100 and the conventional bit error rate measurement device.
  • FIG. 25 is a diagram showing a comparative example.
  • FIG. 55 is a diagram showing an example of the relationship between the number of times of changing the applied jitter amount and the measured jitter tolerance in the measuring apparatus 100.
  • FIG. 56 is a diagram showing another example of the configuration of the measuring apparatus 100. As shown in FIG. FIG. 57 is a diagram illustrating an example of pattern data generated by the pattern generator 410.
  • FIG. 58 is a diagram illustrating another example of the configuration of the timing estimator 501 in the jitter transfer function estimator 101.
  • FIG. 58 is a diagram illustrating another example of the configuration of the timing estimator 501 in the jitter transfer function estimator 101.
  • FIG. 59 is a flowchart showing another example of the timing estimation step S 2 21.
  • FIG. 60 shows an example of a bit error rate curve.
  • Figure 61 shows a measurement example of jitter tolerance.
  • FIG. 62 is a diagram illustrating another example L 0 of the configuration of the jitter tolerance measurement apparatus that is an example of the measurement apparatus 100.
  • FIG. 63 is a flowchart illustrating an example of a measurement method for measuring DUT300.
  • FIG. 64 is a diagram illustrating an example of measurement of jitter tolerance.
  • FIG. 65 is a diagram illustrating an example of the configuration of the jitter distortion estimator 4100.
  • FIG. 66 is a view for explaining another example of the measurement of jitter tolerance.
  • FIG. 67 is a diagram illustrating another example of the jitter spectrum of the output timing jitter of the output signal to be output by the DUT 300 when the sine wave jitter is superimposed on the input signal.
  • FIG. 68 is a diagram illustrating a jitter histogram of output timing jitter when the amplitude of the sine wave jitter superimposed on the input signal is in the linear region described in FIG.
  • FIG. 69 is a diagram illustrating a jitter histogram of the output timing jitter when the amplitude of the sine wave jitter superimposed on the input signal is in the nonlinear region described with reference to FIG.
  • FIG. 70 is a diagram showing another example of the configuration of the jitter tolerance measuring apparatus which is an example of the measuring apparatus 100. As shown in FIG.
  • FIG. 71 is a diagram showing still another example of the configuration of the measuring apparatus 100.
  • FIG. 72 is a diagram illustrating an example of the configuration of the jitter tolerance deterioration estimation unit 390.
  • FIG. 73 is a flowchart showing an example of the operation of the measuring apparatus 100.
  • FIG. 74 is a diagram illustrating a case where a jitter transfer function is measured using a network analyzer.
  • FIG. 75 is a diagram for explaining a case where the jitter transfer function of the deserializer is measured using a jitter analyzer.
  • FIG. 76 is a diagram showing an eye diagram.
  • FIG. 77 is a diagram illustrating a jitter tolerance measurement configuration of the deserializer. Description of embodiments of the invention
  • FIG. 1 shows an example of the configuration of a measuring apparatus 100 according to the present invention.
  • the measurement equipment 100 calculates the bit error rate of the circuit under test / electronic device under test (DUT).
  • the measuring device 100 measures the bit error rate in the DUT based on the jitter transfer function measuring device 101 that measures the jitter transfer function of the DUT and the jitter transfer function measured by the jitter transfer function measuring device 101. And a bit error rate estimating unit 102.
  • the bit error rate estimator 102 measures the bit error rate of DUT based on, for example, the gain of the jitter transfer function. Further, the bit error rate estimator 102 may estimate the bit error rate of the DUT further based on the phase 0 of the jitter transfer function, and may further estimate the bit error rate of the DUT based on the internal noise of the DUT. May be estimated.
  • FIG. 2 is a flowchart illustrating an example of the measurement method according to the present invention.
  • the jitter transfer function estimation step S201 the jitter transfer function of DUT is measured.
  • S 201 has the same or similar function as the jitter transfer function measuring device 101 described in FIG.
  • S 201 may be performed using the jitter transfer function measuring apparatus 101.
  • the bit error rate estimation step S202 the bit error rate of the DUT is measured based on the jitter transfer function of the DUT.
  • S 202 has the same or similar function as / to the bit error rate estimator 102 described with reference to FIG. S 202 is performed using the bit error rate estimator 102.
  • FIG. 3 shows an example of the configuration of the jitter transfer function measuring device 101.
  • the jitter transfer function measurement device 101 is a timing jitter estimator that calculates an output timing jitter sequence indicating the output timing jitter of the output signal based on the output signal output from the DUT according to the input signal input to OUT.
  • the timing jitter estimating unit 501 may receive, as an output signal of the DUT, a reproduction clock signal corresponding to the output signal of the DUT. The details of the timing jitter estimator 501 will be described later. Further, the timing jitter estimator 501 may calculate the output instantaneous phase noise of the output signal based on the output signal. Even in this case, the jitter transfer function measurement
  • the L 0 determining device 101 can calculate the jitter transfer function using the output instantaneous phase noise instead of the output timing jitter sequence.
  • the jitter transfer function estimator 103 has a jitter gain estimator 502 that measures the gain of the jitter transfer function based on the output timing jitter sequence.
  • the bit error rate estimator 102 determines the bit of DUT based on the gain of the jitter transfer function.
  • the jitter gain estimator 502 measures the gain of the jitter transfer function in DUT based on the timing jitter in the input signal and the timing jitter in the output signal.
  • the jitter gain estimating section 502 includes information indicating the input timing jitter in the input signal and the output timing jitter system calculated by the timing jitter estimating section 501.
  • the jitter gain estimator 502 measures the gain of the DUT jitter transfer function based on the information indicating the received input timing jitter and the output timing jitter sequence. In this case, the jitter gain estimator 502 calculates the output timing jitter value based on the output timing jitter sequence. For example, the jitter gain estimator 502
  • the 502 may receive the input timing jitter sequence of the input signal and the output timing jitter sequence of the output signal, and may estimate the gain of the jitter transfer function. In this case, The in-estimating unit 502 may calculate the input timing jitter value from the input timing jitter sequence, and may calculate the output timing jitter value from the output timing jitter sequence.
  • FIG. 4 shows a flowchart of an example of the jitter transfer function estimation step S201.
  • step S221 an output timing jitter sequence 5 of the output signal is calculated in a timing jitter estimation step S221.
  • S221 has the same or similar function as / to the timing jitter estimator 501 described with reference to FIG.
  • S 221 may be performed using the timing jitter estimator 501.
  • S221 may calculate the input timing jitter sequence of the input signal.
  • an L 0 timing jitter value is calculated based on the timing jitter sequence.
  • S2 222 may calculate the output timing jitter value based on the output timing jitter sequence, and calculate the input timing jitter value and the output timing jitter value based on the input timing jitter sequence and the output timing jitter sequence. You can calculate it. For example, S222 calculates the effective value or peak-to-peak value of the timing jitter sequence as the timing jitter value.
  • a jitter transfer function is calculated in a jitter transfer function estimation step S 2 23.
  • S2 23 has the same or similar function as the jitter transfer function estimator 103 described with reference to FIG. S 223 may be performed using the jitter transfer function estimator 103.
  • FIG. 5 shows another example of the configuration of the jitter transfer function measuring apparatus 101.
  • the jitter transfer function estimator 103 of the jitter transfer function measuring apparatus 101 in this example is different from the jitter transfer function estimator 103 described with reference to FIG. It further has a part 503.
  • the jitter transfer function measuring apparatus 101 has a plurality of timing jitter estimating sections 501.
  • One timing jitter estimator 501 calculates the input timing jitter sequence of the input signal, and the other timing jitter estimator 501 calculates the output timing jitter sequence of the output signal.
  • the bit error rate estimator 102 calculates the bit error rate of the DUT further based on the phase of the jitter transfer function. A method for calculating the bit error rate based on the phase of the jitter transfer function 5 will be described later.
  • the bit error rate estimating unit 102 uses the bit of the DUT based on the gain of the jitter transfer function and the phase of the jitter transfer function. Calculate the error rate.
  • FIG. 6 is a flowchart L0 showing another example of the jitter transfer function estimation step S201.
  • step S210 an input timing jitter sequence is calculated in an input timing jitter sequence estimation step S241.
  • step S242 an input timing jitter value is calculated.
  • an output timing jitter sequence is calculated in an output timing jitter sequence estimation step S243.
  • an output timing jitter value is calculated in an output timing jitter value calculation step S224.
  • the jitter transfer function is measured in the jitter transfer L 5 arrival function estimation step S 2 45.
  • S 2 41 and S 2 43 calculate the timing jitter sequence in the same manner as in the timing jitter estimation step S 2 21 described with reference to FIG.
  • S224 and S224 calculate the timing jitter value in the same manner as in the timing jitter value calculation step S222 described with reference to FIG.
  • S245 calculates the jitter transfer function in the same manner as in the jitter transfer function estimating step S224 described with reference to FIG.
  • FIG. 7 is a flowchart illustrating an example of the jitter transfer function estimation step S2223.
  • Jitter gain estimation stage In step S261, the gain of the jitter transfer function is calculated based on the input timing jitter sequence and the output timing jitter sequence.
  • S 2 61 calculates the gain of the jitter 15 transfer function in the same or similar manner as in the jitter gain estimating section 502 described with reference to FIG. S 261 is performed using the jitter gain estimator 502.
  • phase difference estimation stage S2301 the input timing jitter sequence and the output timing The phase of the jitter transfer function is calculated based on the jitter sequence.
  • S2301 calculates the phase of the jitter transfer function by the same or similar method as the jitter phase difference estimator 503 described with reference to FIG. S2301 is performed using the jitter phase difference estimator 503.
  • jitter transfer function estimating step S2 23 whichever of the jitter gain estimating step S2 61 and the phase difference estimating step S2 301 may be performed first or simultaneously. You can.
  • FIG. 8 shows an example of the relationship between the input timing jitter value and the output timing jitter value.
  • the jitter gain estimating unit 502 receives a plurality of input signals based on an input L0 timing jitter sequence of a plurality of input signals having different amounts of jitter and an output timing jitter sequence of an output signal corresponding to each input timing jitter sequence. Calculate the timing value and output timing jitter value. For example, the jitter gain estimator 502 calculates an effective value or a peak-to-peak value of the timing jitter sequence as a timing jitter value.
  • the L5 jitter gain estimator 502 measures the gain of the jitter transfer function. In other words, input signals having different input timing jitters are sequentially applied to the DUT, and the jitter gain estimator 502 obtains a signal based on each input timing jitter sequence and the output timing jitter sequence corresponding to each input signal. Measure the gain of the jitter transfer function.
  • the jitter gain estimator 502 linearly fits the relationship between multiple input timing jitter values and output timing jitter values, as shown in Fig. 8, and calculates the slope of the straight line as the gain of the DUT jitter transfer function. Is calculated as The following describes the DUT jitter transfer function.
  • r s is the sampling period.
  • the timing jitter is a weak sense periodic stationary with a period ⁇ (wide-sense L5 cyclostationary)
  • the timing jitter spectrum is more effective for analyzing the modulation noise source than the phase noise vector.
  • a weakly periodic stationary signal is converted to a stationary signal by passing through a narrow-band filter
  • the jitter transfer function is given as the frequency response function of a constant-parameter linear system. Using the jitter transfer function to express the output timing jitter spectrum of the DUT clock regenerator
  • the peak-to-peak value of the input timing jitter is amplified by the gain of the jitter transfer function to give the peak-to-peak value of the timing jitter of the output signal.
  • a method for measuring the gain of the jitter transfer function in the frequency domain and the time domain will be described.
  • the jitter transfer function is given as the frequency response function of a constant coefficient linear system, the jitter transfer function is not a function of the input to the system. Describes the procedure for measuring the jitter transfer function in the time domain based on this property I do. Set the peak-to-peak value of the input timing jitter within the range where the DUT shows linear operation, and measure the input / output relationship between einrj and ⁇ inrj multiple times. Next, as shown in Fig. 8, when the input / output relationship between ⁇ inlV is linearly fitted, the slope becomes the gain of the jitter transfer function.
  • the worst value within a certain observation time is the peak-to-peak value (in the frequency domain
  • the peak-to-peak value of the input jitter is amplified by the gain
  • the L5 method will be described.
  • the gain of the jitter transfer function is calculated from the peak or average value of the timing jitter spectrum (phase noise spectrum).
  • the jitter transfer function is given as the frequency response function of a constant coefficient linear system, The transfer function is not a function of the input to the system.
  • a procedure for measuring the jitter transfer function in the time domain based on this property will be described.
  • the input / output relationship of ⁇ [ ⁇ ] may be measured about four times.
  • FIG. 9 shows an example of the configuration of the timing jitter estimator 501.
  • the timing jitter estimating section 501 includes an instantaneous phase noise estimating section 700 and a resampling section 90 1.
  • the instantaneous phase noise estimating unit 700 converts the received signal into a complex analytic signal, and the instantaneous phase estimating unit measures the instantaneous phase of the analytic signal based on the analytic signal. 7 0 2 and the analysis signal 7 0 based on the instantaneous phase of the analysis signal
  • a linear instantaneous phase estimator 703 that measures the linear instantaneous phase of the signal received by 1; and a linear phase that calculates instantaneous phase noise by removing the linear instantaneous phase from the instantaneous phase based on the instantaneous phase and the linear instantaneous phase. And a removing unit 704.
  • the instantaneous phase noise estimator 700 may calculate the instantaneous phase noise of the output signal of the DUT, and may calculate the instantaneous phase noise of the output signal of the DUT and the instantaneous phase noise of the input signal to the DUT. Good.
  • timing jitter estimator 501 may calculate the output timing jitter of the output signal of the DUT, and calculate the output timing jitter sequence of the output signal of the DUT and the input timing jitter sequence of the input signal to the DUT. May be.
  • the analytic signal converter 701 may generate an analytic signal based on a predetermined frequency component of the received signal.
  • the resampling unit 901 outputs a timing jitter sequence obtained by sampling the instantaneous phase noise generated by the linear phase removing unit 704 at zero cross timing, as described later in FIGS. 16 and 17. .
  • a timing jitter sequence obtained by sampling the instantaneous phase noise generated by the linear phase removing unit 704 at zero cross timing, as described later in FIGS. 16 and 17. .
  • FIG. 10 shows an example of the timing jitter estimation stage S 2 21.
  • FIG. 10 shows an example of the timing jitter estimation stage S 2 21.
  • the received signal is converted into an analysis signal in the analysis signal conversion step S 801.
  • S 801 converts the received signal into an analytic signal in the same manner as the analytic signal converter 701 described with reference to FIG. S 801 may be performed using the analytic signal converter 701.
  • L52 measures the instantaneous phase of the analytic signal by the same method as the instantaneous phase estimator 720 described in connection with FIG. S 802 may be performed using the instantaneous phase estimating unit 72.
  • the linear instantaneous phase of the signal received in S801 is measured.
  • S803 measures the linear instantaneous phase of the received signal in the same manner as the linear instantaneous phase estimator 703 described with reference to FIG. S 8
  • Step 103 may be performed using the linear instantaneous phase estimator 703.
  • a linear phase elimination step S804 an instantaneous phase noise obtained by removing the linear instantaneous phase from the instantaneous phase is calculated.
  • the instantaneous phase noise is calculated in the same manner as in the linear phase remover 704 described with reference to FIG. S804 may be performed using the linear phase removing unit 704.
  • a timing jitter sequence in which instantaneous phase noise is sampled is generated.
  • S1001 generates a timing jitter sequence in the same manner as in the resampling section 910 described in FIG. Also, S 10
  • FIG. 11 shows an example of an output signal x (t). Output from the DUT.
  • the timing jitter estimator 501 measures the output timing jitter sequence of the output signal.
  • the output signal has jitter.
  • the analytic signal converter 701 converts the output signal into a complex analytic signal.
  • the analytic signal converter 701 converts the output signal into an analytic signal using the Hilbert 5 transform. The Hilbert transform will be described later.
  • FIG. 12 shows an example of the analytic signal z (t) generated by the analytic signal converter 701.
  • the analytic signal converter 701 generates an analytic signal having a real part and an imaginary part using the Hilbert transform.
  • the real part of the analytic signal is shown by a solid line
  • the imaginary part of the analytic signal is shown by the solid line.
  • the instantaneous phase estimator 720 calculates the instantaneous phase of the analytic signal. The details of the calculation of the instantaneous phase will be described later.
  • FIG. 13 shows an example of the instantaneous phase ⁇ (t) of the analytic signal calculated by the instantaneous phase estimator 720. Further, the instantaneous phase estimating unit 7202 unwraps the instantaneous phase having discontinuous phases and calculates the instantaneous phase having continuous phases.
  • FIG. 14 shows an example of the unwrapped instantaneous phase ⁇ (t).
  • the linear instantaneous phase estimator 703 calculates the linear instantaneous phase of the signal received by the timing jitter estimator 501 based on the unwrapped instantaneous phase.
  • the linear instantaneous phase estimating section 703 linearly approximates the unwrapped instantaneous phase to calculate a linear instantaneous phase.
  • the linear instantaneous phase estimator 703 calculates the linear instantaneous phase using the least squares method.
  • FIG. 15 shows an example of the linear instantaneous phase ⁇ (t).
  • the linear phase removing unit 704 calculates instantaneous phase noise by removing the linear instantaneous phase from the unwrapped instantaneous phase. That is, the linear phase removing unit 704 calculates the difference between the unwrapped instantaneous phase waveform shown in FIG. 14 and the linear instantaneous phase waveform shown in FIG. 15 as the instantaneous phase noise 25.
  • FIG. 16 shows an example of the instantaneous phase noise ⁇ (t).
  • the resampling unit 901 calculates a timing jitter sequence of the signal received by the timing jitter estimating unit 501 based on the instantaneous phase noise.
  • the resampling unit 9 0 1 Timing closest to each zero-crossing point of the real part X (t) of the analytic signal Z (t)
  • FIG. 17 shows an example of the timing jitter sequence ⁇ [ ⁇ ].
  • the jitter gain estimator 502 calculates the RMS value and the peak-to-peak value of the timing jitter based on the timing jitter sequence.
  • RMS timing jitter ⁇ 3 is the mean square value of the timing jitter sequence ⁇ [ ⁇ ], and the jitter gain estimator 502 calculates the RMS timing jitter based on the following equation.
  • N is the number of samples of the measured timing jitter data.
  • the peak Tsu ⁇ peak timing jitter [Delta] [phi ro-ro is the difference between the maximum value and the minimum value of [Delta] [phi [eta], jitter Tagein estimator 502 exits calculate the peak Tsu ⁇ peak timing jitter based on the following equation.
  • FIG. 18 shows an example of the real part of the analytic signal z (t).
  • the maximum value of the real part of the analysis signal of the input signal under test is set to 100% level
  • the minimum value is set to 0 level
  • the signal value Vs of 50 level is set as the zero crossing level.
  • the difference between each neighboring sample value of the real part of the analytic signal and the level V 50 * is also (x (j-1)-V 5 (U ),
  • the jitter gain estimator 502 described with reference to FIG. 3 calculates the above-mentioned gain of the jitter transfer function of the DUT based on the RMS value or the peak-to-peak value of the input timing jitter and the output timing jitter described above. Also, the jitter phase difference estimator 503 described with reference to FIG. 5 calculates the above-described phase of the jitter transfer characteristic of the DUT based on the input timing jitter sequence and the output timing jitter sequence.
  • the calculation of the bit error rate when the bit error rate estimator 102 described with reference to FIG. 1 calculates the bit error rate of the DUT based on the gain of the jitter transfer function will be described.
  • FIG. 19 shows an example of the bit error rate calculated by the bit error rate estimator 102.
  • the horizontal axis shows the peak-to-peak value of the input timing jitter
  • the vertical axis shows the bit error rate.
  • the sine wave jitter is applied to the input signal to the DUT.
  • the instantaneous phase SinTj of the bit cook is changed by the sine wave cos i2 rf PM .
  • the data string of the input signal to the DUT has the following timing jitter
  • 2 f 5 may be calculated as
  • the sine wave jitter gives deterministic jitter to the 5DUT. Furthermore, the probability density distribution of sine wave jitter corresponds to the worst case. Details of the sine wave jitter will be described later.
  • bit error rate is the probability that the preceding bit and the next bit are erroneously determined. Since the probability that the preceding bit and the next bit are erroneously determined is equal, the bit error rate is the probability that the preceding bit and the next bit are erroneously determined. Since the probability that the preceding bit and the next bit are erroneously determined is equal, the bit error rate is the probability that the preceding bit and the next bit are erroneously determined. Since the probability that the preceding bit and the next bit are erroneously determined is equal, the bit error rate is the probability that the preceding bit and the next bit are erroneously determined. Since the probability that the preceding bit and the next bit are erroneously determined is equal, the bit error rate is the probability that the preceding bit and the next bit are erroneously determined is equal. Since the probability that the preceding bit and the next bit are erroneously determined is equal, the bit error rate is the probability that the preceding bit and the next bit are erroneously determined
  • n is regarded as the optimal sampling point, and the timing fluctuation at the sampling point ⁇ fnrj is incorporated into the input data string fluctuation 6> / "nrj.
  • the bit error rate due to the alignment jitter needs to be theoretically calculated.
  • the alignment jitter is
  • ⁇ [ ⁇ ] and ⁇ [ ⁇ ] are the timing jitter of the input signal to D U ⁇ and the timing jitter of the output signal, respectively.
  • FIG. 20 shows an example of the worst case alignment jitter.
  • Minimum input jitter 0.5: ⁇ ⁇ causes the boundary of the playback bit to swing between 0 and 1 to 0.5.
  • the random variable that shows a uniform distribution is tdecisi . Calculating the probability of the part exceeding n , from equation (30),
  • the bit error rate estimator 102 may calculate the bit error rate of the DUT based on equation (36). That is, the relationship between the input timing jitter and the bit error rate as shown in FIG. 19 can be calculated based on the gain Hj (f PM ) of the jitter transfer function of the DUT.
  • the measuring apparatus 100 may calculate the jitter tolerance of the DUT.
  • jitter tolerance refers to an input timing jitter amount at which a bit error rate is equal to or more than a predetermined value.
  • the jitter tolerance may be the minimum amount of input timing jitter at which the bit error rate is greater than zero.
  • the bit error rate of the DUT can be calculated based on Equation (36) described above. From equation (36), the lower limit of jitter tolerance is It is given. Here, since
  • 1-
  • the measuring apparatus 100 in the present example is based on the alignment error of the input signal and the output signal based on the gain of the jitter transfer function. Then, the bit error rate and jitter tolerance are calculated. Equations (3 6) and (3 7) calculate the internal noise in the DUT as zero.
  • the bit error rate and jitter tolerance shown in Eqs. (36) and (37) indicate the best values of the DUT's bit error rate and jitter tolerance.
  • the measuring apparatus 100 may calculate the bit error rate and jitter tolerance shown in Equations (36) and (37) as the best values of the bit error rate and jitter tolerance of the DUT.
  • the error rate and jitter tolerance may be approximately calculated.
  • the measuring apparatus 100 may calculate the bit error rate and the jitter tolerance based further on the phase of the jitter transfer function.
  • the phase 'of the jitter transfer function may be incorporated into the bit error rate and jitter tolerance given by Eqs. (36) and (37).
  • the measuring apparatus 100 may calculate the bit error rate and the jitter tolerance based on Equations (38) and (39). Equations (38) and In equation (39), the internal noise in the DUT is calculated as zero, as in equations (36) and (37).
  • bit error rate and jitter tolerance shown in Equations (38) and (39) are The best values of T bit error rate and jitter tolerance are shown.
  • the measuring apparatus 100 may calculate the bit error rate and the jitter tolerance shown in the equations (38) and (39) as the best values of the bit error rate and the jitter tolerance of the DUT. Error rate and jitter tolerance may be approximately calculated. Also, in general,
  • bit error rate and the jitter tolerance may be calculated.
  • the measuring apparatus 100 calculates the bit error rate and jitter tolerance of the DUT based on the following equation.
  • the L0 force may be calculated.
  • ] 3 is a correction coefficient indicating the performance degradation of the DUT, and is given in advance by measurement or the like.
  • the measurement apparatus 100 may calculate the bit error rate and the jitter tolerance based on the internal noise of the DUT. For example, if the DUT has a PLL to generate a recovered clock and receives the recovered clock as the output signal of the DUT,
  • the device 100 may calculate the bit error rate and the jitter tolerance of the DUT further based on the internal noise in the PLL.
  • phase noise generated by the PLL internal noise is the phase noise generated by the PLL internal noise.
  • Equation (4 3) and (4 4) ⁇ Hj (f PM exp (- jZH, (f PM)) - 1
  • 1 - Re3 ⁇ 4H y ⁇ f m] exp (- JZH, (f PM)))
  • the bit error rate and jitter tolerance may be calculated.
  • the measuring apparatus 100 may calculate the bit error rate and jitter tolerance of the DUT based on Equations (43) and (44). Since it is further based on the internal noise of the DUT, the bit error rate and jitter tolerance of the DUT can be calculated more accurately. As described above, the lower limit of the jitter tolerance can be calculated only from the jitter transfer function. At f PM , jitter tolerance measurements correspond to testing the effects of phase noise. Since the jitter transfer function can be easily calculated using a computer, the lower limits of the bit error rate and the jitter tolerance can be calculated using the equations (36), (37), (38), (39), and (39). It can be calculated from (4 3), and equation (44). That is, the bit error rate estimator 102 may calculate the bit error rate of the DUT based on any of the formulas (36), (38), and (43).
  • Figure 21 shows an example of the relationship between the frequency of input timing jitter and jitter tolerance.
  • the vertical axis indicates the jitter tolerance
  • the horizontal axis indicates the frequency of the input timing jitter.
  • the solid line shows an example of the DUT specifications, and the circle shows an example of the measured values.
  • the jitter tolerance shown in Fig. 21 corresponds to equation (44).
  • the jitter tolerance calculated by Equation (39) and Equation (44) is the same.
  • Equation (44) approximates Equation (37). That is, the frequency domain of (f PM ⁇ f b ) in equation (44) corresponds to the slope area on the low frequency side in FIG.
  • FIG. 22 shows an example of the phase noise spectrum.
  • the slope of the phase noise spectrum shown in FIG. 22 corresponds to the slope of the jitter tolerance shown in FIG. From FIGS. 21 and 22, it can be seen that the phase noise spectrum and the jitter tolerance have almost the same slope region at a low jitter frequency.
  • FIG. 23 shows another example of the configuration of the timing jitter estimator 501.
  • the elements denoted by the same reference numerals as those in FIG. 9 have the same or similar functions and configurations as the elements described with reference to FIG.
  • the timing jitter estimator 501 in this example is In addition to the configuration of the timing jitter estimator 501 described in FIG. 9, a waveform clipper 1701 is further provided.
  • the waveform clipping section 1701 removes the amplitude modulation component of the signal received by the timing jitter estimating section 501.
  • the waveform clipping section 1701 replaces a signal value larger than a predetermined first threshold value with a first threshold value, and a signal value smaller than the predetermined second threshold value as a second threshold value. In other words, the amplitude modulation component of the signal is removed.
  • the timing jitter estimating section 501 described in the other example has a waveform clipping section 1701, similarly to the timing jitter estimating section 501 in the present example. . Waveform clipping section 1701 Force By removing the amplitude modulation component of the signal,
  • FIG. 24 shows another example of the timing jitter estimation step S 2 21.
  • the steps denoted by the same reference numerals as those in FIG. 10 have the same or similar functions as / to the steps described with reference to FIG.
  • the timing jitter estimation step S221 in this example is performed in addition to the timing jitter estimation step S221 described in FIG.
  • the method further includes an L 5 step S 1801.
  • the waveform clipping step S1801 removes the amplitude modulation component of the signal.
  • the analytic signal conversion step S 801 generates an analytic signal of the signal from which the amplitude modulation component has been removed.
  • S1801 removes the amplitude modulation component in the same manner as the waveform clipping unit 1701 described in FIG. In addition, S 1801 is a row 0 using the waveform clip section 1701.
  • FIGS. 25 and 26 are diagrams illustrating the removal of the amplitude modulation component in the waveform clipping section 1701.
  • FIG. 25 shows an example of a signal received by the timing jitter estimator 501.
  • the waveform clipping section 1701 multiplies the signal value by a constant with respect to the analog or digital input signal, and if the signal value is larger than the predetermined first threshold,
  • FIG. 26 shows an example of a signal from which the amplitude modulation component has been removed.
  • FIG. 27 shows an example of another configuration of the timing jitter estimator 501.
  • Figure 27 Elements having the same reference numerals as those in FIG. 9 have the same or similar functions and configurations as the elements described with reference to FIG.
  • the timing jitter estimator 501 in this example further includes a low frequency component remover 1901, in addition to the configuration of the timing jitter estimator 501 described with reference to FIG.
  • the low-frequency phase noise removing section 1901 extracts a frequency component of a desired band from the instantaneous phase 5 noise and outputs it.
  • the low-frequency phase noise removing section 1901 may remove the low-frequency component of the instantaneous phase noise and output the result. By removing the low-frequency component of the instantaneous phase noise, the gain of the jitter transfer function can be calculated more accurately.
  • FIG. 28 shows another example of the timing jitter estimation stage S 2 21.
  • the timing jitter estimating step S221 in this example further includes a low frequency phase noise removing step S2001, in addition to the timing jitter estimating step S221 described in FIG.
  • the low frequency phase noise removing step S2001 removes a low frequency component of the signal.
  • .501 removes the amplitude modulation component in the same manner as the low-frequency component removal unit 1901, described with reference to FIG. Also, S 1801 may be performed by using the low-frequency component removing section 190 1.
  • FIG. 29 shows another example of the configuration of the timing jitter estimator 501.
  • the elements denoted by the same reference numerals as those in FIG. 9 are the same as those described with reference to FIG.
  • the timing jitter estimating unit 501 in this example further includes an AD converting unit 9901 in addition to the configuration of the timing jitter estimating unit 501 described in FIG.
  • the A / D converter 9901 converts the analog signal received by the timing jitter estimator 501 into a digital signal.
  • the A / D converter 99001 resolves the digital signal.
  • the signal is supplied to the analysis signal conversion unit 701, and the analysis signal conversion unit 701 generates an analysis signal based on the digital signal.
  • the AD converter 9990 may use a high-speed AD converter, a digitizer, or a digital oscilloscope.
  • the timing jitter estimator 501 described in the other example also performs the timing jitter estimation in this example. As in the case of the fixed section 501, it has an AD conversion section 9901.
  • FIG. 30 is a flowchart showing another example of the timing estimation step S 2 21.
  • the steps denoted by the same reference numerals as those in FIG. 10 have the same or similar functions as / to the steps described with reference to FIG.
  • the timing jitter estimation step 5S221 in this example further includes an AD conversion step S9801 in addition to the timing jitter estimation step S221 described in FIG.
  • the AD conversion stage S9801 converts an analog signal into a digital signal.
  • the analysis signal conversion step S 801 generates an analysis signal of the AD-converted digital signal.
  • the S9801 converts the analog signal into a digital signal in the same manner as the AD converter 9910 described with reference to FIG. Also, S 9801 can be performed by using the AD conversion unit 9901.
  • FIG. 31 shows an example of the configuration of the analytic signal converter 701.
  • the analytic signal converter ⁇ 01 includes a band limiter 111, which generates a band limited signal obtained by extracting a frequency component near a fundamental frequency of the signal from the signal received by the timing jitter estimator 501, -5 Hilbert transform unit 1102 that performs a Hilbert transform on the restricted signal and generates a Hilbert transform pair of the signal.
  • the band limiting unit 111 may be an analog filter or a digital filter, or may be implemented using digital signal processing such as FFT. Further, the band limiting unit 111 may be configured so that the pass band of the signal can be freely changed. According to the analytic signal converter 701 in this example, an analytic signal based on the fundamental frequency of the received signal can be generated, so that the gain of the jitter transfer function can be accurately calculated. Hereinafter, generation of an analysis signal using the Hilbert transform will be described.
  • the analytic signal z (t) of the real signal X (t) is defined by the following complex signal. z (t) ⁇ x (t) + jx ⁇ t) (4 5)
  • the instantaneous phase waveform ⁇ )) (t) of the real signal X (t) is obtained from the analytic signal z (t) using the following equation.
  • the obtained analytic signal is subjected to band-pass filtering by the band limiting unit 111. Therefore, the jitter corresponding to the fluctuation of the fundamental frequency of the signal under test is Data can be accurately calculated.
  • the instantaneous phase estimating unit 7202 measures the phase function ⁇ ( ⁇ ) shown in FIG. 13 from the analytic signal z (t) using the equation (47).
  • ⁇ + 0 - ⁇ ⁇ mod 2 ⁇ [rad] (5 1)
  • ) (t) is the principal value of the phase in the range of — ⁇ force
  • + ⁇ principal value, — ⁇ force (defined in the range of ⁇ ) and has a discontinuity near the transition from + ⁇ to _ ⁇ .
  • unwrapping the discontinuous phase function ()) (t) ie, adding an integral multiple of 2 ⁇ to the principal value ⁇ ( ⁇ :) appropriately) removes the discontinuity and continues
  • ) (t) shown in FIG. 14 can be obtained.
  • the analytic signal conversion unit 701 may generate, as an analytic signal, a signal obtained by delaying the real part by ⁇ as shown in the following equation.
  • the analytic signal converter 701 generates the analytic signal.
  • the timing jitter estimator 501 may calculate the instantaneous phase ⁇ (t) from which the linear phase term has been removed, based on the following equation.
  • the timing jitter estimating unit 501 may calculate the instantaneous phase ⁇ (t) obtained by correcting the delay time ⁇ in the Hirbert transform based on the following equation.
  • ⁇ ( ⁇ ) tan one 1 one infjt (5 5)
  • FIG. 32 is a flowchart showing an example of the analytic signal conversion step S801.
  • the timing jitter estimator 5 in the band limiting step S 1 201, the timing jitter estimator 5 generates a band limited signal obtained by extracting a frequency component near the fundamental frequency of the signal received by the unit 501.
  • S 1 201 generates a band-limited signal in the same manner as the band-limiting unit 1 101 described with reference to FIG. S 1 201 may be performed by using the band limiting unit 110 1.
  • S 1 202 Generate L0 Hilbert transform pair.
  • S 1 202 generates a Hilbert transform pair in the same manner as the Hilbe-Lenolet transform unit 1 102 described with reference to FIG. S 1 202 is performed using the Hilbert transform unit 110 2.
  • a band-limited signal is output as a real part of the analysis signal, and a Hilbert-transformed band-limited signal is output as an imaginary part of the analysis signal.
  • FIG. 33 shows another example of the configuration of the analytic signal converter 701.
  • the analytic signal converter 701 includes a frequency-domain converter 1311, which converts the signal received by the timing jitter estimator 501 into a two-sided spectrum in the frequency domain, and a two-sided spectrum in the frequency domain. And a time-domain transforming unit 1303 that converts the output of the band-limiting unit 1302 into a time-domain signal.
  • the frequency domain transforming section 1301 and the time domain transforming section 1303 may be implemented using FFT and inverse FFT, respectively. Further, the band limitation processing unit 1302 may have the same or similar function and configuration as the band limitation unit 1101 described with reference to FIG.
  • the pass band in the band limiting section 132 can be arbitrarily changed. The details of the operation of the analytic signal converter 701 in this example will be described later.
  • FIG. 34 is a flowchart showing another example of the analytic signal conversion step S801.
  • the analytic signal transforming step S 801 transforms the signal received by the timing jitter estimator 501 into a frequency domain signal in the frequency domain transforming step S 1401.
  • S 1 401 is the same as the frequency domain transform unit 1 301 described with reference to FIG. Generate signals in several domains.
  • S1401 may be performed using the frequency domain transforming unit 1301.
  • S1402 may have a function similar to that of band 5 limiter 1322 described with reference to FIG. S1403 may be performed using the band limiting unit 1302.
  • a frequency component near the positive fundamental frequency in the signal converted into a signal in the frequency domain is extracted.
  • S1403 may have the same function as the band limiting unit 1322 described with reference to FIG. S1403 may be performed using the band L0 limiting unit 1302.
  • a time domain conversion step S144 the signal in the frequency domain is converted into a signal in the time domain.
  • S 1404 may generate a signal in the time domain in the same manner as in the time domain transforming section 133 described with reference to FIG. 33.
  • S 1404 may be performed by using the time domain transform unit 133.
  • the operation of the analytic signal converter 701 for generating the analytic signal L 5 using the fast Fourier transform will be described in detail.
  • FIG. 35 shows an example of a signal received by the analytic signal converter 701.
  • the analytic signal converter 701 receives the discretized signal X (t) as shown by the circle in FIG.
  • the frequency domain transforming unit 1301 performs an FFT operation on the signal X (t), and converts the signal X (t) into a frequency domain signal X (f).
  • Figure 36 shows an example of the frequency domain signal X (f).
  • the band limiting section 1302 sets only the data near the fundamental frequency in the positive frequency component of the spectrum X (f) to zero, and sets the remaining data to zero, and further doubles the positive frequency component. These processes in the frequency domain correspond to band-limiting the signal under measurement in the time domain and converting it into an analytic signal.
  • Figure 37 shows the band-limited frequency domain signal Z (f). Time domain converter
  • the 1303 performs an inverse Fourier transform operation on the signal Z (f) to generate a band-limited analytic signal z (t).
  • FIG. 38 shows the band-limited analytic signal z (t). Also, the instantaneous phase estimation is If so, the process of doubling the positive frequency component may be omitted.
  • the period of the signal X (t) may not correspond to the number of points of the fast Fourier transform. In this case, it is necessary to multiply the discretized signal X (t) by the window function.
  • the analytic signal converter 701 for multiplying the window function by five will be described.
  • FIG. 39 shows another example of the configuration of the analytic signal converter 701.
  • the analysis signal conversion unit 70 1 is selected by the buffer memory 1501 for storing the received signal, the signal selection unit 1502 for sequentially selecting the signals stored in the buffer memory 1501, and the signal selection unit 1502 for selection.
  • Window function multiplier 1 50 for multiplying the signal component by a predetermined window function
  • the signal selection unit 1502 selects a signal component that partially overlaps the signal component selected immediately before.
  • the signal X (t) When the signal component of the signal X (t) is multiplied by the window function, the signal X (t) is amplitude-modulated. However, according to the analytic signal converter 701 in this example, the amplitude correction of the signal X (t) is compensated by multiplying the inverse of the window function in the amplitude corrector 1507.
  • Window function multiplying section 1303 outputs signal X (t) ⁇ w (t) obtained by multiplying signal X (t) by window function w (t) to frequency domain transforming section 1304.
  • Frequency domain transform section 1304 transforms the received signal into a frequency domain signal, and band limiting section 1305 outputs spectrum Z (f) in which the negative frequency components of the frequency domain signal are set to zero. I do.
  • the time domain conversion section 1506 outputs a signal IF FT [Z (f)] obtained by converting the spectrum Z (f) into a time domain signal.
  • the analytic signal converter 701 may output the real part and the imaginary part of the signal output by the time domain converter 1 506 as the real part and the imaginary part of the analytic signal.
  • w '(t) indicates a component of the window function w (t) in the spectrum Z (f).
  • the real part x real (t) and the imaginary part X imag (t) of the analytic signal are almost equally affected by the amplitude modulation by the window function W (t). Therefore, the instantaneous phase shown in equation (54) is expressed by the following equation.
  • ⁇ ⁇ (t) tan "H-27 ⁇ fjt « tan "-infjt (57)
  • phase estimation error due to the amplitude modulation by the window function can be canceled between the real part and the imaginary part.
  • a phase estimation error occurs due to the amplitude modulation as shown below.
  • phase estimation errors due to X real (t) and X iraag (t) are
  • the instantaneous phase estimating unit 702 can calculate the instantaneous phase of the signal X (t) with high accuracy.
  • Reference numeral 6 has the same or similar function and configuration as the frequency domain transforming section 1301 ⁇ band limiting section 1302 and the time domain transforming section 13 ⁇ 3 described with reference to FIG.
  • the buffer memory 1501 stores the signal under measurement.
  • the signal selection unit 1502 extracts a part of the signal stored in the 5-buffer memory 1501.
  • the window function multiplying unit 1503 multiplies the partial signal selected by the signal selecting unit 1502 by the window function.
  • frequency domain transform section 1504 performs FFT on the partial signal multiplied by the window function, and transforms the signal in the time domain into a spectrum on both sides in the frequency domain.
  • the band-limiting processing unit 1505 selects a negative frequency with respect to the spectrum on both sides of the transformed frequency domain.
  • the time-domain transforming unit 1506 performs an inverse FFT on one-sided spectrum in the band-limited frequency domain, and transforms the frequency-domain signal into a time-domain signal.
  • the inverse window function multiplying unit 1507 multiplies the inversely transformed time domain signal by the inverse of the window function to generate a band-limited analytic signal.
  • the analytic signal converter 701 checks whether or not unprocessed data exists in the buffer memory 1501, and if there is unprocessed data, the signal selector 1502 , Select the next signal.
  • the signal selection unit 1502 sorts the signals in order while partially overlapping
  • the analytic signal converter 701 repeats the above processing.
  • FIG. 40 is a flowchart showing another example of the analytic signal conversion step S810.
  • S 801 first stores the signal under test in a buffer memory stage S 161.
  • S1600 has the same or similar function as the buffer memory 1501 described in FIG. S 1600 may be performed using the buffer memory 1501.
  • a part of the signal to be measured stored in S1601 is selected and extracted.
  • S1602 has the same or similar function as / to the signal selection unit 1502 described with reference to FIG. S 162 can be performed using the signal selection unit 1502.
  • a window function multiplication step S 1603 the signal portion selected in S 1602 is multiplied by a predetermined window function.
  • S 1603 may multiply the signal portion by, for example, a Hayung function as a window function.
  • S 1603 has the same or similar function as / to that of window function multiplying section 1503 described in FIG. S 1603 may be performed using the window function multiplication unit 1503.
  • a frequency domain transforming step S 1604 the signal multiplied by the window function is transformed into a signal in the frequency domain.
  • S 1604 has the same or similar function as / to frequency domain transform section 1 504 described in FIG.
  • a negative frequency component of the signal converted into the frequency domain is removed.
  • S 1605 has the same or similar function as / to that of band limiting section 1505 described with reference to FIG. S 1605 may be performed using the band limiting unit 1505.
  • a frequency component near the fundamental frequency of the signal converted into the frequency domain is extracted.
  • S 1606 has the same or similar function as / to band limiting section 1505 described with reference to FIG. S 1606 may be performed using the band limiting unit 1505.
  • a time domain conversion step S 1607 the band-limited signal is converted into a time domain signal.
  • S 1607 has the same or similar function as that of time domain transform section 1506 described with reference to FIG. S 1607 may be performed using the time domain transform unit 1506.
  • S1608 the amplitude modulation component of the signal converted into the time domain is removed.
  • S 1608 has the same or similar function as / to the amplitude correction unit 1507 described with reference to FIG. S 1608 may be performed using the amplitude correction unit 1507.
  • a determination step S1609 it is determined whether there is any unprocessed data among the data of the signal under measurement stored in S1601. If there is data that has not been processed yet, in the signal selection step S 1610, the next signal part is partly extracted from the previous signal part. S1610 has the same function as S1602 Having. If it is determined in SI609 that all data has been processed, the processing ends.
  • FIG. 41 is a flowchart 5 illustrating an example of the phase difference estimation step S2301 described with reference to FIG.
  • the input timing jitter spectrum estimating step S2644 the input timing jitter sequence calculated in the input timing jitter sequence estimating step S241 described with reference to FIG. Calculate the input timing jitter spectrum.
  • the output timing jitter spectrum estimation stage S 2605 the output timing jitter sequence calculated in the output timing jitter sequence estimation L 0 stage S 2 43 described with reference to FIG. Calculate the output timing jitter spectrum of the output signal.
  • the jitter phase difference calculation step S266 the phase difference between the input / output timing jitter sequences is calculated from the timing jitter spectrum calculated in S266 and S265, and the processing is performed. finish.
  • the jitter phase difference estimator 503 measures the timing jitter spectrum of the input signal using equation (3). Also, in S265, in which the timing jitter spectrum is calculated from the output timing jitter, the jitter phase difference estimator 503 measures the timing jitter spectrum of the output signal by using Expression (4). Also,
  • the jitter phase difference estimator 503 uses the equation (9) to calculate the difference between the input and output timing jitter sequences. Calculate the phase difference. Also, in S 2606, the jitter phase difference estimating unit 503 calculates the ratio Im / Re of the real part to the imaginary part of the jitter transfer function and the inverse tangent of Im No Re, thereby obtaining the input / output timing. Calculate the phase difference between jitters
  • the phase difference between the input and output timing jitter is calculated by calculating the timing difference between the zero cross timing of the input instantaneous phase noise waveform and the zero cross timing of the output instantaneous phase noise waveform, and calculating the ratio to the period of the applied jitter (reciprocal of the jitter frequency). And 2 ⁇ radians (Or 360 degrees).
  • the timing difference between the zero-cross timing of the input timing jitter sequence waveform and the zero-cross timing of the output timing jitter sequence waveform is calculated, and the ratio of the period of the applied jitter (the reciprocal of the jitter frequency) is calculated to obtain 2 ⁇ radians. (Or 360 degrees).
  • FIG. 42 is a flowchart showing another example of the phase difference estimation step S2301 described with reference to FIG.
  • an instantaneous phase noise estimation step S2502 an instantaneous phase noise waveform of an input signal to DUT is calculated.
  • the instantaneous phase noise waveform of the output signal from DUT is calculated.
  • the instantaneous phase noise waveform of the input signal is Fourier-transformed to calculate the phase noise spectrum of the input signal.
  • the output phase noise spectrum estimation step S2505 the instantaneous phase noise waveform of the output signal is subjected to Fourier transform to calculate the phase noise spectrum of the output signal.
  • phase difference between each instantaneous phase noise is determined from the phase noise spectrum calculated in S2504 and S2506 and processed. To end.
  • the jitter phase difference estimator 503 calculates the phase noise spectrum of the input signal using Equation (1).
  • the jitter phase difference estimator 503 uses the equation (2) to calculate the phase noise spectrum of the output signal. Is measured. Also, in S2506, which calculates the phase difference between the instantaneous phase noises from the phase noise spectrum, the jitter phase difference estimator 503 uses the equation (9) to calculate the input / output instantaneous phase noise. 5 to calculate the phase of the jitter transfer function.
  • FIG. 43 shows another example of the configuration of the measuring apparatus 100.
  • the elements denoted by the same reference numerals as those in FIG. 1 have the same or similar functions and configurations as the elements described with reference to FIG.
  • the measuring device 100 in this example is the measuring device described in FIG.
  • a jitter superimposing section 301 and a jitter tolerance estimating section 302 are further provided.
  • the jitter superimposing unit 301 supplies a signal in which a desired jitter is superimposed on an input signal to be input to the DUT to the DUT.
  • the jitter superimposing unit 301 superimposes a sine wave jitter on an input signal.
  • the bit error rate of the DUT can be accurately calculated. The details when sine wave jitter is superimposed will be described later.
  • the jitter tolerance estimator 302 measures the jitter tolerance of the DUT based on the jitter transfer function of the DUT. As described above, the jitter tolerance estimation unit 302 may calculate the jitter tolerance based on the gain of the jitter transfer L0 function. In addition, the jitter tolerance estimator 302 may calculate the jitter tolerance further based on the phase of the jitter transfer function. In addition, the jitter tolerance estimator 302 may further estimate the jitter tolerance based on the internal noise of the DUT.
  • the jitter tolerance estimator 302 may calculate the jitter tolerance of the DUT based on L5 based on Equation (37), Equation (39), or Equation (44). Further, the jitter tolerance estimator 302 may calculate the best value of the jitter tolerance of the DUT as described above.
  • the jitter transfer function measuring apparatus 101 measures the jitter transfer function of the DUT based on the input timing jitter superimposed on the input signal by the jitter superimposing unit 301 and the output timing jitter of the output signal of the DUT.
  • the jitter superimposing unit 301 sequentially superimposes input timing jitters having different amounts of jitter on the input signal.
  • the jitter transfer function measuring apparatus 101 receives a signal input to the DUT and a signal output by the DUT.
  • FIG. 44 is a flowchart showing another example of the measurement method according to the present invention.
  • the steps denoted by the same reference numerals as those in FIG. 2 have the same or similar functions as the steps described with reference to FIG.
  • the jitter superimposing step S401 the desired jitter is superimposed on the input signal and supplied to the DUT.
  • S401 has the same or similar function as / to that of jitter superimposing section 301 described with reference to FIG. S401 may be performed using the jitter superimposing unit 301.
  • S201 a jitter transfer function is calculated.
  • S201 is the same as the jitter transfer function estimation step S201 in FIG.
  • S202 the bit error rate is calculated.
  • S202 is the same as bit error rate estimation step S202 in FIG.
  • the jitter tolerance of the DUT is calculated.
  • S402 has the same or similar function as that of jitter tolerance estimator 302 described with reference to FIG. S402 may be performed using the jitter tolerance estimator 302.
  • FIG. 45 shows another example of the configuration of the measuring apparatus 100.
  • the elements denoted by the same reference numerals as those in FIG. 1 have the same or similar functions and L0 configuration as the elements described with reference to FIG.
  • the measuring apparatus 100 in the present example further includes a clock reproducing unit 2101, in addition to the configuration of the measuring apparatus 100 described with reference to FIG.
  • the clock reproducing unit 2101 generates a reproduced clock signal of the output signal based on the output signal of the DUT.
  • the jitter transfer function measuring device 101 receives the reproduced clock signal as an output signal of the DUT, and calculates the jitter transfer function of the DUT based on the reproduced clock signal.
  • FIG. 46 is a flowchart showing another example of the measuring method according to the present invention.
  • a reproduced clip signal of the output signal of the DUT is generated.
  • S2201 has the same or similar function as / to the clock recovery unit 2101 described with reference to FIG. S 2201 may be performed using the clock recovery unit 210 1.
  • a jitter transfer function estimation step S201 the jitter transfer function of the DUT is calculated.
  • S201 may have the same or similar function as / to the jitter transfer function measuring apparatus 101 described with reference to FIG. S201 may be performed using a jitter transfer function measuring apparatus 101.
  • bit error rate estimation step S202 the bit error rate of the DUT is calculated.
  • FIG. 47 shows an example of the configuration of the DUT.
  • the DUT converts the input signal of the serial input Receives and outputs parallel output signal.
  • the DUT includes a flip-flop 3001, a clock recovery unit 3003, and a serial-parallel conversion unit 3002.
  • the clock recovery unit 3003 receives an input signal and generates a recovered clock for outputting an output signal 5 based on the input signal.
  • the clock recovery unit 303 has a phase locked loop (PLL).
  • the flip-flop 3001 supplies an input signal to the serial-to-parallel converter 3002.
  • the serial-to-parallel conversion unit 30 ° 2 receives the reproduced clock and converts the serial input signal to a parallel output signal based on the timing of the reproduced clock.
  • the measuring apparatus 100 receives the reproduced clock generated by the clock reproducing unit 3003 as an output of DUT, and calculates the bit error rate and / or jitter tolerance of DUT based on the reproduced clock.
  • FIG. 48 shows another example of the configuration of the measuring apparatus 100. Same as Fig. 1 in Fig. 48
  • the elements denoted by L5 have the same or similar functions and configurations as the elements described with reference to FIG.
  • the measuring apparatus 100 includes a timing estimating unit 3100, a timing difference estimating unit 3102, and a bit error rate estimating unit 102.
  • the timing estimator 3100 outputs an input timing error sequence of an input signal for testing DUT, and an output timing of an output signal output by DUT according to the input signal.
  • the timing difference estimator 3102 calculates the timing difference between the input timing error sequence and the output timing error sequence.
  • the timing difference estimator 3102 may calculate the timing difference based on the difference between the peak value or the effective value of the input timing error sequence and the output timing error sequence.
  • the bit error rate estimator 102 measures the bit error rate in DUT based on the timing difference.
  • the bit error rate estimator 102 may be given in advance a formula indicating the relationship between the timing difference and the bit error rate, and a table indicating the relationship between the timing difference and the bit error rate may be given in advance. It may be.
  • FIG. 49 shows an example of an input signal and an output signal.
  • the DUT is The lock is output as an output signal.
  • the timing of the input signal and the timing of the output signal are indicated by arrows in FIG.
  • the input signal and the output signal have a timing difference as shown in FIG.
  • the bit error rate estimator 102 calculates the bit error rate based on the timing difference.
  • FIG. 50 is a flowchart showing another example of the measuring method according to the present invention.
  • a timing estimation step S3201 a timing error sequence of an input signal and an output signal is calculated.
  • S3201 has the same or similar function as / to that of the timing estimator 3100 described with reference to FIG. S 3 201 can be performed by using the timing estimating unit 310.
  • a timing difference between the input signal and the output signal is calculated.
  • S 3 202 has the same or similar function as / to that of the timing difference estimator 3 102 described with reference to FIG. S 3 202 may be performed using the timing difference estimator 3 102.
  • bit error rate of DUT is calculated in a bit error rate estimation step S3203.
  • L5S3203 has the same or similar function as bit error rate estimating section 102 described in FIG. S 3 203 may be performed by using the bit error rate estimator 102.
  • FIG. 51 shows an example of the configuration of the timing estimator 3100.
  • the elements denoted by the same reference numerals as those in FIG. 9 have the same or similar functions and functions as those described with reference to FIG.
  • the timing estimator 3100 includes an analytic signal converter 701 that converts an input signal and an output signal into a complex answer signal, an instantaneous phase estimator 702 that calculates an instantaneous phase of the analytic signal, and an An ideal timing estimator 3301 that calculates the initial phase angle and average frequency of the phase, measures the ideal timing of the input signal and the output signal, and resamples the instantaneous phase to obtain the input timing sequence of the input signal and the output signal.
  • Timing error calculator 3300 that calculates the input timing error sequence of the input signal and the output timing error sequence of the output signal based on the generated resampling unit 3304, the ideal timing, and the timing sequence And
  • the resampling unit 3304 performs the timing error sequence ⁇ [ ⁇ ]
  • the timing n may be supplied to the ideal timing estimating unit 3301.
  • the resampling unit 3304 samples the instantaneous phase at the zero-cross timing of the waveform of the real part of the analytic signal.
  • the resampling unit 3304 supplies the sampling timing in the resampling unit 3304 to the ideal timing estimating unit 3301 as timing n.
  • the ideal timing estimator 3301 calculates the ideal timing of the input signal and the output signal based on the given timing n.
  • the analytic signal converter 701, the instantaneous phase estimator 702, and the resampling unit 334 are composed of the analytic signal converter 701, the instantaneous phase estimator 702 described with reference to FIG. , And have the same or similar function and configuration as the resampling unit 901.
  • the ideal timing estimator 3301 calculates the initial phase angle and average frequency of the linear instantaneous phase waveform of the input signal and the output signal as shown in Fig. 14, and calculates the ideal timing of the input signal and the output signal. May be calculated.
  • the ideal timing estimation section 3301 has the linear instantaneous phase estimation section 703.
  • the ideal timing estimation unit 3301 may output the value of the linear instantaneous phase at the timing n as the ideal timing.
  • the timing error calculating section 3305 generates a timing error sequence of the input signal and the output signal based on the ideal timing and the sampling result of the resampling section 3304.
  • the measuring apparatus 100 in this example calculates a bit error rate based on an alignment error (timing difference) due to jitter of an input signal and an output signal. The alignment error will be described later.
  • FIG. 52 is a flowchart illustrating an example of the timing estimation step S3201.
  • an analysis signal conversion step S340 the input signal and the output signal are converted into an analysis signal.
  • S3400 has the same or similar function as the analytic signal converter 701 described with reference to FIG. S340 may be performed using the analytic signal converter 701.
  • an instantaneous phase estimation step S3401 the instantaneous phases of the input signal and the output signal are calculated.
  • S3401 has the same or similar function as the instantaneous phase estimator 702 described with reference to FIG. S 340 1 may be performed using the instantaneous phase estimator 7 02.
  • a resampling step S3402 an input timing sequence and an output timing sequence are generated by sampling the instantaneous phases of the input signal and the output signal.
  • S 3 402 is It has the same or similar function as the resampling unit 3304 described with reference to FIG. S3402 may be performed using the resampling unit 3304.
  • an ideal timing estimation step S3403 the initial phase angle and the average frequency of the input signal and the output signal are calculated, and the ideal timing of the input signal and the output signal is calculated.
  • S3504 has the same or similar function as that of the ideal timing estimator 3301 described with reference to FIG. S 3403 is performed by using the ideal timing estimating unit 3301.
  • a timing error calculation step S3406 a timing error sequence of the input signal and the output signal is generated.
  • S3406 has the same or similar function as / to the timing error calculator 335 described with reference to FIG. S3406 may be performed using the timing error calculation L0 output section 3305.
  • the alignment jitter is defined by P. R. Trischitta, and represents the alignment error between the timing jitter of the input signal and the timing jitter of the output signal (reproduced clock), and is defined by equation (31).
  • ⁇ [ ⁇ ] and ⁇ [ ⁇ ] are the input timing jitter sequence of the input signal to the DUT and the output timing jitter sequence of the output signal, respectively.
  • the peak 10 peak value and the RMS value of the alignment jitter are the peak 10 peak value and the RMS value of the alignment jitter.
  • ⁇ is the correlation coefficient between the timing jitter of the recovered clock and the timing jitter of the DUT input data. For example, assume that there is a strong correlation between the timing jitter of the playback clip and the timing jitter of the DUT input data. That is, VI ' ⁇ ⁇
  • the clock regenerator shows the minimum bit error rate. ⁇ , There is no correlation between the timing jitter of the playback clock and the timing jitter of the input data of the cooker.
  • the input signal x (t) to the DUT phase-modulated by the input timing jitter ⁇ 0 [nT] and the recovered clock y (t) phase-modulated by the output timing jitter ⁇ ⁇ [nT] are used as phase modulation waveforms.
  • bit rate bit clock frequency
  • Gaussian noise jitter is obtained.
  • a Gaussian noise jitter is demodulated, a Gaussian noise waveform is obtained. Since Gaussian noise corresponds to a broadband spectrum in the frequency domain, the jitter frequency is
  • the sine wave jitter gives a bit error rate about 1 dB greater than the Gaussian distribution to the bit error rate. That is, the sine wave jitter can give the worst case jitter distribution for the transmission system. Therefore, measurement equipment
  • the bit error rate and the jitter tolerance test can be performed accurately.
  • Jitter tolerance measurement is an extension of the bit error rate test. That is, the timing jitter ⁇ / "n: rj of the input data to the DUT is varied by the sinusoidal jitter or the like, and the bit error rate is tested.
  • the DUT is a serializer
  • the output bit stream from the serializer is given by the bit period t decisi . Sampled n times.
  • the DUT is a deserializer
  • data multiplexed with 1: L is output, so that the output bit string from the deserializer is sampled for t decision given by the data period per channel.
  • the conventional measuring device compares the sample value with the threshold value and identifies the logical values “1” and “0” of the output bit sequence from the DUT.
  • the conventional measuring device compares the logical value determined from the sampling value with the corresponding expected value to calculate the error rate.
  • BER ;; (64) number of bits transmitted in a time interval
  • the test time required for the bit error rate test is described. For example, to perform a jitter tolerance test on a 2.5 Gbps serial communication device, it takes 13 seconds to apply a pseudo-random binary sequence with a pattern length of 2 15 -1 phase-modulated at a jitter frequency of 5 MHz. It only takes you. Furthermore, it takes only 3.4 msec to apply a pseudo-random binary sequence with a pattern length. On the other hand, to test the bit error rate of 10 9 requires 0.4 sec. This test time is independent of the pattern length. In addition, it takes 400 seconds to test the bit error rate 10 12 .
  • the PLL inside the DUT may not operate properly.
  • the bit clock frequency is increased, a bit error occurs even when the applied jitter amount is slightly increased.
  • the measurement apparatus 100 described with reference to FIGS. 1 to 47 calculates the jitter transfer function of the DUT, and calculates the bit error rate of the DUT and / or the jitter tolerance of the DUT based on the jitter transfer function.
  • the test time can be shortened as compared with the conventional measuring device.
  • the measuring apparatus 100 described with reference to FIGS. 1 to 47 has calculated the jitter transfer function of the DUT, but in other examples, the measuring apparatus 100 has a jitter transfer function given in advance. Based on the given jitter transfer function, the bit error rate and Z or jitter tolerance of the DUT may be calculated.
  • the measurement apparatus 100 may include a bit error rate estimator that measures a bit error rate in the DUT based on a given jitter transfer function in the DUT.
  • the measuring apparatus 100 may include a jitter tolerance estimating unit that measures jitter tolerance in the DUT based on a gain of the jitter transfer function in the DUT given in advance.
  • the bit error rate estimator and the jitter tolerance estimator may have the same or similar function and configuration as the above-described bit error rate estimator 102 and jitter tolerance estimator 302.
  • the measuring apparatus 100 described with reference to FIGS. 48 to 52 calculates the timing difference between the input signal and the output signal, and calculates the bit error rate of the DUT based on the timing difference. Therefore, the test time can be reduced as compared with the conventional measuring device. Also, the measuring apparatus 100 described with reference to FIGS. 48 to 52 may further include a jitter tolerance estimating unit that calculates the jitter tolerance of the DUT. The jitter tolerance estimator calculates the jitter tolerance of the DUT based on the timing difference between the input signal and the output signal.
  • FIG. 54 shows a comparison example of the test time of the measurement apparatus 100 and the test time of the conventional bit error rate measurement apparatus.
  • FIG. 55 shows an example of the relationship between the number of changes of the applied jitter amount and the measured jitter tolerance in the measuring apparatus 100.
  • the conventional bit error rate measurement equipment changes the applied jitter amount 20 times and performs a 1 second bit error rate test for each applied jitter amount to measure jitter tolerance. Therefore, a test time of 20 sec is required.
  • the measuring apparatus 100 described above calculates the jitter gain by changing the applied jitter amount to the minimum number of times (for example, four times) as shown in FIG. This makes it possible to accurately measure jitter tolerance. As shown in FIG.
  • the measuring apparatus 100 can accurately calculate the jitter tolerance by changing the applied jitter amount four times, for example, and measuring each of 4 ⁇ . In the measuring apparatus 100, it takes about 0.5 msec to measure the jitter for each of the applied jitter amounts. Therefore, the measuring apparatus 100 can calculate the jitter gain of the DUT in about 2 seconds. That is, the jitter tolerance can be calculated in about 1/10 the test time of the conventional method.
  • FIG. 56 shows another example of the configuration of the measuring apparatus 100.
  • the measuring apparatus 100 in this example further includes a selector 4020a and a selector 4020b (hereinafter collectively referred to as 4020) in addition to the configuration of the measuring apparatus 100 described with reference to FIG.
  • the selector 4020 selects either an input data signal to be supplied to the electronic device or an input signal for generating the input data signal, and supplies the input signal to the jitter transfer function estimating apparatus 101 as an input signal of the DUT 3000. Supply.
  • the selector 4020 selects either the output data signal output by the DUT 3000 in response to the input data signal or the reproduced clock signal output by the DUT 3000 in response to the input data signal, and transmits jitter as the output signal of the DUT 3000. This is supplied to the function estimating device 101.
  • the jitter transfer function estimating apparatus 101 measures a jitter transfer function between the received input signal and the output signal.
  • the operation of the jitter transfer function estimating apparatus 101 is the same as the operation of the jitter transfer function estimating apparatus 101 described with reference to FIG.
  • the operations of the bit error rate estimator 102 and the jitter tolerance estimator 302 are the same as the operations of the bit error rate estimator 102 and the jitter tolerance estimator 302 described with reference to FIG.
  • the jitter superimposing unit 301 generates an input data signal to be supplied to the DUT 3000, and includes a pattern generator 4012, a timing generator 4014, and a serializer 4010.
  • the pattern generator 4012 supplies pattern data for generating an input data signal to the serializer 4010
  • the timing generator 4014 supplies an input data clock signal for generating an input signal to the serializer 4010.
  • the serializer 4010 generates an input data signal based on the received pattern data and the input data clock. For example, the serializer 4010 receives the pattern data Are sequentially output in accordance with the timing of the edge of the received input data signal.
  • the jitter superimposing unit 301 superimposes a desired timing jitter on the input data signal.
  • the jitter superimposing unit 301 may superimpose the timing jitter on the input data signal by superimposing the timing jitter on the input data clock signal 5.
  • the jitter transfer function estimating apparatus 101 can measure the jitter transfer function in the clock reproducing section 303 described with reference to FIG. In this case, any input signal may be selected.
  • the jitter transfer function estimator 101 measures the jitter transfer function in all of the configurations of the DUT 300 0 described in FIG. be able to. Also in this case, you can select either input signal. In other words, depending on which output signal is selected, it is possible to select the portion of DUT3000 where the jitter transfer function is measured.
  • the step of selecting either an input data signal or an input data clock signal as an input signal between S 401 and S 201, and outputting The method may further include the step of selecting one of the output data signal and the reproduction cook signal as the signal. These steps may be performed using the selector 420.
  • FIG. 57 shows an example of pattern data generated by the pattern generator 410.
  • the pattern generator 4102 may generate a pseudo-random binary sequence signal as shown in data A, for example.
  • the pattern generator 4102 generates pattern data such as data B in which the bit corresponding to the pin under test of the DUT 300 alternates between H logic and L logic alternately. You can. In this case, only the bit corresponding to the pin under test is
  • the jitter transfer function estimating apparatus 101 can measure the jitter transfer function with higher accuracy.
  • the pattern generator 4102 has the same number of output pins as the data C, for example. Pattern data that repeats H logic and L logic may be generated for each number of bits. Also in this case, similarly to the data B, the jitter transfer function ′ can be measured more accurately, and the pattern data can be easily generated.
  • FIG. 58 shows another example of the configuration of the timing jitter estimating section 501 of the jitter transfer function estimating apparatus 101.
  • the timing jitter estimating section 501 is composed of a signal measuring section 406, a periodic jitter sequence estimating section 404, an ideal edge timing estimating section 406, and an edge error estimating section 400. With eight.
  • the timing jitter estimator 501 in the present example is a conventional oscilloscope.
  • the signal measuring section 4006 captures the output signal of DUT. Further, the signal measuring section 406 2 measures the period of the acquired output signal and the like.
  • Periodic jitter sequence estimating section 4004 measures the periodic jitter sequence of the output signal based on the measurement result in signal measuring section 4062.
  • the periodic jitter sequence may indicate the length of each cycle of the output signal, or may indicate the timing of each edge of the output signal.
  • the ideal edge timing estimator 4006 calculates the average period of the output signal based on the period jitter sequence. For example, if the periodic jitter sequence indicates the length of each cycle of the output signal, the ideal edge timing estimator 4006 calculates the average value of each value of the periodic jitter sequence as the average period of the output signal I do.
  • the edge error estimator 408 calculates an output timing jitter sequence based on the average period of the periodic jitter sequence and the periodic jitter sequence. For example, based on the average period of the output signal, an ideal edge timing sequence indicating the ideal timing of each edge of the output signal is calculated, and an ideal edge timing sequence and a periodic jitter sequence indicating the timing of each edge of the output signal are calculated. By calculating the difference between the two, the output timing jitter can be calculated. Even with the configuration of the timing jitter estimator 501 in this example, the timing jitter sequence of the output signal can be calculated, similarly to the other timing jitter estimators 501. Further, a timing jitter sequence of the DUT input signal may be calculated.
  • FIG. 59 is a flowchart showing an example of the timing jitter estimation step S 2 21.
  • the timing jitter estimating step S 2 21 is performed at the timing described in FIG. This may be performed using the switching jitter estimator 501.
  • a signal for which timing jitter is to be measured is measured.
  • S 800 is performed by using the signal measuring section 400 described in FIG.
  • a period jitter sequence estimation step S8002 a period jitter sequence of the measured signal is calculated.
  • S8002 may be performed using the periodic jitter sequence estimator 404 described with reference to FIG.
  • the average period of the signal is calculated.
  • S 804 may be performed by using the ideal edge timing estimator 406 described with reference to FIG.
  • an edge error estimation step S 806 a timing jitter sequence of the signal is calculated.
  • S 806 may be performed using the edge error estimator 408 described with reference to FIG.
  • FIG. 60 shows an example of the bit error rate curve.
  • the circles indicate the bit measurement points measured by the conventional measurement device, and the solid line indicates the measurement by the measurement device 100.
  • L 5 shows the bit error rate curve. According to the measuring apparatus 100, a bit error rate curve compatible with the conventional method can be obtained. Further, as described in FIG. 56, a bit error rate curve as shown in FIG. 60 can be obtained regardless of which signal is selected as the input signal and the output signal.
  • Figure 61 shows a measurement example of jitter tolerance.
  • the horizontal axis is the input timing jitter.
  • the vertical axis indicates jitter tolerance.
  • the circles indicate the jitter tolerance measured by the conventional measuring device, and the squares indicate the jitter tolerance measured by the measuring device 100.
  • the measuring apparatus 100 measured the jitter tolerance using the equation (39). As shown in FIG. 61, the measuring apparatus 100 can measure a jitter resistance compatible with the conventional method. Also, as described in FIG.
  • the jitter tolerance as shown in FIG. 61 can be obtained.
  • FIG. 62 shows another example of the configuration of the jitter tolerance measuring apparatus which is an example of the measuring apparatus 100.
  • the measurement apparatus 100 includes a jitter superimposing section 301, a timing jitter estimating section 501, a jitter distortion estimating section 4100, and a jitter reliability estimating section 4102.
  • the timing jitter estimating section 501 has the same function and configuration as the jitter superimposing section 301 described with reference to FIG. 56, and the timing jitter estimating section 501 has the timing jitter estimating section 5 described with reference to FIG.
  • Jitter distortion estimator 4100 measures the jitter distortion of the output timing jitter sequence.
  • the jitter distortion of the output timing jitter sequence depends on the DUT 300
  • the anti-jitter reliability estimator 4102 measures the anti-jitter reliability of the DUT 3000 based on the jitter distortion. For example, the jitter reliability estimator 4102 measures the jitter tolerance of the DUT 3000. Also, the jitter-to-jitter reliability estimator 4102 receives a predetermined amplitude.
  • the jitter superimposing unit 301 superimposes input timing jitter of the desired amplitude on the input signal and supplies it to the DUT 3000.
  • the jitter reliability estimator 4102 measures the jitter reliability of the DUT 3000 with respect to the amplitude of the input cutting jitter. May be.
  • FIG. 63 is a flowchart illustrating an example of a measurement method for measuring the DUT 3000. iO First, in the jitter frequency setting step S4500, the frequency of the input timing jitter to be superimposed on the input signal input to the DUT 3000 is set.
  • a jitter amplitude setting step S4502 the amplitude of the input timing jitter to be superimposed on the input signal input to the DUT 3000 is set.
  • S 4500 and S 4502 are shown in Fig. 6.
  • This may be performed using the jitter superimposing unit 301 described in relation to 2.
  • a timing jitter estimation step S4504 an output timing jitter sequence is measured based on the output signal of the DUT 3000.
  • S4504 may be performed using the timing jitter estimator 501 described with reference to FIG.
  • the DUT 3000 outputs according to the input signal. Measure the jitter distortion of the timing jitter of the output signal actually output by the DUT 3000 against the timing jitter of the output signal to be performed. S 4506 may be performed using the jitter distortion estimator 4100 described with reference to FIG.
  • decision step S4508 it is decided 5 whether or not the jitter distortion is larger than a predetermined magnitude.
  • S 4508 may be performed using the jitter reliability estimator 4102 described with reference to FIG.
  • step S4508 if the jitter distortion is smaller than the predetermined value, the input signal in which the input timing jitter having the larger amplitude than the previous time is superimposed is input to the DUT 3000 again in step S4502, and the jitter distortion is specified in the step S4508.
  • the jitter tolerance of the DUT 3000 is calculated in the jitter tolerance estimation step S4510.
  • the amplitude of the input timing jitter when the jitter distortion is determined to be larger than the predetermined magnitude in S4508 is determined by the DUT3000's jitter at the frequency of the input timing jitter.
  • S 4510 may be performed using the anti-jitter reliability estimation unit 4102 described with reference to FIG.
  • S4512 it is determined whether or not there is a frequency of the input timing jitter to be further measured. If there is a frequency to be measured, the corresponding frequency is set in S4500, and the processing in S4500 to S4510 is performed. repeat. If there is no frequency to measure,
  • the jitter superimposing section 301 supplies an input signal having different frequencies, for example, a plurality of sine wave jitters superimposed thereon, to the DUT 3000, and the anti-jitter reliability estimator 4102 outputs the signal of the DUT for each sine wave jitter frequency. Measure jitter reliability. Also, the jitter superimposing unit 301 may supply the DUT 3000 with an input signal in which input timing jitter having a plurality of frequency components is superimposed. In this case, each
  • FIG. 64 shows an example of jitter tolerance measurement.
  • the horizontal axis represents the amplitude of input timing jitter having a predetermined frequency
  • the vertical axis represents the amplitude of output timing jitter.
  • the jitter superimposing unit 301 of the measuring apparatus 100 supplies a plurality of input signals having different amplitudes of the input timing jitter to the DUT 300, and the jitter estimating unit with respect to the jitter. 4102 measures the jitter tolerance of the DUT 30000 based on the jitter distortion of each output timing jitter for a plurality of input signals.
  • the jitter distortion estimator 4100 calculates the amplitude of the output timing jitter with respect to a plurality of input timing jitters having different amplitudes, as indicated by the circles in Fig. 63. 4102 measures the jitter tolerance based on the amplitude of the input timing jitter in which the amplitude of the output timing jitter with respect to the amplitude of the input timing jitter becomes non-linear.
  • the clock recovery unit 300 3 generates the recovered clock based on the input signal, and outputs the flip-flop 300 1 and the serial / parallel conversion unit 3. 0 2 outputs the received signal according to the reproduced clock. Therefore, when the amplitude of the input timing jitter in the input signal is small, the output timing jitter has a linear relationship with the amplitude of the input timing jitter. Power
  • the flip-flop 3001 and the serial / parallel converter 3002 output a bit value different from the bit value to be output. May be. Therefore, the amplitude of the output timing jitter becomes non-linear with respect to the amplitude of the input timing jitter. In this case, as described above, the output signal may output a bit value different from the original bit value.
  • FIG. 65 shows an example of the configuration of the jitter distortion estimator 4100.
  • the jitter distortion estimator 4100 measures the jitter distortion of the output timing jitter based on the spectrum of the output timing jitter sequence.
  • the jitter superimposing unit 301 superimposes input timing jitter having a predetermined frequency on the input signal, such as sine wave jitter.
  • the timing jitter spectrum estimator 4104 receives the output timing jitter sequence. Then, calculate the jitter spectrum of the output timing jitter sequence. For example, the timing jitter spectrum estimator 414 calculates the jitter spectrum by Fourier transform.
  • the jitter distortion calculator 4106 calculates the jitter of the output timing jitter 5 based on the jitter spectrum. For example, the jitter distortion calculator 4106 calculates the jitter of the output timing jitter in the output signal output from the DUT 300 with respect to the jitter spectrum of the output timing jitter in the output signal to be output by the DUT 300. Calculate the vector distortion.
  • FIG. 66 is a view for explaining another example of the measurement of jitter tolerance.
  • Figure 66 shows the sine wave
  • FIG. 66 An example of an output timing jitter of the output signal to be output by the DUT 300 when the L 0 is superimposed on the input signal is shown.
  • the horizontal axis indicates the jitter frequency
  • the vertical axis indicates the intensity of the jitter at the jitter frequency.
  • the output timing jitter spectrum will be the fundamental frequency corresponding to the sine wave jitter frequency and the peak according to the jitter transfer function. Having. When the amplitude of the sine wave jitter superimposed on the input signal is in the linear region described in FIG. 64, the spectrum of the output timing jitter becomes the spectrum corresponding to the sine wave as shown in FIG. Is shown. In other words, the fundamental frequency
  • FIG. 67 shows another example of the jitter spectrum of the output timing jitter of the output signal to be output by the DUT 300 when the sine wave jitter is superimposed on the input signal.
  • the horizontal axis indicates the jitter frequency
  • the vertical axis indicates the jitter intensity at the jitter frequency.
  • the amplitude of the sine wave jitter superimposed on the input signal is explained in Fig. 64.
  • the jitter distortion estimator 4100 described with reference to FIG. 65 measures the distortion.
  • the main frequency of the jitter spectrum is the same as the frequency of the sine wave jitter Jitter distortion of output timing jitter is measured based on the ratio of the frequency component to the harmonic component of the main frequency component in the jitter spectrum.
  • the jitter distortion estimator 4100 determines that the output timing jitter is distorted when the ratio of the magnitude of the first harmonic component to the magnitude of the main frequency component is larger than a predetermined value. . If the output timing jitter has jitter distortion, a bit error may occur in the output signal of the DUT30000.
  • the jitter distortion estimator 4100 in the present example it is possible to determine whether or not a bit error occurs in the output signal of DUT3000 by the input timing jitter superimposed. Also, by performing the same measurement for a plurality of input timing jitters having different amplitudes, the jitter tolerance of the DUT 300 can be measured.
  • FIG. 68 and FIG. 69 are diagrams illustrating still another example of the measurement of the jitter tolerance.
  • FIG. 68 and FIG. 69 show the jitter histograms of the amplitude of the output timing jitter when sine wave jitter is superimposed as the input timing jitter.
  • the amplitude of the output timing jitter is shown in unit interval units, and the vertical axis shows the appearance frequency of each amplitude.
  • FIG. 68 shows a jitter histogram of the output timing jitter when the amplitude of the sine wave jitter superimposed on the input signal is in the linear region described in FIG.
  • the DUT 300 when the amplitude of the input sine wave jitter is in the linear region, the DUT 300 outputs output timing jitter having peaks at both ends of the jitter histogram as shown in FIG.
  • FIG. 69 shows a jitter histogram of the output timing jitter when the amplitude of the sine wave jitter superimposed on the input signal is in the nonlinear region described with reference to FIG.
  • the jitter histogram of the output timing jitter is as shown in Fig. 69, as shown in Fig. 68. Is distorted.
  • the jitter distortion estimator 4100 generates a jitter histogram of the output timing jitter sequence, and measures the jitter of the output timing jitter based on the jitter histogram. For example, the jitter distortion estimator 4100 uses both jitter histograms. The distortion of the output timing jitter with respect to the input sine wave jitter may be measured based on whether or not there is a peak at the end.
  • FIG. 70 shows another example of the configuration of the jitter tolerance measuring apparatus which is an example of the measuring apparatus 100.
  • the measuring apparatus 100 in this example further includes a jitter transfer function estimating section 101 and a jitter tolerance estimating section 302 in addition to the configuration of the measuring apparatus 100 described in FIG.
  • the jitter transfer function estimator 101 and the jitter tolerance estimator 302 have the same or similar functions and configurations as the jitter transfer function estimator 101 and the jitter tolerance estimator 302 described with reference to FIG. .
  • the measuring apparatus 100 in this example first includes a timing jitter estimator 501
  • the L0 data transfer function estimator 101 and the jitter tolerance estimator 301 measure the jitter tolerance by the method described with reference to FIG. Next, the jitter superimposing section 301 supplies the DUT 3000 with the first confirmation signal on which the timing jitter having an amplitude corresponding to the jitter tolerance measured by the jitter tolerance estimating section 302 is superimposed.
  • the jitter distortion estimator 4100 outputs the DUT 3000 in response to the first confirmation signal.
  • the jitter reliability estimating unit 4102 which is an example of the judging unit, calculates a correct value of the jitter tolerance measured by the jitter tolerance estimating unit 302 based on the jitter distortion measured by the jitter distortion estimating unit 4100. Is determined.
  • the jitter superimposer 301 If it is determined that the jitter tolerance is not a correct value, the jitter superimposer 301 generates a second confirmation signal on which timing jitter smaller in amplitude than the first confirmation signal is superimposed.
  • the jitter signal is supplied to the DUT 3000, and the jitter distortion estimator 410 outputs the output signal output by the DUT 3000 in response to the second confirmation signal with respect to the ideal timing jitter of the output signal to be output by the DUT 3000 in response to the second confirmation signal. Measure the jitter distortion of No. 5 output timing jitter.
  • the jitter reliability estimating section 4102 newly calculates the jitter tolerance based on the jitter distortion corresponding to the second confirmation signal, which is measured by the jitter distortion estimating section 4100.
  • the jitter tolerance is newly calculated by the processing of S4502 to S4508 described in FIG. May be.
  • the jitter tolerance of the DUT 300 can be measured more accurately and at higher speed.
  • the jitter tolerance can be measured more accurately 5 times.
  • the jitter tolerance can be measured with higher accuracy.
  • the jitter tolerance can be measured faster than the method described in FIG.
  • the measuring device 100 in this example may select either an input data signal or an input data clock signal as an input signal.
  • either an output data signal or a playback cook signal may be selected as the output signal.
  • FIG. 71 shows still another example of the configuration of the measuring apparatus 100.
  • the measuring apparatus 100 in this example is a system in actual use that includes the effects of deterministic jitter that occurs in the input signal by transmitting the transmission line connected to the input terminal when the electronic device 300 is actually used.
  • the jitter tolerance of the electronic device 300 that is not affected by the deterministic jitter and the jitter tolerance of the electronic device 300 is measured.
  • the deterministic jitter refers to the variation in the delay of each edge of the input signal that changes according to the signal pattern of the input signal.
  • deterministic jitter refers to variations in edge delay caused by the edge intervals of the input signal.
  • the transmission line has an inductive component, a capacitive component, and the like, a difference occurs in the rise time or the fall time of each edge depending on the edge interval of the input signal. For this reason,
  • the rising edge timing or falling edge timing of the input signal causes jitter (deterministic jitter) with respect to the ideal edge timing.
  • Deterministic jitter is determined by the pattern of the input signal, the characteristics of the transmission line per unit length, and the length of the transmission line.
  • the deterministic jitter occurring in the transmission line in actual use has not been taken into account. For this reason, the jitter tolerance in actual use is degraded from the measured jitter tolerance.
  • a long transmission line may be connected to the electronic device 300 according to a test standard.
  • deterministic jitter is generated in the input signal by transmitting the transmission line, but the conventional measurement includes the effect of the deterministic jitter, that is, the bit of the system including the transmission line and the electronic device.
  • the error rate and the jitter tolerance were measured, and the measurement results were used as the bit error rate and the jitter tolerance only by the electronic device 300. For this reason, the bit error rate and jitter tolerance of the electronic device 30000 cannot be accurately measured.
  • the measuring apparatus 100 in this example measures the jitter tolerance in which the influence of the deterministic jitter is removed and the jitter tolerance including the influence of the deterministic jitter.
  • the jitter tolerance of a system when a long transmission line that causes deterministic jitter is used in actual use.
  • the jitter tolerance of only the electronic device 300 can be accurately measured. For example, even when a test is performed in an environment where transmission line lengths are different, a reproducible test can be performed in the jitter tolerance test of the electronic device 30000.
  • the measurement device 100 is a jitter transfer function measurement device 101, a jitter reliability estimator 4102, a system jitter tolerance estimator 3922, and a jitter tolerance.
  • a deterioration amount estimating unit 390 and an input signal generating unit 388 are provided.
  • the input signal generation unit 3888 generates an input signal to be input to the electronic device 300 °.
  • the input signal is, for example, a digital signal having a desired pattern.
  • the input signal generation unit 3888 superimposes a desired input timing jitter on the input signal. That is, the input signal generation unit 3888 has the same function as the jitter superimposition unit 310 described with reference to FIG.
  • the input signal is input to the electronic device 300 through a transmission line, and the electronic device
  • the transmission line is shorter than a predetermined length, and does not cause deterministic jitter in an input signal to be transmitted. Also, out
  • the force signal may be, for example, a recovered clock as described in connection with 47.
  • the jitter transfer function estimator 101 and the jitter reliability estimator 4102 are described with reference to the jitter transfer function estimator 101 described with reference to FIG. 43 and FIG. 62. It has the same or similar function and configuration as the jitter-to-jitter reliability estimator 4102.
  • the anti-jitter reliability estimator 4102 in this example has the bit error rate estimator 102 and the jitter tolerance estimator 302 described with reference to FIG.
  • the jitter reliability estimating unit 4102 calculates the jitter reliability based on the gain and phase of the jitter transfer function. In other examples, however, the jitter reliability estimating unit 4 10 2 (2) The jitter reliability may be calculated based on the jitter distortion of the output timing jitter of the output signal.
  • measuring apparatus 100 includes timing jitter estimating section 501 and jitter distortion estimating section 4100 described with reference to FIG. 62 instead of jitter transfer function estimating section 1 • 1.
  • the jitter reliability estimating unit 4102 calculates the jitter reliability of the electronic device 300000.
  • the jitter tolerance inf (0 pp) of the system including the transmission line and the electronic device 300 is expressed by the following equation.
  • ⁇ ⁇ ⁇ (1) indicates the deterministic jitter that occurs in the input signal when transmitted through the transmission line of length 1.
  • the first term on the right-hand side of the equation (65) indicates the jitter tolerance of the electronic device, and the second term on the right-hand side indicates the amount of jitter tolerance degradation in the transmission line due to deterministic jitter.
  • the jitter tolerance inf ( ⁇ 0 ⁇ ) of the system may be expressed by the following equation.
  • u (1) is a unit step function that becomes 1 when 1 is greater than 0, and becomes 0 when 1 is 0 or less.
  • the jitter tolerance inf ( ⁇ ) of the system may be expressed by the following equation.
  • ⁇ ⁇ ⁇ 0 ⁇ 3 is a value substantially equal to 0.511 or 0.5 UI.
  • the jitter tolerance estimation unit 390 calculates L0 the jitter tolerance degraded by deterministic jitter generated in the input signal due to transmission through the transmission line. That is, the jitter tolerance deterioration amount estimating unit 390 calculates the second term on the right side of the equation (65), the equation (66), or the equation (67). Details of calculating the deterioration amount will be described later with reference to FIG.
  • the jitter tolerance deterioration amount estimating section 390 calculates the jitter tolerance amount of the long transmission line in actual use.
  • the pattern of the input signal, the characteristics per unit length of the long transmission line, and the length of the long transmission line, which are used when the electronic device 3000 is actually used are input to the jitter tolerance deterioration estimation unit 390 L5. Based on these, the amount of jitter tolerance degradation due to deterministic jitter of a long transmission line in actual use is estimated.
  • the system jitter tolerance estimator 392 corrects the jitter tolerance 0 calculated by the jitter tolerance estimator 302 based on the jitter tolerance degradation calculated by the jitter tolerance degradation estimator 390, thereby realizing actual use.
  • the jitter tolerance of the system including the long transmission line and the electronic device 3000 is calculated.
  • the jitter tolerance of the system is calculated using Expressions (65), (66), and (67).
  • the measuring apparatus 100 is used even when a long transmission line having a length that causes definite jitter is connected to the electronic device 300 when testing the electronic device 300.
  • the jitter tolerance of a system including the long transmission line and the electronic device 300 can be estimated.
  • the jitter tolerance estimator 390 calculates the difference between the deterministic jitter in the transmission line 5 during the test and the deterministic jitter in the transmission line during actual use, and obtains the system jitter tolerance estimator 390.
  • Step 2 corrects the jitter tolerance calculated by the jitter tolerance estimator 302 based on the difference.
  • the jitter tolerance degradation estimator 390 is required to perform the test.
  • the jitter tolerance estimator 392 calculates the jitter tolerance of the electronic device 300 and the jitter tolerance of the electronic device 300 calculated by the jitter tolerance estimator 302. It functions as a device jitter tolerance estimator that calculates the jitter tolerance of the electronic device 30000 based on the jitter tolerance degradation amount calculated by the unit 3900. In this case, the device jitter tolerance estimator uses the equations (64), (65), and (66) to calculate the first
  • the jitter tolerance estimator 302 calculates the jitter tolerance based on the gain, phase, or jitter of the jitter transfer function.
  • Unit 102 directly detects bit errors in output signal and estimates jitter tolerance
  • the 10 section 302 may calculate the amplitude of the input timing jitter at which the bit error rate estimating section 102 detects a bit error as the jitter tolerance.
  • the input signal generation unit 388 sequentially inputs a plurality of input signals on which the input timing jitter of which the amplitude increases is superimposed to the electronic device 30000, and the jitter tolerance estimation unit 3002 Detects the amplitude of the input timing jitter at which is detected.
  • the bit error rate detection unit 102 includes at least one of the parallel signals output from the electronic device 300 and Receiving the playback clock output from the electronic device Is discretized. It is desirable that the sampling rate at this time be at least three times the frequency of the discretized signal.
  • the discretized signal is binarized by a comparator or the like, and the binarized parallel signal is sampled at the rising edge of the binarized reproduction clock to generate a binarized sequence of 5, and according to the input signal Bit error is detected by comparing with expected value data.
  • FIG. 72 shows an example of the configuration of the jitter tolerance deterioration estimating section 390.
  • the jitter tolerance tolerance estimator 390 includes an input signal spectrum estimator 394, a transmission line characteristic estimator 396, and a deterministic jitter estimator 398.
  • the L5 input signal spectrum estimating unit 3904 receives the input signal input to the transmission line by the input signal generating unit 3888, and calculates the spectrum of the input signal.
  • the transmission line characteristic estimator 396 calculates the transmission characteristic of the transmission line for each frequency band. For example, it is preferable that the transmission line characteristic estimating section 396 preliminarily stores the passage characteristic per unit length for each type of transmission line. In this case, the transmission line
  • the type and length of the transmission line are input, and the transmission characteristics in the transmission line are calculated based on the type and length of the transmission line.
  • the deterministic jitter estimator 398 calculates the input signal transmitted through the transmission line based on the spectrum of the input signal calculated by the input signal spectrum estimator 394 and the transmission characteristics of the transmission line. Calculate the jitter tolerance which is degraded by the deterministic jitter generated in the above. Input signal
  • the deterministic jitter estimator 398 may calculate the peak value of the amplitude of the deterministic jitter as the jitter tolerance degradation amount.
  • the input signal input from the input signal generating unit 388 to the transmission line and the input signal input from the transmission line to the electronic device 3000 By comparing the input signal with the input signal, the amount of jitter tolerance deterioration due to deterministic jitter generated in the input signal transmitted through the transmission line may be calculated.
  • FIG. 73 is a flowchart for explaining an example of the operation of the measuring apparatus 100.
  • the input signal generation unit 3888 sets the frequency of the input timing jitter to be superimposed on the input signal supplied to the electronic device 30000 to L0.
  • the measuring apparatus 100 calculates the jitter tolerance of the system and the jitter tolerance of the electronic device 300 at the frequency of the input timing jitter.
  • the system jitter is detected at all frequencies of the input timing jitter.
  • the jitter tolerance of the electronic device 300 can be calculated.
  • the present invention has been described using the embodiment. However, the technical scope of the present invention is not limited to the scope described in the embodiment. Various changes or improvements to the above embodiment Can be added. It is apparent from the description of the appended claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.
  • the measuring device and the test method according to the present invention can measure a network or the like including an optical circuit or the like as a measurement target.
  • the range of the electronic device as the measurement object described in the claims includes the circuit under test, the electronic device under test, the system under test, the network including the optical circuit, and the like.
  • a circuit under test, an electronic device under test, and a system under test including an optical circuit or the like are also included in the range of the electronic device as a measurement target described in the claims.
  • the jitter transfer function of DUT, the bit error rate, and the jitter tolerance can be efficiently calculated.

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Description

明細書
測定装置、 及び測定方法 技術分野
5 本発明は、 電子デバイスを測定する測定装置及び測定方法に関する。 特に、 本 発明は電子デバイスのジッタ伝達関数、 ビット誤り率、 及びジッタ耐カを測定す る測定装置及び測定方法に関する。 また本出願は、 下記の米国特許出願に関連す る。 文献の参照による組み込みが認められる指定国については、 下記の出願に記 載された内容を参照により本出願に組み込み、 本出願の記載の一部とする。
L0 P CT/US 02/05 90 1 出願日 200 2年 2月 26日
US 1 0/265， 349 出願日 200 2年 1 0月 4日 背景技術
従来、 ジッタ試験は、 シリアル 'デシリアル通信デバイスにとって重要な試験 L5 項目でめ 。 7こと えは、 International Telecommunication Union や Bellcoreなどの勧告 (、上) ITU-T、 Recommendation G .958： Digital Line Systems Based on the Synchronous Digital Hierarchy for Use on Optical Fibre Cables^ November 1994. ( 2 ) ITU-T, Recommendation 0.172： Jitter and Wander Measuring Equipment for Digital Systems 10 Which are Based on the Synchronous Digital Hierarchy (SDH) x March 1999.、 (3) Bellcore^ Generic Requirements GR- 1377 -Core： SONET OC-192 Transport System Genetic Criteria, December 1998) .は、 ンッタ耐カ (jitter tolerance) 、 ジッタ生成 (jitter generation) 、 ジ ッタ伝達関数 (jitter transfer function) の測定を規定してレ、る。
15 したがって、 シリアル通信用 VLSI はこれらの規格値を満足する必要がある。
とくにデシリアライザのジッタ耐カ測定は、 （a) 入力ビッ ト列のゼロ交叉に揺ら ぎ （サイン波ジッタ） をあたえる。 （b)デシリアライザは、 最適標本化時点近傍 でサンプリングし、 シリアルビット列を、 パラレルデータとして出力する。 （c) 一のポートをビッ ト誤り率測定器に接続し、 ビット誤り率を算出する。 （d) この 最適標本化時点は、 ゼロ交叉が揺らいでいる再生ク口ックまたはデータ列から抽 出したクロックからもとめなければならない。 したがって、 ジッタ耐カ測定は最 も困難な測定のひとつであることがわかる。
5 まず、 被試験デバイスのジッタ伝達関数を測定する従来の装置について説明す る。 図 7 4は、 ネッ トワークアナライザを用いてジッタ伝達関数を測定する場合 を説明する。 ネッ トワークアナライザは、 被試験デバイスであるデシリアライザ のジッタ伝達関数を測定する。 信号発生器は、 デシリアライザに供給する周波数 f aのサイン波 （基準搬送波） を発生する。 ネッ トワークアナライザは、 周波数
L 0 f bのサイン波に基づいて、 基準搬送波を位相変調する。 位相変調された基準搬 送波は、 パルスパターン発生器に供給される。 パルスパターン発生器は、 受け取 つた基準搬送波に基づくデジタル信号をデシリアライザに供給する。
デシリアライザは入力シリアルビッ ト列をシリアル ·パラレル変換し、 複数ビ ッ トの再生データとして出力する。 このとき、 パターンのデータクロックは、 ネ
L 5 ッ トワークアナライザが供給するサイン波により位相変調される。
デシリアライザが出力する再生データにおける再生ク口ックは、 基準クロック と混合することにより、 基準ク口ックと位相比較される。
ネッ トワークアナライザは、 デシリアライザに入力されるデジタル信号におけ る位相雑音スぺク トノレと、再生データにおける位相雑音スぺク トルとに基づいて、
10 デシリアライザのジッタ伝達関数を測定する。 しかし、 位相雑音スペク トルの比 に基づいてジッタ伝達関数を測定した場合、 波形のエッジ以外の領域における位 相雑音が含まれるため、 ジッタ伝達関数を精度よく測定することができない。 図 7 5は、 ジッタアナライザを用いてデシリアライザのジッタ伝達関数を測定 する場合について説明する。 ジッタアナライザは、 所望の周波数のクロックを生 15 成する。 シンセサイザは、 当該クロックを変調する。 クロックソースは、 シンセ サイザが生成したサイン波で位相変調されたクロックをパターンジェネレータに 供給する。 パターンジェネレータは、 受け取ったクロックに応じてデータとクロ ックをデシリアライザに供給する。 デシリアライザは、 受けとつたデータに応じ て、 出力データと再生クロックを出力する。 ジッタアナライザは、 デシリアライ ザの入力クロックと、 デシリアライザの出力再生クロックとを象け取り、 入カク ロック及び出力再生クロックをサンプリングする。 ここで、 入力クロック及び再 生クロックの高周波ジッタ成分は、 フィルタによって除去される。 （勧告 G . 825 参照）
次に、 周期的なサンプリングにおける問題点について説明する。 ジッタアナラ ィザは、 入力データの M周期毎にデータをサンプリングする。 また、 ジッタアナ ラザは、 1サンプリング毎に、 微少な位相だけずらしたタイミングでサンプリン グする。 つまり、 入力データの周期を Tとした場合、 ジッタアナライザは、 MT + T E Sのサンプリング周期でサンプリングを行う。 入力データ及び出力データ は、 Tの遞倍の周期を有する周期波形であるため、 サンプリング結果は、 サンプ リング周期 T E Sでサンプリングした場合とほぼ等価な結果が得られる。
ジッタアナライザは、 サンプリング結果に基づいて、 入力データの瞬時位相ス ぺク トルと、 出力データの瞬時位相スペク トルとの比を算出し、 当該スペク トル 比に基づいて、 デシリアライザのジッタ伝達関数を測定する。 しかし、 ジッタァ ナライザは、 M T + T E Sのサンプリング周期でサンプリングし、 等価的にデー タの 1周期のデータを抽出している。 このため、 ジッタ伝達関数の測定に時間が かかるものであった。
また、 ジッタアナライザは、 略 M T / T E S個の標本数により、 等価的な 1周 期分の波形を生成しているため、 入力データ又は出力データの波形において、 隣 接するエッジ間の周期変動を測定することが困難である。 サンプリングにより生 成した波形における周期変動は、 入力データ又は出力データの M周期において、 隣接するエッジ間の周期変動の平均値となる。 このため、 ジッタアナライザは、 入力データ及び出力データの瞬時位相を精度よく測定することができず、 またジ ッタ伝達関数を精度よく測定することが困難であった。
次に、 従来のビット誤り率の測定方法及び従来のジッタ耐カ測定方法について 説明する。 アイダイアグラム （eye -diagram) 測定をもちいると、 通信デバイス の性能を簡単にテストできる。 図 7 6は、 アイダイアグラムを示す。 水平のアイ 開口度 （hori zontal eye opening) は、 タイミングジッタのピークッゥピー ク値をあたえる。 一方、 垂直のアイ開口度 （vert ical eye opening) は、 耐 ノイズ十生 (noi se immunity) または 号対雑 ];匕 (s ignal - to -noise rat io) をあたえ O ( Edward A . Lee and David G . Messerschmitt：、 Digital 5 Communicat ion、 2nd ed . pp . 192、 Kluwer Academic Publ ishers ^ 1994) 。 し力 し、 ジッタ耐カ測定のとき、 入力データビット列のゼロ交叉は 1 UI (Unit Interval単位時間間隔、 1 UIはビッ ト周期 Tbに等しい） 以上のピー クッゥピーク値をもつタイミングジッタで揺らぎをあたえられる （たとえば、 勧 告 （1 ) は 1 . 5 UI PPと規定している） 。 この結果、 アイダイアグラム測定では、
L 0 閉じたアイパターン（eye pattern) しか測定できないことになる。 したがって、 アイダイアグラムをジッタ耐カ測定に適用できないことがわかる。
ジッタ耐カ測定は、 ビッ ト誤り率試験の拡張である。 図 7 7は、 デシリアライ ザのジッタ耐カ測定構成を示す。 デシリアライザは、 入力シリアルビッ ト列をシ リアル ·パラレル変換し、 たとえば 16 ビッ トの再生データとして出力する。 被試
L5 験デシリアライザへの入力ビッ ト列の瞬時位相 [nT]はサイン波ジッタにより変 動させられる。 ここで、 Τ はデータレートである。 誤り率試験器は、 出力再生ク 口ックに時間遅延をあたえ最適タイミングとし、 出力再生データをサンプリング する。 再生データのサンプリング値とその期待値を比較することによりパラレル データのビッ ト誤り率を試験する。 しかし、 出力再生クロックはエッジが揺らい
20 でいるシリアルビット列から抽出されるため、 印加ジッタ量が大きくなると最適 標本化時点で出力再生データをサンプリングするのは困難になる。 一方、 再生デ ータ列からクロックを抽出する方式では、 誤り率試験器は高性能のク口ック再生 器を備える必要がある。 というのは、 被試験デシリアライザのジッタ耐カを測定 するには、 被試験デシリアライザが内蔵しているクロック再生器よりもジッタ耐 25 力のあるクロック再生器が必要であるからである。 つまり、 誤り率試験器をもち いたジッタ耐カ測定では、 ジッタ耐カを過小評価する可能性がある。 このため、 再現ある測定をおこなうには、 高度な測定スキルゃノゥハウを必要とする。
さらにジッタ耐カ測定では、ジッタ周波数 f Jを固定し印加ジッタ量を増加させ、 ビッ ト誤り率が発生する最小印加ジッタ量を算出する。 たとえば、 パターン長 223-1の疑似ランダム 2値系列をもちいて、 2.5 Gbpsのシリアル通信デバイス のビッ ト誤り率試験をおこなうには、 1 secのテスト時間を要する。 印加ジッタ 量を 20回変更して、 ジッタ耐カを測定するには、 20 secのテス ト時間を要する ことになる。
入力ビッ ト列のタイ ミング劣化 （timing degradation) は、 振幅劣化 (amplitude degradation) と同様にビッ ト誤り率を ifカロさせる。 ところで、 タイミング劣化はアイダイアグラム測定における水平のアイ開口度に対応し、 振 幅劣化は垂直のアイ開口度に対応する。 したがって、 タイミング劣化度や振幅劣 化度を測定することにより、 ビッ ト誤り率を算出できる。 なお、 ジッタ耐カ測定 は、 アイダイアグラム測定における水平のアイ開口度に対応する。 たとえば、 受 信信号の振幅が劣化 し A = 10 % 小さ く なる と 、 信号対雑音比が 20logl0 (100— 10) / 100 = 0.9 dB /』ヽさくなつたことに対応する。 した力 つて、 ビット誤り率は 0.9 dB大きくなる。 タイミング劣化 Tについても同様に計算で きる。 ただし、 割合％値や 値は相対値であり、 絶対値をあたえない。 ビッ ト誤 り率の精確な値をえるには、 校正を必要とすることになる。 ここで、 J. E . Gersbachによる定¾ と (JohnE . Gersbach、 Ilya I . Novof、 Joseph K . Lee、 、、P\ast Co u iュ cation I/inJ βュ t ·Ε·Γ:ΓΟ:Γ J?ate ·Β3ί;ュ atojr、 " U. S . Patent# 5、 418、 789、 May 23、 1995) をもちレヽた。 上記公報 tこ開示され た装置には、 次式
BER = W T A
をもちいて、 ΔΤ、 L4、 ローカルクロック周期 71と最適標本化時点におけるサンプル の最大値^ 4から瞬時ビット誤り率 （instantaneous bit error rate) を算出する。 しか し、上述した装置はガゥス雑音ジッタによるタイミング劣化度を測定することにより、 ビット誤り率を測定する方法しかあたえていない。上述した装置はデータエッジのヒ ス トグラムをもとめ、 しきい値処理をおこない、 Δ71をもとめている。 この処理は、 単峯性の分布を示すガウス雑音ジッタにのみ有効である。 ジッタ耐カ試験でもちいら れるサイン波ジッタは、 分布の両端に 2つのピークをもつ。 したがって、 単純なしき い値処理をおこなっても Δ71を算出することはできない。 また、 ジッタ耐カ測定のと 5 き、ゼロ交叉は 2ひ/ 以上のタイミングジッタで揺らぎをあたえられる。 この結果、 ヒス トグラムは隣り合うェッジの確率密度関数がお互いに重なり合った分布を示す。 このようなヒストグラムから、 Δ77を算出することは困難である。 このヒストグラム 処理は、 程度又はそれ以上のデータをサンプリングしないと十分な測定精度を 確保できないことが知られている （T. J. Yamaguchi、 M. Soma、 D. Halter, J.
L 0 Nissen、 R. Raina、 M. Ishida、 and T. Watanabe、 u Jitter Measurements of a PowerPC^ Microprocessor Using an Analytic Signal Method、 " Proc. IEEE International Test Conference, Atlantic City, NJ、 October 3-5、 2000)。 この ため、 測定時間の短縮は困難である。 さらに、 上式の は理論値をもたない。 このた め、 瞬時ビット誤り率を実際のビット誤り率で校正することにより、 の初期値をあ
L 5 たえなければならない。 同時に、 瞬時ビット誤り率の長時間平均値と実際のビット誤 り率の差から、 補正値 を算出しなければならない。 このため、 従来の装置は効率 が悪く、 長時間の試験時間を必要としていた。
そこで本発明は、 上記の課題を解決することのできる測定装置及び測定方法を 提供することを目的とする。 この目的は、 請求の範囲における独立項に記載の特
2 0 徴の組み合わせにより達成される。 また従属項は本発明の更なる有利な具体例を 規定する。 発明の開示
上記課題を解決するために、 本発明の第 1の形態においては、 電子デバイスの 2 5 対ジッタ信頼性を測定する測定装置であって、 所定の伝送線路を介して入力され る入力信号に応じて、 電子デバイスが出力する出力信号に基づいて、 伝送線路と 電子デバイスとを含む系のジッタ耐カを算出するジッタ耐カ推定部と、 入力信号 に基づいて、 伝送線路を介した伝送により入力信号に生じる確定ジッタによって 劣化するジッタ耐力劣化量を算出するジッタ耐カ劣化量推定部と、 ジッタ耐カ推 定部が算出した系のジッタ耐カを、 ジッタ耐カ劣化量推定部が算出したジッタ耐 力劣化量に基づいて補正することにより、 電子デバイスのジッタ耐カを算出する デバイスジッタ耐カ推定部とを備えることを特徴とする測定装置を提供する。
5 ジッタ耐カ劣化量推定部は、 入力信号のスぺク トルを算出する入力信号スぺク トル推定部と、 伝送線路における、 周波数帯域毎の通過特性を算出する伝送線路 特性推定部と、 入力信号のスぺク トルと、 伝送線路の通過特性とに基づいて、 確 定ジッタにより劣化するジッタ耐カ劣化量を算出する確定ジッタ推定部とを有し てよい。
L 0 また、 伝送線路特性推定部は、 伝送線路の種類毎に単位長さ当たりの通過特性 を予め記憶し、 与えられる伝送線路の種類及び長さに基づいて、 伝送線路におけ る通過特性を算出してよい。
また、 入力信号を生成し、 伝送線路を介して電子デバイスに入力信号を供給す る入力信号生成部を更に備え、 ジッタ耐カ劣化量推定部は、 入力信号生成部から L 5 伝送線路に入力される入力信号と、 伝送線路から電子デバイスに入力される入力 信号とを比較し、 当該比較結果に基づいて確定ジッタによるジッタ耐カ劣化量を 算出してよレ、。
測定装置は、 出力信号に基づいて、 出力信号の出力タイミングジッタ系列を算 出するタイミングジッタ推定部と、 出力タイミングジッタ系列に基づいて、 電子 2 0 デバイスにおけるジッタ伝達関数を算出するジッタ伝達関数推定部とを更に備え、 ジッタ耐カ推定部は、 ジッタ伝達関数のゲインに基づいて、 系のジッタ耐カを算 出してよい。
ジッタ耐カ推定部は、 ジッタ伝達関数の位相に更に基づいて、 系のジッタ耐カ を算出してよレ、。
25 また、 測定装置は、 出力信号に基づいて、 出力信号の出力タイミングジッタ系 列を算出するタイミングジッタ推定部と、 出力タイミングジッタ系列に基づいて、 出力信号のタイミングジッタのジッタ歪みを算出するジッタ歪み推定部とを更に 備え、 ジッタ耐カ推定部は、 ジッタ歪みに基づいて、 系のジッタ耐カを算出して よい。
ジッタ歪み推定部は、出力信号のダイミングジッタのスぺク トルに基づいてジッタ 歪みを算出してよい。
タイミングジッタ推定部は、 出力信号に基づいて、 出力信号の瞬時位相雑音を算出 5 する瞬時位相雑音推定部と、 瞬時位相雑音を、 所定のタイミングでリサンプリングし た出力タイミングジッタ系列を生成するリサンプリング部とを有してよい。
瞬時位相雑音推定部は、 出力信号を複素数の解析信号に変換する解析信号変換 部と、 解析信号に基づいて、 解析信号の瞬時位相を測定する瞬時位相推定部と、 解析信号の瞬時位相に基づいて、 出力信号のリニア瞬時位相を測定するリニァ瞬 L 0 時位相推定部と、 瞬時位相及びリニア瞬時位相に基づいて、 瞬時位相からリニア 瞬時位相を除去した瞬時位相雑音を算出するリニァ位相除去部とを有してよい。 タイミングジッタ推定部は、 出力信号の周期ジッタ系列を測定する周期ジッタ 系列推定部と、 周期ジッタ系列の平均周期を算出する理想エッジタイミング推定 部と、 周期ジッタ系列の平均周期と、 周期ジッタ系列とに基づいて、 出カタイミ L 5 ングジッタ系列を算出するエッジ誤差推定部とを有してよい。
測定装置は、 周波数の異なる複数のタイミングジッタを重畳した入力信号を生 成する入力信号生成部を更に備えてよい。
電子デバイスの出力信号に基づいて、 出力信号のビット誤り率を検出するビット誤 り率推定部を更に備え、 入力信号生成部は、 振幅の異なるタイミングジッタを重畳し 2 0 た複数の入力信号を順次電子デバイスに入力し、 ジッタ耐カ推定部は、 ビット誤り率 推定部が出力信号のビット誤りを検出しないタイミングジッタの最大振幅を、 ジッタ 耐カとして算出してよい。
ジッタ耐カ推定部は、電子デバイスが入力信号に応じて出力する再生ク口ック信号 を出力信号として受け取り、再生クロック信号に基づいて系のジッタ耐カを算出して 25 よい。
本発明の第 2の形態においては、 電子デバイスの対ジッタ信頼性を測定する測 定装置であって、 伝送長が所定の長さより短く、 確定ジッタを生じない伝送線路 を介して入力される入力信号に応じて、 電子デバイスが出力する出力信号に基づ いて、 電子デバイスのジッタ耐カを算出するジッタ耐カ推定部と、 電子デバイス に伝送線路より長く、 確定ジッタが生じる長伝送線路を介して入力信号を入力し た場合に、 長伝送線路を介した伝送により入力信号に生じる確定ジッタによって 劣化するジッタ耐力の劣化量を算出するジッタ耐カ劣化量推定部と、 電子デバィ スのジッタ耐力と、 ジッタ耐力の劣化量とに基づいて、 長伝送線路と電子デバィ スとを含む系のジッタ耐カを算出する系ジッタ耐カ推定部とを備える測定装置を 提供する。
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、 これらの特徴群のサブコンビネーションも又、 発明となり うる。
L O
図面の簡単な説明
図 1は、 本発明に係る測定装置 1 0 0の構成の一例を示す図である。
図 2は、 本発明に係る測定方法の一例を示すフローチャートである。
図 3は、 ジッタ伝達関数測定装置 1 0 1の構成の一例を示す図である。
L 5 図 4は、 ジッタ伝達関数推定段階 S 2 0 1の一例のフローチヤ一トを示す。
図 5は、 ジッタ伝達関数測定装置 1 0 1の構成の他の例を示す図である。 図 6は、 ジッタ伝達関数推定段階 S 2 0 1の他の例を示すフローチヤ一トで ある。
図 7は、 ジッタ伝達関数推定段階 S 2 2 3の一例を示すフローチャートであ
10 る。
図 8は、 入カタイミングジッタ値と出力タイミングジッタ値との関係の一例 を示す図である。
図 9は、 タイミングジッタ推定部 5 0 1の構成の一例を示す。
図 1 0は、 タイミングジッタ推定段階 S 2 2 1の一例を示すフローチヤ一ト
15 である。
図 1 1は、 D U Tが出力する出力信号 X ( t ) の一例を示す図である。
図 1 2は、 解析信号変換部 7 0 1が生成する解析信号 z ( t ) の一例を示す 図である。 図 1 3は、 瞬時位相推定部 7 0 2が算出する解析信号の瞬時位相 φ ( t ) の 一例を示す図である。
図 1 4は、 アンラップされた瞬時位相 ψ ( t ) の一例を示す図である。
図 1 5は、 リニア瞬時位相 φ ( t ) の一例を示す図である。
図 1 6は、 瞬時位相雑音 Δ φ ( t ) の一例を示す図である。
図 1 7は、 タイミングジッタ系列 Δφ [η]の一例を示す図である。
図 1 8は、 解析信号 z ( t ) の実数部の一例を示す図である。
図 1 9は、 ビッ ト誤り率推定部 1 0 2が算出したビッ ト誤り率の一例を示す 図である。
図 2 0は、 最悪ケースのァラインメントジッタの一例を示す図である。 図 2 1は、 入力タイミングジッタの周波数と、 ジッタ耐力との関係の一例 を示す図である。
図 2 2は、 位相雑音スぺク トルの一例を示す図である。
図 2 3は、 タイミングジッタ推定部 5 0 1の構成の他の例を示す図である。 図 2 4は、 タイミングジッタ推定段階 S 2 2 1の他の例を示すフローチヤ一 トである。
図 2 5は、 タイミングジッタ推定部 5 0 1が受け取る信号の一例を示す図で ある。
図 2 6は、 振幅変調成分が除去された信号の一例を示す図である。
図 2 7は、 タイミングジッタ推定部 5 0 1の他の構成の一例を示す図である。 図 2 8は、 タイミングジッタ推定段階 S 2 2 1の他の例を示すフローチヤ一 トである。
図 2 9は、 タイミングジッタ推定部 5 0 1の構成の他の例を示す。
図 3 0は、 タイミングジッタ推定段階 S 2 2 1の他の例を示すフローチヤ一 トである。
図 3 1は、 解析信号変換部 7 0 1の構成の一例を示す図である。
図 3 2は、 解析信号変換段階 S 8 0 1の一例を示すフローチャートである。 図 3 3は、 解析信号変換部 7 0 1の構成の他の例を示す図である。 図 3 4は、解析信号変換段階 S 8 0 1の他の例を示すフロ チヤ一トである。
図 3 5は、 解析信号変換部 7 0 1が受け取る信号の一例を示す図である。 図 3 6は、 周波数領域の信号 X ( f ) の一例を示す図である。
図 3 7は、 帯域制限された周波数領域の信号 Z ( f ) を示す図である。
5 図 3 8は、 帯域制限された解析信号 z ( t ) を示す図である。 _
図 3 9は、 解析信号変換部 7 0 1の構成の他の例を示す図である。 図 4 0は、解析信号変換段階 S 8 0 1の他の例を示すフローチヤ一トである。 図 4 1は、 図 7に関連して説明した位相差推定段階 S 2 3 0 1の一例を示す フローチヤ一トである。
L 0 図 4 2は、 図 7に関連して説明した位相差推定段階 S 2 3 0 1の他の例を示 すフローチヤ一トである。
図 4 3は、 測定装置 1 0 0の構成の他の例を示す図である。
図 4 4は、 本発明に係る測定方法の他の例を示すフローチャートである。 図 4 5は、 測定装置 1 0 0の構成の他の例を示す図である。
L 5 図 4 6は、 本発明に係る測定方法の他の例を示すフローチャートである。
図 4 7は、 D U Tの構成の一例を示す図である。
図 4 8は、 測定装置 1 0 0の構成の他の例を示す図である。
図 4 9は、 入力信号と出力信号の一例を示す図である。
図 5 0は、 本発明に係る測定方法の他の例を示すフローチャートである。
> 0 図 5 1は、 タイミング推定部 3 1 0 0の構成の一例を示す図である。
図 5 2は、 タイミング推定段階 S 3 2 0 1の一例を示すフローチヤ一トであ る。
図 5 3は、 出力信号の理想信号と実信号の一例を示す図である。
図 5 4は、 測定装置 1 0 0と従来のビット誤り率測定装置のテスト時間を比
25 較例を示す図である。
図 5 5は、 測定装置 1 0 0における、 印加ジッタ量の変更回数と、 測定され るジッタ耐力との関係の一例を示す図である。
図 5 6は、 測定装置 1 0 0の構成の他の例を示す図である。 図 5 7は、 パターン発生器 4 0 1 2が生成するパターンデータの一例を示す 図である。
図 5 8は、 ジッタ伝達関数推定装置 1 0 1のタイミング推定部 5 0 1の構成 の他の例を示す図である。
5 図 5 9は、 タイミング推定段階 S 2 2 1の他の例を示すフローチャートであ る。
図 6 0は、 ビッ ト誤り率曲線の一例を示す。
図 6 1は、 ジッタ耐力の測定例を示す。
図 6 2は、 測定装置 1 0 0の一例であるジッタ耐カ測定装置の構成の他の例 L 0 を示す図である。
図 6 3は、 D U T 3 0 0 0を測定する測定方法の一例を示すフローチヤ一ト である。
図 6 4は、 ジッタ耐力の測定の一例を示す図である。
図 6 5は、 ジッタ歪み推定部 4 1 0 0の構成の一例を示す図である。
L 5 図 6 6は、 ジッタ耐力の測定の他の例を説明する図である。
図 6 7は、 サイン波ジッタが入力信号に重畳された場合に、 D U T 3 0 0 0 が出力するべき出力信号の出力タイミングジッタのジッタスぺク トルの他の例を 示す図である。
図 6 8は、 入力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において 20 説明した線形領域にある場合の、 出力タイミングジッタのジッタヒス トグラムを 示す図である。
図 6 9は、 入力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において 説明した非線形領域にある場合の、 出力タイミングジッタのジッタヒス トグラム を示す図である。
25 図 7 0は、 測定装置 1 0 0の一例であるジッタ耐カ測定装置の構成の他の例 を示す図である。
図 7 1は、 測定装置 1 0 0の構成の更なる他の例を示す図である。 図 7 2は、 ジッタ耐カ劣化量推定部 3 9 0の構成の一例を示す図である。 図 7 3は、 測定装置 1 0 0の動作の一例を示すフローチャートである。
図 7 4は、 ネットワークアナライザを用いてジッタ伝達関数を測定する場合 を説明する図である。
図 7 5は、 ジッタアナライザを用いてデシリアライザのジッタ伝達関数を測 5 定する場合について説明する図である。
図 7 6は、 アイダイアグラムを示す図である。
図 7 7は、 デシリアライザのジッタ耐カ測定構成を示す図である。 発明の実施例の説明
L 0 以下、 発明の実施の形態を通じて本発明を説明するが、 以下の実施形態は特許請求 の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴 の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図 1は、 本発明に係る測定装置 1 0 0の構成の一例を示す。 測定装置 1 0 0は、 被 試験回路/被試験電子デバイス 被試験システム （以下 D U T) のビット誤り率を算
L5 出する。 測定装置 1 0 0は、 D U Tのジッタ伝達関数を測定するジッタ伝達関数測定 装置 1 0 1と、 ジッタ伝達関数測定装置 1 0 1が測定したジッタ伝達関数に基づいて、 D U Tにおけるビット誤り率を測定するビット誤り率推定部 1 0 2とを備える。 ビッ ト誤り率推定部 1 0 2は、 例えば、 ジッタ伝達関数のゲインに基づいて、 D U Tのビ ット誤り率を測定する。 また、 ビット誤り率推定部 1 0 2は、 ジッタ伝達関数の位相 0 に更に基づいて、 D U Tのビット誤り率を推定してよく、 また、 D U Tの内部雑音に 更に基づいて、 D U Tのビット誤り率を推定してよい。
図 2は、 本発明に係る測定方法の一例を示すフローチャートである。 まず、 ジッタ 伝達関数推定段階 S 2 0 1で、 D U Tのジッタ伝達関数を測定する。 S 2 0 1は、 図 1において説明したジッタ伝達関数測定装置 1 0 1と同一又は同様の機能を有する。
15 S 2 0 1は、 ジッタ伝達関数測定装置 1 0 1を用いて行ってよい。 次に、 ビット誤り 率推定段階 S 2 0 2で、 D U Tのジッタ伝達関数に基づいて、 D U Tのビット誤り率 を測定する。 S 2 0 2は、 図 1において説明したビット誤り率推定部 1 0 2と同一又 は同様の機能を有する。 S 2 0 2は、 ビット誤り率推定部 1 0 2を用いて行ってよレ、。 図 3は、 ジッタ伝達関数測定装置 1 0 1の構成の一例を示す。 ジッタ伝達関数測定 装置 1 0 1は、 O U Tに入力される入力信号に応じて、 D U Tが出力する出力信号に 基づいて、 出力信号の出力タイミングジッタを示す出力タイミングジッタ系列を算出 するタイミングジッタ推定部 5 0 1と、 出力タイミングジッタ系列に基づいて、 D U 5 Tにおけるジッタ伝達関数を算出するジッタ伝達関数推定部 1 0 3とを有する。 タイ ミングジッタ推定部 5 0 1は、 D U Tの出力信号として、 D U Tの出力信号に対応す る再生ク口ック信号を受け取ってよい。 タイミングジッタ推定部 5 0 1の詳細につい ては後述する。 また、 タイミングジッタ推定部 5 0 1は、 出力信号に基づいて、 出力 信号の出力瞬時位相雑音を算出してもよい。 この場合であっても、 ジッタ伝達関数測
L 0 定装置 1 0 1は、 出力タイミングジッタ系列に代えて出力瞬時位相雑音を用いて、 ジ ッタ伝達関数を算出することができる。
また、 ジッタ伝達関数推定部 1 0 3は、 出力タイミングジッタ系列に基づいてジッ タ伝達関数のゲインを測定するジッタゲイン推定部 5 0 2を有する。 本例において、 ビット誤り率推定部 1 0 2は、 ジッタ伝達関数のゲインに基づいて、 D U Tのビット
L 5 誤り率を算出する。 ジッタ伝達関数のゲインの算出方法については後述する。
ジッタゲイン推定部 5 0 2は、 入力信号におけるタイミングジッタと、 出力信号に おけるタイミングジッタとに基づいて、 D U Tにおけるジッタ伝達関数のゲインを測 定する。 例えば、 ジッタゲイン推定部 5 0 2は入力信号における入力タイミングジッ タを示す情報と、 タイミングジッタ推定部 5 0 1が算出した出力タイミングジッタ系
1 0 列とを受け取る。
ジッタゲイン推定部 5 0 2は、 受け取つた入力タイミングジッタを示す情報と、 出 力タイミングジッタ系列とに基づいて D U Tのジッタ伝達関数のゲインを測定する。 この場合、 ジッタゲイン推定部 5 0 2は、 出力タイミングジッタ系列に基づいて、 出 力タイミングジッタ値を算出する。 例えば、 ジッタゲイン推定部 5 0 2は、 出力タイ
15 ミングジッタ系列に基づいて、 出力タイミングジッタのピーク値又は実効値を、 出力 タイミングジッタ値として算出する。 また、 他の例においては、 ジッタゲイン推定部
5 0 2は、 入力信号の入力タイミングジッタ系列と、 出力信号の出力タイミングジッ タ系列とを受け取り、 ジッタ伝達関数のゲインを推定してよい。 この場合、 ジッタグ イン推定部 5 0 2は、入力タイミングジッタ系列から入力タイミングジッタ値を算出 し、 出力タイミングジッタ系列から出力タイミングジッタ値を算出してよい。
図 4は、 ジッタ伝達関数推定段階 S 2 0 1の一例のフローチャートを示す。 S 2 0 1は、 タイミングジッタ推定段階 S 2 2 1で、 出力信号の出力タイミングジッタ系列 5 を算出する。 S 2 2 1は、 図 3に関連して説明したタイミングジッタ推定部 5 0 1と 同一又は同様の機能を有する。 また、 S 2 2 1は、 タイミングジッタ推定部 5 0 1を 用いておこなってよい。 また、 S 2 2 1は、 入力信号の入力タイミングジッタ系列を 算出してもよレ、。
次に、タイミングジッタ値算出段階 S 2 2 2で、タイミングジッタ系列に基づいて、 L 0 タイミングジッタ値を算出する。 S 2 2 2は、出力タイミングジッタ系列に基づいて、 出力タイミングジッタ値を算出してよく、 また、 入力タイミングジッタ系列及び出力 タイミングジッタ系列に基づいて、入力タイミングジッタ値及び出力タイミングジッ タ値を算出してもよレ、。 例えば、 S 2 2 2は、 タイミングジッタ系列の実効値、 又は ピークッゥピーク値を、 タイミングジッタ値として算出してよレ、。
L 5 次に、 ジッタ伝達関数推定段階 S 2 2 3で、 ジッタ伝達関数を算出する。 S 2 2 3 は、図 3に関連して説明したジッタ伝達関数推定部 1 0 3と同一又は同様の機能を有 する。 S 2 2 3は、 ジッタ伝達関数推定部 1 0 3を用いて行ってよい。
図 5は、 ジッタ伝達関数測定装置 1 0 1の構成の他の例を示す。 本例におけるジッ タ伝達関数測定装置 1 0 1のジッタ伝達関数推定部 1 0 3は、 図 3に関連して説明し 20 たジッタ伝達関数推定部 1 0 3の構成に加え、 ジッタ位相差推定部 5 0 3を更に有す る。 また、 ジッタ伝達関数測定装置 1 0 1は、 複数のタイミングジッタ推定部 5 0 1 を有する。 一のタイミングジッタ推定部 5 0 1は、 入力信号の入力タイミングジッタ 系列を算出し、 他のタイミングジッタ推定部 5 0 1は、 出力信号の出力タイミングジ ッタ系列を算出する。
25 ジッタ位相差推定部 5 0 3は、入力タイミングジッタ系列及び出力タイミングジッ タ系列に基づいて、入力タイミングジッタと出力タイミングジッタとの位相差を算出 する。 つまり、 ジッタ位相差推定部 5 0 3は、 ジッタ伝達関数の位相を算出する。 例 えばジッタ位相差推定部 5 0 3は、下式に基づいてジッタ伝達関数の位相を算出する。 H/ ( j) = tan-' ^
J J HHAfj ビット誤り率推定部 1 0 2は、 ジッタ伝達関数の位相に更に基づいて、 D U Tのビ ット誤り率を算出する。 ジッタ伝達関数の位相に更に基づいてビット誤り率を算出す 5 る方法については後述する。
本例のジッタ伝達関数測定装置 1 0 1を用いた測定装置 1 0 0において、 ビット誤 り率推定部 1 0 2は、 ジッタ伝達関数のゲイン及びジッタ伝達関数の位相に基づいて、 D U Tのビット誤り率を算出する。
図 6は、 ジッタ伝達関数推定段階 S 2 0 1の他の例を示すフローチャートであ L 0 る。 S 2 0 1は、 まず入力タイミングジッタ系列推定段階 S 2 4 1で、 入力タイ ミングジッタ系列を算出する。 次に入力タイミングジッタ値算出段階 S 2 4 2で、 入力タイミングジッタ値を算出する。 次に、 出力タイミングジッタ系列推定段階 S 2 4 3で、 出力タイミングジッタ系列を算出する。 次に、 出力タイミングジッ タ値算出段階 S 2 4 4で、 出力タイミングジッタ値を算出する。 次に、 ジッタ伝 L 5 達関数推定段階 S 2 4 5で、 ジッタ伝達関数を測定する。 S 2 4 1及び S 2 4 3 は、 図 4に関連して説明したタイミングジッタ推定段階 S 2 2 1 と同様の方法で、 タイミングジッタ系列を算出する。 また、 S 2 4 2及び S 2 4 4は、 図 4に関連 して説明したタイミングジッタ値算出段階 S 2 2 2と同様の方法で、 タイミング ジッタ値を算出する。 また、 S 2 4 5は、 図 4に関連して説明したジッタ伝達関 10 数推定段階 S 2 2 3と同様の方法で、 ジッタ伝達関数を算出する。
図 7は、 ジッタ伝達関数推定段階 S 2 2 3の一例を示すフローチヤ一トである。 ジッタゲイン推定段階 S 2 6 1で、 入力タイミングジッタ系列と出力タイミング ジッタ系列に基づいて、 ジッタ伝達関数のゲインを算出する。 S 2 6 1は、 図 5 に関連して説明したジッタゲイン推定部 5 0 2と同一又は同様の方法で、 ジッタ 15 伝達関数のゲインを算出する。 S 2 6 1は、 ジッタゲイン推定部 5 0 2を用いて 行ってよレ、。
また、 位相差推定段階 S 2 3 0 1で、 入力タイミングジッタ系列と出カタイミ ングジッタ系列に基づいて、 ジッタ伝達関数の位相を算出する。 S 2 3 0 1は、 図 5に関連して説明したジッタ位相差推定部 5 0 3と同一又は同様の方法で、 ジ ッタ伝達関数の位相を算出する。 S 2 3 0 1は、 ジッタ位相差推定部 5 0 3を用 いて行ってよレヽ。
5 また、 ジッタ伝達関数推定段階 S 2 2 3において、 ジッタゲイン推定段階 S 2 6 1と、 位相差推定段階 S 2 3 0 1は、 いずれを先に行つ.てもよく、 また、 同時 に行ってもよレ、。
図 8は、 入力タイミングジッタ値と出力タイミングジッタ値との関係の一例を 示す。 ジッタゲイン推定部 5 0 2は、 ジッタ量の異なる複数の入力信号の、 入力 L 0 タイミングジッタ系列と、 それぞれの入力タイミングジッタ系列に対応する出力 信号における出力タイミングジッタ系列とに基づいて、 複数の入力タイミング値 と出力タイミングジッタ値を算出する。 例えば、 ジッタゲイン推定部 5 0 2は、 タイミングジッタ系列の実効値又はピークッゥピーク値をタイミングジッタ値と して算出する。
L5 ジッタゲイン推定部 5 0 2は、 ジッタ伝達関数のゲインを測定する。 つまり、 D U Tには入力タイミングジッタが異なる入力信号が順次与えられ、 ジッタゲイ ン推定部 5 0 2は、 それぞれの入力タイミングジッタ系列と、 それぞれの入力信 号に対応する出力タイミングジッタ系列とに基づいて、 ジッタ伝達関数のゲイン を測定する。
Ϊ 0 ジッタゲイン推定部 5 0 2は、 図 8に示すように、 複数の入力タイミングジッ タ値と出カタイミングジッタ値との関係を直線適合し、 当該直線の傾きを D U T のジッタ伝達関数のゲインとして算出する。 以下、 D U Tのジッタ伝達関数につ いて説明する。
Fourier変換によって入力信号の入力瞬時位相雑音^^ ^: Ts と出力信号の出力 ! 5 瞬時位相雑音 (ZU iTsJを周波数領域へ変換すれば、 位相雑音スペク トル
ΔΘ( ,) ム∑= Δ^)Η "^ ( 1 )
*=n0 V L, (2)
Figure imgf000020_0001
をえる。 ただし、 はジッタ周波数（クロック周波数からのオフセット周波数） 、 rsはサンプリング周期である。
サンプリング周期 rsを DUTのクロック再生器のクロック周期 Tに等しく し、 ゼロ交叉 （立ち上がりエッジまたは立下りエッジ） 付近の瞬時位相雑音をサンプ リングすると、 入力タイミングジッタ einrjと出力タイミングジッタ Δφ〖ηΤ]を える。 Fourier変換によって l0i2iTjと : IVを周波数領域へ変換すれば、 タイ ミングジッタスぺク トノレ
( 3 )
(4)
Figure imgf000020_0002
をえる。 タイ ミ ングジッ タ は周期 Γ の弱義周期定常 （ wide- sense L5 cyclostationary) であるから、 タイミングジッタスペク トルは、 位相雑音ス ベク トルより変調ノイズ源の解析に有効である。 ただし、 狭帯域のフィルタを通 過させ、 弱義周期定常信号を定常信号に変換すると
ΔΘ( ,)«ΔΘ| ,] (5)
Figure imgf000020_0003
がなりたつ。 すなわち、 狭帯域のフィルタをもちいると、 ジッタを有する信号の ゼロ交叉におけるサンプリング （弱義周期定常信号にともなう時間依存処理） を 避けることができる。
25 DUTのジッタ伝達関数は ( ）=| (/JexP(- 'ΔΨ ( 》 ( 7 )
Figure imgf000021_0001
ΔΨ(Λ ) = ΔΦ| ]- ΔΘ| ]¾ ΖΔΦ( , ) - ΔΘ( , ) (9) と定義される。 ジッタ伝達関数は定係数線形系 （constant- parameter linear system) の周波数応答関数としてあたえられる。 ジッタ伝達関数をもち いて、 DUTのクロック再生器の出力タイミングジッタスぺク トルをあらわすと
( 1 0 )
のようになる。
線形性の仮定から、 入力タイミングジッタのピークッゥピーク値はジッタ伝達 関数のゲインだけ増幅され、 出力信号のタイミングジッタのピークッゥピーク値 をあたえる。 以下、 周波数領域と時間領域でジッタ伝達関数のゲインを測定する 方法を説明する。
|ΔΘ ^がゼ口でないとき、ピークジッタまたは RMSジッタに対応するジッタ伝 達関数のゲインは、 それぞれ
Figure imgf000021_0003
( 1 2
Figure imgf000021_0002
により周波数領域で推定できることがわかる。 ジッタ伝達関数は定係数線形系の 周波数応答関数としてあたえられるから、 ジッタ伝達関数は系への入力の関数で はない。 この性質に基づいて、 時間領域でジッタ伝達関数を測定する手順を説明 する。 DUTが線? 動作を示す範囲で入力タイミングジッタのピークッゥピーク 値を設定し、 einrjと ^inrj間の入出力関係を複数回測定する。 つぎに、 図 8 に示す と ^inlV間の入出力関係にたいし直線適合すると、 その傾きがジ ッタ伝達関数のゲイン
Figure imgf000022_0001
をえる。 ただし、 ある観測時間内の最悪値はピークッゥピーク値 （周波数領域で
L0 はピーク値） に対応する。
線形性の仮定から、 入カジッタのピークッゥピーク値はジッタ伝達関数のゲイ ン |H ( だけ増幅され、 再生ク口ックのタイミングジッタのピークッゥピーク値 をあたえる。 ジッタ伝達関数は、 入出力ジッタのピーク値または平均値の比から 測定される。 次に、 周波数領域と時間領域でジッタ伝達関数のゲインを測定する
L5 方法を説明する。
|ΔΘ (/^がゼロでないとき、 ジッタ伝達関数のゲインはタイミングジッタスぺク トル （位相雑音スペク トル） のピーク値または平均値から
max 1 Γ,
Figure imgf000022_0002
( 1 5)
max |ΔΘ ]2
20 または、 average 2 (1 6)
average |ΔΘ j2J より周波数領域で推定できる。
ジッタ伝達関数は定係数線形系の周波数応答関数としてあたえられるから、 ジ ッタ伝達関数は系への入力の関数ではない。 この性質に基づき、 時間領域でジッ タ伝達関数を測定する手順を説明する。 被試験ク口ック再生器が 形動作を示す 範囲で入力タイミングジッタのピークッゥピーク値を設定し、 Δθ [ηΤ】と Δ<> [ηΤ] 間の入出力関係を複数回測定する。 つぎに、図 8に示すように、 ΔΘ [ηΤ]と Δφ [ηΤ] 間のピークッゥピークジッタの入出力関係または RMSジッタの入出力関係にたい し直線適合すると、 その傾きからジッタ伝達関数のゲイン
Figure imgf000023_0001
をえる。 例えば、 直線適合によりジッタ伝達関数のゲインを求めるために、 測定 装置 1 0 0は、 入力タイミングジッタ系列
Figure imgf000023_0002
と出力タイミングジッタ系列
Δ [ηΤ] の入出力関係を 4回程度測定してよい。
図 9は、 タイミングジッタ推定部 5 0 1の構成の一例を示す。 タイミングジッ タ推定部 5 0 1は、 瞬時位相雑音推定部 7 0 0と、 リサンプリング部 9 0 1 とを 有する。 瞬時位相雑音推定部 7 0 0は、 受け取った信号を複素数の解析信号に変 換する解析信号変換部 7 0 1 と、 解析信号に基づいて、 解析信号の瞬時位相を測 定する瞬時位相推定部 7 0 2と、 解析信号の瞬時位相に基づいて、 解析信号 7 0
1が受け取った信号のリニァ瞬時位相を測定するリニァ瞬時位相推定部 7 0 3と、 瞬時位相及びリニア瞬時位相に基づいて、 瞬時位相からリニァ瞬時位相を除去し た瞬時位相雑音を算出するリニァ位相除去部 7 0 4とを有する。 瞬時位相雑音推 定部 7 0 0は、 D U Tの出力信号の瞬時位相雑音を算出してよく、 また、 D U T の出力信号の瞬時位相雑音及び D U Tへの入力信号の瞬時位相雑音を算出しても よい。 また、 タイミングジッタ推定部 5 0 1は、 D U Tの出力信号の出カタイミ ングジッタを算出してよく、 また、 D U Tの出力信号の出力タイミングジッタ系 列及び D U Tへの入力信号の入力タイミングジッタ系列を算出してもよい。 また、 解析信号変換部 7 0 1は、 受け取った信号の所定の周波数成分に基づいて、 解析 信号を生成してよい。
リサンプリング部 9 0 1は、 図 1 6、 及び図 1 7において後述するように、 リ ニァ位相除去部 7 0 4が生成した瞬時位相雑音をゼロクロスタイミングでサンプ 5 リングしたタイミングジッタ系列を出力する。 瞬時位相雑音をゼロクロスタイミ ングでサンプリングすることにより、 信号のエッジにおける位相雑音を検出する ことができる。 このため、 ジッタ伝達関数のゲインを精度よく算出することがで さる。
図 1 0は、 タイミングジッタ推定段階 S 2 2 1の一例を示す。 本例においてタ
L 0 イミングジッタ推定段階 S 2 2 1は、 解析信号変換段階 S 8 0 1で、 受け取った 信号を解析信号に変換する。 S 8 0 1は、 図 9に関連して説明した解析信号変換 部 7 0 1 と同様の方法で、 受け取った信号を解析信号に変換する。 S 8 0 1は、 解析信号変換部 7 0 1を用いて行ってよい。
次に、 瞬時位相推定段階 S 8 0 2で、 解析信号の瞬時位相を測定する。 S 8 0
L 5 2は、 図 9に関連して説明した瞬時位相推定部 7 0 2と同様の方法で、 解析信号 の瞬時位相を測定する。 S 8 0 2は、瞬時位相推定部 7 0 2を用いて行ってよい。 次に、 リニア瞬時位相推定段階 S 8 0 3で、 S 8 0 1で受け取った信号のリニ ァ瞬時位相を測定する。 S 8 0 3は、 図 9に関連して説明したリニァ瞬時位相推 定部 7 0 3と同様の方法で、 受け取った信号のリニア瞬時位相を測定する。 S 8
10 0 3は、 リニア瞬時位相推定部 7 0 3を用いて行ってよい。
次に、 リニア位相除去段階 S 8 0 4で、 瞬時位相からリニア瞬時位相を除去し た瞬時位相雑音を算出する。 S 8 0 4は、 図 9に関連して説明したリニア位相除 去部 7 0 4と同様の方法で瞬時位相雑音を算出する。 S 8 0 4は、 リニア位相除 去部 7 0 4を用いて行ってよい。
15 次に、 リサンプリング段階 S 1 0 0 1で、 瞬時位相雑音をサンプリングしたタ イミングジッタ系列を生成する。 S 1 0 0 1は、 図 9において説明したリサンプ リング部 9 0 1と同様の方法でタイミングジッタ系列を生成する。 また、 S 1 0
0 1は、 リサンプリング部 9 0 1を用いて行ってよい。 図 1 1は、 D U Tが出力する出力信号 x ( t ) .の一例を示す。 本例において、 タイミングジッタ推定部 5 0 1は、 出力信号の出力タイミングジッタ系列を測定 する。 出力信号は、 ジッタを有する。 解析信号変換部 7 0 1は、 出力信号を複素 数の解析信号に変換する。 本例において、 解析信号変換部 7 0 1は、 ヒルベルト 5 変換を用いて出力信号を解析信号に変換する。 ヒルベルト変換については後述す る。
図 1 2は、 解析信号変換部 7 0 1が生成する解析信号 z ( t ) の一例を示す。 解析信号変換部 7 0 1は、 ヒルベルト変換を用いて実部と虚部を有する解析信号 を生成する。 図 1 2において、 解析信号の実部を実線で示し、 解析信号の虚部を
L 0 破線で示す。 瞬時位相推定部 7 0 2は、 解析信号の瞬時位相を算出する。 瞬時位 相の算出についての詳細は後述する。
図 1 3は、 瞬時位相推定部 7 0 2が算出する解析信号の瞬時位相 φ ( t ) の一 例を示す。 また、 瞬時位相推定部 7 0 2は、 位相が不連続な瞬時位相をアンラッ プし、 位相が連続した瞬時位相を算出する。
L 5 図 1 4は、 アンラップされた瞬時位相 φ ( t ) の一例を示す。 リニア瞬時位相 推定部 7 0 3は、 アンラップされた瞬時位相に基づいて、 タイミングジッタ推定 部 5 0 1が受けとつた信号のリニア瞬時位相を算出する。 リニア瞬時位相推定部 7 0 3は、アンラップされた瞬時位相を直線近似し、 リニア瞬時位相を算出する。 リニア瞬時位相推定部 7 0 3は、 最小二乗法を用いて、 リニア瞬時位相を算出し
2 0 てよい。
図 1 5は、 リニァ瞬時位相 φ ( t ) の一例を示す。 リニァ位相除去部 7 0 4は、 アンラップされた瞬時位相からリニァ瞬時位相を除去した瞬時位相雑音を算出す る。 つまり、 リニア位相除去部 7 0 4は、 図 1 4に示したアンラップされた瞬時 位相の波形と、 図 1 5に示したリニア瞬時位相の波形との差分を、 瞬時位相雑音 25 として算出する。
図 1 6は、瞬時位相雑音 Δ φ ( t ) の一例を示す。 リサンプリング部 9 0 1は、 瞬時位相雑音に基づいて、 タイミングジッタ推定部 5 0 1が受け取った信号のタ イミングジッタ系列を算出する。 リサンプリング部 9 0 1は、 瞬時位相雑音を、 解析信号 Z ( t ) の実数部 X ( t ) の各ゼロクロス点にもっとも近いタイミング
(近似ゼロクロス点） で瞬時位相雑音波形 Δφ(ί:)をサンプリングし、 ゼロクロス タイミング ηΤ0における瞬時位相雑音、 すなわちタイミングジッタ系列 Δφ[η] (= Δφ(ηΤ0))を算出する。ゼロクロスタイミングにおける瞬時位相雑音に基づいて、 ジッタ伝達関数のゲインを算出することにより、' 精度よくジッタ伝達関数のゲイ ンを算出することができる。
図 1 7は、 タイミングジッタ系列 Δφ[η]の一例を示す。 ジッタゲイン推定部 5 02は、 タイミングジッタ系列に基づいて、 タイミングジッタの RMS値とピーク ッゥピーク値を算出する。 RMSタイミングジッタ ΔφΚΜ3は、 タイミングジッタ系列 Δφ[η]の二乗平均値であり、 ジッタゲイン推定部 502は下式に基づいて RMSタ ィミングジッタを算出する。
Figure imgf000026_0001
ここで、 N は測定されたタイミングジッタデータの標本数である。 また、 ピーク ッゥピークタイミングジッタ ΔφΡΡは、 Δφ[η]の最大値と最小値の差であり、 ジッ タゲイン推定部 502は下式に基づいてピークッゥピークタイミングジッタを算 出する。
Δ ΡΡ = [rad] (20)
Figure imgf000026_0002
次に、 ゼロクロス点の検出について説明する。 図 1 8は、 解析信号 z (t ) の実数部の一例を示す。 はじめに、 入力された被 測定信号の解析信号の実数部の最大値を 100%レベル、 最小値を 0もレベルとし、 ゼロクロスのレベルとして 50もレベルの信号値 Vs。*を算出する。 つぎに、 解析信 号の実数部の各隣り合うサンプル値と 50もレベル V50*との差 （x(j- 1) - V5(U) 、
(x(j) -V50%) をもとめ、 さらにこれらの積 （x(j-l) - V50*) X (x(j) -V50%) を 計算する。 X ( t ) 50%レべノレ、 つまりゼロクロスレベルを横切るときは、 こ れらサンプル値 （x(j- 1) - V5 ) 、 (x(j ) -V50%) の符号が負から正、 または正か ら負となるから、 前記積が負となったときは、 X ( t ) がゼロクロスレベルを横 切ったことになり、その時点におけるサンプル値（x(j- 1) -v50*) 、 (x(j) -v50%) の絶対値の小さレ、ほうの時刻 j - 1または jが近似ゼ口クロス点としてもとめられ る。 図 1 8において、 〇印は検出された立ち上がりゼロクロス点にもっとも近い 点 （近似ゼロクロス点） を示す。
図 3に関連して説明したジッタゲイン推定部 5 0 2は、 以上説明した入力タイ ミングジッタ及び出力タイミングジッタの RMS値又はピークッゥピーク値に基 づいて、 上述した DUTのジッタ伝達関数のゲインを算出する。 また、 図 5に関 連して説明したジッタ位相差推定部 5 0 3は、 入力タイミングジッタ系列及び出 カタイミングジッタ系列に基づいて、 上述した DUTのジッタ伝達特性の位相を 算出する。 以下、 図 1に関連して説明したビッ ト誤り率推定部 1 0 2が、 ジッタ 伝達関数のゲインに基づいて、 DUTのビット誤り率を算出する場合における、 ビット誤り率の算出について説明する。
図 1 9は、 ビッ ト誤り率推定部 1 0 2が算出したビッ ト誤り率の一例を示す。 図 1 9において、 横軸は入力タイミングジッタのピークッゥピーク値を示し、 縦 軸はビット誤り率を示す。 本例において、 DUTに対する入力信号は、 サイン波 ジッタが印加されているものとする。
ビットク口ックの瞬時位相 SinTjをサイン波 cos i2 rfPM により変化させる。 このとき、 DUTへの入力信号のデータ列は、 つぎのタイミングジッタ
A9[nT] = KiCos(2rfPMtl__nT ( 2 1 ) をもつ。 ただし、 2 は入カジッタのピークッゥピーク値、 fPMはサイン波による 位相変調周波数である。 DUTへ、 DUTが発生する内部ジッタより十分大きい サイン波ジッタを入力すると
Figure imgf000027_0001
となる。 ただし、 ( Ρ は DUTのジッタ伝達関数である。 例えば、 DUTはク ロック再生部を有し、 ジッタ伝達関数は、 クロック再生部のジッタ伝達関数を示 す。 式（ 2 1 )と式 （2 2 )よりサイン波ジッタのピークッゥピーク値は下式のよ うに有界であることがわかる。
Figure imgf000028_0001
また、 ジッタ周波数 f jは位相変調周波数 fPMによりあたえられる,
L0
ΡΜ ( 2 4 ) したがって、 ジッタ周波数 におけるピークジッタの最悪値と平均値は
L5 Worst ΔΦ Γ ( ax ΔΘ ( 2 5
mean △φ Γ
Figure imgf000028_0002
ともとめられる。 また、 時間領域のピークッゥピークジッタ値と RMS値は、 それ !0 ぞれ
Αφρρ =
Figure imgf000028_0003
Figure imgf000029_0001
からえられる。 ここで、 τ|2や |2 f5は、 | |として計算してもよレ、。 以上により、 入力信号にサイン波ジッタを印加した場合、 サイン波ジッタは確定的なジッタを 5 DUTに与える。 さらに、 サイン波ジッタの確率密度分布は最悪ケースに対応す る。 サイン波ジッタの詳細については後述する。
. 印加ジッタの影響で入力信号のデータ列の立ち上がりエッジがゆれているとき について考える。 隣り合う立ち上がりエッジのタイ ミング tzer。- cr。ssingが tdecisi。nをそれぞれクロスすると、 先行するビットやつぎのビットを tdecisi。nに
L0 おいて識別することになる。 すなわち、 ビッ ト誤りが生じる。 先行するビッ トも つぎのビットも誤って判定される確率は等しいから、 ビット誤り率は
BER = く〖 ( 2 3 )
Figure imgf000029_0002
L5 であたえられる。 簡単のため tdecisi。nを最適な標本化時点とみなし、 標本化時点 のタイミングゆらぎ ^fnrjを入力データ列のゆらぎ 6>/"nrjに組み込む。 この結 果、 アラインメントジッタによるビット誤り率のみを理論計算すればよいことに なる。 ところで、 サイン波分布は平均値を中心として対称であるから、 第 1項と 第 2項は等しい。 したがって、
BER = f{Aalignpp) = P人 tdecisi。„ < t2ero.crossing) (30) となる。
ここで、 アラインメントジッタについて説明する。 アラインメントジッタは、
P. R. Trischitta により定義され、 入力信号のタイミングジッタと出力信号
(再生クロック） のタイミングジッタ間のアラインメント誤差をあらわし、 下式
2フ で定義される < lign[nT] =
Figure imgf000030_0001
( 3 1 )
ただし、 ΔΘ[ηΤ]と Δφ[ηΤ]は、 それぞれ D U Τへの入力信号のタイミングジッタ と出力信号のタイミングジッタである。
式 （3 1 ) より、 ァラインメントジッタの確率密度関数は、 式（ 2 1 )と式（ 2 2 )を式（ 3 1 )に代入し、 ( 3 2 )
Figure imgf000030_0002
L0
をえる。 位相変調周波数 fPMをあたえると、
Kt (fPM ] exp (- jZH, {fPM ) - 1)}
は定数となる。 したがってサイン波ジッタ入力のとき、 アラインメントジッタの 確率密度関数はサイン波分布を示すことがわかる。
L5
Figure imgf000030_0003
ここで、 χ = ίΠ ΡΜ) I -1} である。 簡単のため、 このサイン波分布をつぎ の一様分布
10
Figure imgf000030_0004
で近似する。 ここで、 X
Figure imgf000031_0001
-1} である。
図 20は、 最悪ケースのァラインメントジッタの一例を示す。 最小の入力ジッ タ 0.5ひ： ΓΡΡにより再生ビッ トの境界が 0ひ1から 0.5ひ Iの間をスイングする。 一 様分布を示す確率変数が、 tdecisi。nをこえる部分の確率を算出すると、 式（ 30) から
BER
Figure imgf000031_0002
をえる。 さらに、 tdecisi。nは、 ビッ ト間隔の中心値、 又は 0.5UIであることに注 意すると、 BERは、
Figure imgf000031_0003
である。 ビッ ト誤り率推定部 1 02は、 式（36 )に基づいて、 DUTのビッ ト誤 り率を算出してよい。 つまり、 DUTのジッタ伝達関数のゲイン Hj ( f PM) に基 づいて、 図 1 9に示すような入力タイミングジッタとビッ ト誤り率との関係を算 出することができる。
また、 測定装置 1 00は、 DUTのジッタ耐カを算出してよい。 ここで、 ジッ タ耐カとはビッ ト誤り率が所定の値以上を示す入力タイミングジッタ量を指す。 例えば、 ジッタ耐カは、 ビッ ト誤り率が零より大きくなる最小の入力タイミング ジッタ量であってよい。
DUTのビット誤り率は、 上述した式 （36) に基づいて算出できる。 ジッタ 耐力の下限値は、 式 （36) より、
Figure imgf000032_0001
であたえられる。 ここで、 一般に |Hj(fPM) Iく 1であるため、 式 （36) 及び式 (37) において、 I | (fPM) 1— 1 | = 1 - |Hj(fP„) Iとして、 ビット誤り率及び 5 ジッタ耐カを算出してよい。
また、 本例における測定装置 1 00は、 式 （36) 及び式 （3 7) に関連して 説明したように、 ジッタ伝達関数のゲインに基づく、 入力信号及び出力信号のァ ラインメント誤差に基づいて、 ビッ ト誤り率及びジッタ耐カを算出する。 式 （3 6) 及び式 （3 7) は、 DUTにおける内部雑音を零として算出しているため、
L0 式 （36) 及び式 （3 7) に示したビッ ト誤り率及びジッタ耐カは、 DUTのビ ッ ト誤り率及びジッタ耐力の最良値を示す。 測定装置 1 00は、 式 （36) 及び 式 （3 7) に示したビッ ト誤り率及びジッタ耐カを、 DUTのビッ ト誤り率及び ジッタ耐力の最良値として算出してよく、 DUTのビッ ト誤り率及びジッタ耐カ として近似的に算出してもよい。
L5 また、 測定装置 1 00は、 図 5に関連して説明したように、 ジッタ伝達関数の 位相に更に基づいて、 ビッ ト誤り率及びジッタ耐カを算出してよい。 式 （36) 及び式 （3 7) であたえられるビッ ト誤り率とジッタ耐力へ、 ジッタ伝達関数の 位相'を組み込むと、
Figure imgf000032_0002
inf(A^) = (39)
( Jexp ( ZHD)- 1| となる。 測定装置 1 00は、 式 （38) 及び式 （3 9) に基づいて、 ビット誤り 率及ぴジッタ耐カを算出してよい。 式 （38) 及び式 （39) においても、 式 （3 6) 及び式 （37) と同様に、 DUTにおける内部雑音を零として算出している
25 ため、 式 （3 8) 及び式 （3 9) に示したビット誤り率及びジッタ耐カは、 DU Tのビット誤り率及びジッタ耐力の最良値を示す。 測定装置 1 0 0は、 式 （3 8) 及び式 （3 9) に示したビット誤り率及びジッタ耐力を、 D U Tのビッ ト誤り率 及びジッタ耐力の最良値として算出してよく、 DUTのビッ ト誤り率及びジッタ 耐カとして近似的に算出してもよい。 また、 一般に、
Re ゾ fpM ) exp (- j Hj ( PM ))) < 1
であるため、 式 （3 8 ) 及び式 （3 9 ) において、
Figure imgf000033_0001
l- Re(|Hy {fPM ) exp (- JZH, {fPM )))
として、 ビッ ト誤り率及びジッタ耐カを算出してよい。
また、 測定装置 1 0 0は、 下式に基づいて DUTのビット誤り率及びジッタ耐
L0 力を算出してもよい。
BER = 1一 ( 3 8. 2 )
2Δ JH, [fPM ) exp (- jZHj [fPM》 - 1|'
Figure imgf000033_0002
L5 ここで、 ]3は DUTの性能劣化を示す補正係数であり、 測定等により予め与え られている。
また、 測定装置 1 0 0は、 DUTの内部雑音に更に基づいて、 ビッ ト誤り率及 びジッタ耐カを算出してよい。 例えば、 DUTが再生クロックを生成するための P L Lを有し、 当該再生クロックを DUTの出力信号として受け取る場合、 測定
20 装置 1 0 0は、 当該 P L Lにおける内部雑音に更に基づいて、 DUTのビッ ト誤 り率及びジッタ耐カを算出してよい。
PLL内部雑音により発生する位相雑音は
|1 - {fPM )exp (- jZH, [fPM )f
Figure imgf000033_0003
f {fPM <fb) (4 0)
(4 1 )
2β
25 であたえられる。 ただし は DUTの出力信号の帯域の上限周波数である。 例え ば、 DUTが再生クロックを出力信号として出力する場合、 f b当該再生クロック を生成する PLL ループの通過帯域の上限周波数である。 ^はクロック周波数 f0 から式 （4 1 ) でもとめられる。 あるいは、 fbは、 ジッタ伝達関数の位相要素の 極大値から算出することもできる。
式 （3 8) であたえられるビッ ト誤り率に、 式 （4 0) の位相雑音の項を加え ると
Figure imgf000034_0001
(4 2) となる。 したがって、 ビット誤り率とジッタ耐力の下限値は、 それぞれ
Figure imgf000034_0002
(4 3)
2|H ) -1
inf(A^) =
Figure imgf000034_0003
ifPM ]e-J HAf- ) + {fPM
(44) であたえられる。 ここで、 fPM <: においては、
Figure imgf000034_0004
ことに注意 すると、 ジッタ耐カ下限値は fPM > におけるジッタ耐カ下限値の 1/2程度に 劣化することがわかる。 また、 一般に、
Re (fpM ] e p (- j Hj (fPM ))) < 1
であるため、 式 （4 3) 及び式 （4 4) において、 \\Hj (fPM exp (- jZH, (fPM )) - 1| = 1 - Re¾Hy {fm ] exp (- JZH, (fPM )))
として、 ビット誤り率及びジッタ耐カを算出してよい。
測定装置 1 00は、 式 （43) 及び式 （44) に基づいて、 DUTのビット誤 り率及びジッタ耐カを算出してよい。 DUTの内部雑音に更に基づいているため、 更に精度よく DUTのビッ ト誤り率及びジッタ耐カを算出することができる。 以上説明したように、 ジッタ耐力の下限値はジッタ伝達関数のみから算出する ことができる。 fPM においては、 ジッタ耐カ測定は位相雑音の影響を試験し ていることに対応する。 ジッタ伝達関数は計算機をもちいて簡単に算出できるた め、 ビット誤り率及びジッタ耐力の下限値は、 式 （3 6) 、 式 （3 7) 、 式 （3 8) 、 式 （39) 、 式 （4 3) 、 及び式 （44) から計算可能である。 つまり、 ビッ ト誤り率推定部 1 02は、 式 （36) 、 式 （38) 、 又は （43) のいずれ かに基づいて、 DUTのビッ ト誤り率を算出してよい。
図 2 1は、 入力タイミングジッタの周波数と、 ジッタ耐力との関係の一例を示 す。 図 2 1において、 縦軸はジッタ耐カを示し、 横軸は入力タイミングジッタの 周波数を示す。 図 2 1において、 実線は DUTのスペックの一例を示し、 丸印は 実測値の一例を示す。 図 2 1に示したジッタ耐カは、 式 （44) と対応する。 ま た、 入力タイミングジッタの周波数が高周波数で有る場合、 式 （39) 及び式 （4 4) によって算出されるジッタ耐カは同一である。 また、 入力タイミングジッタ 力 更に高周波数である場合、 式 （44) は、 式 （3 7) に近似する。 つまり、 式 （44) における （ f PM< f b) の周波数領域は、 図 2 1における低周波数側の スロープ領域に対応する。
図 22は、 位相雑音スぺク トルの一例を示す。 図 22に示した位相雑音スぺク トルのスロープと、 図 2 1に示したジッタ耐力のスロープが対応する。 図 2 1及 び図 22より、 位相雑音スペク トルとジッタ耐力とが、 低いジッタ周波数におい て、 ほぼ同一のスロープ領域を有していることがわかる。
図 23は、 タイミングジッタ推定部 50 1の構成の他の例を示す。 図 2 3にお いて、 図 9と同一の符号を附した要素は、 図 9に関連して説明した要素と同一又 は同様の機能及び構成を有する。本例におけるタイミングジッタ推定部 50 1は、 図 9において説明したタイミングジッタ推定部 5 0 1の構成に加え、 波形クリ ッ プ部 1 7 0 1を更に有する。
波形クリップ部 1 7 0 1は、 タイミングジッタ推定部 5 0 1が受け取った信号 の振幅変調成分を除去する。 波形クリ ップ部 1 7 0 1は、 予め定められた第 1の 5 閾値より大きい信号値を第 1の閾値と置き換え、 予め定められた第 2の閾値より 小さい信号値を第 2の閾値と置き換えて、信号の振幅変調成分を除去する。また、 他の例において説明したタイミングジッタ推定部 5 0 1においても、 本例におけ るタイミングジッタ推定部 5 0 1 と同様に、 波形クリ ップ部 1 7 0 1を有してよ レ、。 波形クリ ップ部 1 7 0 1力 信号の振幅変調成分を除去することにより、 ジ
L 0 ッタ伝達関数を精度よく算出することができる。
図 2 4は、 タイミングジッタ推定段階 S 2 2 1の他の例を示す。 図 2 4におい て、 図 1 0と同一の符号を附した段階は、 図 1 0に関連して説明した段階と同一 又は同様の機能を有する。 本例におけるタイミングジッタ推定段階 S 2 2 1は、 図 1 0において説明したタイミングジッタ推定段階 S 2 2 1に加え、 波形クリ ッ
L 5 プ段階 S 1 8 0 1を更に有する。
波形クリ ップ段階 S 1 8 0 1は、 信号の振幅変調成分を除去する。 解析信号変 換段階 S 8 0 1は、 振幅変調成分が除去された信号の解析信号を生成する。 S 1 8 0 1は、 図 2 3において説明した波形クリップ部 1 7 0 1と同様の方法で振幅 変調成分を除去する。 また、 S 1 8 0 1は、 波形クリ ップ部 1 7 0 1を用いて行 0 つてよレヽ。
図 2 5及び図 2 6は、 波形クリップ部 1 7 0 1における振幅変調成分の除去を 説明する図である。 図 2 5は、 タイミングジッタ推定部 5 0 1が受け取る信号の 一例を示す。 波形クリ ップ部 1 7 0 1は、 アナログあるいはデジタルの入力信号 に対し、 信号の値を定数倍し、 予め決めた第 1の閾値より大きい信号値は第 1の
15 閾値と置きかえ、 予め決めた第 2の閾値より小さい信号値は第 2の閾値と置きか えることにより行われる。 ここで、 第 1の閾値は第 2の閾値より大きいと仮定す る。 図 2 6は、 振幅変調成分が除去された信号の一例を示す。
図 2 7は、 タイミングジッタ推定部 5 0 1の他の構成の一例を示す。 図 2 7に おいて、 図 9と同一の符号を附した要素は、 図 9に関連して説明した要素と同一 又は同様の機能及び構成を有する。 本例におけるタイミングジッタ推定部 5 0 1 は、 図 9において説明したタイミングジッタ推定部 5 0 1の構成に加え、 低周波 成分除去部 1 9 0 1を更に有する。 低周波位相雑音除去部 1 9 0 1は、 瞬時位相 5 雑音から、 所望の帯域の周波数成分を抽出して出力する。 低周波位相雑音除去部 1 9 0 1は、 瞬時位相雑音の低周波成分を除去して出力してよい。 瞬時位相雑音 の低周波成分を除去することにより、 更に精度よくジッタ伝達関数のゲインを算 出することができる。
図 2 8は、 タイミングジッタ推定段階 S 2 2 1の他の例を示す。 図 2 8におい
.0 て、 図 1 0と同一の符号を附した段階は、 図 1 0に関連して説明した段階と同一 又は同様の機能を有する。 本例におけるタイミングジッタ推定段階 S 2 2 1は、 図 1 0において説明したタイミングジッタ推定段階 S 2 2 1に加え、 低周波位相 雑音除去段階 S 2 0 0 1を更に有する。
低周波位相雑音除去段階 S 2 0 0 1は、 信号の低周波成分を除去する。 S 2 0
.5 0 1は、 図 2 7において説明した低周波成分除去部 1 9 0 1 と同様の方法で振幅 変調成分を除去する。 また、 S 1 8 0 1は、 低周波成分除去部 1 9 0 1を用いて 行ってよい。
図 2 9は、 タイミングジッタ推定部 5 0 1の構成の他の例を示す。 図 2 9にお いて、 図 9と同一の符号を附した要素は、 図 9に関連して説明した要素と同一又
! 0 は同様の機能及び構成を有する。本例におけるタイミングジッタ推定部 5 0 1は、 図 9において説明したタイミングジッタ推定部 5 0 1の構成に加え、 A D変換部 9 9 0 1を更に有する。
A D変換部 9 9 0 1は、 タイミングジッタ推定部 5 0 1が受け取ったアナログ 信号をデジタル信号に変換する。 A D変換部 9 9 0 1は、 当該デジタル信号を解
Ϊ 5 析信号変換部 7 0 1に供給し、 解析信号変換部 7 0 1は、 当該デジタル信号に基 づいて、 解析信号を生成する。 A D変換部 9 9 0 1は、 高速な A D変換器、 デジ タイザ、 デジタル ' オシロスコープを用いてよい。 また、 他の例において説明し たタイミングジッタ推定部 5 0 1においても、 本例におけるタイミングジッタ推 定部 5 0 1 と同様に、 AD変換部 9 9 0 1を有してよレ、。
図 3 0は、 タイミング推定段階 S 2 2 1の他の例を示すフローチャートである。 図 3 0において、 図 1 0と同一の符号を附した段階は、 図 1 0に関連して説明し た段階と同一又は同様の機能を有する。 本例におけるタイミングジッタ推定段階 5 S 2 2 1は、 図 1 0において説明したタイミングジッタ推定段階 S 2 2 1に加え、 AD変換段階 S 9 8 0 1を更に有する。
AD変換段階 S 9 8 0 1は、 アナログ信号をデジタル信号に変換する。 解析信 号変換段階 S 8 0 1は、 AD変換されたデジタル信号の解析信号を生成する。 S 9 8 0 1は、 図 2 9に関連して説明した AD変換部 9 9 0 1と同様の方法で、 了 .0 ナログ信号をデジタル信号に変換する。 また、 S 9 8 0 1は、 AD変換部 9 9 0 1を用いて行ってよレ、。
図 3 1は、 解析信号変換部 7 0 1の構成の一例を示す。 解析信号変換部 Ί 0 1 は、 タイミングジッタ推定部 5 0 1が受け取った信号から、 信号の基本周波数近 傍の周波数成分を抽出した帯域制限信号を生成する帯域制限部 1 1 0 1と、 帯域 -5 制限信号をヒルベルト変換し、 信号のヒルベルト変換対を生成するヒルベルト変 換部 1 1 0 2とを有する。
帯域制限部 1 1 0 1は、 アナログフィルタでもデジタルフィルタでもよいし、 FFT などのデジタル信号処理をもちいて実装してもよい。 また、 帯域制限部 1 1 0 1は、 信号の通過帯域を自由に変更できるように構成してもよい。 本例におけ !0 る解析信号変換部 7 0 1によれば、 受け取った信号の基本周波数に基づく解析信 号を生成できるため、 精度よくジッタ伝達関数のゲインを算出できる。 以下、 ヒ ルベルト変換を用いた解析信号の生成について説明する。
実信号 X ( t ) の解析信号 z ( t ) は、 次式の複素信号で定義される。 z(t)≡x(t) + jx{t) (4 5)
!5 ここで、 j は虚数単位であり、 複素信号 Z ( t ) の虚数部 i(t)は実数部 X ( t ) の ヒノレべノレト変換 (Hilbert transform) である。
—方、 時間波形 X ( t ) の Hilbert変換は、 次式で定義される。 (46)
Figure imgf000039_0001
ここで、 (t)は関数 x ( t ) と （l/ Ti t) の畳み込みである。 すなわち、 ヒルベル ト変換は、 X ( t ) を全帯域通過フィルタを通過させたときの出力と等価である。 ただし、 このときの出力 i(t)は、 スぺク トル成分の大きさは変わらないが、 その位 相は π/2だけシフ卜する。
解析信号およびヒルベル ト変換については、 たとえば、 A. Papoulis、 Probability^ Random Variables ¾ and Stochastic Processes^ 2nd edition, McGraw-Hill Book Company 1984.に記載されてレヽる。
実信号 X ( t ) の瞬時位相波形 <))(t)は、 解析信号 z ( t ) から次式をもちいて
L0 もとめられる。
Figure imgf000039_0002
つぎに、 ヒルベルト変換をもちいて瞬時位相を測定するアルゴリズムについて 説明する。 はじめに、 図 1 1に示した被測定信号
2π
x\t)= ^4 cos — ί + φ0-Δφ(ί) (48)
L5 にヒルベルト変換を適用して複素信号の虚数部に対応する信号
2π
x\t ) = H[x\t )] = Asin]— t + (j)。一Δφ ) (49) を求めることにより、 被測定信号 X ( t ) を図 1 2に示した解析信号 z(i) = x{t)+ jx[t) = A cosl一 t + φ。一 Δφ(0 +ゾ + φ。一 Δφ() (50)
Figure imgf000039_0003
に変換する。
20 ここで、 えられた解析信号には帯域制限部 1 1 0 1により帯域通過フィルタ処 理が施されている。 このため、 被測定信号の基本周波数の揺らぎ 対応するジッ タを精度よく算出できる。
また、 瞬時位相推定部 7 0 2が、 解析信号 z ( t ) から式 （4 7) をもちいて 図 1 3に示した位相関数 φ(ΐζ)を測定する。 ί + 0 -Α {ή mod 2π [rad] (5 1 ) ここで、 （|)(t)は、 —π力、ら +πの範囲の位相の主値 (principal value, — π力 ら + πの範囲で定義される） をもちいて表され、 +πから _πに変化する付近で不連続 点をもつ。最後に、不連続な位相関数 ())（t)をアンラップする （unwrapping) (す なわち、 主値 φ(ΐ:)に 2πの整数倍を適切に加える） ことにより、 不連続を取り除き 連続な図 1 4に示した瞬時位相 <|)(t)をえることができる。
Figure imgf000040_0001
また、 解析信号変換部 7 0 1は、 次式に示すように、 実数部を τ遅れさせたも のを、 解析信号として生成してよい。
z(t) = x{t—て） + jx(t) (5 3)
式 （5 3) に示したように、 解析信号変換部 7 0 1が解析信号を生成することに
L5 より、 ヒルベルト変換処理において、 フィルタ遅延に対応する遅延時間てが生じ た場合であっても、 精度のよい解析信号を生成することができる。 また、 タイミ ングジッタ推定部 5 0 1は、 次式に基づいて、 線形位相項を除去した瞬時位相 φ ( t ) を算出してよい。
Figure imgf000040_0002
10 また、 タイミングジッタ推定部 5 0 1は、 次式に基づいて、 Hirbert変換におけ る遅延時間 τを補正した瞬時位相 φ ( t) を算出してよい。 φ(ί) = tan一1 一 infjt (5 5)
x(t一て） ただし、 f jは、 信号 X ( t ) におけるジッタ周波数を示す。 線形位相項を除去す ることにより、 図 1 6に示したような、 信号 X ( t ) の瞬時位相雑音を検出する ことができる。
図 3 2は、 解析信号変換段階 S 8 0 1の一例を示すフローチャートである。 解 析信号変換段階 S 8 0 1は、 帯域制限段階 S 1 2 0 1で、 タイミングジッタ推定 5 部 5 0 1が受け取った信号の基本周波数近傍の周波数成分を抽出した帯域制限信 号を生成する。 S 1 2 0 1は、 図 3 1に関連して説明した帯域制限部 1 1 0 1と 同様の方法で、 帯域制限信号を生成する。 S 1 2 0 1は、 帯域制限部 1 1 0 1を 用いて行ってよい。
次に、 ヒルベルト変換段階 S 1 2 0 2で、 帯域制限信号をヒルベルト変換し、
L0 ヒルベルト変換対を生成する。 S 1 2 0 2は、 図 3 1に関連して説明したヒルべ ノレト変換部 1 1 0 2と同様の方法で、 ヒルベルト変換対を生成する。 S 1 2 0 2 は、 ヒルベルト変換部 1 1 0 2を用いて行ってよレ、。
次に、出力段階 S 1 2 0 3で、解析信号の実数部として帯域制限信号を出力し、 解析信号の虚数部としてヒルベルト変換した帯域制限信号を出力する。
L5 図 3 3は、 解析信号変換部 7 0 1の構成の他の例を示す。 解析信号変換部 7 0 1は、 タイミングジッタ推定部 5 0 1が受け取った信号を周波数領域の両側スぺ ク トルに変換する周波数領域変換部 1 3 0 1と、 周波数領域の両側スぺク トルに おける正の基本周波数近傍の周波数成分を抽出する帯域制限部 1 3 0 2と、 帯域 制限部 1 3 0 2の出力を時間領域の信号に変換する時間領域変換部 1 3 0 3とを
10 有する。 周波数領域変換部 1 3 0 1および時間領域変換部 1 3 0 3は、 それぞれ FFTおよび逆 FFT を用いて実装してもよレ、。 また、 帯域制限処理部 1 3 0 2は、 図 3 1に関連して説明した帯域制限部 1 1 0 1と同一又は同様の機能及び構成を 有してよい。 帯域制限部 1 3 0 2における通過帯域は任意に変更可能である。 本 例における解析信号変換部 7 0 1の動作の詳細は後述する。
15 図 3 4は、 解析信号変換段階 S 8 0 1の他の例を示すフローチャートである。
解析信号変換段階 S 8 0 1は、 周波数領域変換段階 S 1 4 0 1で、 タイミングジ ッタ推定部 5 0 1が受け取った信号を周波数領域の信号に変換する。 S 1 4 0 1 は、 図 3 3に関連して説明した周波数領域変換部 1 3 0 1 と同様の方法で、 周波 数領域の信号を生成する。 S 1 4 0 1は、 周波数領域変換部 1 3 0 1を用いて行 つてよい。
次に、 負成分除去段階 S 1 4 0 2で、 周波数領域の信号の両側スぺク トルにお ける負の周波数成分を除去する。 S 1 4 0 2は、 図 3 3に関連して説明した帯域 5 制限部 1 3 0 2と同様の機能を有してよい。 S 1 4 0 3は、 帯域制限部 1 3 0 2 を用いて行ってよい。
次に、 帯域制限段階 S 1 4 0 3で、 周波数領域の信号に変換された信号におけ る正の基本周波数近傍の周波数成分を抽出する。 S 1 4 0 3は、 図 3 3に関連し て説明した帯域制限部 1 3 0 2と同様の機能を有してよい。 S 1 4 0 3は、 帯域 L 0 制限部 1 3 0 2を用いて行ってよい。
次に、 時間領域変換段階 S 1 4 0 4で、 周波数領域の信号を時間領域の信号に 変換する。 S 1 4 0 4は、 図 3 3に関連して説明した時間領域変換部 1 3 0 3と 同様の方法で、 時間領域の信号を生成してよい。 S 1 4 0 4は、 時間領域変換部 1 3 0 3を用いて行ってよい。 以下、 高速フーリエ変換を用いて解析信号を生成 L 5 する解析信号変換部 7 0 1の動作の詳細を説明する。
図 3 5は、 解析信号変換部 7 0 1が受け取る信号の一例を示す。 解析信号変換 部 7 0 1は、 図 3 5の丸印に示されるような離散化された信号 X ( t ) を受け取 る。 周波数領域変換部 1 3 0 1は、 信号 X ( t ) に対して F F T演算を行い、 信 号 X ( t ) を周波数領域の信号 X ( f ) に変換する。
1 0 図 3 6に周波数領域の信号 X ( f ) の一例を示す。 帯域制限部 1 3 0 2は、 ス ぺク トル X ( f )の正の周波数成分における基本周波数付近のデータのみを残して 残りのデータをゼロとし、 さらに、 正の周波数成分を 2倍する。 周波数領域にお けるこれらの処理が、 時間領域において被測定信号を帯域制限し解析信号に変換 することに対応する。
25 図 3 7は、 帯域制限された周波数領域の信号 Z ( f ) を示す。 時間領域変換部
1 3 0 3は、 信号 Z ( f ) に対して逆フーリエ変換演算を行い、 帯域制限された 解析信号 z ( t ) を生成する。
図 3 8は、 帯域制限された解析信号 z ( t ) を示す。 また、 瞬時位相推定が目 的であるとき、 正の周波数成分を 2倍する処理は省略してもよい。
図 3 3に関連して説明した解析信号変換部 70 1において、 信号 X ( t ) の周 期と、 高速フーリエ変換のポイント数と対応していない場合がある。 この場合、 離散化された信号 X ( t ) に対して、 窓関数を乗算する必要がある。 以下、 窓関 5 数を乗算する場合についての、 解析信号変換部 70 1について説明する。
図 3 9は、 解析信号変換部 70 1の構成の他の例を示す。 解析信号変換部 70 1は、 受け取った信号を蓄積するバッファメモリ 1 50 1 と、 ノ ッファメモリ 1 50 1が蓄積した信号を順次選択する信号選択部 1 502と、 信号選択部 1 50 2が選択した信号成分に、 予め定められた窓関数を乗算する窓関数乗算部 1 50
L0 3と、 窓関数が乗算された信号成分を、 周波数領域のスペク トルに変換する周波 数領域変換部 1 504と、 スペク トルのうち、 与えられた信号の正の基本周波数 近傍の周波数成分を抽出する帯域制限部 1 505と、 帯域制限部 1 505が抽出 した周波数成分を、 時間領域の信号に変換する時間領域変換部 1 506と、 時間 領域の信号に、 窓関数の逆数を乗算し、 解析信号を生成する振幅補正部 1 50 7
L5 とを有する。 また、 信号選択部 1 502は、 直前に選択した信号成分と、 一部が 重複する信号成分を選択する。
信号 X ( t ) の信号成分に、 窓関数を乗算した場合、 信号 X ( t ) は振幅変調 される。 しかし、 本例における解析信号変換部 70 1によれば、 振幅補正部 1 5 0 7において窓関数の逆数を乗算することにより、 信号 X ( t ) の振幅変調を補
20 正することができる。
窓関数乗算部 1 303は、信号 X ( t )に窓関数 w ( t )を乗算した信号 X ( t ) · w ( t ) を、 周波数領域変換部 1 304に出力する。 周波数領域変換部 1 304 は、 受け取った信号を周波数領域の信号に変換し、 帯域制限部 1 30 5は、 当該 周波数領域の信号の負の周波数成分を零としたスペク トル Z ( f ) を出力する。
15 時間領域変換部 1 50 6は、 スペク トル Z ( f ) を時間領域の信号に変換した 信号 I F FT [Z ( f ) ] を出力する。 本例において、 解析信号変換部 701は、 時間領域変換部 1 506が出力する信号の実数部及び虚数部を、 解析信号の実数 部及び虚数部として出力してよい。 解析信号の実数部を xreal ( t) 及び虚数部を imag ( t ) と、 時間領域変換部 1506の出力信号の実数部 Re { I FFT [Z(f)〕 } 及び虚数部 Im {IFFT [Z(f)] } とは、 次式の関係を有する。
w t)xreal(t) = Rc{lFFT[Z(f)
Figure imgf000044_0001
ここで、 w' ( t ) は、 スペク トル Z ( f ) における、 窓関数 w ( t ) の成分を 示す。 解析信号の実数部 x real ( t ) 及び虚数部 X imag ( t ) は、 窓関数 W ( t ) による振幅変調の影響を略等しく受けている。 このため、 式 （54) に示した瞬 時位相は、 次式で表される。
W'(t)
Δ ø (t) = tan" H - 27Γ fjt « tan" -infjt (57)
w'(t) ぶ ）
w(t) mag
式 （57) に示すように、 本例においては、 信号 X ( t ) の瞬時位相を算出する
L0 場合、 窓関数による振幅変調による位相推定誤差は、 実数部と虚数部において互 いにキャンセルすることができる。 窓関数による振幅変調が生じた場合、 式 （5 4) から、 下式のように、 振幅変調によって位相推定誤差が生じる。
Figure imgf000044_0002
本例においては、 X real (t)と X iraag (t)とによる位相推定誤差を、 互いにキヤ
L5 ンセルできるため、 窓関数による振幅変調による位相推定誤差を除去した瞬時位 相を算出することができる。 つまり、 式 （56) 及び式 （57) から明らかなよ うに、 時間領域変換部 1 506の出力信号の実数部 Re{lFFT [z(f)] 及び虚数 部 Im {IFFT [Z(f)] を、 解析信号の実数部及び虚数部として出力しても、 瞬時 位相推定部 702は、信号 X ( t ) の瞬時位相を精度よく算出することができる。
10 また、 図 39に示したように、 振幅補正部 1 507において、 窓関数による振 幅変調成分を除去した信号の実数部及び虚数部を、 解析信号の実数部及び虚数部 として出力した場合、 例えば、 DUTの他の解析、 試験等を行う場合に、 当該解 析信号を用いて効率よく行うことができる。
周波数領域変換部 1 504、 帯域制限部 1 505、 及び時間領域変換部 1 50 6は、 図 3 3に関連して説明した周波数領域変換部 1 3 0 1 ^帯域制限部 1 3 0 2、 及び時間領域変換部 1 3◦ 3と同一又は同様の機能及び構成を有する。
つぎに、 本発明の解析信号変換部 7 0 1の動作を説明する。 はじめに、 バッフ ァメモリ 1 5 0 1は、 被測定信号を蓄積する。 つぎに、 信号選択部 1 5 0 2は、 5 バッファメモリ 1 5 0 1が蓄積した信号の一部を取り出す。 つぎに、 窓関数乗算 部 1 5 0 3は、 信号選択部 1 5 0 2が選択した部分信号に窓関数を乗算する。 つ ぎに、周波数領域変換部 1 5 0 4は、窓関数を乗算された部分信号に FFTを施し、 時間領域の信号を周波数領域の両側スぺク トルに変換する。 つぎに、 帯域制限処 理部 1 5 0 5は、 変換された周波数領域の両側スぺク トルにたいし、 負の周波数
- 0 成分をゼロに置き換える。 つぎに、 帯域制限処理部 1 5 0 5は、 負の周波数成分 をゼロに置き換えられた片側スぺク トルにたいし、 被測定信号の基本周波数付近 の成分のみを残しその他の周波数成分をゼロに置き換え、 周波数領域の信号を帯 域制限する。 つぎに、 時間領域変換部 1 5 0 6は、 帯域制限された周波数領域の 片側スぺク トルに逆 FFTを施し、周波数領域の信号を時間領域の信号に変換する。
.5 つぎに、 逆窓関数乗算部 1 5 0 7は、 逆変換された時間領域の信号に窓関数の逆 数を乗算し、 帯域制限された解析信号を生成する。 解析信号変換部 7 0 1は、 バ ッファメモリ 1 5 0 1に処理されていないデータが存在するか否かを確認し、 処 理されていないデータが存在する場合、 信号選択部 1 5 0 2は、 次の信号を選択 する。 信号選択部 1 5 0 2が、 前回取り出した分と一部重複させながら信号を順
Ϊ 0 次取り出した後、 解析信号変換部 7 0 1は、 上述した処理を繰り返す。
図 4 0は、 解析信号変換段階 S 8 0 1の他の例を示すフローチャートである。 S 8 0 1は、 まずバッファメモリ段階 S 1 6 0 1で、 被測定信号を格納する。 S 1 6 0 1は、 図 3 9において説明したバッファメモリ 1 5 0 1と同一又は同様の 機能を有する。 S 1 6 0 1は、 ノくッファメモリ 1 5 0 1を用いて行ってよい。
5 次に、 信号選択段階 S 1 6 0 2で、 S 1 6 0 1において格納した被測定信号の 一部を選択して取り出す。 S 1 6 0 2は、 図 3 9において説明した信号選択部 1 5 0 2と同一又は同様の機能を有する。 S 1 6 0 2は、 信号選択部 1 5 0 2を用 いて行ってよレ、。 次に、 窓関数乗算段階 S 1 603で、 S 1 60 2において選択された信号部分 に所定の窓関数を乗算する。 S 1 603は、 窓関数として、 例えばハユング関数 を信号部分に乗算してよい。 S 1 60 3は、 図 3 9において説明した窓関数乗算 部 1 503と同一又は同様の機能を有する。 S 1 603は、 窓関数乗算部 1 50 3を用いて行ってよい。
次に、 周波数領域変換段階 S 1 604で、 窓関数が乗算された信号を周波数領 域の信号に変換する。 S 1 604は、 図 39において説明した周波数領域変換部 1 504と同一又は同様の機能を有する。
次に、 負成分除去段階 S 1 60 5で、 周波数領域に変換された信号の負周波数 成分を除去する。 S 1 60 5は、 図 39において説明した帯域制限部 1 50 5と 同一又は同様の機能を有する。 S 1 605は、 帯域制限部 1 505を用いて行つ てよい。
次に、 帯域制限段階 S 1 606で、 周波数領域に変換された信号の基本周波数 近傍の周波数成分を抽出する。 S 1 6 06は、 図 39において説明した帯域制限 部 1 505と同一又は同様の機能を有する。 S 1 606は、 帯域制限部 1 505 を用いて行ってよい。
次に、 時間領域変換段階 S 1 607で、 帯域制限された信号を時間領域の信号 に変換する。 S 1 60 7は、 図 3 9において説明した時間領域変換部 1 506と 同一又は同様の機能を有する。 S 1 6 07は、 時間領域変換部 1 506を用いて 行ってよい。
次に、 振幅補正段階 S 1 608で、 時間領域に変換された信号の振幅変調成分 を除去する。 S 1 608は、 図 39において説明した振幅補正部 1 507と同一 又は同様の機能を有する。 S 1 608は、 振幅補正部 1 507を用いて行ってよ レ、。
次に、 判定段階 S 1 609で、 S 1 60 1において格納した被測定信号のデー タのうち、 まだ処理していないデータが存在するかを判定する。 まだ処理してい ないデータが存在する場合、 信号選択段階 S 1 6 1 0で、 次の信号部分を、 前回 の信号部分と一部を重複して取り出す。 S 1 6 1 0は、 S 1 602と同様の機能 を有する。 S I 6 0 9において、 全てのデータを処理したと判定した場合、 処理 を終了する。
次に、 ジッタ伝達関数の位相を算出する方法について説明する。 図 4 1は、 図 7に関連して説明した位相差推定段階 S 2 3 0 1の一例を示すフローチヤ一卜で 5 ある。 まず、 入力タイミングジッタスペク トル推定段階 S 2 6 0 4において、 図 6に関連して説明した入力タイミングジッタ系列推定段階 S 2 4 1において算出 した、 入力タイミングジッタ系列をフーリエ変換し、 入力信号の入力タイミング ジッタスペク トルを算出する。 つぎに、 出力タイミングジッタスペク トル推定段 階 S 2 6 0 5において、 図 6に関連して説明した出力タイミングジッタ系列推定 L 0 段階 S 2 4 3において算出した、 出力タイミングジッタ系列をフーリエ変換し、 出力信号の出力タイミングジッタスペク トルを算出する。 最後に、 ジッタ位相差 算出段階 S 2 6 0 6において、 S 2 6 0 4及び S 2 6 0 5において算出したタイ ミングジッタスぺク トルから入出力タイミングジッタ系列間の位相差を算出し、 処理を終了する。
L 5 入力タイミングジッタからタイミングジッタスぺク トルを算出する S 2 6 0 4 において、 ジッタ位相差推定部 5 0 3は、 式 （3 ) を用いて入力信号のタイミン グジッタスペク トルを測定する。 また、 出力タイミングジッタからタイミングジ ッタスぺク トルを算出する S 2 6 0 5において、 ジッタ位相差推定部 5 0 3は、 式 （4 ) を用いて出力信号のタイミングジッタスペク トルを測定する。 また、 タ
10 イミングジッタスぺク トルから入出力タイミングジッタ間の位相差を算出する S 2 6 0 6において、 ジッタ位相差推定部 5 0 3は、 式 （9 ) を用いて入出力タイ ミングジッタ系列間の位相差を算出する。 また、 S 2 6 0 6において、 ジッタ位 相差推定部 5 0 3は、 ジッタ伝達関数の実数部と虚数部の比 Im/Re、 及び Imノ Reの逆正接を算出することにより、 入出力タイミングジッタ間の位相差を算出し
25 てもよい。
入出力タイミングジッタ間の位相差は、 入力瞬時位相雑音波形のゼロクロスタ ィミングと出力瞬時位相雑音波形のゼロクロスタイミング間のタイミング差を算 出し、 印加ジッタの周期 （ジッタ周波数の逆数） との比を計算して、 2πラジアン (または 3 60度） を乗じることによって算出してもよレ、。 同様に、 入力タイミン グジッタ系列波形のゼロクロスタイミングと、 出力タイミングジッタ系列波形の ゼロクロスタイミングとのタイミング差を算出し、 印加ジッタの周期 （ジッタ周 波数の逆数） との比を計算して、 2πラジアン （または 3 60度） を乗じることによ 5 つて算出してもよレヽ。
また、 ジッタ伝達関数の位相は、 入出力信号の瞬時位相雑音波形から、 算出し てもよレ、。 図 4 2は、 図 7に関連して説明した位相差推定段階 S 2 3 0 1の他の 例を示すフローチヤ一トである。入力瞬時位相雑音推定段階 S 2 5 0 2において、 D U Tへの入力信号の瞬時位相雑音波形を算出する。 つぎに、 出力瞬時位相雑音
L 0 推定段階 S 2 5 0 3において、 D U Tからの出力信号の瞬時位相雑音波形を算出 する。 つぎに、 入力位相雑音スペク トル推定段階 S 2 5 0 4において、 入力信号 の瞬時位相雑音波形をフーリエ変換し、 入力信号の位相雑音スぺク トルを算出す る。 つぎに、 出力位相雑音スぺク トル推定段階 S 2 5 0 5において、 出力信号の 瞬時位相雑音波形をフーリエ変換し、 出力信号の位相雑音スぺク トルを算出する。
L 5 最後に、 ジッタ位相差推定段階 S 2 5 0 6において、 S 2 5 0 4及び S 2 5 0 6 において算出した位相雑音スぺク トルから各瞬時位相雑音間の位相差もとめ、 処 理を終了する。
入力瞬時位相雑音から位相雑音スぺク トルを算出する S 2 5 0 4において、 ジ ッタ位相差推定部 5 0 3は、 式 （1 ) を用いて入力信号の位相雑音スペク トルを
20 測定する。 また、 出力瞬時位相雑音から位相雑音スぺク トルを算出する S 2 5 0 5において、 ジッタ位相差推定部 5 0 3は、 式 （2 ) を用いて出力信号の位相雑 音スぺク トルを測定する。 また、 位相雑音スぺク トルから各瞬時位相雑音間の位 相差を算出する S 2 5 0 6において、 ジッタ位相差推定部 5 0 3は、 式 （9 ) を 用いて入出力瞬時位相雑音間の位相差を算出し、 ジッタ伝達関数の位相を算出す 5 る。
図 4 3は、 測定装置 1 0 0の構成の他の例を示す。 図 4 3において、 図 1 と同 一の符号を附した要素は、 図 1に関連して説明した要素と同一又は同様の機能及 び構成を有する。 本例における測定装置 1 0 0は、 図 1において説明した測定装 置 1 00の構成に加え、 ジッタ重畳部 30 1及びジッタ耐カ推定部 302を更に 備える。
ジッタ重畳部 30 1は、 DUTに入力するべき入力信号に所望のジッタを重畳 した信号を、 DUTに供給する。 例えば、 ジッタ重畳部 30 1は、 入力信号にサ 5 イン波ジッタを重畳する。 サイン波ジッタを重畳することにより、 精度よく DU Tのビット誤り率を算出することができる。 サイン波ジッタを重畳した場合につ いての詳細は後述する。
ジッタ耐カ推定部 302は、 DUTのジッタ伝達関数に基づいて、 DUTのジ ッタ耐力を測定する。 ジッタ耐カ推定部 302は、 前述したように、 ジッタ伝達 L0 関数のゲインに基づいてジッタ耐カを算出してよい。 また、 ジッタ耐カ推定部 3 02は、 ジッタ伝達関数の位相に更に基づいて、 ジッタ耐カを算出してよい。 ま た、 ジッタ耐カ推定部 302は、 DUTの内部雑音に更に基づいて、 ジッタ耐カ を推定してよい。
ジッタ耐カ推定部 302は、 式 （3 7) 、 式 （3 9) 、 又は式 （44) に基づ L5 いて、 DUTのジッタ耐カを算出してよい。 また、 ジッタ耐カ推定部 302は、 前述したように、 DUTのジッタ耐力の最良値を算出してよい。
ジッタ伝達関数測定装置 1 0 1は、 ジッタ重畳部 30 1が入力信号に重畳した 入カタイミングジッタと、 DUTの出力信号における出力タイミングジッタとに . 基づいて、 DUTのジッタ伝達関数を測定する。 ジッタ重畳部 30 1は、 ジッタ 10 量の異なる入力タイミングジッタを順次入力信号に重畳する。 本例において、 ジ ッタ伝達関数測定装置 1 0 1は、 DUTに入力した信号と、 DUTが出力した信 号とを受け取る。
図 44は、 本発明に係る測定方法の他の例を示すフローチャートである。 図 4 4において、 図 2と同一の符号を附した段階は、 図 2に関連して説明した段階と 25 同一又は同様の機能を有する。 まず、 ジッタ重畳段階 S 40 1で、 入力信号に所 望のジッタを重畳し、 DUTに供給する。 S 40 1は、 図 43に関連して説明し たジッタ重畳部 30 1と同一又は同様の機能を有する。 S 40 1は、 ジッタ重畳 部 301を用いて行ってよい。 次に、 S 20 1で、 ジッタ伝達関数を算出する。 S 20 1は、 図 2におけるジ ッタ伝達関数推定段階 S 20 1 と同様である。 次に、 S 202で、 ビッ ト誤り率 を算出する。 S 202は、 図 2におけるビット誤り率推定段階 S 202と同様で ある。
5 次に、 ジッタ耐カ推定段階 S 402で、 DUTのジッタ耐カを算出する。 S 4 02は、 図 43に関連して説明したジッタ耐カ推定部 30 2と同一又は同様の機 能を有する。 S 402は、 ジッタ耐カ推定部 302を用いて行ってよい。
図 4 5は、 測定装置 1 00の構成の他の例を示す。 図 4 5において図 1と同一 の符号を附した要素は、 図 1に関連して説明した要素と同一又は同様の機能及び L0 構成を有する。 本例における測定装置 1 00は、 図 1に関連して説明した測定装 置 1 00の構成に加え、 クロック再生部 2 10 1を更に備える。
クロック再生部 2 1 0 1は、 DUTの出力信号に基づいて、 出力信号の再生ク ロック信号を生成する。 ジッタ伝達関数測定装置 1 0 1は、 再生クロック信号を DUTの出力信号として受け取り、 再生クロック信号に基づいて、 DUTのジッ L5 タ伝達関数を算出する。
図 46は、本発明に係る測定方法の他の例を示すフローチヤ一トである。まず、 ク口ック再生段階 S 220 1で、 DUTの出力信号の再生ク口ック信号を生成す る。 S 220 1は、 図 45において説明したクロック再生部 2 1 0 1 と同一又は 同様の機能を有する。 S 220 1は、 クロック再生部 2 1 0 1を用いて行ってよ ?0 い。
次に、 ジッタ伝達関数推定段階 S 20 1で、 DUTのジッタ伝達関数を算出す る。 S 20 1は、 図 45に関連して説明したジッタ伝達関数測定装置 1 0 1と同 一又は同様の機能を有してよい。 S 20 1は、 ジッタ伝達関数測定装置 1 0 1を 用いて行ってよい。
25 次に、 ビッ ト誤り率推定段階 S 202で、 DUTのビッ ト誤り率を算出する。
S 202は、 図 45に関連して説明したビッ ト誤り率推定部 1 02と同一又は同 様の機能を有する。 S 202は、ビッ ト誤り率推定部 102を用いて行ってよい。 図 47は、 DUTの構成の一例を示す。 DUTは、 シリアル入力の入力信号を 受け取り、 パラレル出力の出力信号を出力する。 D U Tは、 フリ ップフロップ 3 0 0 1 と、 クロック再生部 3 0 0 3と、 シリアルパラレル変換部 3 0 0 2とを備 える。
クロック再生部 3 0 0 3は、 入力信号を受け取り、 入力信号に基づいて出力信 5 号を出力するための再生クロックを生成する。 本例において、 クロック再生部 3 0 0 3は、 フェーズロックループ （P L L ) を有する。
フリ ップフロップ 3 0 0 1は、 入力信号をシリアルパラレル変換部 3 0 0 2に 供給する。 シリアルパラレル変換部 3 0◦ 2は、 再生クロックを受け取り、 再生 ク口ックのタイミングに基づいて、 シリアルの入力信号をパラレルの出力信号に L 0 変換する。
測定装置 1 0 0は、 クロック再生部 3 0 0 3が生成した再生クロックを、 D U Tの出力として受け取り、 再生クロックに基づいて、 D U Tのビット誤り率及び 又はジッタ耐カを算出する。
図 4 8は、 測定装置 1 0 0の構成の他の例を示す。 図 4 8において図 1と同一
L 5 の符号を附した要素は図 1に関連して説明した要素と同一又は同様の機能及び構 成を有する。 測定装置 1 0 0は、 タイミング推定部 3 1 0 0と、 タイミング差推 定部 3 1 0 2と、 ビッ ト誤り率推定部 1 0 2とを備える。
タイミング推定部 3 1 0 0は、 D U Tを試験するための入力信号の入力タイミ ング誤差系列、 及び入力信号に応じて D U Tが出力する出力信号の出力タイミン
10 グ誤差系列を測定する。 タイミング差推定部 3 1 0 2は、 入カタイミング誤差系 列と、 出力タイミング誤差系列とのタイミング差を算出する。 タイミング差推定 部 3 1 0 2は、 入力タイミング誤差系列及び出力タイミング誤差系列の、 ピーク 値、 又は実効値の差に基づいて、 タイミング差を算出してよい。 ビット誤り率推 定部 1 0 2は、 タイミング差に基づいて、 D U Tにおけるビッ ト誤り率を測定す
25 る。 ビッ ト誤り率推定部 1 0 2は、 当該タイミング差とビット誤り率の関係を示 す式が予め与えられていてよく、 また、 当該タイミング差とビッ ト誤り率の関係 を示すテーブルが予め与えられていてもよい。
図 4 9は、 入力信号と出力信号の一例を示す。 本例において、 D U Tは再生ク ロックを出力信号として出力する。 入力信号のタイミングと、 出力信号のタイミ ングとを図 4 9において矢印で示す。 入力信号と出力信号とは、 図 4 9示すよう なタイミング差を有する。 ビット誤り率推定部 1 0 2は、 当該タイミング差に基 づいてビッ ト誤り率を算出する。
5 図 5 0は、本発明に係る測定方法の他の例を示すフローチヤ一トである。まず、 タイミング推定段階 S 3 2 0 1で、 入力信号及び出力信号のタイミング誤差系列 を算出する。 S 3 2 0 1は、 図 4 8において説明したタイミング推定部 3 1 0 0 と同一又は同様の機能を有する。 S 3 2 0 1は、 タイミング推定部 3 1 0 0を用 いて行ってよレ、。
L 0 次に、 タイミング差推定段階 S 3 2 0 2で、 入力信号と出力信号のタイミング 差を算出する。 S 3 2 0 2は、 図 4 8において説明したタイミング差推定部 3 1 0 2と同一又は同様の機能を有する。 S 3 2 0 2は、 タイミング差推定部 3 1 0 2を用いて行ってよい。
次に、ビッ ト誤り率推定段階 S 3 2 0 3で、 D U Tのビット誤り率を算出する。
L 5 S 3 2 0 3は、 図 4 8において説明したビッ ト誤り率推定部 1 0 2と同一又は同 様の機能を有する。 S 3 2 0 3は、 ビッ ト誤り率推定部 1 0 2を用いて行ってよ レ、。
図 5 1は、 タイミング推定部 3 1 0 0の構成の一例を示す。 図 5 1において、 図 9 と同一の符号を附した要素は、 図 9に関連して説明した要素と同一又は同様の機能及
10 び構成を有する。 タイミング推定部 3 1 0 0は、 入力信号及び出力信号を複素数の解 祈信号に変換する解析信号変換部 7 0 1と、解析信号の瞬時位相を算出する瞬時位相 推定部 7 0 2と、 瞬時位相の初期位相角及び平均周波数を算出し、 入力信号及び出力 信号の理想タイミングを測定する理想タイミング推定部 3 3 0 1と、瞬時位相をリサ ンプリングし、入力信号の入力タイミング系列及び出力信号の出力タイミング系列を
25 生成するリサンプリング部 3 3 0 4と、 理想タイミングと、 タイミング系列とに基づ いて、入力信号の入力タイミング誤差系列及び出力信号の出力タイミング誤差系列を 算出するタイミングエラー算出部 3 3 0 5とを有する。
また、 リサンプリング部 3 3 0 4は、 タイミング誤差系列 Δ φ [ η ] における、 タ イミング nを理想タイミング推定部 3 3 0 1に供給してよい。 また、 リサンプリング 部 3 3 0 4は、解析信号の実数部の波形のゼロクロスタイミングで瞬時位相をサンプ リングしてよレ、。 また、 リサンプリング部 3 3 0 4は、 リサンプリング部 3 3 0 4に おけるサンプリングタイミングを、 タイミング nとして理想タイミング推定部 3 3 0 1に供給してよレ、。 理想タイミング推定部 3 3 0 1は、 与えられたタイミング nに基 づいて、 入力信号及び出力信号の理想タイミングを算出する。
解析信号変換部 7 0 1、瞬時位相推定部 7 0 2、及びリサンプリング部 3 3 0 4は、 図 1 1に関連して説明した解析信号変換部 7 0 1、 瞬時位相推定部 7 0 2、 及びリサ ンプリング部 9 0 1と同一又は同様の機能及び構成を有する。
理想タイミング推定部 3 3 0 1は、 入力信号及び出力信号の、 図 1 4に示したよう なリニァ瞬時位相の波形の初期位相角及び平均周波数を算出し、入力信号及び出力信 号の理想タイミングを算出してよい。 この場合、 理想タイミング推定部 3 3 0 1は、 リニア瞬時位相推定部 7 0 3を有してよレ、。 理想タイミング推定部 3 3 0 1は、 タイ ミング nにおける、 リニア瞬時位相の値を、 理想タイミングとして出力してよい。 タ ィミングエラ一算出部 3 3 0 5は、 理想タイミングと、 リサンプリング部 3 3 0 4の サンプリング結果に基づいて、入力信号と出力信号のタイミング誤差系列を生成する。 本例における測定装置 1 0 0は、入力信号及び出力信号のジッタによるァラインメン ト誤差 （タイミング差） に基づくビット誤り率を算出する。 アラインメント誤差につ いては後述する。
図 5 2は、 タイミング推定段階 S 3 2 0 1の一例を示すフローチャートである。 ま ず、 解析信号変換段階 S 3 4 0 0で、 入力信号及び出力信号を解析信号に変換する。 S 3 4 0 0は、 図 5 1に関連して説明した解析信号変換部 7 0 1と同一又は同様の機 能を有する。 S 3 4 0 0は、 解析信号変換部 7 0 1を用いて行ってよい。 次に、 瞬時 位相推定段階 S 3 4 0 1で、 入力信号及び出力信号の瞬時位相を算出する。 S 3 4 0 1は、図 5 1に関連して説明した瞬時位相推定部 7 0 2と同一又は同様の機能を有す る。 S 3 4 0 1は、 瞬時位相推定部 7 0 2を用いて行ってよい。
次に、 リサンプリング段階 S 3 4 0 2で、 入力信号及び出力信号の瞬時位相をサン プリングした入力タイミング系列及び出力タイミング系列を生成する。 S 3 4 0 2は、 図 5 1に関連して説明したリサンプリング部 3 3 0 4と同一又は同様の機能を有す る。 S 340 2は、 リサンプリング部 3 3 04を用いて行ってよい。
次に、 理想タイミング推定段階 S 34 0 3で、 入力信号及び出力信号の初期位相角 及び平均周波数を算出し、 入力信号と出力信号の理想タイミングを算出する。 S 3 4 5 04は、図 5 1に関連して説明した理想タイミング推定部 3 3 0 1と同一又は同様の 機能を有する。 S 34 0 3は、 理想タイミング推定部 3 3 0 1を用いて行ってよレ、。 次に、 タイミングエラー算出段階 S 3 4 06で、 入力信号及び出力信号のタイミン グ誤差系列を生成する。 S 3 4 0 6は、 図 5 1に関連して説明したタイミングエラー 算出部 3 3 0 5と同一又は同様の機能を有する。 S 3 4 0 6は、 タイミングエラー算 L0 出部 3 3 0 5を用いて行ってよい。
以下、ァラインメントジッタについて説明する。ァラインメントジッタは、 P. R. Trischittaにより定義され、 入力信号のタイミングジッタと出力信号 （再生ク ロック） のタイミングジッタ間のアラインメント誤差をあらわし、 式 （3 1 ) で 定義される。
L5
Aalign[nT] = ^[nT]- Αθ[ηΤ^ ( 3 1 )
ΔΘ[πΤ]と Δφ[ηΤ]は、 それぞれ DUTへの入力信号の入力タイミングジッタ系列 と出力信号の出力タイミングジッタ系列である。 ァラインメントジッタのピーク 10 ッゥピーク値と RMS値は、 それぞれ
Aalignpp =
Figure imgf000054_0001
( 5 8 ) び«" = σ1, + σ 一 2Ρ ( 5 9 )
25 であたえられる。 ただし、 ρは再生クロックのタイミングジッタと DUT入力デー タのタイミングジッタ間の相関係数 (correlation coefficient) である。 た とえば、 再生ク口ックのタイミングジッタと DUT入力データのタイミングジッ タ間に、 強い相関 （stronglycorrelated) が存在すると仮定する。 すなわち、 P .. oとみなせ び VI' σ σ
Figure imgf000055_0001
△ » のようになり、 入力データと再生ク口ック間のァラインメント誤差を最小にでき る。 このとき、 クロック再生器は最小のビッ ト誤り率を示す。 ^に、 再生クロッ クのタイミングジッタとク口ック再生器入力データのタイミングジッタが無相関
(completely uncorrelated) のときは、 p = 0.0とみなせ σ =、Ισ +σ となる。 入力データと再生クロック間のアラインメント誤差のため、 この DUT は無視できないビット誤り率を示す。 また、 再生クロックのタイミングジッタの ピークッゥピーク値は
Figure imgf000055_0002
であたえられる。 アラインメントジッタのピークッゥピーク値は
Aaligtipp = ΑΘ ' pp max H ( -1 ( 6
となる。
次に、 DUTへの入力信号にサイン波ジッタを重畳した場合について説明する。 入力タイミングジッタ Δ 0 [nT] により位相変調された DUTへの入力信号 x(t) と、 出力タイミングジッタ Δ ψ [nT] により位相変調された再生クロック y(t) を、 それぞれ位相変調波形としてあらわすと
Figure imgf000056_0001
y(t) = B sin{27 bt + Α [ί} (6 3 )
5 のようになる。 ただし、 は、 ビッ トレート （ビットクロック周波数） である。
ビッ トクロックの瞬時位相 ^fnTjや i^nrjをサイン波 cos (2nfPMt)に対応させ るとサイン波ジッタとなる。逆に、サイン波ジッタを復調するとサイン波をえる。 ところで、 このサイン波は周波数領域で線スペク トルに対応するから、 ジッタ周 波数 は単一周波数 fPMであたえられる。 したがって、 ： PMにおける復調サイン L0 波の比が式（ 8 )のジッタ伝達関数をあたえる。
一方、 ^inTjや ^^TJをガウス雑音 ftパこ対応させると、 ガウス雑音ジッ タをえる。ガウス雑音ジッタを復調するとガウス雑音波形をえる。ガウス雑音は、 周波数領域で広帯域スぺク トルに対応するから、 ジッタ周波数 は周波数区間
(flower, f upper) であたえられる。 したがって、 この周波数区間における入出力 .5 スぺク トルの比がジッタ伝達関数をあたえる。
端部 （tail) を切り取ったガウス分布とサイン波ジッタを同じピークッゥピー ク値で比べると、 サイン波ジッタはガウス分布よりも 1 dB 程度大きいペナルテ ィをビット誤り率にあたえることが知られている。 すなわち、 サイン波ジッタは 伝送系にたいし最悪ケースのジッタ分布をあたえることができる。 従って測定装
!0 置 1 00が、 入力信号にサイン波ジッタを重畳した場合、 精度よくビット誤り率 及びジッタ耐力の試験を行うことができる。
次に、 ジッタ耐力について説明する。 ジッタ耐カ測定は、 ビッ ト誤り率試験の 拡張である。 すなわち、 DUTへの入力データのタイミングジッタ ^/"n:rjはサイ ン波ジッタなどにより変動させられ、 ビット誤り率を試験する。 ジッタ周波数
!5 を固定し印加ジッタ量を増加させ、 ビット誤り率が発生する最小印加ジッタ量を 算出する。 つぎに、 サイン波ジッタとビット誤り率の関係について説明する。 ま ず、 標本ィ匕時点 (decision boundary, sampling instant) につレヽて説明 する。 ビット列がタイミングジッタをもたないと仮定する。 図 5 3は、 出力信号の理想信号と実信号の一例を示す。 図 5 3に示すように、 最適な標本化時点 tdecisi。nは、 隣り合うゼロ交叉 （すなわち、 立ち上がりエッジ と立下りエッジ） の中間時点である。 この最適標本化時点の周期は、 ビッ ト周期 ¾ = ュ/ であたえられる。 （a) 従来の測定装置は、 DUTからの出力ビット列 を最適標本化時点 tdecisi。nでサンプリングする。 たとえば、 DUTがシリアライ ザで有る場合、 シリアライザからの出力ビッ ト列はビッ ト周期であたえられる tdecisi。nサンプリングされる。 一方、 DUTがデシリアライザで有る場合、 1:L で多重化されたデータが出力されるから、 デシリアライザからの出力ビット列は チャンネル当りデータ周期 わであたえられる tdecisionサンプリングされる。（b) つぎに、 従来の測定装置はサンプル値としきい値を比較し、 DUTからの出力ビ ッ ト列の論理値 「1」 、 「0」 を識別する。 （c) 従来の測定装置は、 サンプリング 値から判定した論理値と対応する期待値を比較し、 誤り率を算出する。
„„„ number of bits detected in error m a time interval , _ . x
BER = ； ； (64 ) number of bits transmitted in a time interval ここで、 ビッ ト誤り率試験に必要なテスト時間について説明する。 たとえば、 2.5 Gbps のシリアル通信デバイスのジッタ耐カ試験をおこなうため、 ジッタ周 波数 5 MHzで位相変調されているパターン長 215-1の疑似ランダム 2値系列を印 加するには 13 secの時間しか要しない。 さらに、 パターン長 ュの疑似ラン ダム 2値系列を印加するには、 3.4 msecの時間を要するのみである。 一方、 ビ ッ ト誤り率 10 9をテストするには、 0.4 sec を要する。 このテスト時間はパタ ーン長に独立である。 さらに、 ビット誤り率 10 12をテストするには 400 secを 要することになる。 また、 印加ジッタ量を増加させると、 DUT内部の PL Lが 正しく動作しなくなる場合がある。 特に、 ビッ トクロック周波数が高くなると、 印加ジッタ量をわずかに増加した場合であっても、 ビッ ト誤りが生じてしまう。 まとめると、 ビッ ト誤りの発生を検出する方法では、 再現性のよい測定や、 テス ト時間の短縮が困難なことがわかる。 したがって、 テスト時間を短縮するには、 ビット誤りの発生を直接検出しなくてよい方法を見つける必要がある。 図 1から図 47に関連して説明した測定装置 1 00は、 DUTのジッタ伝達関 数を算出し、 当該ジッタ伝達関数に基づいて DUTのビット誤り率及び/又は D UTのジッタ耐カを算出しているため、 従来の測定装置に比べ、 テス ト時間を短 縮することができる。 また、 図 1から図 47に関連して説明した測定装置 1 00 は、 DUTのジッタ伝達関数を算出していたが、 他の例においては、 測定装置 1 00は、ジッタ伝達関数が予め与えられ、与えられたジッタ伝達関数に基づいて、 D U Tのビッ ト誤り率及び Z又はジッタ耐カを算出してよい。
つまり、 測定装置 1 00は、 予め与えられた、 DUTにおけるジッタ伝達関数 に基づいて、 DUTにおけるビッ ト誤り率を測定するビッ ト誤り率推定部を備え てよい。 また、 測定装置 100は、 予め与えられた、 DUTにおけるジッタ伝達 関数のゲインに基づいて、 D U Tにおけるジッタ耐カを測定するジッタ耐カ推定 部を備えてよい。 この場合、 当該ビッ ト誤り率推定部及びジッタ耐カ推定部は、 上述したビッ ト誤り率推定部 1 0 2及びジッタ耐カ推定部 302と同一又は同様 の機能及び構成を有してよい。
また、 図 48から図 52に関連して説明した測定装置 1 00は、 入力信号と出 力信号のタイミング差を算出し、 当該タイミング差に基づいて DUTのビッ ト誤 り率を算出しているため、 従来の測定装置に比べ、 テス ト時間を短縮することが できる。また、図 48から図 52に関連して説明した測定装置 1 00においても、 DUTのジッタ耐カを算出するジッタ耐カ推定部を更に備えてよい。 当該ジッタ 耐カ推定部は、 入力信号と出力信号のタイミング差に基づいて、 DUTのジッタ 耐カを算出する。
図 54は、 測定装置 100と従来のビッ ト誤り率測定装置のテスト時間の比較 例を示す。 また、 図 5 5は、 測定装置 1 00における、 印加ジッタ量の変更回数 と、 測定されるジッタ耐力との関係の一例を示す。 図 54に示すように、 従来の ビッ ト誤り率測定装置は、 ジッタ耐カを測定するのに、 印加ジッタ量を 20回変更 して、 各印加ジッタ量にたいして 1 secのビット誤り率試験をおこなうため、 20 sec のテス ト時間を要する。 一方、 上述した測定装置 100は、 図 55に示すよ うに、 印加ジッタ量を最小回数 （たとえば 4回） 変更してジッタゲインを算出す ることにより、 ジッタ耐カを精度よく測定することができる。 図 5 5に示すよう に、 測定装置 1 00は、 例えば 4回印加ジッタ量を変更し、 そ 4τぞれについて測 定することにより、 精度よくジッタ耐カを算出することができる。 測定装置 1 0 0において、 印加ジッタ量のそれぞれに対するジッタ測定に約 0.5 msecの時間 がかかることから、 測定装置 1 0 0は、 2 sec程度で DUTのジッタゲインを算出 することができる。 すなわち、 従来法の約 1/10 のテス ト時.間でジッタ耐カを算 出することができる。
図 56は、測定装置 100の構成の他の例を示す。本例における測定装置 100は、 図 43に関連して説明した測定装置 100の構成に加え、セレクタ 4020 a及びセ レクタ 4020 b (以下 4020と総称する） を更に備える。 セレクタ 4020は、 電子デバイスに与えられる入力データ信号、又は入力データ信号を生成するための入 カデ一タク口ック信号のいずれかを選択し、 DUT 3000の入力信号としてジッタ 伝達関数推定装置 101に供給する。 また、 セレクタ 4020は、 DUT 3000が 入力データ信号に応じて出力する出力データ信号、又は DUT 3000が入力データ 信号に応じて出力する再生クロック信号のいずれかを選択し、 DUT3000の出力 信号としてジッタ伝達関数推定装置 101に供給する。
ジッタ伝達関数推定装置 101は、受け取った入力信号と出力信号との間のジッタ 伝達関数を測定する。 ジッタ伝達関数推定装置 101の動作は、 図 43において説明 したジッタ伝達関数推定装置 101の動作と同一である。 また、 ビット誤り率推定部 102及びジッタ耐カ推定部 302の動作は、図 43において説明したビット誤り率 推定部 102及ぴジッタ耐カ推定部 302の動作と同一である。
また、ジッタ重畳部 301は、 DUT3000に供給する入力データ信号を生成し、 パターン発生器 401 2、 タイミング発生器 4014、 及びシリアライザ 4010を 有する。 パターン発生器 4012は、 入力データ信号を生成するためのパターンデー タをシリアライザ 4010に供給し、 タイミング発生器 4014は、 入力信号を生成 するための入力データクロック信号をシリアライザ 4010に供給する。 シリアライ ザ 4010は、受け取ったパターンデータ及び入力データクロックに基づいて入力デ ータ信号を生成する。 例えば、 シリアライザ 4010は、 受け取ったパターンデータ のそれぞれのデータを、受け取った入力デ一タク口ック信号のエッジのタイミングに 応じて順次出力する。
また、 図 4 3において説明したように、 ジッタ重畳部 3 0 1は、 入力データ信号に 所望のタイミングジッタを重畳する。 ジッタ重畳部 3 0 1は、 入力データクロック信 5 号にタイミングジッタを重畳することにより、入力データ信号にタイミングジッタを 重畳してよい。
出力信号として、 再生クロック信号を選択した場合、 ジッタ伝達関数推定装置 1 0 1は、 図 4 7において説明したクロック再生部 3 0 0 3における、 ジッタ伝達関数を 測定することができる。 この場合、 入力信号はいずれを選択してもよい。
L 0 また、 出力信号として、 出力データ信号を選択した場合、 ジッタ伝達関数推定装置 1 0 1は、 図 4 7において説明した D U T 3 0 0 0の構成の全てにおける、 ジッタ伝 達関数を測定することができる。 この場合も、 入力信号はいずれを選択してもよレ、。 つまり、 出力信号としていずれを選択するかにより、 ジッタ伝達関数を測定する D U T 3 0 0 0の箇所を選択することができる。
L 5 また、図 4 4において説明した測定方法においても、 S 4 0 1と S 2 0 1との間に、 入力信号として入力データ信号又は入力データクロック信号のいずれかを選択する 段階、及び出力信号として出力データ信号又は再生ク口ック信号のいずれかを選択す る段階を更に備えてよい。 これらのステップは、 セレクタ 4 0 2 0を用いて行ってよ い。
20 図 5 7は、 パターン発生器 4 0 1 2が生成するパターンデータの一例を示す。 パタ ーン発生器 4 0 1 2は、 例えばデータ Aに示すような、 疑似ランダム 2値系列の信号 を生成してよい。 また、 パターン発生器 4 0 1 2は、 例えばデータ Bに示すような、 D U T 3 0 0 0の被測定ピンに対応するビッ トが交互に H論理と L論理とを繰り返 すパターンデータを生成してもよレ、。 この場合、 被測定ピンに対応するビットだけを
25 考慮すると、 D U T 3 0 0 0には入力データクロック信号と同様の入力データ信号が 入力される。 これにより、 ジッタ伝達関数推定装置 1 0 1は、 より精度よくジッタ伝 達関数を測定することができる。
また、 パターン発生器 4 0 1 2は、 例えばデータ Cに示すような、 出力ピン数と同 数のビット毎に、 H論理と L論理とを繰り返すパターンデータを生成してもよい。 こ の場合においても、 データ Bと同様に、 より精度よくジッタ伝達関数'を測定すること ができ、 且つパタ一ンデータを容易に生成することができる。
図 5 8は、 ジッタ伝達関数推定装置 1 0 1のタイミングジッタ推定部 5 0 1の構成 の他の例を示す。 本例においてタイミングジッタ推定部 5 0 1は、 信号測定部 4 0 6 2、 周期ジッタ系列推定部 4 0 0 4、 理想エッジタイミング推定部 4 0 0 6、 及びェ ッジ誤差推定部 4 0 0 8を有する。 例えば、 本例におけるタイミングジッタ推定部 5 0 1は、 従来のオシロスコープである。
信号測定部 4 0 6 2は、 D U Tの出力信号を取り込む。 また、 信号測定部 4 0 6 2 は、 取り込んだ出力信号の周期等の測定を行う。
周期ジッタ系列推定部 4 0 0 4は、信号測定部 4 0 6 2における測定結果に基づい て、 出力信号の周期ジッタ系列を測定する。 ここで、 周期ジッタ系列は、 出力信号の 各サイクルの長さを示してよく、 また出力信号の各エッジのタイミングを示してもよ レ、。
理想エッジタイミング推定部 4 0 0 6は、 周期ジッタ系列に基づいて、 出力信号の 平均周期を算出する。 例えば、 周期ジッタ系列が出力信号の各サイクルの長さを示し ている場合、 理想エッジタイミング推定部 4 0 0 6は、 周期ジッタ系列のそれぞれの 値の平均値を、 出力信号の平均周期として算出する。
次に、 エッジ誤差推定部 4 0 0 8は、 周期ジッタ系列の平均周期と、 周期ジッタ系 列とに基づいて、 出力タイミングジッタ系列を算出する。 例えば、 出力信号の平均周 期に基づいて、 出力信号の各エッジの理想タイミングを示す理想エッジタイミング系 列を算出し、 理想エッジタイミング系列と、 出力信号の各エッジのタイミングを示す 周期ジッタ系列との差を算出することにより、 出力タイミングジッタを算出してよレ、。 本例におけるタイミングジッタ推定部 5 0 1の構成によっても、他のタイミングジ ッタ推定部 5 0 1と同様に、 出力信号のタイミングジッタ系列を算出することができ る。 また、 D U Tの入力信号のタイミングジッタ系列を算出してもよい。
図 5 9は、 タイミングジッタ推定段階 S 2 2 1の一例を示すフローチヤ一トである。 本例におけるタイミングジッタ推定段階 S 2 2 1は、図 5 8において説明したタイミ ングジッタ推定部 5 0 1を用いて行ってよい。
まず、 信号測定段階 S 8 0 0 0で、 タイミングジッタを測定するべき信号を測定す る。 S 8 0 0 0は、図 5 8において説明した信号測定部 4 0 0 2を用いて行ってよレ、。 次に、 周期ジッタ系列推定段階 S 8 0 0 2で、 測定した信号の周期ジッタ系列を算 5 出する。 S 8 0 0 2は、 図 5 8において説明した周期ジッタ系列推定部 4 0 0 4を用 いて行ってよい。
次に、 理想エッジタイミング推定段階 S 8 0 0 4で、 当該信号の平均周期を算出す る。 S 8 0 0 4は、 図 5 8において説明した理想エッジタイミング推定部 4 0 0 6を 用いて行ってよい。
L 0 次に、 エッジ誤差推定段階 S 8 0 0 6で、 当該信号のタイミングジッタ系列を算出 する。 S 8 0 0 6は、 図 5 8において説明したエッジ誤差推定部 4 0 0 8を用いて行 つてよい。
図 6 0は、 ビット誤り率曲線の一例を示す。 図 6 0において、 丸印は従来の測定装 置によって測定されたビット測定点を示し、 実線は、 測定装置 1 0 0によって測定し
L 5 たビット誤り率曲線を示す。 測定装置 1 0 0によれば、 従来法と互換性のあるビット 誤り率曲線を得ることができる。 また、 図 5 6において説明したように、 入力信号、 及び出力信号としていずれの信号を選択した場合であっても、図 6 0に示すようなビ ット誤り率曲線を得ることができる。
図 6 1は、 ジッタ耐力の測定例を示す。 図 6 1において横軸は入力タイミングジッ
1 タの周波数を示し、 縦軸はジッタ耐カを示す。 また、 図 6 1において丸印は従来の測 定装置によって測定したジッタ耐カを示し、 四角印は測定装置 1 0 0によって測定し たジッタ耐カを示す。 本例においては、 測定装置 1 0 0は式 （3 9 ) を用いてジッタ 耐カを測定した。 図 6 1に示すように、 測定装置 1 0 0は、 従来法と互換性のあるジ ッタ耐力を測定することができる。また、図 5 6において説明したように、入力信号、
25 及び出力信号としていずれの信号を選択した場合であっても、図 6 1に示すようなジ ッタ耐力を得ることができる。
また、 測定装置 1 0 0は、 式 （3 9 . 2 ) を用いてジッタ耐カを測定してもよレ、。 この場合は、 例えば ]3 = 0 . 7 5として測定することにより、 より精度のよいジッタ 耐カを測定することができる。
図 62は、測定装置 100の一例であるジッタ耐カ測定装置の構成の他の例を示す。 測定装置 100は、 ジッタ重畳部 301、 タイミングジッタ推定部 501、 ジッタ歪 み推定部 4100、 及び対ジッタ信頼性推定部 4102を備える。 ジッタ重畳部 30
5 1は図 56に関連して説明したジッタ重畳部 301と同一の機能及び構成を有し、 タ ィミングジッタ推定部 50 1は図 3に関連して説明したタイミングジッタ推定部 5
01と同一の機能及び構成を有する。
ジッタ歪み推定部 4100は、 出力タイミングジッタ系列のジッタ歪みを測定する。 ここで、 出力タイミングジッタ系列のジッタ歪みは、 入力信号に応じて DUT 300
L0 0が出力するべき出力信号の理想タイミングジッタに対する、入力信号に応じて DU
T 3000が実際に出力する出力信号の出力タイミングジッタの歪みである。
対ジッタ信頼性推定部 4102は、 ジッタ歪みに基づいて、 DUT3000の対ジ ッタ信頼性を測定する。 例えば、 対ジッタ信頼性推定部 4102は、 DUT 3000 のジッタ耐カを測定する。 また、 対ジッタ信頼性推定部 4102は、 所定の振幅の入
L5 力タイミングジッタに対して、 DUT 3000が正常に動作するか否かを測定しても よい。 つまり、 ジッタ重畳部 301は入力信号に所望の振幅の入力タイミングジッタ を重畳し、 DUT3000に供給し、 対ジッタ信頼性推定部 4102は、 入カタイミ ングジッタの振幅に対する DUT 3000の対ジッタ信頼性を測定してもよい。
図 63は、 DUT 3000を測定する測定方法の一例を示すフローチヤ一トである。 iO まず、 ジッタ周波数設定段階 S 4500で、 DUT 3000に入力する入力信号に重 畳する入力タイミングジッタの周波数を設定する。
次に、 ジッタ振幅設定段階 S 4502で、 DUT 3000に入力する入力信号に重 畳する入力タイミングジッタの振幅を設定する。 S 4500及び S 4502は、 図 6
2に関連して説明したジッタ重畳部 301を用いて行ってよい。
15 次に、 タイミングジッタ推定段階 S 4504で、 DUT 3000の出力信号に基づ いて、 出力タイミングジッタ系列を測定する。 S 4504は、 図 62に関連して説明 したタイミングジッタ推定部 501を用いて行ってよい。
次に、 ジッタ歪み推定段階 S 4506で、 入力信号に応じて DUT 3000が出力 するべき出力信号のタイミングジッタに対する、実際に DUT 3000が出力した出 力信号のタイミングジッタのジッタ歪みを測定する。 S 4506は、 図 62に関連し て説明したジッタ歪み推定部 4100を用いておこなってよい。
次に、 判定段階 S 4508で、 ジッタ歪みが所定の大きさより大きいか否かを判定 5 する。 S 4508は、 図 62に関連して説明した対ジッタ信頼性推定部 4102を用 いて行ってよい。
S 4508で、 ジッタ歪みが所定の大きさより小さい場合、 再度 S 4502におい て前回より振幅を大きく した入力タイミングジッタを重畳した入力信号を DUT 3 000に入力し、 S 4508でジッタ歪みが所定の大きさより大きくなるまで、 S 4
L0 502〜S 4508の処理を繰り返す。
S 4508で、 ジッタ歪みが所定の大きさより大きい場合、 ジッタ耐カ推定段階 S 4510で、 DUT 3000のジッタ耐カを算出する。 S 4510では、 S 4508 においてジッタ歪みが所定の大きさより大きいと判定されたときの、入力タイミング ジッタの振幅を、 当該入力タイミングジッタの周波数における、 DUT3000のジ
L5 ッタ耐力として算出してよレ、。 また、 S 4510は、 図 62において説明した対ジッ タ信頼性推定部 4102を用いて行ってよい。
次に、 S 4512で、 更に測定するべき入力タイミングジッタの周波数があるか否 かを判定し、 測定するべき周波数がある場合は、 S 4500で当該周波数を設定し、 S 4500〜S 4510の処理を繰り返す。また、測定するべき周波数が無い場合は、
10 ジッタ耐力の測定を終了する。 つまり、 ジッタ重畳部 301は、 周波数の異なる例え ば複数のサイン波ジッタを重畳した入力信号を DUT 3000に供給し、対ジッタ信 頼性推定部 4102は、 サイン波ジッタの周波数毎に、 DUTの対ジッタ信頼性を測 定する。 また、 ジッタ重畳部 301は、 複数の周波数成分を有する入力タイミングジ ッタを重畳した入力信号を DUT 3000に供給してもよレ、。 この場合、 それぞれの
25 周波数成分毎に DUT 3000の対ジッタ信頼性を測定する。
図 64は、 ジッタ耐力の測定の一例を示す。 図 64において、 横軸は所定の周波数 を有する入力タイミングジッタの振幅を示し、縦軸は出力タイミングジッタの振幅を 示す。 図 6 3において説明したように、 測定装置 1 0 0のジッタ重畳部 3 0 1は、 入カタ ィミングジッタの振幅の異なる複数の入力信号を D U T 3 0 0 0に供給し、対ジッタ 信頼性推定部 4 1 0 2は、複数の入力信号に対するそれぞれの出力タイミングジッタ のジッタ歪みに基づいて、 D U T 3 0 0 0のジッタ耐カを測定する。
5 つまり、 ジッタ歪み推定部 4 1 0 0は図 6 3の丸印に示すように、 振幅の異なる複 数の入力タイミングジッタに対する、 出力タイミングジッタの振幅を算出し、 対ジッ タ信頼性推定部 4 1 0 2は、入力タイミングジッタの振幅に対する出力タイミングジ ッタの振幅が、 非線形となる入力タイミングジッタの振幅に基づいて、 ジッタ耐カを 測定する。
L 0 図 4 7において説明したように、 D U T 3 0 0 0は、 クロック再生部 3 0 0 3が入 力信号に基づいて再生クロックを生成し、 フリップフロップ 3 0 0 1及びシリアルパ ラレル変換部 3 0 0 2が、 受け取った信号を再生クロックに応じて出力する。 このた め、 入力信号における入力タイミングジッタの振幅が小さい場合は、 出力タイミング ジッタは、 入力タイミングジッタの振幅に対して線形の関係を有する。 し力 し、 例え
L 5 ば入力タイミングジッタの振幅が、 入力信号のビット幅等より大きくなる場合、 フリ ップフロップ 3 0 0 1及びシリアルパラレル変換部 3 0 0 2は、 出力するべきビット 値とは異なるビット値を出力する場合がある。 このため、 出力タイミングジッタの振 幅が、 入力タイミングジッタの振幅に対して非線形となる。 この場合、 前述したよう に出力信号は本来のビット値とは異なるビット値を出力する場合があるため、 出カタ
1 0 イミングジッタの振幅が、入力タイミングジッタの振幅に対して非線形となる領域を 検出することにより、 D U T 3 0 0 0のジッタ耐カを容易に測定することができる。 図 6 5は、 ジッタ歪み推定部 4 1 0 0の構成の一例を示す。 本例において、 ジッタ 歪み推定部 4 1 0 0は、 出力タイミングジッタ系列のスぺク トルに基づいて、 出カタ イミングジッタのジッタ歪みを測定する。 ジッタ歪み推定部 4 1 0 0は、 タイミング
15 ジッタスぺクトル推定部 4 1 0 4、 及びジッタ歪み算出部 4 1 0 6を有する。 また、 本例においてジッタ重畳部 3 0 1は、 例えばサイン波ジッタのように、 所定の周波数 を有する入力タイミングジッタを入力信号に重畳する。
タイミングジッタスぺク トル推定部 4 1 0 4は、 出力タイミングジッタ系列を受け 取り、 出力タイミングジッタ系列のジッタスペク トルを算出する。 例えば、 タイミン グジッタスぺク トル推定部 4 1 0 4は、 フーリエ変換によりジッタスぺクトルを算出 する。
ジッタ歪み算出部 4 1 0 6は、 ジッタスぺクトルに基づいて出力タイミングジッタ 5 のジッタ歪みを算出する。 例えば、 ジッタ歪み算出部 4 1 0 6は、 D U T 3 0 0 0が 出力するべき出力信号における出力タイミングジッタのジッタスぺク トルに対する、 D U T 3 0 0 0が出力した出力信号における出力タイミングジッタのジッタスぺク トルの歪みを算出する。
図 6 6は、 ジッタ耐力の測定の他の例を説明する図である。 図 6 6は、 サイン波ジ
L 0 ッタが入力信号に重畳された場合に、 D U T 3 0 0 0が出力するべき出力信号の出力 タイミングジッタのジッタスぺク ト /レの一例を示す。 図 6 6において、 横軸はジッタ 周波数を示し、 縦軸は当該ジッタ周波数におけるジッタの強度を示す。 入力信号に入 力タイミングジッタが重畳された場合、 出力タイミングジッタは、 サイン波ジッタと D U T 3 0 0 0のジッタ伝達関数によって定まる。
L 5 例えば、 所定の周波数を有するサイン波ジッタが入力信号に重畳された場合、 出力 タイミングジッタのスぺク トルは、 サイン波ジッタの周波数に応じた基本周波数に、 ジッタ伝達関数に応じたピークを有する。入力信号に重畳されたサイン波ジッタの振 幅が、 図 6 4において説明した線形領域にある場合、 出力タイミングジッタのスぺク トノレは、 図 6 6に示すようにサイン波に応じたスペク トルを示す。 つまり、 基本周波
! 0 数成分の大きさに対して、 高調波成分の大きさが十分に小さいスぺクトルを示す。
図 6 7は、 サイン波ジッタが入力信号に重畳された場合に、 D U T 3 0 0 0が出力 するべき出力信号の出力タイミングジッタのジッタスぺク トルの他の例を示す。 図 6 7において、 横軸はジッタ周波数を示し、 縦軸は当該ジッタ周波数におけるジッタの 強度を示す。 入力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において説明し
! 5 た非線形領域にある場合、 出力タイミングジッタのスぺクトノレは、 図 6 7に示すよう に、 図 6 6に示したスぺクトルに対して歪みが生じる。 つまり、 主周波数成分に対す る高調波成分が増大する。 図 6 5において説明したジッタ歪み推定部 4 1 0 0は、 当 該歪みを測定する。 例えば、 サイン波ジッタの周波数と同一のジッタスぺク トルの主 周波数成分と、 ジッタスぺクトルにおける主周波数成分の高調波成分との比に基づい て、 出力タイミングジッタのジッタ歪みを測定する。 本例において、 ジッタ歪み推定 部 4 1 0 0は、 主周波数成分の大きさに対する、 一次高調波成分の大きさの比が所定 の値より大きい場合に、 出力タイミングジッタが歪んでいると判定する。 出カタイミ ングジッタにジッタ歪みが生じている場合、 D U T 3 0 0 0の出力信号にビット誤り が生じる場合がある。
本例におけるジッタ歪み推定部 4 1 0 0によれば、重畳された入力タイミングジッ タによって、 D U T 3 0 0 0の出力信号にビット誤りが生じるか否かを判定すること ができる。 また、 振幅の異なる複数の入力タイミングジッタに対して同様の測定を行 うことにより、 D U T 3 0 0 0のジッタ耐カを測定することができる。
図 6 8及び図 6 9は、 ジッタ耐力の測定の更なる他の例を説明する図である。 図 6 8及び図 6 9は、 入力タイミングジッタとしてサイン波ジッタが重畳された場合の、 出力タイミングジッタの振幅のジッタヒストグラムを示す。 図 6 8及び図 6 9におい て、 出力タイミングジッタの振幅をユニットインターバル単位で示し、 縦軸はそれぞ れの振幅の出現頻度を示す。
図 6 8は、 入力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において説明し た線形領域にある場合の、 出力タイミングジッタのジッタヒストグラムを示す。 本例 において、 D U T 3 0 0 0は、 入力されたサイン波ジッタの振幅が線形領域にある場 合、 図 6 8に示すようにジッタヒストグラムの両端にピークを有する出力タイミング ジッタを出力する。
図 6 9は、 入力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において説明し た非線形領域にある場合の、 出力タイミングジッタのジッタヒストグラムを示す。 入 力信号に重畳されたサイン波ジッタの振幅が、 図 6 4において説明した非線形領域に ある場合、 出力タイミングジッタのジッタヒストグラムは、 図 6 9に示すように、 図 6 8に示したジッタヒストグラムに対して歪みが生じる。
本例において、 ジッタ歪み推定部 4 1 0 0は、 出力タイミングジッタ系列のジッタ ヒストグラムを生成し、 ジッタヒストグラムに基づいて出力タイミングジッタのジッ タ歪みを測定する。 例えば、 ジッタ歪み推定部 4 1 0 0は、 ジッタヒス トグラムの両 端にピークがあるか否かに基づいて、入力されたサイン波ジッタに対する出力タイミ ングジッタの歪みを測定してよい。
図 70は、測定装置 100の一例であるジッタ耐カ測定装置の構成の他の例を示す。 本例における測定装置 100は、図 62において説明した測定装置 1 00の構成に加 5 え、 ジッタ伝達関数推定部 101、 及びジッタ耐カ推定部 302を更に備える。 ここ で、 ジッタ伝達関数推定部 101、 及びジッタ耐カ推定部 302は、 図 43に関連し て説明したジッタ伝達関数推定部 101、及びジッタ耐カ推定部 302同一又は同様 の機能及び構成を有する。
本例における測定装置 1 00は、 まず、 タイミングジッタ推定部 50 1、 ジッ
L0 タ伝達関数推定部 1 0 1、 及びジッタ耐カ推定部 30 1によって、 図 44におい て説明した方法でジッタ耐カを測定する。 次に、 ジッタ重畳部 3 01が、 ジッタ 耐カ推定部 302が測定したジッタ耐力に応じた振幅のタイミングジッタを重畳 した第 1確認信号を、 DUT 3000に供給する。
ジッタ歪み推定部 4 1 00は、 第 1確認信号に応じて DUT 3 000が出力す
L5 るべき出力信号の理想タイミングジッタに対する、 第 1確認信号に応じて DUT 3000が出力する出力信号の出力タイミングジッタのジッタ歪みを測定する。 そして、 判定部の一例である対ジッタ信頼性推定部 4 1 02は、 ジッタ歪み推 定部 4 1 00が測定したジッタ歪みに基づいて、 ジッタ耐カ推定部 302が測定 したジッタ耐力が正しい値であるか否かを判定する。
10 対ジッタ信頼性推定部 4 1 02力 当該ジッタ耐力が正しい値でないと判定し た場合、 ジッタ重畳部 30 1は、 第 1確認信号より振幅の小さいタイミングジッ タを重畳した第 2確認信号を DUT 3000に供給し、 ジッタ歪み推定部 4 10 0は、 第 2確認信号に応じて DUT 3000が出力するべき出力信号の理想タイ ミングジッタに対する、 第 2確認信号に応じて DUT 3000が出力する出力信 5 号の出力タイミングジッタのジッタ歪みを測定する。 そして、 対ジッタ信頼性推 定部 4 1 02は、 ジッタ歪み推定部 4 1 00が測定した、 第 2確認信号に対応す るジッタ歪みに基づいて、 新たにジッタ耐カを算出する。 例えば、 図 63におい て説明した S 4502〜S 4508の処理によって、 新たにジッタ耐カを算出し てよい。
本例における測定装置 1 0 0によれば、 より精度よく且つ高速に D U T 3 0 0 0のジッタ耐カを測定することができる。 つまり、 図 4 4及び図 6 3において説 明したそれぞれの方法でジッタ耐カを測定するため、 より精度よくジッタ耐カを 5 測定できる。 例えば、 図 4 4において説明した方法で測定したジッタ耐力が大き めの値を測定してしまう場合であっても、 当該ジッタ耐カを更に精度よく測定す ることができる。 また、 最初に図 4 4の方法によってジッタ耐力のおおよその値 を算出することにより、 図 6 3において説明した方法より高速にジッタ耐カを測 定することができる。
L 0 また、 本例における測定装置 1 0 0は、 図 5 6において説明した測定装置 1 0 0と同様に、 入力信号として入力データ信号又は入力データクロック信号のいず れを選択してもよく、 出力信号として出力データ信号又は再生ク口ック信号のい ずれを選択してもよい。
L5 図 7 1は、 測定装置 1 0 0の構成の更なる他の例を示す。 本例における測定装 置 1 0 0は、 電子デバイス 3 0 0 0の実使用時に入力端子に接続される伝送線路 を伝送することにより入力信号に生じる確定ジッタによる影響を含んだ実使用時 の系のジッタ耐力、 及び確定ジッタによる影響を含まない電子デバイス 3 0 0 0 のジッタ耐カを測定する。
2 0 ここで、 確定ジッタとは、 入力信号の信号パターンに応じて変化する入力信号 のそれぞれのエッジの遅延のバラツキを指す。 つまり、 確定ジッタとは、 入力信 号のそれぞれのエッジ間隔等により生じるエッジの遅延のバラツキを指す。
伝送線路は誘導成分、容量成分等を有するため、入力信号のエッジ間隔により、 それぞれのェッジの立ち上がり時間、又は立ち下り時間に差が生じる。このため、
25 入力信号の立ち上がりエッジのタイミング又は立ち下りエッジのタイミングは、 理想的なエッジタイミングに対してジッタ （確定ジッタ） が生じる。 確定ジッタ は、 入力信号のパターン、 伝送線路の単位長さ当たりの特性、 及び伝送線路の長 さによって定まる。 従来、 電子デバイス 3 0 0 0のジッタ耐力の測定においては、 実使用時の伝送 線路において生じる確定ジッタを考慮していなかった。 このため、 測定されたジ ッタ耐力より、 実使用時のジッタ耐カは劣化してしまう。
また、 従来においては、 例えば試験規格により長い伝送線路を電子デバイス 3 0 0 0に接続する場合がある。 この場合、 伝送線路を伝送させることにより、 入 力信号には確定ジッタが生じるが、 従来の測定においては、 この確定ジッタの影 響を含む、 即ち伝送線路と電子デバイスとを含む系のビッ ト誤り率、 及びジッタ 耐カを測定し、 測定した結果を電子デバイス 3 0 0 0のみによるビッ ト誤り率、 ジッタ耐力としていた。 このため、 電子デバイス 3 0 0 0のビッ ト誤り率、 及び ジッタ耐カを精度よく測定できなかつた。 本例における測定装置 1 0 0は、 確定ジッタの影響を除去したジッタ耐力、 及 び確定ジッタの影響を含むジッタ耐カを測定する。 このため、 確定ジッタが生じ る長伝送線路を実使用時に使用する場合の系のジッタ耐カを算出することができ る。 また、 電子デバイス 3 0 0 0のみのジッタ耐カを精度よく測定できる。 例え ば、 伝送線路の長さが異なる環境で試験を行う場合であっても、 電子デバイス 3 0 0 0のジッタ耐力の試験において再現性のある試験を行うことができる。
—例として測定装置 1 0 0は、 図 7 1に示すようにジッタ伝達関数測定装置 1 0 1、 対ジッタ信頼性推定部 4 1 0 2、 系ジッタ耐カ推定部 3 9 2、 ジッタ耐カ 劣化量推定部 3 9 0、 及び入力信号生成部 3 8 8を備える。
入力信号生成部 3 8 8は、 電子デバィス 3 0 0◦に入力する入力信号を生成す る。 入力信号は、 例えば所望のパターンを有するディジタル信号である。 また、 入力信号生成部 3 8 8は、 入力信号に所望の入力タイミングジッタを重畳する。 つまり入力信号生成部 3 8 8は、 図 4 3に関連して説明したジッタ重畳部 3 0 1 と同一の機能を有する。
入力信号は伝送線路を介して電子デバイス 3 0 0 0に入力され、 電子デバイス
3 0 0 0は入力信号に応じた出力信号を出力する。 本例において、 伝送線路は、 所定の長さより短く、 伝送する入力信号に確定ジッタを生じさせない。 また、 出 力信号は、 例えば 4 7に関連して説明した再生クロックであってもよレ、。
ジッタ伝達関数推定部 1 0 1、 及び対ジッタ信頼性推定部 4 1 0 2は、 図 4 3 に関連して説明したジッタ伝達関数推定部 1 0 1、 及び図 6 2に関連して説明し た対ジッタ信頼性推定部 4 1 0 2と同一又は同様の機能及び構成を有する。 本例 における対ジッタ信頼性推定部 4 1 0 2は、 図 4 3において説明したビッ ト誤り 率推定部 1 0 2及びジッタ耐カ推定部 3 0 2を有する。 また、 対ジッタ信頼性推 定部 4 1 0 2は、 ジッタ伝達関数のゲイン及び位相に基づいて、 対ジッタ信頼性 を算出するが、 他の例においては、 対ジッタ信頼性推定部 4 1 0 2は、 出力信号 の出カタイミングジッタのジッタ歪みに基づいて、 対ジッタ信頼性を算出しても よい。 この場合、 測定装置 1 0 0は、 ジッタ伝達関数推定部 1 ◦ 1に代えて、 図 6 2に関連して説明したタイミングジッタ推定部 5 0 1及びジッタ歪み推定部 4 1 0 0を備える。 また、 本例において、 伝送線路は確定ジッタを生じさせないた め、 対ジッタ信頼性推定部 4 1 0 2は、 電子デバイス 3 0 0 0の対ジッタ信頼性 を算出する。
ここで、 伝送線路と電子デバイス 3 0 0 0とを含む系のジッタ耐カ inf (厶 0 pp) は、 下式で現される。
( 6 5 )
Figure imgf000071_0001
但し、 Δ τ ρρ ( 1 ) は、 長さ 1の伝送線路を伝送させた場合に入力信号に生じる 確定ジッタを示す。 つまり、 式 （6 5 ) の右辺第一項は電子デバイスのジッタ耐 力を示し、 右辺第二項は確定ジッタによって伝送線路において劣化したジッタ耐 力の劣化量を示す。
また、 伝送線路が所定の長さ 1 thより短い場合、 伝送線路を伝送する入力信号 に生じる確定ジッタによるジッタ耐力の劣化量は無視できる。 このため、 系のジ ッタ耐力 inf ( Δ 0 ΡΡ) は、 下式で現してもよい。
Figure imgf000072_0001
ここで、 u ( 1 ) は、 1が 0より大きい場合に 1となり、 1が 0以下の場合に 0 となる単位ステップ関数である。
また、 系のジッタ耐カ inf (Δ θρρ) は、 下式で現してもよい。
Figure imgf000072_0002
(67) 但し、 Δ ΘΜ0Ι3は、 0. 5 11又は0. 5 U Iにほぼ等しい値である。
ジッタ耐カ劣化量推定部 390は、 入力信号に基づいて、 伝送線路を介した伝 送により入力信号に生じる確定ジッタによって劣化するジッタ耐カ劣化量を算出 L0 する。 つまり、 ジッタ耐カ劣化量推定部 390は、 式 （6 5) 、 式 （6 6) 、 又 は式 （6 7) の右辺第二項を算出する。 劣化量の算出の詳細については、 図 72 において後述する。
本例においては、 ジッタ耐カ劣化量推定部 390は、 実使用時の長伝送線路に おけるジッタ耐カ劣化量を算出する。 このとき、 ジッタ耐カ劣化量推定部 390 L5 には、 電子デバイス 3000の実使用時に用いられる、 入力信号のパターン、 長 伝送線路の単位長さ当たりの特性、 及び長伝送線路の長さが入力され、 これらに 基づいて実使用時の長伝送線路の確定ジッタによるジッタ耐力劣化量を推定する。 系ジッタ耐カ推定部 392は、 ジッタ耐カ推定部 302が算出したジッタ耐カ 0 を、 ジッタ耐カ劣化量推定部 390が算出したジッタ耐カ劣化量に基づいて補正 することにより、 実使用時の長伝送線路及び電子デバイス 3000を含む系のジ ッタ耐力を算出する。 例えば、 式 （6 5) 、 式 （6 6) 、 式 （6 7) を用いて、 系のジッタ耐カを算出する。 また、 測定装置 1 0 0は、 電子デバイス 3 0 0 0の試験時において、 確定ジッ タが生じる長さの長伝送線路を電子デバイス 3 0ひ 0に接続した場合であっても. 実使用時の長伝送線路と電子デバイス 3 0 0 0を含む系のジッタ耐カを推定する ことができる。 この場合、 ジッタ耐カ劣化量推定部 3 9 0は、 試験時の伝送線路 5 における確定ジッタと、 実使用時の伝送線路における確定ジッタとの差分を算出 し、 系ジッタ耐カ推定部 3 9 2は、 当該差分に基づいてジッタ耐カ推定部 3 0 2 が算出したジッタ耐カを補正する。 また、 電子デバイス 3 0 0 0の試験時に、 確定ジッタが生じる伝送線路を用い、 電子デバイス 3 0 0 0のみのジッタ耐カを 測定する場合、 ジッタ耐カ劣化量推定部 3 9 0は、 試験時の伝送線路におけるジ
L 0 ッタ耐力劣化量を算出し、 系ジッタ耐カ推定部 3 9 2は、 ジッタ耐カ推定部 3 0 2が算出した電子デバイス 3 0 0 0のジッタ耐力と、 ジッタ耐カ劣化量推定部 3 9 0が算出したジッタ耐カ劣化量とに基づいて、 電子デバイス 3 0 0 0のジッタ 耐カを算出するデバイスジッタ耐カ推定部として機能する。 この場合、 デバイス ジッタ耐カ推定部は、 式 （6 4 ) 、 式 （6 5 ) 、 式 （6 6 ) を用いて、 右辺第一
L 5 項のジッタ耐カを算出する。 また、 本例においてジッタ耐カ推定部 3 0 2は、 ジッタ伝達関数のゲイン、 位 相、 又はジッタ歪みに基づいてジッタ耐カを算出したが、 他の例においては、 ビ ット誤り率推定部 1 0 2が直接出力信号のビット誤りを検出し、 ジッタ耐カ推定
1 0 部 3 0 2は、 ビッ ト誤り率推定部 1 0 2がビッ ト誤りを検出する入力タイミング ジッタの振幅をジッタ耐力として算出してもよい。 この場合、 入力信号生成部 3 8 8は、 振幅が増加する入力タイミングジッタを重畳した複数の入力信号を順次 電子デバイス 3 0 0 0に入力し、 ジッタ耐カ推定部 3 0 2は、 ビット誤りが検出 される入力タイミングジッタの振幅を検出する。
25 この場合のビッ ト誤り率推定部 1 0 2の動作の一例を以下で説明する。
電子デバイス 3 0 0 0が図 4 7に示したようにデシリアライザである場合、 ビ ット誤り率検出部 1 0 2は、 電子デバイス 3 0 0 0が出力するパラレル信号のう ち少なくとも一つと、 電子デバイスが出力する再生クロックとを受取り、 これら を離散化する。 このときのサンプリングレートは、 被離散化信号の周波数の 3倍 以上であることが望ましい。
次に、 離散化した信号をコンパレータ手段等により 2値化し、 2値化した再生 ク口ックの立ち上がりで 2値化したパラレル信号をサンプリングし、 2値系列を 5 生成し、 入力信号に応じた期待値データと比較しビッ ト誤りを検出する。
ところで、 1 5段 ( 15-stage) の P R B S 、pseudo random binary sequence) のとき、 シリアルビッ ト列には 1 5個の" 1 " が連続する部分が 1箇所必ず存在 する。 従って、 このような最大連長に対応する 2値系列の部分をパターンマッチ ングにより見つけることにより、 2値系列と基準 P R B Sをお互いに整列（al ign) L 0 できる。 最後に、 ビッ ト対ビッ トの比較を行うことにより 2値系列の誤りを検出 できる。
図 7 2は、 ジッタ耐カ劣化量推定部 3 9 0の構成の一例を示す。 ジッタ耐カ劣 化量推定部 3 9 0は、 入力信号スぺク トル推定部 3 9 4、 伝送線路特性推定部 3 9 6、 及ぴ確定ジッタ推定部 3 9 8を有する。
L 5 入力信号スぺク トル推定部 3 9 4は、 入力信号生成部 3 8 8が伝送線路に入力 する入力信号を受取り、 入力信号のスぺク トルを算出する。 伝送線路特性推定部 3 9 6は、 伝送線路における、 周波数帯域毎の通過特性を算出する。 例えば、 伝 送線路特性推定部 3 9 6は、 伝送線路の種類毎に単位長さ当たりの通過特性を予 め記憶していることが好ましい。 この場合、 伝送線路特性推定部 3 9 6には、 伝
> 0 送線路の種類及び長さが入力され、 伝送線路の種類及び長さに基づいて、 伝送線 路における通過特性を算出する。
確定ジッタ推定部 3 9 8は、 入力信号スぺク トル推定部 3 9 4が算出した入力 信号のスぺク トルと、 伝送線路の通過特性とに基づいて、 伝送線路を伝送する入 力信号に生じる確定ジッタにより劣化するジッタ耐カを算出する。 入力信号のス
Ϊ 5 ぺク トル成分と、 伝送線路の周波数帯域毎の通過特性とに基づいて、 入力信号の それぞれのエッジの遅延量を算出することができるので、 確定ジッタを算出する ことができる。 また、 確定ジッタ推定部 3 9 8は、 確定ジッタの振幅のピーク値 をジッタ耐カ劣化量として算出してよい。 また、 ジッタ耐カ劣化量推定部 3 9 0の他の例においては、 入力信号生成部 3 8 8から伝送線路に入力される入力信号と、 伝送線路から電子デバイス 3 0 0 0 に入力される入力信号とを比較することにより、 当該伝送線路を伝送する入力信 号に生じる確定ジッタによるジッタ耐カ劣化量を算出してもよい。 伝送線路に入 5 力される信号と、 伝送線路から出力される信号とを比較することにより、 当該伝 送線路において生じるジッタ耐カ劣化量を算出することができる。 図 7 3は、 測定装置 1 0 0の動作の一例を説明するフローチャートである。 ま ず、 S 4 3 0 0において、 入力信号生成部 3 8 8が電子デバィス 3 0 0 0に供給 L 0 する入力信号に重畳する入力タイミングジッタの周波数を設定する。
次に、 S 4 3 0 2において、 入力信号に重畳する入力タイミングジッタの振幅 を設定する。 そして、 S 4 3 0 4においてこのときの入力信号に応じて電子デバ イスが出力する出力信号に、 ビッ ト誤りがあるか否かを検出する。
出力信号にビッ ト誤りが検出されなかった場合、 入力タイミングジッタの振幅 L 5 を増加させ、 S 4 3 0 2〜S 4 3 0 6を繰り返す。 出力信号にビッ ト誤りが検出 された場合、 このときの入力タイミングジッタの振幅をジッタ耐力として算出す る （S 4 3 0 8 ) 。 そして、 前述したように測定装置 1 0 0は、 当該入力タイミ ングジッタの周波数における、 系のジッタ耐力、 及び電子デバイス 3 0 0 0のジ ッタ耐力を算出する。
20 そして、 他に試験するべき周波数帯域が有るかを判定し （S 4 3 1 0 ) 、 試験 するべき全てのジッタ周波数についてジッタ耐カを算出した場合には処理を終了 する。 また、 試験するべきジッタ周波数が残っている場合、 3 4 3 0 0から 3 4 3 1 0の処理を繰り返す。
以上の処理により、 入力タイミングジッタの全ての周波数において、 系のジッ
25 タ耐カ及び電子デバイス 3 0 0 0のジッタ耐カを算出することができる。 以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記実 施形態に記載の範囲には限定されない。 上記実施形態に、 多様な変更または改良 を加えることができる。 そのような変更または改良を加えた形態も本発明の技術 的範囲に含まれ得ることが、 請求の範囲の記載から明らかである。 また、 本発明 に係る測定装置及び試験方法は、 測定対象として光回路等を含んだネッ トワーク 等をも測定できることは明らかである。 つまり、 請求の範囲に記載した測定対象 としての電子デバイスの範囲には、 被試験回路、 被試験電子デバイス、 被試験シ ステム、 光回路等を含んだネッ トワーク等が含まれることは明らかである。 また 、 内部に光回路等が含まれる被試験回路、 被試験電子デバイス、 及び被試験シス テムをも請求の範囲に記載した測定対象としての電子デバイスの範囲に含まれる ことは明らかである。 産業上の利用の可能性
上記説明から明らかなように、 本発明によれば、 D U Tのジッタ伝達関数、 ビット 誤り率、 及びジッタ耐カを効率よく算出することができる。 また、 確定ジッタの影響 を含んだ系ジッタ耐カ、確定ジッタの影響を含まないデバイスジッタ耐カとを容易に 測定することができる。

Claims

'請求の範囲
1 . 電子デバイスの対ジッタ信頼性を測定する測定装置であって、
確定ジッタを生じない伝送線路を介して入力される入力信号に応じて、 前記電 子デバイスが出力する出力信号に基づいて、 前記電子デバイスのジッタ耐カを算 出するジッタ耐カ推定部と、
前記電子デバィスに前記確定ジッタが生じる長伝送線路を介して前記入力信号 を入力した場合に、 前記長伝送線路を介した伝送により前記入力信号に生じる確 定ジッタによって劣化する前記ジッタ耐力の劣化量を算出するジッタ耐カ劣化量 推定部と、
前記電子デバイスのジッタ耐力と、 前記ジッタ耐力の劣化量とに基づいて、 前 記長伝送線路と前記電子デバィスとを含む系のジッタ耐カを算出する系ジッタ耐 力推定部と
を備えることを特徴とする測定装置。
2 . 前記出力信号に基づいて、 前記出力信号の出力タイミングジッタ系列を算 出するタイミングジッタ推定部と、
前記出力タイミングジッタ系列に基づいて、 前記電子デバイスにおけるジッタ 伝達関数を算出するジッタ伝達関数推定部と
を更に備え、
前記ジッタ耐カ推定部は、 前記ジッタ伝達関数のゲインに基づいて、 前記系の ジッタ耐カを算出することを特徴とする請求項 1に記載の測定装置。
3 . 前記ジッタ耐カ推定部は、 前記ジッタ伝達関数の位相に更に基づいて、 前記系 のジッタ耐カを算出することを特徴とする請求項 2に記載の測定装置。
4 . 前記出力信号に基づいて、 前記出力信号の出力タイミングジッタ系列を算 出するタイミングジッタ推定部と、
前記出力タイミングジッタ系列に基づいて、前記出力信号のタイミングジッタのジ ッタ歪みを算出するジッタ歪み推定部と
を更に備え、 前記ジッタ耐カ推定部は、 前記ジッタ歪みに基づいて、 前記系のジッタ耐カを 算出することを特徴とする請求項 1に記載の測定装置。
5 . 前記ジッタ歪み推定部は、 前記出力信号のタイミングジッタのスペク トルに基 づいて前記ジッタ歪みを算出することを特徴とする請求項 4に記載の測定装置。
6 . 前記タイミングジッタ推定部は、
前記出力信号に基づいて、 前記出力信号の瞬時位相雑音を算出する瞬時位相雑 音推定部と、
前記瞬時位相雑音を、 所定のタイミングでリサンプリングした出力タイミング ジッタ系列を生成するリサンプリング部と
を有することを特徴とする請求項 2又は 4に記載の測定装置。
7 . 前記瞬時位相雑音推定部は、
前記出力信号を複素数の解析信号に変換する解析信号変換部と、
前記解析信号に基づいて、 前記解析信号の瞬時位相を測定する瞬時位相推定部と、 前記解析信号の瞬時位相に基づいて、前記出力信号のリニァ瞬時位相を測定するリ ニァ瞬時位相推定部と、
前記瞬時位相及び前記リニア瞬時位相に基づいて、前記瞬時位相から前記リニア瞬 時位相を除去した前記瞬時位相雑音を算出するリユア位相除去部と
を有することを特徴とする請求項 6に記載の測定装置。
8 . 前記タイミングジッタ推定部は、
前記出力信号の周期ジッタ系列を測定する周期ジッタ系列推定部と、
前記周期ジッタ系列の平均周期を算出する理想ェッジタイミング推定部と、 前記周期ジッタ系列の前記平均周期と、 前記周期ジッタ系列とに基づいて、 前記出 力タイミングジッタ系列を算出するエッジ誤差推定部と
を有することを特徴とする請求項 2又は 4に記載の測定装置。
9 . 周波数の異なる複数のタイミングジッタを重畳した前記入力信号を生成する入 力信号生成部を更に備えることを特徴とする請求項 1に記載の測定装置。
1 0 . 前記電子デバイスの前記出力信号に基づいて、 前記出力信号のビット誤りを 検出するビット誤り率推定部を更に備え、 前記入力信号生成部は、振幅の異なるタイミングジッタを重畳レた複数の前記入力 信号を順次前記電子デバイスに入力し、
前記ジッタ耐カ推定部は、前記ビット誤り率推定部が前記出力信号のビット誤りを 検出しない前記タイミングジッタの最大振幅を、前記ジッタ耐力と.して算出すること を特徴とする請求項 1に記載の測定装置。
1 1 . 前記ビット誤り率検出部は、 前記電子デバイスが出力するデータ信号を、 前 記電子デバイスが出力するクロック信号でサンプリングし、前記データ信号のそれぞ れのビットの値を検出し、 検出した前記データ信号のそれぞれのビットと、 与えられ る前記基準信号のそれぞれのビットとを比較することにより、前記ビット誤りを検出 することを特徴とする請求項 1 0に記載の測定装置。
1 2 . 電子デバイスの対ジッタ信頼性を測定する測定装置であって、
所定の伝送線路を介して入力される入力信号に応じて、 前記電子デバイスが出 力する出力信号に基づいて、 前記伝送線路と前記電子デバイスとを含む系のジッ タ耐カを算出するジッタ耐カ推定部と、
前記入力信号に基づいて、 前記伝送線路を介した伝送により前記入力信号に生 じる確定ジッタによつて劣化するジッタ耐カ劣化量を算出するジッタ耐カ劣化量 推定部と、
前記ジッタ耐カ推定部が算出した前記系のジッタ耐カを、 前記ジッタ耐カ劣化 量推定部が算出したジッタ耐カ劣化量に基づいて補正することにより、 前記電子 デバイスのジッタ耐力を算出するデバイスジッタ耐カ推定部と
を備えることを特徴とする測定装置。
1 3 . 前記入力信号を生成し、 前記伝送線路を介して前記電子デバイスに入力 信号を供給する入力信号生成部を更に備え、
前記ジッタ耐カ劣化量推定部は、 前記入力信号生成部から前記伝送線路に入力 される前記入力信号と、 前記伝送線路から前記電子デバイスに入力される前記入 力信号とを比較し、 当該比較結果に基づいて前記確定ジッタによる前記ジッタ耐 力劣化量を算出することを特徴とする請求項 1 2に記載の測定装置。
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