KR101379371B1 - 대역폭이 제한된 채널에서 데이터 의존성 지터 추정 방법 - Google Patents

대역폭이 제한된 채널에서 데이터 의존성 지터 추정 방법 Download PDF

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KR101379371B1
KR101379371B1 KR1020130021587A KR20130021587A KR101379371B1 KR 101379371 B1 KR101379371 B1 KR 101379371B1 KR 1020130021587 A KR1020130021587 A KR 1020130021587A KR 20130021587 A KR20130021587 A KR 20130021587A KR 101379371 B1 KR101379371 B1 KR 101379371B1
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변상진
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동국대학교 산학협력단
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Abstract

대역폭이 제한된 채널에서의 데이터 의존성 지터 추정 방법이 개시된다. 본 발명의 실시예에 따른 데이터 의존성 지터 추정 방법은 비트전이 엣지에서 입력 데이터 신호와 출력 데이터 신호의 차이값
Figure 112013017875949-pat00134
의 최대값
Figure 112013017875949-pat00135
및 최소값
Figure 112013017875949-pat00136
을 획득하는 단계, 상기
Figure 112013017875949-pat00137
및 상기
Figure 112013017875949-pat00138
에 상응하는, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간들의 차이 값
Figure 112013017875949-pat00139
의 최소값
Figure 112013017875949-pat00140
과 최대값
Figure 112013017875949-pat00141
를 획득하는 단계 및 상기
Figure 112013017875949-pat00142
및 상기
Figure 112013017875949-pat00143
를 기반으로 데이터 의존성 지터
Figure 112013017875949-pat00144
를 획득하는 단계를 포함한다.

Description

대역폭이 제한된 채널에서 데이터 의존성 지터 추정 방법{Data dependent jitter estimation method in a bandwidth limited channel}
본 발명은 이진(binary) 데이터 송수신 시스템에서 채널의 제한된 대역폭으로 인해 발생하는 데이터 의존성 지터(data dependent jitter)를 추정하는 방법에 관한 것이다.
도 1은 대역폭이 제한된 채널에 입력 데이터 신호가 인가될 경우, 출력 데이터 신호에 데이터 의존성 지터(data dependent jitter)가 발생하는 것을 도시한 개념도이다. 데이터 의존성 지터는 비트 율(bit rate, 1/Tb), 채널의 대역폭(bandwidth, fBW) 및 데이터 패턴(data pattern)에 의하여 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)이 변화함으로써 발생할수 있다. 발생된 데이터 의존성 지터는 데이터 송신단과 데이터 전송채널에서 신호의 질(signal quality)을 저하시키며, 데이터 수신단에서 비트 에러 율(bit error rate) 성능을 감쇄시킨다.
따라서, 고속 직렬통신(high speed serial interface) 등을 위한 바이너리 데이터 송수신 시스템의 설계 또는 개별 회로 블록의 설계를 진행할 경우, 추정된 데이터 의존성 지터는 이퀄라이저(equalizer)의 특성을 설정하거나, 데이터 송신단, 데이터 수신단 및 데이터 전송채널에 요구되는 대역폭을 설정하기 위하여 사용된다. 또한, 구현된 데이터 송수신 시스템을 검증할 경우, 최근에는 오실로스코프(oscilloscope)가 측정된 출력 데이터 파형으로부터 토탈 지터(total jitter) 뿐만 아니라 랜덤 지터(random jitter), 듀티 싸이틀 왜곡 지터(duty cycle distortion jitter) 및 데이터 의존성 지터(data dependent jitter) 등 각각의 지터 성분을 따로따로 추정하여 계측기 사용자에게 제공하고 있다.
종래에는 데이터 의존성 지터를 추정하기 위하여 J. Buckwalter, B. Analui and A. Hajimiri, “Predicting data-dependent jitter,” IEEE Trans. Circuits Syst. II, vol. 51, no. 9, pp. 453-457, Sept. 2004 또는 B. Analui, J. Buckwalter and A. Hajimiri, “Data-dependent jitter in serial communications,” IEEE Trans. Microw. Theory Techn., vol. 53, no. 11, pp. 3388-3397, Nov. 2005와 같이 이상적으로 무한 개의 스텝 응답 파형(step response) 또는 펄스 응답 파형(pulse response)을 측정 또는 시뮬레이션 해야 함으로써 현실적으로 구현이 불가능하거나, 유한 개의 스텝 응답 파형(step response) 또는 펄스 응답 파형(pulse response)으로 근사화함으로써 정밀도가 떨어지는 한계가 있었으며, 미국 선행특허 US 7,248,982 B1와 같이 출력 데이터 파형으로부터 토탈 지터(total jitter)를 먼저 측정한 뒤, 복잡한 신호처리를 통하여 데이터 의존성 지터를 분리해내는 방법을 사용함으로써, 하드웨어 구현이 매우 복잡하거나, 계산 시간이 오래 걸리는 한계가 있었다.
본 발명이 해결하고자 하는 과제는 제한된 대역폭을 갖는 채널을 사용하는 이진 데이터 송수신 시스템에서 간단한 데이터 의존성 지터의 추정 방법을 제공하는 것이다.
본 발명의 일 양태에서, 본 발명의 실시예에 따른 데이터 의존성 지터 추정 방법은 비트전이 엣지에서 입력 데이터 신호와 출력 데이터 신호의 차이값
Figure 112013017875949-pat00001
의 최대값
Figure 112013017875949-pat00002
및 최소값
Figure 112013017875949-pat00003
을 획득하는 단계, 상기
Figure 112013017875949-pat00004
및 상기
Figure 112013017875949-pat00005
에 상응하는, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간들의 차이 값
Figure 112013017875949-pat00006
의 최소값
Figure 112013017875949-pat00007
과 최대값
Figure 112013017875949-pat00008
를 획득하는 단계 및 상기
Figure 112013017875949-pat00009
및 상기
Figure 112013017875949-pat00010
를 기반으로 데이터 의존성 지터
Figure 112013017875949-pat00011
를 획득하는 단계를 포함한다.
상기
Figure 112013017875949-pat00012
및 상기
Figure 112013017875949-pat00013
은 시뮬레이션, 측정 또는 계산을 통해 획득될 수 있다.
상기
Figure 112013017875949-pat00014
과 상기
Figure 112013017875949-pat00015
은 각각 하기 식에 의해 얻어지는
Figure 112013017875949-pat00016
의 최대값과 최소값으로 결정될 수 있다.
Figure 112013017875949-pat00017
단, A는 입력 데이터 신호의 크기,
Figure 112013017875949-pat00018
,
Figure 112013017875949-pat00019
는 입력 데이터 패턴의 비트 전이 엣지
상기
Figure 112013017875949-pat00020
는 상기
Figure 112013017875949-pat00021
와 상기
Figure 112013017875949-pat00022
의 차이로 결정될 수 있다.
본 발명의 다른 양태에 있어, 대역폭이 제한된 채널에서의 데이터 의존성 지터 추정 장치는 프로세서를 포함하고, 상기 프로세서는 비트전이 엣지에서 입력 데이터 신호와 출력 데이터 신호의 차이값
Figure 112013017875949-pat00023
의 최대값
Figure 112013017875949-pat00024
및 최소값
Figure 112013017875949-pat00025
을 획득하고, 상기
Figure 112013017875949-pat00026
및 상기
Figure 112013017875949-pat00027
에 상응하는, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간들의 차이 값
Figure 112013017875949-pat00028
의 최소값
Figure 112013017875949-pat00029
과 최대값
Figure 112013017875949-pat00030
를 획득하고 및 상기
Figure 112013017875949-pat00031
및 상기
Figure 112013017875949-pat00032
를 기반으로 데이터 의존성 지터
Figure 112013017875949-pat00033
를 획득하도록 설정된다.
본 발명의 데이터 의존성 지터의 추정 방법은 종래의 데이터 의존성 지터의 추정 방법에 비하여 보다 간단하게 구현할 수 있어 구현비용을 절감할 수 있으며, 동시에 보다 정밀한 데이터 의존성 지터 추정이 가능하다.
도 1은 대역폭이 제한된 채널에 입력 데이터 신호가 인가될 경우, 출력 데이터 신호에 데이터 의존성 지터가 발생하는 하는 것을 도시한 개념도이다.
도 2는 데이터 송신단과 데이터 수신단 및 데이터 전송채널로 구성되는 고속 직렬통신(high speed serial interface)등을 위한 바이너리 데이터 송수신 시스템의 구성도이다.
도 3은 대역폭이 제한된 채널을 1차 저역 통과 RC 회로(low pass RC circuit)로 근사한 회로도이다.
도 4 및 도 5는 입력 데이터 패턴이 각각 01 및 10일 때 입력 데이터 신호와 출력 데이터 신호의 개념적인 파형이다.
도 6은 대역폭이 제한된 채널에서 일 예로 입력 데이터 패턴이 PRBS-3(pseudo random binary sequence)일 경우, 출력 데이터 신호의 개념적인 파형이다.
도 7은 본 발명에 따른, 대역폭이 제한된 채널에서 데이터 의존성 지터를 추정하기 위한 순서도이다.
도 8은 대역폭이 제한된 채널에서 입력 데이터 패턴이 PRBS-3(pseudo random binary sequence)일 경우, 출력 데이터 신호의 시뮬레이션 파형의 다이아그램이다.
도 9는 대역폭이 제한된 채널에서 입력 데이터 패턴이 랜덤일 경우, 출력 데이터 신호의 시뮬레이션 파형의 다이아그램이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 2는 데이터 송수신 시스템을 간략히 나타낸 구성도이다.
데이터 송수신 시스템은 데이터를 전송하는 데이터 송신단(110)과 데이터 송신단(110)이 전송하는 데이터를 수신하는 데이터 수신단(120) 및 데이터 송신단(110)과 데이터 수신단(120)간 데이터 전송/수신의 매체가 되는 데이터 전송채널(130)을 포함할 수 있다. 도 2의 데이터 송수신 시스템은 고속 직렬 통신(high speed serial interface)이 가능한 이진 데이터 송수신 시스템일 수 있다. 본 발명에서 대역폭이 제한된 채널이라 함은 데이터 전송채널(130)뿐만 아니라, 실제적으로 대역폭이 제한되는 모든 데이터 송신단(110)과 데이터 수신단(120)도 포함할 수 있다.
도 3은 대역폭이 제한된 채널을 1차 저역 통과 RC 회로(low pass RC circuit)로 간단히 근사한 회로도이다.
도 3과 같은 RC 직렬 회로에서 커패시터 C에 걸리는 전압을 출력 신호
Figure 112013017875949-pat00034
로 하면, RC 직렬회로는 저역 통과 필터로서의 특징을 지닌다. 도 3의 RC 회로에서 입력 데이터 신호
Figure 112013017875949-pat00035
와 출력 데이터 신호
Figure 112013017875949-pat00036
의 관계는 수식 1과 같이 나타낼 수 있다.
Figure 112013017875949-pat00037
입력 신호
Figure 112013017875949-pat00038
의 고주파 성분은 차단되어 저주파 신호만 출력신호로 얻어진다. 이러한 입력 대 출력의 관계는 채널의 대역폭이 제한된 데이터 통신 환경에 근사할 수 있다.
도 4 및 도 5는 입력 데이터 패턴이 각각 01 및 10일 때 입력 데이터 신호와 출력 데이터 신호의 개념적인 파형이다.
도 4는 입력 데이터 0과 1이 순차적으로 입력되는 상황을, 도 5는 입력 데이터 1과 0이 순차적으로 입력되는 상황을 예시한다. 본 발명에서는 데이터 의존성 지터를 추정하기 위하여 도 4 및 도 5에 도시한 바와 같이 입력 데이터 패턴의 비트 전이 엣지(bit transition edge, 즉
Figure 112013017875949-pat00039
)에서 입력 데이터 신호
Figure 112013017875949-pat00040
와 출력 데이터 신호(
Figure 112013017875949-pat00041
)의 차이 값
Figure 112013017875949-pat00042
을 수식 2와 같이 정의한다.
Figure 112013017875949-pat00043
도 3에 도시된 1차 저역 통과 RC 회로의 수식 1을 도 4 및 도 5에 도시된 입력 데이터 신호(
Figure 112013017875949-pat00044
)와 출력 데이터 신호의 초기 값(
Figure 112013017875949-pat00045
)을 이용하여 계산하면 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)들의 차이 값(
Figure 112013017875949-pat00046
)과 입력 데이터 패턴의 비트 전이 엣지(bit transition edge)에서 입력 데이터 신호와 출력 데이터 신호의 차이 값(
Figure 112013017875949-pat00047
)의 관계를 다음의 수식 3와 같이 근사적으로 표현할 수 있다.
Figure 112013017875949-pat00048
단, 수식 3에서 A는 도 4 및 도 5에 도시된 바와 같이 입력 데이터 신호의 크기이며,
Figure 112013017875949-pat00049
이다.
즉, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)들의 차이 값
Figure 112013017875949-pat00050
과 입력 데이터 패턴의 비트 전이 엣지(bit transition edge)에서 입력 데이터 신호와 출력 데이터 신호의 차이 값
Figure 112013017875949-pat00051
은 수식 3과 같이 서로 1:1로 대응되며, 상호 반비례의 관계를 갖는다.
도 6은 대역폭이 제한된 채널에서 입력 데이터 패턴이 PRBS-3(pseudo random binary sequence)일 경우, 출력 데이터 신호의 개념적인 파형이다.
입력 데이터 패턴이 PRBS-3일 경우에는 입력 데이터 패턴의 패턴 길이(pattern length)는 7이며, 입력 데이터 내에 비트 전이 엣지(bit transition edge)는 총 4개이다. 데이터 의존성 지터는 아래 수식 4와 같이 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)들의 차이 값
Figure 112013017875949-pat00052
들의 최소값
Figure 112013017875949-pat00053
과 최대값
Figure 112013017875949-pat00054
의 차이로 정의될 수 있으므로, 데이터 의존성 지터를 추정하기 위해서는 도 5에 도시된 바와 같이 입력 데이터 패턴의 비트 전이 엣지(bit transition edge)에서 입력 데이터 신호와 출력 데이터 신호의 차이 값
Figure 112013017875949-pat00055
(
Figure 112013017875949-pat00056
,
Figure 112013017875949-pat00057
,
Figure 112013017875949-pat00058
및
Figure 112013017875949-pat00059
)중 최대값
Figure 112013017875949-pat00060
과 최소 값
Figure 112013017875949-pat00061
을 획득하고,
Figure 112013017875949-pat00062
과
Figure 112013017875949-pat00063
으로부터 각각 그에 상응하는 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)들의 차이값
Figure 112013017875949-pat00064
의 최소값
Figure 112013017875949-pat00065
과 최대값
Figure 112013017875949-pat00066
을 획득하고,
Figure 112013017875949-pat00067
과 최대값
Figure 112013017875949-pat00068
으로부터 데이터 의존성 지터
Figure 112013017875949-pat00069
를 획득한다.
실시예에 따라
Figure 112013017875949-pat00070
과
Figure 112013017875949-pat00071
은 시뮬레이션, 측정 또는 계산을 통해 획득할 수 있으며,
Figure 112013017875949-pat00072
의 최소값
Figure 112013017875949-pat00073
과 최대값
Figure 112013017875949-pat00074
은 수식 3을 이용하여
Figure 112013017875949-pat00075
과
Figure 112013017875949-pat00076
으로부터 얻을 수 있다. 또한 정의된 바와 같이 데이터 의존성 지터는
Figure 112013017875949-pat00077
에서
Figure 112013017875949-pat00078
를 뺀 값으로 정의되므로 수식 4를 통해 얻을 수 있다.
Figure 112013017875949-pat00079
도 7은 본 발명에 따른, 대역폭이 제한된 채널에서 데이터 의존성 지터를 획득하는 방법을 나타낸 순서도이다.
대역폭이 제한된 채널에서 데이터 의존성 지터를 획득하는 방법은 입력 데이터 패턴의 비트 전이 엣지(bit transition edge)에서 입력 데이터 신호와 출력 데이터 신호의 차이값
Figure 112013017875949-pat00080
의 최대값
Figure 112013017875949-pat00081
과 최소값
Figure 112013017875949-pat00082
을 구하는 단계(S210),
Figure 112013017875949-pat00083
과
Figure 112013017875949-pat00084
에 상응하는 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간(threshold crossing time)들의 차이값
Figure 112013017875949-pat00085
의 최소값
Figure 112013017875949-pat00086
과 최대값
Figure 112013017875949-pat00087
을 획득하는 단계(S220),
Figure 112013017875949-pat00088
과
Figure 112013017875949-pat00089
을 기반으로 데이터 의존성 지터를 계산하는 단계(S230)을 포함한다.
도 8은 대역폭이 제한된 채널에서 입력 데이터 패턴이 PRBS-3(pseudo random binary sequence)일 경우, 출력 데이터 신호의 시뮬레이션 파형의 다이아그램이며, 도 9는 대역폭이 제한된 채널에서 입력 데이터 패턴이 랜덤일 경우, 출력 데이터 신호의 시뮬레이션 파형의 다이아그램이다. 상기 시뮬레이션 결과 파형으로부터 측정된 데이터 의존성 지터는 본 발명에 따른 데이터 의존성 지터의 추정 방법을 사용한 결과와 일치함을 알 수 있다. 본 발명의 데이터 의존성 지터의 추정 방법은 종래의 데이터 의존성 지터의 추정 방법에 비하여 보다 간단하게 구현할 수 있으므로 구현비용을 절감할 수 있으며, 동시에 보다 정밀한 데이터 의존성 지터 추정이 가능하다.
본 발명의 실시예에 따른 데이터 의존성 지터 추정 방법은 다양한 전자적으로 정보를 처리하는 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 저장 매체에 기록될 수 있다. 저장 매체는 프로그램 명령, 데이터 파일, 데이터 구조등을 단독으로 또는 조합하여 포함할 수 있다.
저장 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 소프트웨어 분야 당업자에게 공지되어 사용 가능한 것일 수도 있다. 저장 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media) 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 또한 상술한 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 전자적으로 정보를 처리하는 장치, 예를 들어, 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 프로세서 또는 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 대역폭이 제한된 채널
110: 고속 직렬통신(high speed serial interface)등을 위한 바이너리 데이터 송수신 시스템의 데이터 송신단
120: 고속 직렬통신(high speed serial interface)등을 위한 바이너리 데이터 송수신 시스템의 데이터 수신단
130: 고속 직렬통신(high speed serial interface)등을 위한 바이너리 데이터 송수신 시스템의 데이터 전송채널

Claims (8)

  1. 대역폭이 제한된 채널에서의 데이터 의존성 지터 추정 방법에 있어서,
    비트전이 엣지에서 입력 데이터 신호와 출력 데이터 신호의 차이값
    Figure 112013017875949-pat00090
    의 최대값
    Figure 112013017875949-pat00091
    및 최소값
    Figure 112013017875949-pat00092
    을 획득하는 단계;
    상기
    Figure 112013017875949-pat00093
    및 상기
    Figure 112013017875949-pat00094
    에 상응하는, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간들의 차이 값
    Figure 112013017875949-pat00095
    의 최소값
    Figure 112013017875949-pat00096
    과 최대값
    Figure 112013017875949-pat00097
    를 획득하는 단계; 및
    상기
    Figure 112013017875949-pat00098
    및 상기
    Figure 112013017875949-pat00099
    를 기반으로 데이터 의존성 지터
    Figure 112013017875949-pat00100
    를 획득하는 단계;를 포함하는 방법.
  2. 제1 항에 있어서,
    상기
    Figure 112013017875949-pat00101
    및 상기
    Figure 112013017875949-pat00102
    은 시뮬레이션, 측정 또는 계산을 통해 획득되는 방법.
  3. 제1 항에 있어서,
    상기
    Figure 112013017875949-pat00103
    과 상기
    Figure 112013017875949-pat00104
    은 각각 하기 식에 의해 얻어지는
    Figure 112013017875949-pat00105
    의 최대값과 최소값으로 결정되는 방법.
    Figure 112013017875949-pat00106

    단, A는 입력 데이터 신호의 크기,
    Figure 112013017875949-pat00107
    ,
    Figure 112013017875949-pat00108
    는 입력 데이터 패턴의 비트 전이 엣지
  4. 제1 항에 있어서,
    상기
    Figure 112013017875949-pat00109
    는 상기
    Figure 112013017875949-pat00110
    와 상기
    Figure 112013017875949-pat00111
    의 차이로 결정되는 방법.
  5. 프로세서를 포함하는 대역폭이 제한된 채널에서의 데이터 의존성 지터 추정 장치에 있어서, 상기 프로세서는:
    비트전이 엣지에서 입력 데이터 신호와 출력 데이터 신호의 차이값
    Figure 112013017875949-pat00112
    의 최대값
    Figure 112013017875949-pat00113
    및 최소값
    Figure 112013017875949-pat00114
    을 획득하고;
    상기
    Figure 112013017875949-pat00115
    및 상기
    Figure 112013017875949-pat00116
    에 상응하는, 입력 데이터 신호와 출력 데이터 신호의 임계 값 교차 시간들의 차이 값
    Figure 112013017875949-pat00117
    의 최소값
    Figure 112013017875949-pat00118
    과 최대값
    Figure 112013017875949-pat00119
    를 획득하고; 및
    상기
    Figure 112013017875949-pat00120
    및 상기
    Figure 112013017875949-pat00121
    를 기반으로 데이터 의존성 지터
    Figure 112013017875949-pat00122
    를 획득하도록 설정된 것을 특징으로 하는 데이터 의존성 지터 추정 장치.
  6. 제5 항에 있어서,
    상기
    Figure 112013017875949-pat00123
    및 상기
    Figure 112013017875949-pat00124
    은 시뮬레이션, 측정 또는 계산을 통해 획득되는 데이터 의존성 지터 추정 장치.
  7. 제5 항에 있어서,
    상기
    Figure 112013017875949-pat00125
    과 상기
    Figure 112013017875949-pat00126
    은 각각 하기 식에 의해 얻어지는
    Figure 112013017875949-pat00127
    의 최대값과 최소값으로 결정되는 데이터 의존성 지터 추정 장치.
    Figure 112013017875949-pat00128

    단, A는 입력 데이터 신호의 크기,
    Figure 112013017875949-pat00129
    ,
    Figure 112013017875949-pat00130
    는 입력 데이터 패턴의 비트 전이 엣지
  8. 제5 항에 있어서,
    상기
    Figure 112013017875949-pat00131
    는 상기
    Figure 112013017875949-pat00132
    와 상기
    Figure 112013017875949-pat00133
    의 차이로 결정되는 데이터 의존성 지터 추정 장치.
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