WO2003050871A1 - Mos semiconductor device - Google Patents

Mos semiconductor device Download PDF

Info

Publication number
WO2003050871A1
WO2003050871A1 PCT/JP2002/012861 JP0212861W WO03050871A1 WO 2003050871 A1 WO2003050871 A1 WO 2003050871A1 JP 0212861 W JP0212861 W JP 0212861W WO 03050871 A1 WO03050871 A1 WO 03050871A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel
film
semiconductor device
mos transistor
source
Prior art date
Application number
PCT/JP2002/012861
Other languages
English (en)
French (fr)
Inventor
Akio Toda
Haruhiko Ono
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to AU2002349507A priority Critical patent/AU2002349507A1/en
Priority to US10/498,377 priority patent/US7193269B2/en
Publication of WO2003050871A1 publication Critical patent/WO2003050871A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a MOS type semiconductor device having a MOS type field effect transistor, and in particular, at least one of a p-channel MOS field effect transistor and an n-channel MOS field effect transistor with improved on-current.
  • the present invention relates to a MO S type semiconductor device including Background art
  • One of the means for improving the performance is a so-called strained Si channel technique that applies stress to the channel region to improve carrier mobility.
  • strained Si channel technique that applies stress to the channel region to improve carrier mobility.
  • Si is epitaxially grown on a single-crystal S i Ge relaxation layer and MO S is created there.
  • ultrathin S O I is heated to a high temperature and the strain generated in S O I is used during the cooling process to return to room temperature.
  • the surface flatness of Si grown on the relaxed layer, the technology for reducing defects in the relaxed layer and strained Si, etc. are considered as problems, and industrial feasibility is still poor.
  • the first conventional method only a stress of 0.3 GPa can be introduced at most, so there is a possibility that a sufficient mobility increment cannot be obtained.
  • the stress caused by the device structure or process, especially the stress caused by the element isolation technology is used to control the lattice strain of the channel, that is, the carrier
  • i is deposited on a heat-shrinkable S 102 deposited on an Si substrate by a sputtering method or the like, and an Si film is formed.
  • a technique for introducing compressive strain into a p-channel MOS field-effect transistor by shrinking the Si02 film by crystallizing the Si02 film by heat treatment after the formation of the island is disclosed.
  • the Si film deposited on amorphous Si02 is heat-treated and crystallized, a single crystal cannot be obtained, and even if compressive strain can be introduced, the mobility obtained is This is for polycrystalline S i and is not suitable for forming MO S transistors or CMO S on single crystal S i.
  • An object of the present invention is to solve the problems of the prior art described above, and The purpose is to control the strain in the channel region by controlling the stress caused by the device structure in a way that is highly consistent with the conventional process, and to turn on the p-channel MOS field-effect transistor or n-channel MO S field-effect transistor. It is to improve the current, and to provide a CMOS composed of n-channel MOS field-effect transistors and p-channel MOS field-effect transistors with improved on-currents. Disclosure of the invention
  • a MOS type semiconductor device having a P channel MOS field effect transistor in which the compressive strain in the channel direction in the channel region is larger than the compressive strain in the gate width direction. Is done.
  • the gate length of the gate electrode of the p-channel MOS field effect transistor is 0.2_im or less, and the source / drain length is shorter than 1 m.
  • a p-channel MOS field effect transistor is formed by being separated by an element isolation film filling a trench, and the p-channel MOS is formed.
  • a device isolation film in contact with two sides parallel to the gate width direction of the source / drain region of the field effect transistor is formed of a silicon oxide film, and parallel to the channel direction of the source / drain region of the p-channel MOS field effect transistor.
  • a MOS type semiconductor device in which at least a part of an element isolation film in contact with two sides is formed of a silicon nitride film.
  • an n-channel MOS field effect transistor is formed on the same substrate on which the p-channel MOS field effect transistor is formed.
  • the n-channel MS field effect transistor in which the tensile strain in the channel direction or the gate width direction in the channel region is larger than the tensile strain in the gate width direction or the channel direction.
  • An M 0 S type semiconductor device having the following structure is formed.
  • the active region is isolated by the element isolation film filling the trench groove “, and the source / drain regions
  • An M S type semiconductor device having an n-channel MOS field effect transistor in which at least a part of an element isolation film in contact with at least two parallel sides of the region is formed of a silicon nitride film is provided.
  • Figure 1 shows the p channel M 0 S field-effect transistor with a long source and drain length created to investigate the relationship between the lattice distortion in the channel region and the on-current in the first embodiment of the present invention. It is a schematic diagram.
  • Figure 2 shows the p-channel M0S field-effect transistor with a short source-drain length created to investigate the relationship between the lattice distortion in the channel region and the on-current in the first embodiment of the present invention. It is a schematic diagram.
  • FIG. 3 is an explanatory diagram of the measurement position in the area where the lattice strain measurement was performed.
  • FIG. 4 is a lattice strain distribution diagram in the channel direction in a sample having two source / drain lengths.
  • Figure 5 is a graph showing the dependence of the on-current on the source-drain length in a p-channel MO S field-effect transistor.
  • FIG. 6 is a schematic diagram showing a cross-sectional structure of an STI element isolation film in which a silicon nitride film is inserted according to the second embodiment of the present invention.
  • FIG. 8 is a lattice strain distribution diagram in the channel direction in the STI type element isolation film in which the silicon nitride film is inserted and in the STI type element isolation film in which the silicon nitride film is not inserted in the second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of an n-channel MOS field effect transistor including an STI-type element isolation film with a silicon nitride film inserted therein according to the second embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a CMOS that has been improved in performance by improving the on-current of the p-channel MOS field effect ⁇ ranges according to the third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of the CMOS that is improved in performance by improving the on-current of both the n-channel MOS field-effect transistor and the p-channel MOS field-effect transistor in the fourth embodiment of the present invention.
  • Figure 11 is a cross-sectional view of the CMO S that is improved in performance by improving the on-current of both the n-channel MS field effect transistor and the p-channel MS field effect transistor in the fifth embodiment of the present invention. It is.
  • FIG. 12 is a cross-sectional view of CMO S that is improved in performance by improving the on-current of both the n-channel MO S field effect transistor and the P-channel MOS field effect transistor in the sixth embodiment of the present invention.
  • Figure 13 shows the strain distribution in the channel direction with and without the silicon nitride film.
  • Figure 14 shows a p-channel MS channel effect transistor with a short source-drain length created to investigate the relationship between the lattice distortion in the channel region and the on-current in the seventh embodiment of the present invention. It is a schematic diagram. BEST MODE FOR CARRYING OUT THE INVENTION
  • the inventor examined the strain that the STI (shallow trench isolation) type element isolation region has on the channel region and the effect of this strain on the on-current.
  • the distance between the isolation film and the channel as shown in Fig. 1 and Fig. 2! That is, two p-channel MOS field effect transistors with different source / drain lengths were created, and the lattice distortion and on-current in the channel were measured. That is, Figure 1 shows a first p-channel MOS field-effect transistor with a long source drain length, and Figure 2 shows a second p-channel MOS field-effect transistor with a short source-drain length. .
  • the first p-channel MOS field effect transistor has the following configuration.
  • An active region separated by an STI (shallow trench isolation) type element isolation film 2 is defined on the silicon substrate 1.
  • a gate insulating film (not shown) is formed on the active region.
  • a gate electrode 3 is formed on the gate insulating film.
  • the gate electrode 3 has a gate length of 0.11 m and is made of polysilicon.
  • Source / drain region consisting of diffusion layer 4 with gate electrode 3 as mask Form. Each source / drain region has a source 'drain length L' of 8.0 m.
  • Sidewalls 5 are formed on the side surfaces of the gate electrode.
  • a cobalt silicide film 6 self-aligned with the sidewall 5 is formed on the surface of the diffusion layer 4 and the gate electrode 3 constituting the source / drain region. Then, the substrate surface is covered with an interlayer insulating film 7. Contact holes are opened in the interlayer insulating film 7 on the diffusion layer 4 and on the edge of the gate electrode. A first p-channel MOS field effect transistor was formed by forming a contact plug 8 for embedding the contact hole.
  • the second p-channel MOS field effect transistor has the following configuration.
  • An active region separated by an STI (shallow trench isolation) type element isolation film 2 is defined on the silicon substrate 1.
  • a gate insulating film (not shown) is formed on the active region.
  • a gate electrode 3 is formed on the gate insulating film.
  • the gate electrode 3 has a gate length of 0.1 l i m and is made of polysilicon.
  • source / drain regions composed of the diffusion layer 4 are formed. Each source / drain region has a source 'drain length L' of 0.5 m.
  • Sidewalls 5 are formed on the side surfaces of the gate electrode.
  • a cobalt silicide film 6 self-aligned with the sidewall 5 is formed on the surface of the diffusion layer 4 and the gate electrode 3 constituting the source / drain region. Then, the substrate surface is covered with an interlayer insulating film 7. Contact holes are opened in the interlayer insulating film 7 on the diffusion layer 4 and on the edge of the gate electrode.
  • a second p-channel MOS field effect transistor was formed by forming a contact plug 8 that embeds the contact hole. This second p-channel MOS field effect transistor is source / drain length! Only the first p-channel MOS field effect transistor is different. Thereafter, the lattice distortion and the on-current of the channel region were measured for each of the first p-channel MOS field effect transistor and the second p-channel MOS field effect transistor.
  • the lattice distortion was measured using a convergent electron diffraction method using a transmission electron microscope. This method irradiates a sample with electrons converged to a diameter of 1 nm or less to obtain a diffraction pattern, and even if the spread of electrons in the sample is taken into account, approximately l O nm It is possible to measure the distortion of a specific part of the sample with a spatial resolution of. Details of the measurement method and the diffraction pattern analysis method are described in Japanese Patent Laid-Open No. 2000-9664.
  • FIG. 3 is an explanatory diagram showing the measurement position in the area where the lattice strain measurement was performed. For each sample, the lattice strain at each position was measured. The distance from the Si surface of each measurement position, that is, the depth from the substrate surface, was uniform and about 1 Onm.
  • the channel direction is the direction in which the carrier travels and coincides with the gate length direction. Therefore, the direction perpendicular to the channel direction corresponds to the gate width direction.
  • the horizontal axis corresponds to the number of the measurement position in Fig. 3
  • measurement point 5 corresponds to the channel region directly under the gate electrode.
  • positive represents tensile strain and negative represents compressive strain.
  • Figure 5 shows the dependence of on-current on the source / drain length L 'in a p-channel MOS field-effect transistor.
  • the source / drain length L ′ is 1.O m to 10
  • the on-state current hardly changes.
  • source 'drain length When L 'is 1 m or less, source' drain length!
  • the compressive strain of the lattice structure in the channel region increases by reducing the source / drain length L ′. This increase in compressive strain causes the hole mobility to improve, and the on-current increases.
  • the strain in the gate width direction that is, in the direction perpendicular to the paper surface in FIG. 3, is not measured.
  • an element isolation film is also present in this direction.
  • the distortion does not occur isotropically, and the compressive strain increases in the gate width direction as the channel direction. Is known not to occur. That is, there is compressive strain in the lattice structure in the gate width direction, but as the source / drain length L ′ becomes shorter, the compressive strain in the lattice structure in the channel direction becomes more dominant. Therefore, by making the source / drain length L ′ shorter than 1 zm, a compressive strain in the channel direction larger than the compressive strain in the gate width direction can be introduced. .
  • the compressive strain in the channel direction is more dominant than the compressive strain in the gate width direction.
  • such a large strain occurs only in a very limited region immediately below the gate electrode, so that no crystal defect occurs.
  • the gate lengths of the first and second p-channel MOS field effect transistors are 0.11 m, and since there is a large strain only in such a local region, crystal defects are present. It does not occur.
  • the gate length is set to 0. ll ⁇ m.
  • the gate length of the transistor according to this embodiment Is preferably 0.2_im or less.
  • the P-channel MOS field-effect transistor of this embodiment can be adjusted by adjusting the source and drain lengths at the design stage and without changing the normal manufacturing process. It is possible to adjust the compressive strain in the direction and the compressive strain in the channel direction.
  • the p-channel MOS field effect transistor is improved by applying compressive stress in the channel direction to the p-channel MOS field effect transistor.
  • the stress is applied to the n-channel MOS field effect transistor, the on-current decreases.
  • Tensile strain must be introduced to improve the on-current of n-channel MOS field effect transistors due to lattice strain in the channel direction.
  • a silicon nitride film is inserted into the STI element isolation film, thereby introducing an on-line strain in the channel direction of the n-channel MOS field effect transistor.
  • Figure 6 shows a schematic cross section of an isolation film with a silicon nitride film inserted.
  • the STI type element isolation structure consists of a silicon oxide film 2a in contact with the inner wall of the trench groove, a silicon oxide film 2c for burying the trench groove, and silicon interposed between the silicon oxide film 2a and the silicon oxide film 2c. It consists of a nitride film 2b.
  • Figure 7 shows the measurement results of the lattice strain distribution in the diffusion layer when no silicon nitride film is inserted in the STI element isolation structure (broken line), and when the silicon nitride film is inserted in the STI element isolation structure.
  • the measurement results of the lattice strain distribution in the (solid line) diffusion layer are shown.
  • the horizontal axis is the distance from the trench edge (see Figure 6).
  • FIG. 8 is a cross-sectional view of an n-channel MOS field effect transistor according to the second embodiment of the present invention.
  • the same parts as those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
  • the element isolation insulating film has a three-layer structure of a silicon oxide film 2a, a silicon nitride film 2b, and a silicon oxide film 2c. As a result, a larger tensile strain is generated in the channel direction than in the width direction, and the on-current is improved compared to an n-channel MOS field effect transistor separated by an element isolation film that does not insert a silicon nitride film. To do.
  • the insertion of the silicon nitride film into the element isolation film can achieve its purpose if a part of the element isolation film is made of a silicon nitride film, and therefore various modifications are possible.
  • it is possible to fill the entire trench groove with silicon nitride but considering an increase in the interface state with the silicon substrate, at least the inner surface is preferably a silicon oxide film. Since the amount of tensile strain varies depending on the film thickness, it is desirable to select the structure of the element isolation film and the thickness of the silicon nitride film according to the amount of strain to be introduced.
  • the silicon nitride film is inserted only into the element isolation film having a cross section horizontal to the paper surface.
  • the silicon nitride film is also inserted to the element isolation film having a cross section perpendicular to the paper surface. Also good.
  • the preferred gate length is also as described in the first embodiment.
  • the n-channel MOS field-effect transistor of the present embodiment can adjust the gate width of the lattice structure of the channel region by simply adjusting the source and drain lengths at the design stage and without making any changes to the normal manufacturing process. It is possible to adjust the compressive strain in the direction and the compressive strain in the channel direction.
  • FIG. 9 is a partial plan view and a partial cross-sectional view showing the structure of the CMOS according to the third embodiment of the present invention.
  • parts that are the same as the parts in FIGS. 1 and 2 are given the same reference numerals, and duplicate descriptions are omitted.
  • p-well 1a and n-well 1b are formed on a silicon substrate 1, and an n-channel MOS field effect transistor and p are formed on each well. A channel MOS field effect transistor is formed.
  • an n-channel MOS field effect transistor having a large source 'drain length L' and a p-channel MOS field effect transistor having a small source 'drain length L' are combined.
  • CMOS is configured. That is, when the source / drain length L ′ is small, the hole mobility increases, but the electron mobility decreases. Therefore, if the source / drain length is short in both polarity MOS field-effect transistors, the characteristics of the n-channel MOS field-effect transistor will deteriorate, and no improvement in CMOS performance can be expected. Therefore, for n-channel MOS field-effect transistors, the source / drain length is increased to prevent the decrease in electron mobility due to compressive strain.
  • the length is preferably set so that the source and drain lengths are not affected by the compressive strain.
  • the compressive strain in the channel direction can be made more dominant than the compressive strain in the gate width direction.
  • the CMOS is designed so that the source / drain length of the n-channel MOS field effect transistor is longer than the source / drain length of the p-channel MOS field effect transistor.
  • the preferred gate length is also as described in the first embodiment.
  • Each of the P-channel MOS field-effect transistor and the n-channel MOS field effect transistor of this embodiment can be adjusted without adjusting the normal manufacturing process by simply adjusting the source and drain lengths at the design stage. Adjust the compressive strain in the gate width direction and the compressive strain in the channel direction of the lattice structure in the channel region. Is possible.
  • FIG. 10 is a partial plan view and a partial cross-sectional view showing a structure of a CMOS according to the fourth exemplary embodiment of the present invention.
  • a CMOS is formed by combining a p-channel MOS field effect transistor and an n-channel MOS field effect transistor.
  • the p-channel MOS field effect transistor is separated by a normal STI isolation film, and its source / drain length is designed to be less than 1 m.
  • the surface of the source / drain region parallel to the gate width direction is in contact with the STI isolation film in which the silicon nitride film is inserted.
  • the compressive strain in the channel direction is larger than the compressive strain in the gate width direction
  • the tensile strain in the channel direction is It becomes larger than the tensile strain in the width direction. Therefore, it is possible to improve the on-current in both the p-channel MOS field-effect transistor and the n-channel MOS field-effect transistor, thereby realizing a high-performance CMOS.
  • the element isolation film of the n-channel MOS field effect transistor a silicon nitride film should be inserted into all the STI isolation films in contact with the source / drain regions of the n-channel MOS field effect transistor. May be.
  • the preferred gate length is also as described in the first embodiment.
  • the P-channel MOS field-effect transistor of this embodiment only adjusts the source and drain length at the design stage, and does not change the normal manufacturing process. It is possible to adjust the compression distortion and the compression distortion in the channel direction.
  • the n-channel MOS field-effect transistor also has a gate structure with a lattice structure in the channel region without any changes to the normal manufacturing process, just by adjusting the source / drain length at the design stage. It is possible to adjust the tensile strain in the width direction and the tensile strain in the channel direction.
  • Fig. 1 shows the structure of CMOS according to the fifth embodiment of the present invention.
  • Fig. 11 the same reference numerals are given to the same parts as those in Figs.
  • CMOS composed of a ⁇ -channel MOS field-effect transistor and an n-channel MOS field-effect transistor is formed.
  • Silicon nitride film is inserted into the drain region surface
  • the surface of the source drain region parallel to the channel direction is in contact with the STI isolation film in which the silicon nitride film is inserted.
  • both the p-channel MO S field effect transistor and the n-channel M ⁇ S field effect transistor are subjected to tensile strain in the direction perpendicular to the channel direction of the channel region, that is, the gate width direction, and the mobility of electrons and holes is increased. improves.
  • a preferable gate length is also as described in the first embodiment.
  • Each of the P-channel M 0 S field-effect transistor and the n-channel MO S field-effect transistor of this embodiment is formed on an STI isolation film in which a silicon nitride film is inserted in the surface of the source / drain region parallel to the channel direction. Only designed to touch Thus, tensile strain is applied in the direction perpendicular to the channel direction of the channel region, that is, in the gate width direction, and the mobility of electrons and holes can be improved.
  • FIGS. 12A and 12B are a partial plan view and a partial cross-sectional view showing the structure of the CMOS according to the sixth embodiment of the present invention.
  • the same reference numerals are given to the same parts as those in FIG. 11, and duplicate descriptions are omitted.
  • the p-channel MO S field effect transistor has a source / drain length of 1 m or less
  • the STI isolation film separating the n-channel MO S field-effect transistor has an n-channel MO.
  • a silicon nitride film is inserted all around the S field effect transistor.
  • the channel direction and the gate width direction are applied.
  • tensile strain is applied to both of them, and the mobility of electrons and holes can be further improved compared to the case of the fifth embodiment. It becomes possible.
  • the preferred gate length is also as described in the first embodiment.
  • Fig. 13 is a strain distribution diagram in the channel direction with and without the silicon nitride film.
  • Figure 14 is a schematic diagram of a P-channel MOS field-effect transistor with a short source-drain length created to investigate the relationship between the lattice distortion in the channel region and the on-current in the embodiment 8 of the present invention. It is. In FIG. 14, parts that are the same as those in FIGS. 1 and 2 are given the same reference numerals, and redundant descriptions are omitted.
  • the interlayer insulating film is composed of a silicon nitride film 7a and a silicon oxide film 7b that serve as an etch stopper.
  • Figure 13 shows the presence or absence of silicon nitride film 7b. The distortion in the direction is shown. The measurement positions correspond to the values shown in Fig. 3. As can be seen from FIG. 13, when the active region is covered with the silicon nitride film, lattice strain in the channel direction is locally introduced into the channel region. Therefore, the hole mobility can be improved, and the speed of the p-channel MOS field-effect transistor can be increased.
  • the silicon nitride film 7b may be formed so as to cover the entire surface of the substrate. However, since the effect of improving the electron mobility cannot be expected, the n-channel MOS field effect transistor is selectively used from the evening. You may make it remove. Alternatively, it may be selectively formed only on the p-channel MOS field effect transistor.
  • the coating material is not limited to the silicon nitride film, and any material that causes tensile strain in the Si substrate can be used. However, when using the membrane stress above the channel region, care must be taken that the same type of strain (either compression or tension) is applied. In addition, this embodiment can be used in combination with other embodiments. Industrial applicability.
  • the MOS type semiconductor device of the present invention can reduce the distortion of the channel region by adjusting the lengths of the source and drain, or by inserting a nitride film in the isolation insulating film. Therefore, according to the present invention, by controlling the distortion of the channel region by extending the conventional device process, the on-current of the p-channel MOS field-effect transistor and the n-channel MOS field-effect transistor is increased. Can be made. In addition, by controlling the distortion of the p-channel MO S field-effect transistor and the n-channel MO S field-effect transistor independently, an increase in one on-current can cause a decrease in the other on-current. Can be avoided.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

MO S型半導体装置 技術分野
本発明は、 MO S型電界効果トランジスタを有する MO S型半導体装置に関 し、 特に、 オン電流を向上させた pチャネル MO S電界効果トランジスタ、 n チャネル M〇S電界効果トランジスタのうち少なくとも 1方を含む MO S型半 導体装置に関する。 背景技術
これまで MO Sトランジスタや C MO Sの高性能化は微細化により、 すなわ ちチャネル長を短くしゲート絶縁膜を薄くすることにより進められてきた。 し かしながら、 ゲート絶縁膜の膜厚や微細加工可能な最小寸法などが限界に近づ きつつあるのが現状である。 したがって、 微細化のみにこれまでのような高性 能化を期待することができず、 微細化以外の高性能化手段が必要となってきて いる。
その高性能化手段の一つに、 チャネル領域に応力を印加しキャリアの移動度 を向上させる技術、 いわゆる歪み S iチャネル技術がある。 基板の広い領域に おいて S iを歪ませ、 そこに素子を作る技術には以下のようなものがある。 す なわち、 単結晶の S i G e緩和層上に S iをェピタキシャル成長させ、 これに MO Sを作成する第 1の従来方法がある。 また、 極薄 S O Iを高温に加熱し、 室温に戻る冷却過程において S O Iに生じる歪みを利用する第 2の従来方法が ある。
しかしながら、 第 1の従来方法においては、 緩和層上に成長した S iの表面 平坦性、 緩和層および歪み S i中の欠陥低減技術などが問題点として考えられ、 未だ工業的実現性に乏しい。 第 1の従来方法においては、 高々 0 . 3 G P aの 応力しか導入できないため、 十分な移動度の増分が得られない可能性がある。 これらの基板の広い領域に一様な歪みを導入する技術のほかに、 デバイス構 造あるいはプロセスに起因する応力、 特に素子分離技術に起因した応力を用い てチャネルの格子歪みの制御、 すなわちキヤリァの移動度の制御を試みる従来 技術もある。 例えば、 特開 2 0 0 1—2 8 3 4 1号公報には、 S i基板上に堆 積した熱収縮性 S 1〇2上に iをスパッ夕法等により堆積し、 S i膜をアイ ランド化した上で熱処理を行って S i 0 2膜を収縮させると共に S i膜を結晶 化させて pチャネル MO S電界効果トランジス夕に圧縮歪みを導入する技術が 開示されている。 しかしながら、 アモルファスである S i〇 2上に堆積された S i膜に加熱処理を施して結晶化を行っても単結晶は得られず、 圧縮歪みが導 入できたとしても得られる移動度は多結晶 S iについてのものであり、 単結晶 S i上に MO Sトランジスタや CMO Sを形成しょうとする場合には適さない。 また、 特開 2 0 0 0— 3 6 5 6 7号公報には、 S O Iウェハの埋め込み酸化 膜の膜厚と、 S O Iウェハ上の S i膜をアイランド化するためのフィ一ルド酸 化膜の形成条件を適切に設定することにより、 S iアイランドが圧縮応力を受 けるようにできることが開示されている。 この手法による！)チャネル M〇S電 界効果トランジスタのゲート遅延時間は、 バルク S i基板上に作成した pチヤ ネル MO S電界効果トランジスタより減少しており、 正孔移動度の増加が確認 されている。 しかし、 アイランドに導入される歪みは圧縮歪みであることから nチャネル MO S電界効果トランジスタに対する移動度増加の効果はなくむし ろ逆効果が懸念されることから、 やはり C MO Sを形成する場合の性能向上が 見込めない。
また、 特開平 1 1一 5 4 7 5 6号公報では、 2軸性の圧縮、 引っ張り歪み状 態の S i中の電子、 正孔移動度を計算により求め、 どのような歪みが C MO S の性能向上に対して有効であるかを検討している。 その結果 1 %— 2 %の圧縮 歪みにより、 正孔、 電子両方の移動度が向上することを明らかにし、 この状態 の歪み S iを実現する構造として S O Iを L O C O S法で分離した S iアイラ ンドを提案している。 しかし 1 %— 2 %の歪みは結晶欠陥の発生、 S i結晶の 破壊を引き起こすレベルであり、 工業的には実現に困難を伴う技術である。 本発明の課題は、 上述した従来技術の問題点を解決することであって、 その 目的は、 デパイス構造に起因する応力を従来プロセスと整合性の高い方法で制 御することでチャネル領域の歪みを制御し pチャネル M〇 S電界効果トランジ スタあるいは nチャネル MO S電界効果トランジスタのオン電流を向上させる こと、 またこれらのオン電流が向上した nチャネル M O S電界効果トランジス 夕および pチャネル MO S電界効果トランジスタから構成される C MO Sを提 供することである。 発明の開示
上記の目的を達成するため、 本発明によれば、 チャネル領域におけるチヤネ ル方向の圧縮歪みがゲート幅方向の圧縮歪みよりも大きい Pチャネル MO S電 界効果トランジスタを有する MO S型半導体装置が提供される。
そして、 好ましくは、 前記 pチャネル MO S電界効果トランジスタのゲート 電極のゲート長が 0 . 2 _i m以下、 ソース · ドレイン長が 1 mより短いもの である。
また、 上記の目的を達成するため、 本発明によれば、 トレンチ溝を埋め込む 素子分離膜によつて分離されて pチャネル M〇S電界効果トランジスタが形成 されており、 かつ、 前記 pチャネル MO S電界効果トランジスタのソース · ド レイン領域のゲート幅方向と平行な二辺と接する素子分離膜がシリコン酸化膜 により形成され、 前記 pチャネル M O S電界効果トランジスタのソース · ドレ ィン領域のチャネル方向と平行な二辺と接する素子分離膜の少なくとも一部が シリコン窒化膜により形成されている MO S型半導体装置が提供される。
そして、 好ましくは、 前記 pチャネル MO S電界効果トランジスタが形成さ れている同一基板上に nチャネル M〇 S電界効果トランジスタが形成される。 また、 上記の目的を達成するため、 本発明によれば、 チャネル領域における チャネル方向またはゲート幅方向の引っ張り歪みがゲート幅方向またはチヤネ ル方向の引っ張り歪みよりも大きい nチャネル M〇S電界効果トランジスタを 有する M 0 S型半導体装置が形成される。
また、 上記の目的を達成するため、 本発明によれば、 活性領域がトレンチ溝 「を埋め込む素子分離膜によって分離されており、 かつ、 ソース . ドレイン領 域の少なくとも平行な二辺と接する素子分離膜の少なくとも一部はシリコン窒 化膜により構成されている nチャネル MO S電界効果トランジスタを有する M 〇 S型半導体装置が提供される。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態におけるチャネル領域での格子歪みと オン電流の関係を調べるために作成された、 ソース， ドレイン長が長い pチヤ ネル M 0 S電界効果トランジス夕の模式図である。
図 2は、 本発明の第 1の実施の形態におけるチャネル領域での格子歪みと オン電流の関係を調べるために作成された、 ソース · ドレイン長が短い pチヤ ネル M〇 S電界効果トランジス夕の模式図である。
' 図 3は、 格子歪み測定を行った領域の測定位置の説明図である。
図 4は、 2つのソ一ス · ドレイン長を有する試料における、 チャネル方向 の格子歪み分布図である。
図 5は、 pチヤネル M〇 S電界効果トランジスタにおけるォン電流のソ一 ス - ドレイン長への依存性を示すグラフである。
図 6は、 本発明の第 2の実施の形態におけるシリコン窒化膜が挿入された S T I型素子分離膜の断面構造を示す模式図である。
図 Ίは、 本発明の第 2の実施の形態におけるシリコン窒化膜が挿入された S T I型素子分離膜と挿入されていない S T I型素子分離膜におけるチャネル 方向の格子歪み分布図である。
図 8は、 本発明の第 2の実施の形態におけるシリコン窒化膜が挿入された S T I型素子分離膜を備えた nチャネル M O S電界効果トランジスタの断面図 である。
図 9は、 本発明の第 3の実施の形態における pチャネル MO S電界効果卜 ランジス夕のオン電流向上により高性能化された C MO Sの断面図である。
図 1 0は、 本発明の第 4の実施の形態における nチャネル M O S電界効果 トランジスタ及び pチャネル MO S電界効果トランジスタ両方のオン電流向上 により高性能化される C MO Sの断面図である。 図 1 1は、 本発明の第 5の実施の形態における nチャネル M〇S電界効果 トランジスタ及ぴ pチャネル M〇 S電界効果トランジス夕両方のオン電流向上 により高性能化される CMO Sの断面図である。
図 1 2は、 本発明の第 6の実施の形態における nチャネル MO S電界効果 トランジスタ及び Pチャネル M〇 S電界効果トランジスタ両方のオン電流向上 により高性能化される CMO Sの断面図である。
図 1 3は、 シリコン窒化膜の有無によるチャネル方向の歪み分布図である。 図 1 4は、 本発明の第 7の実施の形態におけるチャネル領域での格子歪み とオン電流の関係を調べるために作成されたソース · ドレイン長が短い pチヤ ネル M〇 S電界効果トランジス夕の模式図である。 発明を実施するための最良の形態
次に、 本発明の実施の形態について図面を参照して詳細に説明する。
[第 1の実施の形態]
発明者は、 S T I (shallow trench isolation) 型素子分離領域がチャネル領 域に及ぼす歪みと、 この歪みがオン電流に与える影響を調べた。 この目的のた め、図 1と図 2とに示すような素子分離膜とチャネルとの距離！ すなわちソー ス · ドレイン長が異なる 2つの pチャネル MO S電界効果トランジスタを作成 し、 チャネルにおける格子歪みとオン電流を測定した。 すなわち、 図 1は、 ソ —ス · ドレイン長が長い第 1の pチャネル MO S電界効果トランジスタを示し、 図 2は、 ソース ' ドレイン長が短い第 2の pチャネル MO S電界効果トランジ スタを示す。
図 1に示すように、 第 1の pチャネル M〇 S電界効果トランジスタは以下の 構成を有する。 シリコン基板 1上に S T I (shallow trench isolation) 型の素 子分離膜 2で分離された活性領域が画定される。 この活性領域上に、 ゲート絶 縁膜 （図示を省略） が形成される。 このゲート絶縁膜上にはゲート電極 3が形 成される。 ゲート電極 3は、 ゲート長 0 . 1 1 mを有し、 ポリシリコンから なる。 ゲート電極 3をマスクとして拡散層 4からなるソース ' ドレイン領域を 形成する。 ソ一ス · ドレイン領域は、 それぞれ 8.0 mのソース ' ドレイン長 L' を有する。 ゲート電極の側面にサイドウォール 5を形成する。 ソース ' ドレ イン領域を構成する拡散層 4とゲート電極 3との表面に、 該サイドウオール 5 に自己整合するコバルトシリサイド膜 6を形成する。 そして、 基板表面を層間 絶縁膜 7にて被覆する。 拡散層 4上およびゲート電極端部上の層間絶縁膜 7に コンタクトホールを開設する。 該コンタクトホールを埋め込むコンタクトプラ グ 8を形成することで、 第 1の pチャネル MO S電界効果トランジスタを作成 した。
図 2に示すように、 第 2の pチャネル MO S電界効果トランジスタは以下の 構成を有する。 シリコン基板 1上に S T I (shallow trench isolation) 型の素 子分離膜 2で分離された活性領域が画定される。 この活性領域上に、 ゲート絶 縁膜 （図示を省略） が形成される。 このゲート絶縁膜上にはゲート電極 3が形 成される。 ゲート電極 3は、 ゲート長 0 . l l i mを有し、 ポリシリコンから なる。 ゲート電極 3をマスクとして拡散層 4からなるソース · ドレイン領域を 形成する。 ソ一ス · ドレイン領域は、 それぞれ 0. 5 mのソース ' ドレイン長 L' を有する。 ゲート電極の側面にサイドウォール 5を形成する。 ソース ' ドレ イン領域を構成する拡散層 4とゲート電極 3との表面に、 該サイドウオール 5 に自己整合するコバルトシリサイド膜 6を形成する。 そして、 基板表面を層間 絶縁膜 7にて被覆する。 拡散層 4上およびゲート電極端部上の層間絶縁膜 7に コンタクトホールを開設する。 該コンタクトホールを埋め込むコンタクトプラ グ 8を形成することで、 第 2の pチャネル MO S電界効果トランジスタを作成 した。 この第 2の pチャネル MO S電界効果トランジスタはソース · ドレイン 長さ！ のみが前記第 1の pチャネル MO S電界効果トランジスタと異なる。 その後第 1の pチヤネル M O S電界効果トランジスタ及び第 2の pチャネル MO S電界効果トランジスタの各々にっき、 チャネル領域の格子歪みとオン電 流とを測定した。
ここで、 格子歪み測定は、 透過型電子顕微鏡を利用した収束電子回折法を用 いて行った。 この方法は、 径 1 n m以下に収束した電子を試料上に照射し、 回 折図形を得る方法であり、 試料中での電子の広がりを考慮しても、 約 l O n m の空間分解能で、 試料の特定部位の歪みを測定することが可能である。 測定方 法や回折図形の解析方法の詳細は、 特開 2000— 9664号公報に詳述され ている。
図 3は格子歪測定を行った領域の測定位置を示す説明図である。 それぞれの 試料について各番号の位置の格子歪みを測定した。 各測定位置の S i表面から の距離すなわち基板表面からの深さは均一で、 約 1 Onmであった。
図 4に L' =8 の第 1の pチャネル MOS電界効果トランジスタ及び L' =0. 5 mの第 2の pチャネル MOS電界効果トランジスタの各々の格 子歪みのチャネル方向成分の分布を示す。 ここで、 チャネル方向とはキャリア の走行する方向であってゲート長方向と一致している。 したがって、 チャネル 方向と垂直の方向はゲート幅方向に相当している。 図 4において、 横軸は図 3 における測定位置の番号に対応し、 測定点 5がゲ一ト電極直下のチャネル領域 に相当する。 縦軸の格子歪みは正が引っ張り歪み、 負が圧縮歪みを表す。
ゲート電極直下の測定点 5での値を比較する。 L' =8 mの第 1の pチヤ ネル MO S電界効果トランジス夕では、 ゲ一ト電極直下の測定点 5でのチヤネ ル方向の格子歪みは、 一7X 10-4である。 これに対し、 L' =0. 5 mの 第 2の pチャネル M OS電界効果トランジスタでは、 ゲ一ト電極直下の測定点 5でのチャネル方向の格子歪みは、 一 2. 6X 10-3 である。 このことは、 第 1及び第 2の pチャネル M〇 S電界効果トランジスタともに、 ゲート電極直下 の測定点 5では、 格子は圧縮歪みを有するが、 この圧縮歪みの絶対値大きさは ソース · ドレイン長さ L ' が小さくなれば大きくなり、 じ が大きくなれば小 さくなることを実証している。 これはトレンチ型素子分離膜によりソース - ド レインを構成する拡散層 4が受ける圧縮応力が、 ソース ' ドレイン長さ L' の 減少に伴って増加するためである。 以上から、 ソース · ドレイン長さ L' を調 整することでチャネル領域に生じる格子歪みを調整することが可能であること が分かる。
図 5は pチャネル MOS電界効果トランジスタにおけるオン電流のソース · ドレイン長さ L 'への依存性を示す。ソース ·ドレイン長さ L ' が 1.O m乃至 10 では、 オン電流はほとんど変化がない。 しかしソ一ス ' ドレイン長さ L' が 1 m以下では、 ソース ' ドレイン長さ！ の減少に伴い、 オン電流が増 加する。 例えば、 L' =0. 3 mでは、 L' =5. 0 mにくらべオン電流 が約 10%増加している。 以上の実験から、 ソース · ドレイン長さ L' を減少 させることでチャネル領域の格子構造の圧縮歪みが増大する。 この圧縮歪みの 増大が正孔移動度の向上の原因となって、 オン電流が増加する。
本実施の形態ではゲ一ト幅方向すなわち図 3において紙面に垂直方向の歪 は測定していないが、 実際のデバイスにおいてはこの方向にも素子分離膜が存 在しているため、 特に緩和プロセスを施さない限り圧縮歪みが存在する。 しか し、 pチャネル MOS電界効果トランジス夕の活性領域上にはゲート電極が存 在していることにより、 歪みは等方的には発生せず、 ゲート幅方向にはチヤネ ル方向ほど大きな圧縮歪みが発生しないことが分かっている。 すなわち、 ゲー ト幅方向の格子構造の圧縮歪みは存在するが、 ソース · ドレイン長さ L' が短 くなるにつれて、 チャネル方向の格子構造の圧縮歪みの方が支配的になる。 し たがって、 ソース · ドレイン長さ L' を 1 zmより短くすることにより、 ゲート 幅方向の圧縮歪みよりも大きいチャネル方向の圧縮歪みを導入することができ る。 .
図 2に示される第 2の pチャネル MOS電界効果トランジスタのソース · ド レイン長さは l mより短く、 具体的には L' =0. 5 mである。すなわち、 第 2の pチャネル MO S電界効果トランジス夕においては、 ゲ一ト幅方向の圧 縮歪みよりもチャネル方向の圧縮歪みの方が大きく支配的である。
なお、 L' =0. 5 mにおける、 チャネル方向の一 2. 6X 10-3 の圧縮 歪みは通常では結晶欠陥等の発生が懸念される程度の大きさである。 しかしな がら、 本実施の形態においてこのような大きな歪みは、 ゲート電極直下の非常 に限られた領域にのみ発生するので、 結晶欠陥が発生することはない。 具体的 には、 上記第 1及び第 2の pチャネル M〇 S電界効果トランジスタのゲート長 は、 0. 11 mであり、 このような局所領域のみに大きな歪みが存在するの で、 結晶欠陥が発生することはない。 本実施の形態においては、 1つの典型例 としてゲート長を 0. l l ^mとしたが、 0. 2 m以下であれば結晶欠陥が 発生することはない。 したがって本実施の形態に係るトランジスタのゲート長 は 0 . 2 _i m以下が好ましい。
本実施の形態の Pチャネル M〇S電界効果トランジスタは、 ソース ' ドレイ ン長さを設計段階で調整するのみで、 通常の製造プロセスに何ら変更を加える ことなく、 チャネル領域の格子構造のゲート幅方向の圧縮歪み及びチャネル方 向の圧縮歪みを調整することが可能となる。
[第 2の実施の形態]
前記第 1の実施の形態ではチャネル方向の圧縮応力を pチャネル MO S電界 効果トランジスタ印加することにより pチャネル M〇 S電界効果トランジスタ のオン電流の向上を実現しているが、 同じチャネル方向の圧縮応力を nチヤネ ル M O S電界効果トランジスタに印加すると反対にオン電流が減少してしまう。 チャネル方向の格子歪みにより nチャネル MO S電界効果トランジスタのオン 電流を向上させるには引っ張り歪みを導入する必要がある。
従って、 本発明の第 2の実施の形態では、 S T I型素子分離膜にシリコン窒 化膜を揷入することによって、 nチャネル MO S電界効果トランジスタのチヤ ネル方向に引っ張り歪みを導入することでオン電流向上を実現する。 図 6にシ リコン窒化膜が挿入された素子分離膜の断面を模式的に示す。 S T I型素子分 離構造は、 トレンチ溝の内壁に接するシリコン酸化膜 2 aと、 トレンチ溝埋設 用のシリコン酸化膜 2 cと、 シリコン酸化膜 2 a及びシリコン酸化膜 2 cの間 に介在するシリコン窒化膜 2 bとからなる。
図 7に、 S T I型素子分離構造中にシリコジ窒化膜を挿入していない場合 (破 線） の拡散層における格子歪み分布の測定結果、及び S T I型素子分離構造中に シリコン窒化膜を挿入した場合 (実線)の拡散層における格子歪み分布の測定結 果を示す。横軸はトレンチ端 (図 6参照)からの距離である。窒化シリコンを揷入 していない場合、 チャネル方向に圧縮歪みが存在する。 これに対し、 窒化シリ コンを揷入した場合、 チャネル方向に引っ張り歪みが存在する。 これはシリコ ン窒化膜の真性応力に対する横歪みの結果である。
なお、 図 7のシリコン窒化膜を揷入していない場合と図 4の = 0 . 5 n mの場合とでは、 試料の構造が異なるため格子歪み分布が異なる。 すなわち、 図 4においてはゲート電極を含め MO S電解効果型半導体のデバイス構造を作 り込んだ試料について測定しているのに対し、 図 7では素子分離領域のみを作 りこんだ試料について測定しているため、 格子歪み分布が異なる。 従って、 図 4に示す結果と図 7に示す結果とに矛盾はない。
図 8は、 本発明の第 2の実施の形態を示す nチャネル M〇 S電界効果トラン ジス夕の断面図である。 図 8において、 図 1と同等の部分には同一の参照番号 付せられているので、 重複する説明は省略する。 本実施の形態においては、 素 子分離絶縁膜がシリコン酸化膜 2 aとシリコン窒化膜 2 bとシリコン酸化膜 2 cの 3層構造となっている。 これにより、 チャネル方向にゲ一卜幅方向より大 きな引っ張り歪みが発生し、 シリコン窒化膜を揷入しない素子分離膜により分 離された nチャネル MO S電界効果トランジスタに比べてオン電流が向上する。 なお、 素子分離膜へのシリコン窒化膜への挿入は、 素子分離膜の一部がシリ コン窒化膜によって構成されていれば目的を達成できるので、 各種の変更が可 能である。 例えば、 トレンチ溝内全体を窒化シリコンにより埋め込むことも可 能であるが、 シリコン基板との界面準位の増加などを考慮すると、 少なくとも 内面はシリコン酸化膜とすることが好ましく、 また.シリコン窒化膜の膜厚によ つて引っ張り歪み量が変化することから、 導入すべき歪み量に応じて素子分離 膜の構造、 シリコン窒化膜の膜厚を選択することが望ましい。
また、 本実施の形態においては、 紙面に水平な断面の素子分離膜にのみシリ コン窒化膜を挿入していたが、 紙面に垂直な断面の素子分離膜にもシリコン窒 化膜を挿入してもよい。
また、 好ましいゲート長さについても第 1の実施の形態で記載した通りであ る。
本実施の形態の nチャネル MO S電界効果トランジスタは、 ソース ' ドレイ ン長さを設計段階で調整するのみで、 通常の製造プロセスに何ら変更を加える ことなく、 チャネル領域の格子構造のゲー卜幅方向の圧縮歪み及びチャネル方 向の圧縮歪みを調整することが可能となる。
[第 3の実施の形態] 11 図 9は、 本発明の第 3の実施の形態に係る CMO Sの構造を示す部分平面図 と部分断面図である。 図 9において、 図 1、 図 2の部分と同等の部分には同一 の参照番号を付し、 重複する説明は省略する。 図 9に示す第 3の実施の形態に おいては、 シリコン基板 1上に pゥエル 1 aと nゥエル 1 bとが形成されてお り、 それぞれのゥエル上に nチャネル MOS電界効果トランジスタと pチヤネ ル MOS電界効果トランジスタが形成されている。 同図に示されるように、 本 実施の形態においては、 ソース ' ドレイン長 L' が大きい nチャネル MOS電 界効果トランジスタとソース ' ドレイン長 L' が小さい pチャネル MOS電界 効果トランジスタとが組み合わされた CMOSが構成される。 すなわち、 ソー ス · ドレイン長 L' が小さい場合、 正孔移動度は増加するが、 電子移動度は減 少する。 したがって両方の極性の MOS電界効果トランジスタにおいてソー ス · ドレイン長を短く構成すると nチャネル M〇S電界効果トランジスタの特 性が劣化するため CMOSとしての性能向上が期待できない。 そこで nチヤネ ル M〇S電界効果トランジスタについては、 圧縮歪みによる電子移動度の低下 を防ぐためにソース · ドレイン長を長くする。 その長さは、 ソース ' ドレイン 長が压縮歪みの影響を受けなくなる 以上とすることが好ましい。一方、 p チャネル M〇S電界効果トランジスタのソース · ドレイン長は、 前述の第 1の 実施例に記載したように、 l mより短く、 典型的には L' =0. である。 よって、 pチャネル MOS電界効果トランジスタにおいては、 ゲート幅方向の 圧縮歪みよりもチャネル方向の圧縮歪みの方が大きく支配的にすることが可能 である。 すなわち、 nチャネル MOS電界効果トランジスタのソース · ドレイ ン長は、 pチャネル MOS電界効果トランジスタのソ一ス · ドレイン長より長 くなるよう CMOSを設計する。
また、 好ましいゲート長さについても第 1の実施の形態で記載した通りであ る。
本実施の形態の Pチャネル MOS電界効果トランジスタ及び nチャネル M〇 S電界効果トランジスタの各々は、 ソース ' ドレイン長さを設計段階で調整す るのみで、 通常の製造プロセスに何ら変更を加えることなく、 チャネル領域の 格子構造のゲート幅方向の圧縮歪み及びチャネル方向の圧縮歪みを調整するこ とが可能となる。
[第 4の実施の形態]
図 1 0は、 本発明の第 4の実施の形態に係る C MO Sの構造を示す部分平面 図と部分断面図である。 図 1 0において、 図 8、 図 9の部分と同等の部分には 同一の参照番号が付せられているので、 重複する説明は省略する。 第 4の実施 の形態においては、 pチャネル M O S電界効果トランジスタと nチャネル MO S電界効果トランジスタとが組み合わされた C M O Sが構成される。 pチヤネ ル MO S電界効果トランジスタは、 通常の S T I分離膜で分離され、 そのソ一 ス ' ドレイン長は l m以下に設計される。 一方、 nチャネル MO S電界効果ト ランジス夕において、 ゲート幅方向と平行なソ一ス · ドレイン領域の面が、 シ リコン窒化膜が挿入された S T I分離膜と接する。 pチャネル MO S電界効果 トランジスタのチャネル領域では、 チャネル方向の圧縮歪みがゲート幅方向の 圧縮歪みより大きくなり、 一方、 nチャネル MO S電界効果トランジスタのチ ャネル領域では、 チャネル方向の引っ張り歪みがゲ一ト幅方向の引っ張り歪み より大きくなる。 したがって pチャネル MO S電界効果トランジスタ及び nチ ャネル M〇 S電界効果卜ランジス夕両方において、 オン電流を向上させること が可能となり、 C MO Sの高性能化が実現できる。 なお、 nチャネル MO S電 界効果トランジスタの素子分離膜については、 nチャネル MO S電界効果トラ ンジス夕のソ一ス · ドレイン領域に接するすべての S T I分離膜にシリコン窒 化膜を挿入するようにしてもよい。
また、 好ましいゲート長さについても第 1の実施の形態で記載した通りであ る。
本実施の形態の Pチャネル MO S電界効果トランジスタは、 ソース ' ドレイ ン長さを設計段階で調整するのみで、 通常の製造プロセスに何ら変更を加える ことなく、 チャネル領域の格子構造のゲート幅方向の圧縮歪み及びチャネル方 向の圧縮歪みを調整することが可能となる。 そして、 nチャネル MO S電界効 果トランジスタもソース · ドレイン長さを設計段階で調整するのみで、 通常の 製造プロセスに何ら変更を加えることなく、 チャネル領域の格子構造のゲート 幅方向の引っ張り歪み及びチャネル方向の引っ張り歪みを調整することが可能 となる。
[第 5の実施の形態]
以上の 4つの実施の形態では、 チャネル方向の歪みに着目し、 これを調整す ることにより装置の特性の向上を図った。 チャネル方向に垂直な方向すなわち ゲ一ト幅方向の歪みも電子および正孔の移動度を変化させることが知られてい る。 A. Hamada et al., A New Aspect of Mechanical Stress Efrect S l N Scaled MOS Devices," IEEE Transactions on Electron Devices, 38(1991)895) には、 チャネルと垂直方向に 1軸性応力を印加した場合の移動度は、 電子、 正 孔とも引っ張り応力で増加し、 圧縮応力で減少することが開示されている。 図 1 1は、 本発明の第 5の実施の形態に係る C MO Sの構造を示す部分平面 図と部分断面図である。 図 1 1において、 図 8'、 図 9の部分と同等の部分には 同一の参照番号が付せられているので、 重複する説明は省略する。 第 5の実施 の形態においては、 ρチャネル MO S電界効果トランジスタと nチャネル MO S電界効果トランジスタとからなる C MO Sが構成される。 pチャネル MO S 電界効果トランジスタにおいて、 チャネル方向と平行なソース · ドレイン領域 の面はシリコン窒化膜が挿入された S T I分離膜に接する。 nチャネル MO S 電界効果トランジスタにおいても、 同様に、 チャネル方向と平行なソース ' ド レイン領域の面はシリコン窒化膜が挿入された S T I分離膜に接する。 このよ うな構造においては、 pチャネル MO S電界効果トランジスタ、 nチャネル M 〇 S電界効果トランジスタともに、 チヤネル領域のチャネル方向と垂直な方向 すなわちゲート幅方向に引っ張り歪みが加えられ、 電子および正孔の移動度が 向上する。
また、 好ましいゲ一ト長さについても第 1の実施の形態で記載した通りであ る。
本実施の形態の Pチヤネル M 0 S電界効果トランジスタ及び nチャネル M〇 S電界効果トランジスタの各々は、 チャネル方向と平行なソース · ドレイン領 域の面がシリコン窒化膜が挿入された S T I分離膜に接するよう設計するのみ で、 チャネル領域のチャネル方向と垂直な方向すなわちゲート幅方向に引っ張 り歪みが加えられ、 電子および正孔の移動度を向上させることが可能となる。
[第 6の実施の形態]
図 1 2は、 本発明の第 6の実施の形態に係る C MO Sの構造を示す部分平面 図と部分断面図である。 図 1 2において、 図 1 1の部分と同等の部分には同一 の参照番号が付せられているので、 重複する説明は省略する。 第 6の実施の形 態においては、 pチャネル MO S電界効果トランジスタのソース · ドレイン長 が 1 m以下になされると共に、 nチャネル MO S電界効果トランジスタを分 離する S T I分離膜には nチャネル MO S電界効果トランジスタの全周囲にわ たってシリコン窒化膜が挿入されている。 これにより、 pチャネル M O S電界 効果トランジスタにおいては、 チャネル方向においては圧縮歪みがゲート幅方 向には引っ張り歪みが加えられ、 nチャネル M O S電界効果トランジスタにお いては、 チャネル方向とゲ一ト幅方向の両方に引っ張り歪みが加えられること になり、 第 5の実施例の場合より、 電子および正孔の移動度をさらに向上させ ることが可能であり、 C MO Sを一層高性能化させることが可能になる。
また、 好ましいゲート長さについても第 1の実施の形態で記載した通りであ る。
[第 7の実施の形態]
チャネル領域に歪みを印加する方法として、 チャネル領域上部の膜応力を利 用することも可能である。 図 1 3は、 シリコン窒化膜の有無によるチャネル方 向の歪み分布図である。 図 1 4は、 本発明の第 Ίの実施の形態におけるチヤネ ル領域での格子歪みとオン電流の関係を調べるために作成されたソース · ドレ イン長が短い Pチャネル M O S電界効果トランジスタの模式図である。 図 1 4 において、 図 1、 図 2の部分と同等の部分には同一の参照番号が付せられてい るので、 重複する説明は省略する。 第 7の実施の形態においては、 層間絶縁膜 がェッチンダストッパとなるシリコン窒化膜 7 aとシリコン酸化膜 7 bとによ つて構成されている。 図 1 3には、 シリコン窒化膜 7 bの有無による、 チヤネ ル方向の歪みが示されている。測定位置は図 3に示される数値が対応している。 図 1 3から分かるように、 活性領域上がシリコン窒化膜に覆われたことにより、 チャネル領域には局所的にチャネル方向の格子歪みが導入される。 したがって、 正孔移動度の向上を図ることができ、 pチャネル MO S電界効果トランジス夕 高速化が実現できる。
シリコン窒化膜 7 bは、 基板上全面を被覆するように形成しておいてもよい が、 電子移動度の向上効果は期待できないので、 nチャネル MO S電界効果ト ランジス夕上からは選択的に除去するようにしてもよい。 あるいは pチャネル MO S電界効果トランジスタ上にのみ選択的に形成するようにしてもよい。 な お、 被覆材料としては、 シリコン窒化膜に限らず、 S i基板に引っ張り歪みを 引き起こす材料であれば、 利用可能である。 ただし、 チャネル領域上部の膜応 力を用いる場合、 同一種類 （圧縮または引っ張りのどちらか一方） の歪みがか かることに注意が必要である。 また、 本実施の形態を他の実施の形態と併用す るようにすることができる。 産業上の利用可能性 .
以上説明したように、 本発明の MO S型半導体装置は、 ソース， ドレイン長 の長さを調整することにより、 あるいは、 分離絶縁膜膜中に窒化膜を挿入する ことにより、 チャネル領域の歪みを調整するものであるので、 本発明によれば、 従来のデバイスプロセスの延長でチャネル領域の歪みを制御して、 pチャネル MO S電界効果トランジス夕や nチャネル MO S電界効果トランジスタのオン 電流を増加させることができる。 また、 pチャネル MO S電界効果トランジス 夕と nチヤネル M〇 S電界効果トランジスタの歪みを独立に制御することがで きることにより、 一方のオン電流の増加が他方のオン電流の低下をもたらすこ とを回避することができる。 したがって、 本発明によれば、 コスト増を招くこ となく容易に Pチヤネル M O S電界効果トランジスタや nチヤネル M O S電界 効果トランジス夕のオン電流を増加させることができ、 CMO Sの高性能化を 実現することができる。

Claims

請求の範囲
1. チャネル領域におけるチャネル方向の圧縮歪みがゲート幅方向の圧縮 歪みよりも大きい Pチヤネル型 M OSトランジスタを含む半導体装置。
2. 前記 pチャネル型 MOSトランジスタの活性領域におけるチャネル方 向の圧縮歪みがチャネル領域において局所的に高くなつている請求項 1に記載 の半導体装置。
3. 前記 pチャネル型 MOSトランジスタのゲート電極のゲート長が 0. 2 m以下である請求項 1に記載の半導体装置。
4. ゲート電極からソ一ス * ドレイン領域のゲート幅方向の辺までの距離 として定義されるソース ' ドレイン長が 1 mより短いことにより、 前記 pチ ャネル型 MOSトランジスタのチャネル方向の圧縮歪みがゲート幅方向の圧縮 歪みよりも大きい請求項 1.に記載の半導体装置。
5. 前記 pチャネル型 M〇Sトランジスタのチャネル領域は、 ゲ一ト幅方 向に引っ張り応力を有する請求項 1に記載の半導体装置。
6. 前記 pチャネル M〇 S電界効果トランジスタが形成されている同一基 板上に nチャネル型 MOSトランジスタが形成されている請求項 1に記載の半
7. 前記 nチャネル型 MOSトランジスタのソース ' ドレイン長が 1 m 以上である請求項 6に記載の半導体装置。
8. 前記 nチャネル型 MOSトランジスタは、 チャネル方向およびゲート 幅方向の内少なくとも 1つの方向の引っ張り応力を有する請求項 6に記載の半
9 . 前記 nチャネル型 MO Sトランジスタがトレンチ溝を埋め込む素子分離 膜によって分離されており、 かつ、 前記 nチャネル型 MO Sトランジスタのソ ース · ドレイン領域の少なくとも平行な二辺と接する素子分離膜の少なくとも 一部はシリコン窒化膜により構成されている請求項 6に記載の半導体装置。
1 0. 前記少なくとも一部がシリコン窒化膜により構成されている素子分離膜 'が、 酸化膜ノ窒化膜 Z酸化膜の 3層構造の絶縁膜である請求項 9に記載の半導
1 1 . 半導体基板上には、 チャネル領域に応力を印加する応力付与膜が形成 されている請求項 1に記載の半導体装置。
1 2 . 前記応力付与膜がシリコン窒化膜である請求項 1 1に記載の半導体装
1 3 . トレンチ溝を埋め込む素子分離膜によって分離された pチャネル型 MO Sトランジスタが形成されており、 かつ、 前記 pチャネル型 MO Sトラン ジス夕のソース · ドレイン領域のゲート幅方向と平行な二辺と接する素子分離 膜がシリコン酸化膜により形成され、 前記 pチャネル型 MO Sトランジスタの ソース · ドレイン領域のチャネル方向と平行な二辺と接する素子分離膜の少な くとも一部がシリコン窒化膜により形成されている半導体装置。
1 4 . 前記少なくとも一部がシリコン窒化膜により構成されている素子分離 膜が、 酸化膜 Z窒化膜 Z酸化膜の 3層構造の絶縁膜である請求項 1 3に記載の
5 . 前記 pチャネル型 MO Sトランジスタが形成されている同一基板上 に nチャネル型 M〇Sトランジスタが形成されている請求項 1 3に記載の半導 体装置。
1 6 . 前記 nチャネル型 MO Sトランジスタのソース · ドレイン長が m以上である請求項 1 5に記載の半導体装置。
1 7 . 前記 nチャネル型 MO Sトランジスタは、 チャネル方向およびゲ一 ト幅方向の内少なくとも 1つの方向の引っ張り応力を有する請求項 1 5に記載 の半導体装置。
1 8 . 前記 nチャネル型 MO Sトランジスタがトレンチ溝を埋め込む素子分 離膜によって分離されており、 かつ、 前記 nチャネル MO S電界効果トランジ ス夕のソース · ドレイン領域の少なくとも平行な二辺と接する素子分離膜の少 なくとも一部はシリコン窒化膜により構成されている請求項 1 5に記載の半導
1 9 . 前記少なくとも一部がシリコン窒化膜により構成されている素子分離 膜が、 酸化膜ノ窒化膜 Z酸化膜の 3層構造の絶縁膜である請求項 1 8に記載の
2 0 . 半導体基板上には、 チャネル領域に応力を印加する応力付与膜が形成 されている請求項 1 3に記載の半導体装置。
2 1 . 前記応力付与膜がシリコン窒化膜である請求項 2 0に記載の半導体装
2 2 . チャネル領域におけるチャネル方向またはゲート幅方向の引っ張り歪 みがゲート幅方向またはチャネル方向の引っ張り歪みよりも大きい nチャネル 型 MO S卜ランジス夕を有する半導体装置。
2 3 . 前記 nチャネル型 M〇Sトランジスタが形成されている同一基板上に Pチャネル型 MO Sが形成されている請求項 2 2に記載の M〇 S型半導体装置。
2 4. 半導体基板上には、 チャネル領域に応力を印加する応力付与膜が形成 されている請求項 2 2に記載の半導体装置。
2 5 . 前記応力付与膜がシリコン窒化膜である請求項 2 4に記載の半導体装
2 6 . 活性領域がトレンチ溝を埋め込む素子分離膜によって分離されており、 かつ、 ソ一ス · ドレイン領域の少なくとも平行な二辺と接する素子分離膜の少 なくとも一部はシリコン窒化膜により構成されている nチャネル型 MO Sトラ ンジス夕を有する半導体装置。
2 7 . 前記 nチャネル型 M O Sトランジスタが形成されている同一基板上に pチャネル型 MO Sが形成されている請求項 2 6に記載の半導体装置。
2 8 . 前記少なくとも一部がシリコン窒化膜により構成されている素子分離 膜が、 酸化膜 Z窒化膜 Z酸化膜の 3層構造の絶縁膜である請求項 2 6に記載の
2 9 . 半導体基板上には、 チャネル領域に応力を印加する応力付与膜が形成 されている請求項 2 6に記載の半導体装置。
3 0 . 前記応力付与膜がシリコン窒化膜である請求項 2 9に記載の半導体装
PCT/JP2002/012861 2001-12-10 2002-12-09 Mos semiconductor device WO2003050871A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
AU2002349507A AU2002349507A1 (en) 2001-12-10 2002-12-09 Mos semiconductor device
US10/498,377 US7193269B2 (en) 2001-12-10 2002-12-09 MOS semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001375202A JP2003179157A (ja) 2001-12-10 2001-12-10 Ｍｏｓ型半導体装置
JP2001-375202 2001-12-10

Publications (1)

Publication Number Publication Date
WO2003050871A1 true WO2003050871A1 (en) 2003-06-19

Family

ID=19183615

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2002/012861 WO2003050871A1 (en) 2001-12-10 2002-12-09 Mos semiconductor device

Country Status (4)

Country Link
US (2) US7193269B2 (ja)
JP (1) JP2003179157A (ja)
AU (1) AU2002349507A1 (ja)
WO (1) WO2003050871A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005064680A1 (ja) * 2003-12-25 2005-07-14 Fujitsu Limited 半導体装置および半導体集積回路装置
WO2005098962A1 (en) * 2004-03-31 2005-10-20 Intel Corporation Enhancing strained device performance by use of multi narrow section layout
JP2007189070A (ja) * 2006-01-13 2007-07-26 Sony Corp 半導体装置及びその製造方法
US8022442B2 (en) * 2004-06-30 2011-09-20 Fujitsu Semiconductor Limited Semiconductor device having STI with nitride liner and UV light shielding film

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
JP4745620B2 (ja) * 2004-04-20 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102005005327A1 (de) 2004-05-17 2005-12-15 Infineon Technologies Ag Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung
JP4102334B2 (ja) 2004-06-16 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
US20060043500A1 (en) * 2004-08-24 2006-03-02 Jian Chen Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof
JP4643223B2 (ja) * 2004-10-29 2011-03-02 株式会社東芝 半導体装置
US7174532B2 (en) * 2004-11-18 2007-02-06 Agere Systems, Inc. Method of making a semiconductor device by balancing shallow trench isolation stress and optical proximity effects
US20060108616A1 (en) * 2004-11-22 2006-05-25 Himax Technologies, Inc. High-voltage metal-oxide-semiconductor transistor
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
JP4833544B2 (ja) 2004-12-17 2011-12-07 パナソニック株式会社 半導体装置
JP4481181B2 (ja) 2005-01-27 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP4369379B2 (ja) 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100703967B1 (ko) 2005-02-28 2007-04-05 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법
US7508038B1 (en) * 2005-04-29 2009-03-24 Zilog, Inc. ESD protection transistor
JP2006332243A (ja) 2005-05-25 2006-12-07 Toshiba Corp 半導体装置及びその製造方法
JP4239203B2 (ja) 2005-05-31 2009-03-18 株式会社東芝 半導体装置とその製造方法
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
JP2007027502A (ja) * 2005-07-19 2007-02-01 Renesas Technology Corp 半導体装置
US7888214B2 (en) * 2005-12-13 2011-02-15 Globalfoundries Singapore Pte. Ltd. Selective stress relaxation of contact etch stop layer through layout design
WO2007072537A1 (ja) * 2005-12-19 2007-06-28 Fujitsu Limited 半導体装置及びその半導体装置の製造方法
JP2007184418A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4822857B2 (ja) * 2006-02-01 2011-11-24 株式会社東芝 半導体装置及びその製造方法
JP4984600B2 (ja) * 2006-03-30 2012-07-25 富士通株式会社 半導体装置及びその製造方法
US7402885B2 (en) * 2006-05-15 2008-07-22 Toshiba America Electronic Components, Inc. LOCOS on SOI and HOT semiconductor device and method for manufacturing
JP5114892B2 (ja) * 2006-08-25 2013-01-09 ソニー株式会社 半導体装置
JP5132928B2 (ja) * 2006-12-25 2013-01-30 パナソニック株式会社 半導体装置
US7932178B2 (en) * 2006-12-28 2011-04-26 Globalfoundries Singapore Pte. Ltd. Integrated circuit having a plurality of MOSFET devices
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
JP2009026829A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及びマスクデータ作成プログラム
JP2009025891A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計プログラム
US8236648B2 (en) * 2007-07-27 2012-08-07 Seiko Instruments Inc. Trench MOS transistor and method of manufacturing the same
US8058123B2 (en) * 2007-11-29 2011-11-15 Globalfoundries Singapore Pte. Ltd. Integrated circuit and method of fabrication thereof
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US20100019351A1 (en) * 2008-07-28 2010-01-28 Albert Ratnakumar Varactors with enhanced tuning ranges
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8735983B2 (en) * 2008-11-26 2014-05-27 Altera Corporation Integrated circuit transistors with multipart gate conductors
US20100127331A1 (en) * 2008-11-26 2010-05-27 Albert Ratnakumar Asymmetric metal-oxide-semiconductor transistors
JP5465907B2 (ja) * 2009-03-27 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
JP5463811B2 (ja) * 2009-09-09 2014-04-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US9496268B2 (en) 2009-12-02 2016-11-15 Altera Corporation Integrated circuits with asymmetric and stacked transistors
US8482963B1 (en) 2009-12-02 2013-07-09 Altera Corporation Integrated circuits with asymmetric and stacked transistors
US8638594B1 (en) 2009-12-02 2014-01-28 Altera Corporation Integrated circuits with asymmetric transistors
US8138797B1 (en) 2010-05-28 2012-03-20 Altera Corporation Integrated circuits with asymmetric pass transistors
US9287259B2 (en) * 2011-04-14 2016-03-15 Renesas Electronics Corporation Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device
JP5712984B2 (ja) * 2012-08-27 2015-05-07 ソニー株式会社 半導体装置
US8975928B1 (en) 2013-04-26 2015-03-10 Altera Corporation Input-output buffer circuitry with increased drive strength
US10355100B1 (en) 2018-05-17 2019-07-16 Sandisk Technologies Llc Field effect transistors having different stress control liners and method of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0967636A2 (en) * 1998-06-16 1999-12-29 Siemens Aktiengesellschaft Electrically isolated semiconductor devices
US6211064B1 (en) * 1998-06-30 2001-04-03 Hyundai Electronics Industries Co., Ltd. Method for fabricating CMOS device
US20010003364A1 (en) * 1998-05-27 2001-06-14 Sony Corporation Semiconductor and fabrication method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916513A (en) * 1965-09-28 1990-04-10 Li Chou H Dielectrically isolated integrated circuit structure
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
US5006913A (en) * 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
JP3361314B2 (ja) 1991-03-27 2003-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5770482A (en) * 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a patterned upper transistor substrate and interconnection thereto
JP3676910B2 (ja) 1997-07-30 2005-07-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置及び半導体アイランドの形成方法
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6333274B2 (en) * 1998-03-31 2001-12-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a seamless shallow trench isolation step
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6010948A (en) * 1999-02-05 2000-01-04 Taiwan Semiconductor Manufacturing Company Shallow trench isolation process employing a BPSG trench fill
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
JP5646798B2 (ja) * 1999-11-11 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路装置の製造方法
US6797994B1 (en) * 2000-02-14 2004-09-28 Raytheon Company Double recessed transistor
US6521493B1 (en) * 2000-05-19 2003-02-18 International Business Machines Corporation Semiconductor device with STI sidewall implant
KR100557943B1 (ko) * 2000-06-30 2006-03-10 주식회사 하이닉스반도체 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
JP2002076287A (ja) * 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
JP4614522B2 (ja) * 2000-10-25 2011-01-19 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4597479B2 (ja) * 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP4173658B2 (ja) 2001-11-26 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003364A1 (en) * 1998-05-27 2001-06-14 Sony Corporation Semiconductor and fabrication method thereof
EP0967636A2 (en) * 1998-06-16 1999-12-29 Siemens Aktiengesellschaft Electrically isolated semiconductor devices
US6211064B1 (en) * 1998-06-30 2001-04-03 Hyundai Electronics Industries Co., Ltd. Method for fabricating CMOS device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SCOTT G. ET AL.: "NMOS drive current reduction caused by transistor layout and trench isolation induced stress", INTERNATIONAL ELECTRON DEVICES MEETING 1999. IEDM TECHNICAL DIGEST, 1999, pages 827 - 830, XP000933299 *
SHIMIZU A. ET AL.: "Local mechanical-stress control (LMC): A new technique for CMOS-performance enhancement", INTERNATIONAL ELECTRON DEVICES MEETING 2001. IEDM TECHNICAL DIGEST, 2 December 2001 (2001-12-02), pages 433 - 436, XP001075565 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005064680A1 (ja) * 2003-12-25 2005-07-14 Fujitsu Limited 半導体装置および半導体集積回路装置
US7470973B2 (en) 2003-12-25 2008-12-30 Fujitsu Limited Semiconductor device and semiconductor integrated circuit device
WO2005098962A1 (en) * 2004-03-31 2005-10-20 Intel Corporation Enhancing strained device performance by use of multi narrow section layout
US7101765B2 (en) 2004-03-31 2006-09-05 Intel Corporation Enhancing strained device performance by use of multi narrow section layout
US7482670B2 (en) 2004-03-31 2009-01-27 Intel Corporation Enhancing strained device performance by use of multi narrow section layout
US8022442B2 (en) * 2004-06-30 2011-09-20 Fujitsu Semiconductor Limited Semiconductor device having STI with nitride liner and UV light shielding film
US8828830B2 (en) 2004-06-30 2014-09-09 Fujitsu Semiconductor Limited Semiconductor device having STI with nitride liner and UV light shielding film
JP2007189070A (ja) * 2006-01-13 2007-07-26 Sony Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20050032275A1 (en) 2005-02-10
AU2002349507A1 (en) 2003-06-23
JP2003179157A (ja) 2003-06-27
US20060163647A1 (en) 2006-07-27
US7193269B2 (en) 2007-03-20
US7482671B2 (en) 2009-01-27

Similar Documents

Publication Publication Date Title
WO2003050871A1 (en) Mos semiconductor device
US7312134B2 (en) Dual stressed SOI substrates
US7785950B2 (en) Dual stress memory technique method and related structure
US7052964B2 (en) Strained channel transistor and methods of manufacture
US6583437B2 (en) Semiconductor device and method of manufacturing the same
US7405436B2 (en) Stressed field effect transistors on hybrid orientation substrate
JP4239203B2 (ja) 半導体装置とその製造方法
US7615454B2 (en) Embedded stressed nitride liners for CMOS performance improvement
US20060189056A1 (en) Strained channel complementary field-effect transistors and methods of manufacture
US7465972B2 (en) High performance CMOS device design
US20080128765A1 (en) MOSFET Device With Localized Stressor
US20100078687A1 (en) Method for Transistor Fabrication with Optimized Performance
US20130285118A1 (en) CMOS WITH SiGe CHANNEL PFETs AND METHOD OF FABRICATION
US7863141B2 (en) Integration for buried epitaxial stressor
US7172935B2 (en) Method of forming multiple gate insulators on a strained semiconductor heterostructure
US7157374B1 (en) Method for removing a cap from the gate of an embedded silicon germanium semiconductor device
US20040061175A1 (en) Full depletion SOI-MOS transistor
WO2003015160A2 (en) Dual layer cmos devices
CN114899143A (zh) Fdsoi源漏外延生长方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NO NZ OM PH PL PT RO RU SD SE SG SK SL TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR IE IT LU MC NL PT SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 10498377

Country of ref document: US

122 Ep: pct application non-entry in european phase