WO2003017362A1 - Circuit integre avec cellule memoire dram - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/48—Data lines or contacts therefor
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Definitions
- the present invention relates, in general, to integrated circuits, in particular memory cells. More particularly, the present invention relates to memory cells of the dynamic random access type (DRAM) compatible with a method of manufacturing a device incorporating such memory and CMOS components.
- DRAM dynamic random access type
- a DRAM memory is in the form of a matrix of columns and rows at the intersections of which there are memory cells consisting of a memory element, typically a capacitor, and of a control switch for this element.
- memory usually a MOS transistor.
- a DRAM type memory cell (FIG. 1) consists of a MOS control transistor T and a storage capacitor C connected in series between an electrical ground M and a bit line BL.
- the gate of the control transistor T is connected to a line of words WL.
- the transistor T controls the passage of electrical charges between the capacitor C and the bit line BL.
- the electrical charge of capacitor C determines the logic level 1 or 0 of the memory cell.
- the capacitor C is discharged in the bit line BL.
- the capacity of this capacitor must be large with respect to the capacity presented by the bit line BL during the reading phase.
- a large number of DRAM cells thus formed are assembled in the form of a matrix so as to generate a memory plane which may include millions of elementary cells.
- the memory plane is, for certain applications, located within a complex integrated circuit. This is called on-board memory.
- the memory elements are capacitor structures comprising a first electrode of any shape, for example in the shape of a U.
- the memory capacitors also comprise a very thin dielectric, and a second electrode common to several capacitors and consisting of a continuous conductive layer, for example in polycrystalline silicon, disposed above said insulating layer.
- connection vias between one or more active areas formed in the substrate and a conductive level formed above the dielectric layer which covers the capacitor.
- via is meant, in the context of this description, a hole filled with an electrically conductive material capable of making an electrical connection between two or more levels of an integrated circuit.
- Such a via can be formed by etching a hole through all of the dielectric layers in which the capacitor is formed, until it reaches the substrate, and by filling this hole with a conductive material, for example tungsten.
- a conductive material for example tungsten.
- Such a hole has a very high aspect ratio and is therefore difficult to fill properly with the metal intended to form the via. There is therefore a risk of obtaining a via whose electrical resistance value will be high and will present significant variations from one via to the other.
- the invention proposes to overcome the drawbacks mentioned above.
- the invention provides an integrated circuit provided with a high quality contact between an active area of a substrate and a conductive level disposed above a capacitor.
- the integrated circuit comprises a substrate, at least one capacitor disposed above the substrate and provided with a first electrode, a second electrode and an insulating layer disposed between the electrodes, at least one connection via between the substrate and a conductive level located above the capacitor, and a dielectric material covering the substrate and surrounding the capacitor and the via.
- the via includes a first portion disposed between the substrate and the lower level of the first electrode, a second portion disposed between the lower level of the first electrode and the upper level of the first electrode, and a third portion in contact with the first portion. and flush with said conductive level, the second portion being made of the same material as the first electrode of the capacitor.
- the succession of technological stages in the realization of the capacitor can be used in the development of the via.
- a first portion of the via will be distinguished between the substrate and the bottom of the lower electrode, a second portion between the bottom and the top of the lower electrode and a third portion between the top of the lower electrode and flush with the conductive level. .
- the capacitor can be of the recessed type with a U-shaped section.
- the material making up the first electrode of the capacitor and the second portion of the via comprises polysilicon.
- the material making up the first electrode of the capacitor and the second portion of the via comprises metal, in particular a metal or a metal-based alloy comprising copper, aluminum, tungsten , gold, and / or titanium.
- said capacitor is part of a memory cell.
- the first electrode can be connected to an active area of the substrate, for example to the drain or to the source of an MOS transistor.
- the other electrode can be connected to electrodes of other capacitors.
- the manufacturing method according to one aspect of the invention, is intended for an integrated circuit.
- a first capacitor electrode disposed above the substrate is formed, a capacitor dielectric, a second capacitor electrode, the dielectric. being disposed between the two electrodes, and at least one via connection between the substrate and a conductive level situated above the capacitor, a dielectric material covering the substrate and surrounding the capacitor and the via, the via comprising a first portion disposed between the substrate and the lower level of the first electrode, a second portion between the lower level and the upper level of the first electrode, and a. third portion in contact with the second portion and flush with said conductive level, the second portion and the first electrode being formed simultaneously and with the same material.
- a first hole and a second hole are simultaneously dug which is filled with a first electrically conductive material, a dielectric layer is deposited, and one digs the dielectric layer for producing at least one cavity for. form one. capacitor and at least a third hole to form a via.
- a layer of a second conductive material is deposited on the upper surface of the dielectric layer, said second material filling said third hole and covering the bottom and side walls of said cavity. Said second conductive material is removed from the upper surface of the dielectric layer, while preserving it in the hole and in the cavity.
- At least one thin layer of dielectric material is deposited at least on the surface of the conductive layer in the cavity.
- the second electrode is formed by depositing a second layer of the second conductive material in the cavity and at least on an area adjacent to said cavity. A thick layer of dielectric material is deposited. A fourth hole is dug in the thick layer of dielectric material in alignment with the hole filled with the second conductive material, until reaching said. conductive material. The fourth hole is filled with a third conductive material to form a via comprising the second, third and fourth aligned holes filled with the first, second and third conductive materials.
- the second and third materials are preferably different.
- a method of manufacturing an integrated circuit comprising at least one capacitor disposed above a substrate and at least one connection via between the substrate and a conductive level located above the capacitor.
- a dielectric layer is deposited, the dielectric layer for producing at least one cavity above the first hole in order to form a capacitor and at least a third hole above the second hole in order to form a via, a layer of a second conductive material is deposited on the upper surface of the dielectric layer, said second material filling said third hole and coating the walls of said cavity, said second conductive material is removed r of the upper surface of the dielectric layer, at least one thin layer of dielectric material is deposited, at least on the surface of said conductive layer in said cavity, a second layer of second conductive material is deposited at least in the cavity and on an area adjacent to the cavity, a
- the removal of the second layer of the conductive material from the upper surface of the dielectric layer can be carried out by etching and / or by chemical mechanical polishing.
- the second layer of conductive material intended to form the second electrode can be deposited locally or not, on the integrated circuit during manufacture, then be the subject of a partial removal step by etching.
- the conductive material placed in the second hole is also hollowed out so as to remove it, then these holes are filled with a conductive material.
- the realization in a plurality of steps of the via allowing a connection at a higher level, for example for a bit line in a matrix of DRAM cell, facilitates the manufacture by avoiding the realization in a single step of a via of very large height which poses significant difficulties in filling the hole.
- Part of the manufacturing steps can be used for the formation of other structures on the same wafer.
- the capacitor can be formed by depositing a conductive layer, for example made of polysilicon, over the entire surface, local or not, of the circuit during manufacture, that is to say on the upper surface of the dielectric layer in which the cavity and the hole have been formed, in the bottom of the cavities and on the side walls of the cavity.
- the via is formed simultaneously and with the same material as the first electrode, which avoids adding additional manufacturing steps and therefore allows a significant reduction in manufacturing time and cost.
- the polysilicon is removed from the upper surface of the layer dielectric.
- one or more thin layers of a dielectric material are deposited, again on the entire surface, local or not, of the circuit during manufacture, that is to say on the first electrode formed by the polysilicon remaining in the cavity and on the upper surface of the dielectric layer in which the cavity is formed and on the upper surface of the via.
- a layer of polysilicon intended to form a second electrode is again deposited, again on the entire surface of the integrated circuit.
- said polysilicon layer is removed from a part of the upper surface of the thick dielectric layer in which the cavity is formed, itself already being covered by there or the thin dielectric layers. It is also possible to leave connections disposed on said thick dielectric layer.
- the electrodes can be made of metal.
- FIG. 2 is a schematic sectional view of an integrated circuit portion, according to one aspect of the invention.
- FIG. 2 an integrated circuit comprises a substrate 1 provided with an upper surface la from which active structures which have not been shown have been formed by ion implantation, for the sake of clarity of the drawing .
- a lower dielectric layer 14 of thickness between 0.05 and 0.5 ⁇ m.
- two holes 15 and 16 are formed by etching which are then filled with a first conductive material, metal or polysilicon for example, to form vias 17 and 18.
- an intermediate dielectric layer 2 which can be produced in silicon oxide, in silicon nitride, in a vitreous alloy of boron, phosphorus and silicon (BPSG) or also in a vitreous alloy of phosphorus and silicon (PSG), or any other material having suitable dielectric characteristics.
- a barrier layer can be placed on the lower dielectric layer 14 before the deposition of the intermediate dielectric layer 2, to allow selective etching.
- An etching step is then carried out which makes it possible to open in the intermediate dielectric layer 2 a cavity 3 of relatively large dimensions, for example 0.4 ⁇ m x 0.8 ⁇ m, the thickness of the lower dielectric layer 2 being included between 0.5 and 1 ⁇ m, for example of the order of 0.8 ⁇ m, and a third hole 4 of smaller dimensions.
- the hole 4 can be of the order of 0.5 to 3 ⁇ m in width, for example of the order of 2 ⁇ m.
- the cavity 3 is hollowed out so that it opens onto the upper surface of via 17 and the hole 4 is formed so that it opens onto the upper surface of via 18.
- a second conductive material is deposited, for example metal or more generally polysilicon, on the entire surface of the circuit, namely on the upper surface 2a of the intermediate dielectric layer 2, on the bottom and the side walls of the cavity 3 and in the hole 4.
- the thickness of the conductive layer thus formed is sufficient for it to completely fill the third hole 4 but not the cavity 3, of which only the edges 3a and the bottom 3b are coated with said layer.
- a step of removing the conductive layer from the upper surface 2a of the dielectric layer is carried out.
- intermediate 2 by etching or by chemical mechanical polishing.
- the upper surface 2a is released, while an electrode 5 with a U-section has been formed in the cavity 3 and a via 6 completely filling the hole 4 has also been formed.
- the base of the via is in electrical contact with the upper part of via 18.
- the upper surface of via 6 is flush with the upper surface 2a of the intermediate dielectric layer 2.
- the height of via 6 is substantially equal to the thickness of the dielectric layer 2.
- a thin dielectric layer is deposited over the entire surface of the circuit during manufacture.
- the thickness of this layer is such that it has been represented in FIG. 2 by a thickened line.
- Said dielectric layer covers the upper surface 2a, the upper surface of the via 6 and the free surfaces of the electrode 5.
- the dielectric 7 of the capacitor during manufacture is thus formed.
- a second conductive layer for example made of metal or polysilicon, is then deposited over the entire surface of the circuit during manufacture, that is to say on the thin dielectric layer. This is followed by partial removal by etching of said second conductive layer above at least part of the intermediate dielectric layer 2 and of via 6. The second dielectric layer is left in the cavity 3 as well as on adjacent edges. to said cavity 3, thereby forming a second electrode 8.
- a capacitor referenced 9 as a whole and comprising a first electrode 5, a dielectric 7 and a second electrode 8.
- An upper dielectric layer 10 is then deposited over the entire circuit during manufacture.
- the upper dielectric layer 10 fills the rest of the cavity 3 and has a substantially planar upper surface 10a. From the upper surface
- a fourth hole 11 is dug by etching.
- the hole 11 is aligned with via 6.
- the etching also makes it possible to remove the thin dielectric layer disposed above via 6 and to reach said via 6.
- a conductive material such as metal in the hole 11 to form a via 12 which is flush with the upper surface 10a of the upper dielectric layer 10. It is then possible to form on the upper surface 10a a conductive level comprising at least one conductive track 13, made of metal, formed by a conventional process or by a damascene process.
- the height of via 12 is substantially equal to the thickness of dielectric layer 10.
- an electrical connection is provided between the substrate 1 and the conductive track 13 of a higher conductive level by means of three portions of via 18, 6 and 12, which are each of relatively low height, which guarantees good geometry of holes 16, 4 and 11 as well as good filling of said holes 16, 4 and 11 with the conductive material forming the vias 18, 6 and 12, hence excellent electrical contact.
- the formation of the hole 4 and of the via 6 is carried out simultaneously with that of the cavity 3 and of the first electrode 5 of the capacitor 9 and is therefore carried out in masked time and at constant cost.
- the formation of hole 1 1 and via 12 is itself not only easier, but also shorter due to their reduced height compared to a case where it would have been necessary to make holes 4 and 11 by a single etching step. and vias 6 and 12 by a single filling step.
- This type of circuit makes it possible to increase the insulation between the capacitor 9 and the active areas of the substrate, or even to increase the integration density by arranging a portion of the active areas of the substrate at least in part under a portion of the capacitor.
- the contact between the substrate 1 and the conductive track 13 is ensured by a via made in three portions, each of relatively low height and therefore having a high precision of etching of the holes and excellent filling with the conductive material.
- FIG. 3 shows an embodiment close to that of FIG. 2, except that during the etching of the hole 11, said etching is continued by removing the via 6 from the hole 4. In other words, engraving is continued until reaching via 18. This makes it possible to replace the material constituting via 6 which is the same as that constituting the first electrode 5 of the capacitor 9 by another more suitable material and having better electrical properties.
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Abstract
Circuit intégré comprenant un substrat (1), au moins un condensateur (9) disposé au-dessus du substrat (1) et pourvu d'une première électrode (5), d'une deuxième électrode (8), et d'un diélectrique (7) disposé entre les deux électrodes, au moins un via de connexion entre le substrat (1) et un niveau conducteur situé au-dessus du condensateur (9), et un matériau diélectrique recouvrant le substrat (1) et entourant le condensateur (9) et le via (6). Le via comprend une première portion (18) disposée entre le substrat et le niveau inférieur de la première électrode, une deuxième portion (6) disposée entre le niveau inférieur de la première électrode et le niveau supérieur de la première électrode, et une troisième portion (12) en contact avec la première portion et affleurant ledit niveau conducteur, la deuxième portion étant réalisée avec le même matériau que la première électrode du condensateur.
Description
CIRCUIT INTEGRE AVEC CELLULE MEMOIRE DRAM
La présente invention concerne, de façon générale, les circuits intégrés, notamment les cellules mémoire. Plus particulièrement, la présente invention concerne des cellules mémoire du type dynamique à accès aléatoire (DRAM) compatibles avec un procédé de fabrication d'un dispositif incorporant une telle mémoire et des composants CMOS.
De façon classique, une mémoire DRAM se présente sous la forme d'une matrice de colonnes et de rangées aux intersections desquelles se trouvent des cellules mémoire constituées d'un élément mémoire, typiquement un condensateur, et d'un commutateur de commande de cet élément mémoire, en général un transistor MOS.
Une cellule mémoire de type DRAM (figure 1), est constituée d' un transistor MOS de contrôle T et d' un condensateur C de stockage connectés en série entre une masse électrique M et une ligne de bits BL. La grille du transistor de contrôle T est reliée à une ligne de mots WL. Le transistor T contrôle le passage de charges électriques entre le condensateur C et la ligne de bits BL. La charge électrique du condensateur C détermine le niveau logique 1 ou 0 de la cellule mémoire. Pendant la lecture du point mémoire, on décharge le condensateur C dans la ligne de bits BL. Pour obtenir une lecture rapide et sûre de la valeur de la charge électrique du condensateur C de stockage, la capacité de ce condensateur doit être importante vis à vis de la capacité présentée par la ligne de bits BL pendant la phase de lecture.
Un grand nombre de cellules DRAM ainsi constituées sont assemblées sous la forme d' une matrice de façon à générer un plan mémoire pouvant comporter des millions de cellules élémentaires. Le plan mémoire est, pour certaines applications, situé au sein d' un circuit intégré complexe. On parle alors de mémoire embarquée.
Les éléments mémoire sont des structures de condensateurs comportant une première électrode de forme quelconque, par exemple en forme de U. Les condensateurs mémoire comportent également un diélectrique très mince, et une deuxième électrode commune à plusieurs condensateurs et constituée d'une couche conductrice continue, par exemple en silicium polycristallin, disposée au-dessus de ladite couche isolante.
Il est nécessaire de prévoir un ou plusieurs vias de connexion entre une ou plusieurs zones actives formés dans le substrat et un niveau conducteur formé au-dessus de la couche diélectrique qui recouvre le condensateur.
Par via, on entend, dans le cadre de la présente description, un trou empli d'un matériau électriquement conducteur apte à réaliser une connexion électrique entre deux ou plusieurs niveaux d'un circuit intégré.
Un tel via peut être formé en gravant un trou à travers l' ensemble des couches diélectriques dans lesquelles est formé le condensateur, et ce jusqu' à atteindre le substrat, et en comblant ce trou avec un matériau conducteur, par exemple du tungstène. Un tel trou présente un rapport hauteur/largeur très élevé et est donc difficile à remplir convenablement avec le métal destiné à former le via. On risque donc d'obtenir un via dont la valeur de résistance électrique sera élevée et présentera des variations importantes d'un via à l'autre.
L'invention propose de remédier aux inconvénients évoqués ci- dessus.
L'invention propose un circuit intégré pourvu d'un contact de haute qualité entre une zone active d'un substrat et un niveau conducteur disposé au-dessus d'un condensateur.
Le circuit intégré, selon un aspect de l'invention, comprend un substrat, au moins un condensateur disposé au-dessus du substrat et pourvu d'une première électrode, d'une deuxième électrode et d'une couche isolante disposée entre les électrodes, au moins un via de connexion entre le substrat et un niveau conducteur situé au-dessus du
condensateur, et un matériau diélectrique recouvrant le substrat et entourant le condensateur et le via.
Le via comprend une première portion disposée entre le substrat et le niveau inférieur de la première électrode, une deuxième portion disposée entre le niveau inférieur de la première électrode et le niveau supérieur de la première électrode, et une troisième portion en contact avec la première portion et affleurant ledit niveau conducteur, la deuxième portion étant réalisée avec le même matériau que la première électrode du condensateur. La succession des étapes technologiques dans la réalisation du condensateur, peut être mise à profit dans l'élaboration du via. On distinguera une première portion du via entre le substrat et le bas de l'électrode inférieure, une deuxième portion entre le bas et le haut de l'électrode inférieure et une troisième portion entre le haut de l'électrode inférieure et affleurant le niveau conducteur.
Le condensateur peut être de type évidé à section en U. Dans un mode de réalisation de l'invention, le matériau composant la première électrode du condensateur et la deuxième portion du via comprend du polysilicium. Dans un autre mode de réalisation de l'invention, le matériau composant la première électrode du condensateur et la deuxième portion du via comprend du métal, notamment un métal ou un alliage à base de métal comprenant du cuivre, de l'aluminium, du tungstène, de l'or, et/ou du titane. Dans un mode de réalisation de l'invention, ledit condensateur fait partie d'une cellule mémoire. La première électrode peut être reliée à une zone active du substrat, par exemple au drain ou à la source d'un transistor MOS . L'autre électrode peut être reliée à des électrodes d'autres condensateurs. Le procédé de fabrication, selon un aspect de l'invention, est destiné à un circuit intégré. A partir d'un substrat recouvert d'au moins une couche diélectrique, on forme une première électrode de condensateur disposée au-dessus du substrat, un diélectrique de condensateur, une deuxième électrode de condensateur, le diélectrique
étant disposé entre les deux électrodes, et au moins un via de connexion entre le substrat et un niveau conducteur situé au-dessus du condensateur, un matériau diélectrique recouvrant le substrat et entourant le condensateur et le via, le via comprenant une première portion disposée entre le substrat et le niveau inférieur de la première électrode, une deuxième portion entre le niveau inférieur et le niveau supérieur de la première électrode, et une. troisième portion en contact avec la deuxième portion et affleurant ledit niveau conducteur, la deuxième portion et la première électrode étant formées simultanément et avec le même matériau.
Plus particulièrement, à partir d'un substrat recouvert d'au moins une couche diélectrique, on creuse simultanément un premier trou et un deuxième trou que l'on rempli d'un premier matériau électriquement conducteur, on dépose une couche diélectrique, et on creuse la couche diélectrique pour réaliser au moins une cavité en vue de . former un. condensateur et au moins un troisième trou en vue de former un via. On dépose une couche d'un deuxième matériau conducteur sur la surface supérieure de la couche diélectrique, ledit deuxième matériau venant remplir ledit troisième trou et recouvrir les parois de fond et de côté de ladite cavité. On retire ledit deuxième matériau conducteur de la surface supérieure de la couche diélectrique, tout en le conservant dans le trou et dans la cavité. On dépose au moins une fine couche de matériau diélectrique au moins sur la surface de la couche conductrice dans la cavité. On forme la deuxième électrode par dépôt d'une deuxième couche du deuxième matériau conducteur dans la cavité et au moins sur une zone adjacente à ladite cavité. On dépose une couche épaisse de matériau diélectrique. On creuse un quatrième trou dans la couche épaisse de matériau diélectrique dans l'alignement du trou rempli du deuxième matériau conducteur, jusqu'à atteindre ledit . matériau conducteur. On remplit le quatrième trou d'un troisième matériau conducteur pour former un via comprenant les deuxième, troisième et quatrième trous alignés remplis des premier, deuxième et troisième matériaux conducteurs.
Les deuxième et troisième matériaux sont de préférence différents.
Selon l' invention, il est également proposé un procédé de fabrication d'un circuit intégré comprenant au moins un condensateur disposé au-dessus d' un substrat et au moins un via de connexion entre le substrat et un niveau conducteur situé au dessus du condensateur, dans lequel à partir d'un substrat recouvert d'au moins une couche diélectrique, on creuse simultanément un premier trou et un deuxième trou que l' on repli d'un premier matériau électriquement conducteur, on dépose un couche diélectrique, on creuse la couche diélectrique pour réaliser au moins une cavité au-dessus du premier trou en vue de former un condensateur et au moins un troisième trou au-dessus du deuxième trou en vue de former un via, on dépose une couche d'un deuxième matériau conducteur sur la surface supérieure de la couche diélectrique, ledit deuxième matériau venant remplir ledit troisième trou et revêtir les parois de ladite cavité, on retire ledit deuxième matériau conducteur de la surface supérieure de la couche diélectrique, on dépose au moins une fine couche de matériau diélectrique, au moins sur la surface de ladite couche conductrice dans ladite cavité, on dépose une deuxième couche du deuxième matériau conducteur au moins dans la cavité et sur une zone adjacente à la cavité, on dépose une couche épaisse de matériau diélectrique, on creuse un quatrième trou dans ladite couche épaisse de matériau diélectrique dans l'alignement du trou rempli du deuxième matériau conducteur, jusqu'à atteindre ledit deuxième matériau conducteur, et l'on remplit le quatrième trou d' un troisième matériau conducteur différent du deuxième matériau conducteur pour former un via comprenant les deuxième, troisième et quatrième trous remplis des premier, deuxième et troisième matériaux conducteurs. Le retrait de la deuxième couche du matériau conducteur de la surface supérieure de la couche diélectrique peut être effectué par gravure et/ou par polissage mécano-chimique. La deuxième couche de matériau conducteur destinée à former la deuxième électrode, peut être
déposée localement ou non, sur le circuit intégré en cours de fabrication, puis faire l'objet d'une étape de retrait partiel par gravure. Dans un mode de réalisation de l'invention, lors du creusement du troisième trou, on creuse également le matériau conducteur disposé dans le deuxième trou de façon à l'ôter, puis on remplit ces trous d'un matériau conducteur. On peut ainsi disposer d'un matériau conducteur dont les propriétés sont particulièrement bien adaptées à un via.
Le fait de disposer d'une couche diélectrique locale traversée par un via métallique entre une zone active du substrat et la première électrode du condensateur, permet de diminuer la résistance électrique entre ces deux éléments. Le fait que le condensateur se trouve séparé du substrat par une couche diélectrique, permet d'augmenter la densité d'intégration dans le substrat, c'est-à-dire en pratique de rapprocher certaines parties des zones actives du substrat dudit via en les disposant au moins en partie sous au moins une partie des électrodes du condensateur.
La réalisation en une pluralité d'étapes du via permettant une connexion à un niveau supérieur, par exemple pour une ligne de bits dans une matrice de cellule DRAM, facilite la fabrication en évitant la réalisation en une seule étape d'un via de très grande hauteur qui pose des difficultés importantes de remplissage du trou.
Une partie des étapes de fabrication peuvent être utilisées pour la formation d'autres structures sur la même plaquette.
Le condensateur peut être formé par dépôt d'une couche conductrice, par exemple en polysilicium, sur l'ensemble de la surface, locale ou non, du circuit en cours de fabrication, c'est-à-dire sur la surface supérieure de la couche diélectrique dans laquelle ont été formés la cavité et le trou, dans le fond des cavités et sur les parois de côté de la cavité. Le via est formé simultanément et avec le même matériau que la première électrode, ce qui évite d'ajouter des étapes de fabrication supplémentaires et permet donc une réduction significative de la durée de fabrication et du coût.
Par une étape de gravure ou de polissage mécano-chimique, on enlève le polysilicium de la surface supérieure de la couche
diélectrique. Ensuite, on vient déposer une ou plusieurs couches minces d'un matériau diélectrique, là encore sur l'ensemble de la surface, locale ou non, du circuit en cours de fabrication, c'est-à-dire sur la première électrode formée par le polysilicium restant dans la cavité et sur la surface supérieure de la couche diélectrique dans laquelle est formée la cavité et sur la surface supérieure du via. Ensuite, on dépose à nouveau une couche de polysilicium destinée à former une deuxième électrode, là encore sur l'ensemble de la surface du circuit intégré. Par une étape de gravure sélective, on ôte ladite couche de polysilicium d'une partie de la surface supérieure de la couche diélectrique épaisse dans laquelle est formée la cavité, elle-même étant déj à recouverte par là ou les couches minces diélectriques. On peut aussi laisser des connexions disposées sur ladite couche diélectrique épaisse. En variante, les électrodes peuvent être réalisées en métal.
La présente invention sera mieux comprise à l'étude de la description détaillée d'un mode de réalisation pris à titre d'exemple nullement limitatif et illustré par les dessins annexés, sur lesquels :
- la figure 1, dont il a déjà été fait mention, est une vue schématique d'une cellule mémoire;
- la figure 2 est une vue en coupe schématique d'une portion de circuit intégré, selon un aspect de l'invention; et
- les figures 3 et 4 sont des vues en coupe schématique d'une portion de circuit intégré, selon un autre aspect de l'invention. Comme on peut le voir sur la figure 2, un circuit intégré comprend un substrat 1 pourvu d'une surface supérieure la à partir de laquelle ont été formées par implantation ionique des structures actives qui n'ont pas été représentées, pour la clarté du dessin.
Après la formation des structures actives, par exemple un ou plusieurs transistors MOS, on vient déposer sur la surface supérieure la du substrat 1 et sur la surface supérieure desdites structures actives, une couche diélectrique inférieure 14, d'épaisseur comprise entre 0,05 et 0,5 μm.
Dans la couche diélectrique inférieure 14, on forme par gravure deux trous 15 et 16 que l'on remplit ensuite d'un premier matériau conducteur, du métal ou du polysilicium par exemple, pour former des vias 17 et 18. On dépose ensuite sur la couche diélectrique 14 une couche diélectrique intermédiaire 2 qui peut être réalisée en oxyde de silicium, en nitrure de silicium, en alliage vitreux de bore, de phosphore et de silicium (BPSG) ou encore en alliage vitreux de phosphore et de silicium (PSG), ou en tout autre matériau présentant des caractéristiques diélectriques convenables.
De façon optionnelle et qui n'a pas été représentée, une couche d'arrêt peut être disposée sur la couche diélectrique 14 inférieure avant le dépôt de la couche diélectrique intermédiaire 2, pour permettre une gravure sélective. On procède ensuite à une étape de gravure qui permet d'ouvrir dans la couche diélectrique intermédiaire 2 une cavité 3 de dimensions relativement importantes, par exemple 0,4 μm x 0,8 μm, l'épaisseur de la couche diélectrique inférieure 2 étant comprise entre 0,5 et 1 μm, par exemple de l'ordre de 0,8 μm, et un troisième trou 4 de dimensions plus réduites. Le trou 4 peut être de largeur de l'ordre de 0,5 à 3 μm, par exemple de l' ordre de 2μm.
La cavité 3 est creusée de façon qu'elle débouche sur la surface supérieure du via 17 et le trou 4 est formé de façon qu'il débouche sur la surface supérieure du via 18. On procède ensuite au dépôt d'un deuxième matériau conducteur, par exemple du métal ou plus généralement du polysilicium, sur l'ensemble de la surface du circuit, à savoir sur la surface supérieure 2a de la couche diélectrique intermédiaire 2, sur le fond et les parois de côté de la cavité 3 et dans le trou 4. L'épaisseur de la couche conductrice ainsi formée est suffisante pour qu'elle remplisse entièrement le troisième trou 4 mais pas la cavité 3, dont seuls les bords 3a et le fond 3b sont revêtus de ladite couche.
On procède ensuite à une étape de retrait de la couche conductrice de la surface supérieure 2a de la couche diélectrique
intermédiaire 2, par gravure ou encore par polissage mécano-chimique. A la fin de cette étape, la surface supérieure 2a est dégagée, tandis qu'une électrode 5 à section en U a été formée dans la cavité 3 et un via 6 remplissant entièrement le trou 4 a également été formé. La base du via est en contact électrique avec la partie supérieure du via 18. La surface supérieure du via 6 affleure la surface supérieure 2a de la couche diélectrique intermédiaire 2. La hauteur du via 6 est sensiblement égale à l'épaisseur de la couche diélectrique 2.
On vient ensuite déposer une fine couche diélectrique sur l'ensemble de la surface du circuit en cours de fabrication. L'épaisseur de cette couche est telle qu' elle à été représentée sur la figure 2 par un trait épaissi. Ladite couche diélectrique recouvre la surface supérieure 2a, la surface supérieure du via 6 et les surfaces libres de l'électrode 5. On forme ainsi le diélectrique 7 du condensateur en cours de fabrication.
On dépose ensuite une deuxième couche conductrice, par exemple en métal ou en polysilicium, sur l'ensemble de la surface du circuit en cours de fabrication, c'est-à-dire sur la fine couche diélectrique. On procède ensuite au retrait partiel par gravure de ladite deuxième couche conductrice au-dessus d'au moins une partie de la couche diélectrique intermédiaire 2 et du via 6. On laisse subsister la deuxième couche diélectrique dans la cavité 3 ainsi que sur des bords adjacents à ladite cavité 3, pour former ainsi une deuxième électrode 8. On dispose ainsi d'un condensateur référencé 9 dans sa globalité et comprenant une première électrode 5, un diélectrique 7 et une deuxième électrode 8.
On dépose ensuite une couche diélectrique supérieure 10 sur l'ensemble du circuit en cours de fabrication. La couche diélectrique supérieure 10 remplit le reste de la cavité 3 et présente une surface supérieure 10a sensiblement plane. A partir de la surface supérieure
10a de la couche diélectrique supérieure 10, on vient creuser un quatrième trou 11 par gravure. Le trou 11 est aligné avec le via 6. La gravure permet également de retirer la fine couche diélectrique disposée au-dessus du via 6 et d'atteindre ledit via 6. On dépose
ensuite un matériau conducteur tel que du métal dans le trou 11 pour former un via 12 qui affleure la surface supérieure 10a de la couche diélectrique supérieure 10. On peut ensuite former sur la surface supérieure 10a un niveau conducteur comprenant au moins une piste conductrice 13 , en métal, formée par un procédé classique ou encore par un procédé damascène. La hauteur du via 12 est sensiblement égale à l'épaisseur de la couche diélectrique 10.
On comprend qu'on assure une connexion électrique entre le substrat 1 et la piste conductrice 13 d'un niveau conducteur supérieur au moyen de trois portions de via 18, 6 et 12, qui sont chacune de hauteur relativement faible, ce qui garantit une bonne géométrie des trous 16, 4 et 11 ainsi qu'un bon remplissage desdits trous 16, 4 et 11 par le matériau conducteur formant les vias 18, 6 et 12, d'où un excellent contact électrique. En outre, la formation du trou 4 et du via 6 est réalisée simultanément à celle de la cavité 3 et de la première électrode 5 du condensateur 9 et est donc réalisée en temps masqué et à coût constant. La formation du trou 1 1 et du via 12 est elle-même non seulement plus facile, mais également plus brève en raison de leur hauteur réduite par rapport à un cas où il aurait fallu réaliser les trous 4 et 11 par une seule étape de gravure et les vias 6 et 12 par une seule étape de remplissage.
Ce type de circuit permet d'augmenter l'isolation entre le condensateur 9 et les zones actives du substrat, ou encore d'augmenter la densité d'intégration en disposant une partie des zones actives du substrat au moins en partie sous une partie du condensateur 9. Le contact entre le substrat 1 et la piste conductrice 13 est assuré par un via réalisé en trois portions, chacune de hauteur relativement faible et présentant donc une haute précision de gravure des trous et un excellent remplissage par le matériau conducteur. Sur la figure 3 , est illustré un mode de réalisation proche de celui de la figure 2, à ceci près que lors de la gravure du trou 11 , on poursuit ladite gravure en retirant le via 6 du trou 4. En d'autres termes, on poursuit la gravure jusqu'à atteindre le via 18. Ceci permet de remplacer le matériau constituant le via 6 qui est le même que celui
constituant la première électrode 5 du condensateur 9 par un autre matériau plus adapté et présentant de meilleures propriétés électriques.
Sur la figure 4, on voit que la gravure s'est poursuivie jusqu'à atteindre le via 18 et que le trou 11 et le trou 4 ainsi dégagés ont ensuite été remplis d'un seul matériau conducteur pour former un via
19 dont la hauteur est sensiblement égale à la somme des épaisseurs
• des couches diélectriques 2 et 10. On peut ainsi utiliser un matériau conducteur présentant de hautes propriétés électriques tout en conservant une excellente géométrie des trous de gravure grâce à la gravure préalable du trou 4.
En variante, on pourrait également prévoir de ne dégager qu'une partie du trou 4 et de ne remplacer qu'en partie le via 6. A cet égard, on peut, par exemple, remplacer le deuxième matériau, constitutif de la deuxième portion 12 du via, par un autre matériau, différent du premier matériau constitutif de la première portion 6 du via, plus adapté à l' utilisation envisagée.
Claims
1. Circuit intégré comprenant un substrat (1), au moins un condensateur (9) disposé au-dessus du substrat et pourvu d'une première électrode (5), d'une deuxième électrode (8), et d'un diélectrique (7) disposé entre les deux électrodes, au moins un via (6, 12) de connexion entre le substrat et un niveau conducteur situé au- dessus du condensateur, et un matériau diélectrique recouvrant le substrat et entourant le condensateur et le via, caractérisé par le fait que le via comprend une première portion (18) disposée entre le substrat et le niveau inférieur de la première électrode, une deuxième portion (6) disposée entre le niveau inférieur de la première électrode et le niveau supérieur de la première électrode, et une troisième portion (12) en contact avec la première portion et affleurant ledit niveau conducteur, la deuxième portion étant réalisée avec le même matériau que la première électrode du condensateur.
2. Circuit selon la revendication 1, caractérisé par le fait que le matériau composant la première électrode et la deuxième portion de via comprend du polysilicium.
3. Circuit selon la revendication 1 , caractérisé par le fait que le matériau composant la première électrode et la deuxième portion de via comprend du métal.
4. Circuit selon la revendication 3, caractérisé par le fait que ledit matériau comprend un métal ou un alliage à base de métal, comprenant du cuivre, de l'aluminium, du tungstène, du titane et/ou de l'or.
5. Procédé de fabrication d'un circuit intégré, dans lequel, à partir d'un substrat recouvert d'au moins une couche diélectrique, on forme une première électrode de condensateur disposée au-dessus du' substrat, un diélectrique de condensateur, une deuxième électrode de condensateur, le diélectrique étant disposé entre les deux électrodes, et au moins un via de connexion entre le substrat et un niveau conducteur situé au-dessus du condensateur, et un matériau diélectrique recouvrant le substrat et entourant le condensateur et le via, le via comprenant une première portion disposée entre le substrat et le niveau inférieur de la première électrode, une deuxième portion entre le niveau inférieur et le niveau supérieur de la première électrode, et une troisième portion en contact avec la deuxième portion et affleurant ledit niveau conducteur, la deuxième portion et la première électrode étant formées simultanément et avec le même matériau.
6. Procédé selon la revendication 5, dans lequel :
• à partir d'un substrat recouvert d'au moins une couche diélectrique, on creuse simultanément un premier trou (15) et un deuxième trou (16) que l' on rempli d' un premier matériau électriquement conducteur,
• on dépose un couche diélectrique(2),
• on creuse la couche diélectrique pour réaliser au moins une cavité au dessus du premier trou rempli en vue de former un condensateur et au moins un troisième trou au dessus du deuxième trou rempli en vue de former un via,
• on dépose une couche d'un deuxième matériau conducteur sur la surface supérieure de la couche diélectrique (2) , ledit matériau venant remplir ledit troisième trou et revêtir les parois de ladite cavité,
• on retire ledit deuxième matériau conducteur de la surface supérieure de la couche diélectrique,
• on dépose au moins une fine couche de matériau diélectrique, au moins sur la surface de ladite couche conductrice dans ladite cavité,
• on dépose une deuxième couche du deuxième matériau conducteur au moins dans la cavité et sur une zone adjacente à la cavité, • on dépose une couche épaisse de matériau diélectrique,
• on creuse un quatrième trou dans ladite couche épaisse de matériau diélectrique dans l'alignement du trou rempli du deuxième matériau conducteur, jusqu'à atteindre ledit deuxième matériau conducteur, et • on remplit ledit quatrième trou d' un troisième matériau conducteur pour former un via comprenant les deuxième, troisième et quatrième trous remplis des premier deuxième et troisième matériaux conducteurs.
7. Procédé selon la revendication 6, dans lequel les deuxième et troisième matériaux sont différents.
8. Procédé de fabrication d'un circuit intégré comprenant au moins un condensateur disposé au-dessus d'un substrat et au moins un via (6, 12, 18) de connexion entre le substrat et un niveau conducteur situé au dessus du condensateur, dans lequel :
• à partir d'un substrat recouvert d'au moins une couche diélectrique, on creuse simultanément un premier trou (15) et un deuxième trou (16) que l' on rempli d' un premier matériau électriquement conducteur, • on dépose un couche diélectrique(2),
• on creuse la couche diélectrique pour réaliser au moins une cavité au dessus du premier trou rempli en vue de former un condensateur et au moins un troisième trou au dessus du deuxième trou rempli en vue de former un via, • on dépose une couche d'un deuxième matériau conducteur sur la surface supérieure de la couche diélectrique, ledit deuxième matériau venant remplir ledit troisième trou et revêtir les parois de ladite cavité,
• on retire ledit deuxième matériau conducteur de la surface supérieure de la couche diélectrique,
• on dépose au moins une fine couche de matériau diélectrique, au moins sur la surface de ladite couche conductrice dans ladite cavité,
• on dépose une deuxième couche du deuxième matériau conducteur au moins dans la cavité et sur une zone adj acente à la cavité,
• on dépose une couche épaisse de matériau diélectrique,
• on creuse un quatrième trou dans ladite couche épaisse de matériau diélectrique dans l'alignement du trou rempli du deuxième matériau conducteur, jusqu'à atteindre ledit deuxième matériau conducteur, et
- on remplit ledit quatrième trou d'un troisième matériau conducteur différent du deuxième matériau conducteur pour former un via comprenant les deuxième, troisième et quatrième trous remplis des premier, deuxième et troisième matériaux conducteurs.
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