WO2003017360A1 - Circuit integre avec cellule memoire dram et son procede de fabrication - Google Patents

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WO2003017360A1
WO2003017360A1 PCT/FR2002/002885 FR0202885W WO03017360A1 WO 2003017360 A1 WO2003017360 A1 WO 2003017360A1 FR 0202885 W FR0202885 W FR 0202885W WO 03017360 A1 WO03017360 A1 WO 03017360A1
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connection structure
cavity
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Catherine Mallardeau
Pascale Mazoyer
Marc Piazza
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Stmicroelectronics Sa
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the present invention relates, in general, to integrated circuits. Plu t s particularly, the present invention relates to memory cells in such dynamic type random access DRAM compatible with a method of fabricating a device incorporating such a memory and CMOS components.
  • a DRAM memory is in the form of a matrix of columns and rows at the intersections of which there are memory cells consisting of a memory element, typically a capacitor, and of a control switch for this element.
  • memory usually a MOS transistor.
  • a DRAM type memory cell (FIG. 1) consists of a MOS control transistor T and a storage capacitor C connected in series between an electrical ground M and a bit line BL. The gate of the control transistor T is connected to a line of words WL.
  • the transistor T controls the passage of electrical charges between the capacitor C and the bit line BL.
  • the electrical charge of capacitor C determines the logic level 1 or 0 of the memory cell.
  • the capacitor C is discharged in the bit line BL.
  • the capacity of this capacitor must be large with respect to the capacity presented by the bit line BL during the reading phase.
  • a large number of DRAM cells thus formed are assembled in the form of a matrix so as to generate a memory plane which may include millions of elementary cells.
  • the memory plane is, for certain applications, located within a complex integrated circuit. This is called on-board memory.
  • the memory elements are structures of capacitors comprising a first electrode constituted by a foot in contact with a diffusion region of a MOS transistor and a substantially horizontal plate.
  • the memory capacitors also include a very thin dielectric, and a second electrode common to several capacitors and consisting of a continuous conductive layer, for example of polycrystalline silicon, disposed above the very thin dielectric. The second electrode is then covered with a thick dielectric layer.
  • this electrical contact can be achieved by providing a connection structure, formed for example during the production of the dielectric layer, extending either above the capacitor or offset with respect to the latter.
  • This technique has a major drawback, insofar as, in particular, due to the conformation of the capacitor, the electrical contacts between the connection structure and the electrode of the capacitor are of relatively poor quality.
  • connection structure being generally coupled to a via ensuring the connection with the substrate, the difference in depth between the capacitor and the latter greatly complicates the production of the circuit, in particular as regards the etching phases.
  • via is meant, in the context of this description, a hole filled with an electrically conductive material capable of making an electrical connection between two or more levels of an integrated circuit.
  • the invention proposes a particular structure suitable for making contacts between the level of the second electrodes of the memory cells and a conductive level disposed above.
  • the invention provides an integrated circuit provided with a connection structure, analogous to a fictitious capacitor, making it possible to produce a via above said fictitious capacitor.
  • the integrated circuit comprises a capacitor formed above a substrate inside a first cavity in a dielectric material and comprising a first electrode, a second electrode, a thin dielectric layer disposed between the two electrodes and a connection structure of the capacitor.
  • the connection structure is formed at the same level as the capacitor in a second cavity narrower than the first cavity, said second cavity being completely filled by an extension of at least one of the electrodes of the capacitor.
  • connection structure constitutes a second or dummy capacitor.
  • the first electrode of the second capacitor may be surrounded by dielectric material. It is not intended to be electrically connected to other elements.
  • the second electrode of the second capacitor is electrically connected to at least one other second electrode of the circuit capacitor.
  • the circuit comprises a via in contact with the second electrode and disposed above it.
  • the via makes it possible to pass through the thick dielectric layer disposed above the second electrodes and to ensure electrical contact with at least one higher conductive level.
  • the capacitor and the connection structure are formed from the same materials.
  • the integrated circuit can also include a MOS transistor connected to the first electrode of the capacitor to constitute a memory cell.
  • the invention also provides a DRAM memory cell incorporating an integrated circuit as defined above.
  • a method for manufacturing an integrated circuit comprising a capacitor and a connection structure similar to a second fictitious capacitor or capacitor, each comprising a first electrode having a U-section in section, a second electrode at least partially arranged in the U and a thin dielectric layer disposed between the two electrodes, the second electrode of the second capacitor filling the cavity between the branches of the U left by said first electrode, the second capacitor having the same shape and a reduced width compared to the first capacitor. More particularly, simultaneously with the etching of a first cavity in a thick dielectric layer intended to receive a first capacitor, a second cavity of narrower width than the first cavity is etched to form a second capacitor.
  • the first and second capacitors are then formed simultaneously, each being provided with a first electrode, a thin dielectric layer and a second electrode, the second electrode of the second capacitor filling the rest of the second cavity left by the first electrode. and the thin dielectric layer.
  • a via is then formed on the second electrode of the second capacitor in alignment with the latter, said via passing through a dielectric layer and allowing an electrical connection with a conductive level situated above said dielectric layer and, simultaneously, a second via crossing the circuit up to the substrate and allowing an electrical connection with the latter.
  • the first and second capacitors can be formed on a local dielectric layer.
  • the first and second capacitors can be formed by depositing a conductive layer, for example made of polysilicon or metal, over the entire surface, local or not, of the circuit during manufacture, that is to say on the upper surface of the dielectric layer in which the cavities have been formed, in the bottom of the cavities and on the side walls of said cavities.
  • a conductive layer for example made of polysilicon or metal
  • the conductive layer is removed from the upper surface of said dielectric layer by chemical mechanical polishing or by etching.
  • one or more thin layers of a dielectric material are deposited, again on the entire surface, local or not, of the circuit during manufacture, that is to say on the first electrode formed by the conductive layer remaining in the cavities and on the upper surface of the dielectric layer in which the cavities are formed.
  • a conductive layer intended to form the second electrode is again deposited, again on the entire surface, local or not, of the integrated circuit.
  • said conductive layer and the thin dielectric layer or layers are removed from a part of the upper surface of the thick dielectric layer in which the cavities are formed. It is thus possible to leave connections disposed on said thick dielectric layer.
  • the width of the second cavity is such that the conductive layer intended to form the second electrode completely fills the cavity left after the deposition of the first electrode and of the thin dielectric layer or layers.
  • the via disposed above the second electrode of the second capacitor, intended to ensure the connection of the latter, as well as the deeper via (s), intended for connecting the substrate can be obtained simultaneously by conventional method, or alternatively damascene.
  • the formation of the via between the upper surface of the second electrode of the second capacitor and an upper conductive level, the second electrode filling the entire residual cavity makes it possible to avoid having a via which descends to the bottom of said cavity with the presence of polysilicon sides disturbing the filling of the via and not guaranteeing reliable contact.
  • the via is short and therefore easier to fill with metal.
  • the second capacitor is narrow and therefore takes up little space in terms of the area of silicon used.
  • the realization of the via in the alignment of the second capacitor, above the latter makes it possible to avoid altering the structure of the circuit insofar as, during the etching of the hole for the realization of the via, a thickness of silicon is sufficient, in this zone to avoid any deterioration of this silicon layer, even when one comes to bite in this zone during the etching.
  • the presence of the sides of said second electrode disturbs the filling of such a via and results in a contact of poor quality or of resistance liable to vary greatly from one capacitor to another.
  • the types of etching used do not pose a problem of selectivity because of the very large thickness of the connection structure formed at this location by the second electrode of the fictitious capacitor. Consequently, in the event that an etching would alter the bottom of the via associated with the connection structure, good selectivity would be preserved due to the relatively large thickness of the silicon within this structure.
  • first electrode with a thickness of the order of 1000 ⁇
  • second electrode with a thickness of the order of 1000 A
  • cavity width of the second capacitor of the order of 4000 AT it is possible to provide a first electrode with a thickness of the order of 1000 ⁇ , a second electrode with a thickness of the order of 1000 A and a cavity width of the second capacitor of the order of 4000 AT.
  • FIG. 2 is a sectional view of a portion of the integrated circuit according to one aspect of the invention.
  • FIGS. 3 to 7 show stages of manufacturing a circuit according to a variant of FIG. 2.
  • FIG. 2 shows a connection structure intended to be used in an integrated circuit to make an electrical connection with a capacitor of a memory cell.
  • this structure constitutes a fictitious capacitor.
  • an integrated circuit comprises a substrate 1 provided with an upper surface la from which were formed by ion implantation active structures which have not been shown, for clarity of the drawing.
  • the substrate 1 is deposited on the upper surface 1a and on the upper surface of said active structures a lower dielectric layer 13 and, on the latter, an intermediate dielectric layer 2 which can be made of silicon oxide , made of silicon nitride, of a vitreous alloy of boron, of phosphorus and of silicon (BPSG) or also of a vitreous alloy of phosphorus and of silicon (PSG), or of any other material having suitable dielectric characteristics.
  • an intermediate dielectric layer 2 which can be made of silicon oxide , made of silicon nitride, of a vitreous alloy of boron, of phosphorus and of silicon (BPSG) or also of a vitreous alloy of phosphorus and of silicon (PSG), or of any other material having suitable dielectric characteristics.
  • An etching step is then carried out which makes it possible to open a hole 3 in the intermediate dielectric layer 2, the bottom of which is formed by the upper surface of the dielectric.
  • a layer of polysilicon to form the first electrode 4 of the capacitor.
  • the polysilicon layer covers the upper surface of the intermediate dielectric layer 2, the bottom 3b and the side walls 3a of the hole 3.
  • the polysilicon layer is removed from the upper surface of the dielectric layer intermediate 2.
  • the layer can be made of metal instead of polycrystalline silicon.
  • a conductive layer is deposited, for example made of polysilicon, to form the second electrode 6.
  • Said layer of polysilicon fills the space in the hole 3 left free by the first electrode 4 and the dielectric layers 5 and covers the upper surface of the intermediate dielectric layer 2.
  • Said polysilicon layer is then etched to remove it at least in part from the upper surface of the intermediate dielectric layer 2, with the exception of at least the edges of the hole 3, so that the second electrode 6 has a part 6a disposed in the hole 3 and an upper part 6b extending laterally on either side of the hole 3 on the upper surface of the intermediate dielectric layer 2 to make an electrical connection with the capacitor of a cell memory.
  • the dielectric layers 5 therefore form the dielectric of the capacitor, generally referenced 7, comprising a first electrode 4, the dielectric layer (s) 5 and the second electrode 6.
  • the conductive layer forming the second electrode 6 can also be left partly on the upper surface of the dielectric layer 2 to form interconnections and, in particular, to connect together a plurality of second electrodes of a plurality of memory cell capacitors adj acentes.
  • a first hole 9 is dug from the upper surface 8a of the dielectric layer 8.
  • the hole 9 passes through the dielectric layer 8 and reaches the upper portion 6b of the second electrode 6 of the capacitor 7.
  • it is filled with conductive material, in particular of metal, hole 9, to form a conductive via 10 which will preferably be arranged in alignment with the hole 3.
  • conductive via 10 connecting the second electrode 6 to the upper surface 8a of the dielectric layer 8. Thanks to the particular position of the via 10, aligned with the hole 3 filled by the electrode 6, it is not necessary to take special precautions for the etching of the hole 9 which can even bite in part on the thickness of the portion 6b , as previously indicated.
  • a metal layer 11 is deposited which is etched. This layer 11 is in electrical contact with the upper part of via 10. It forms the first metallic interconnection level.
  • FIGS. 3 to 7 the different stages of manufacturing a portion of an integrated circuit are illustrated, comprising a first capacitor, for example intended for a DRAM memory cell, a second capacitor suitable for forming a via located at above the latter and intended for the connection of one of the electrodes of the first capacitor and a connection via intended for the electrical connection of the substrates on which the capacitors are formed.
  • a lower dielectric layer 13 has been deposited on the substrate 1. Then, a first hole 14 has been etched through the dielectric layer 13 until it reaches the upper surface 1a of the substrate 1. Then filled the hole 14 with metal to form a connection via 15 between the upper surface 13a of the dielectric layer 13 and the substrate 1, more particularly an active area, not shown, formed by doping in the substrate 1.
  • FIG. 4 it can be seen that an intermediate dielectric layer 2 has been deposited on the upper surface 13a of the dielectric layer 13, as well as on the upper surface of via 15. '' an etching step which has made it possible to form a large hole 16, for example of the order of 0.4 x 0.8 ⁇ m, a smaller hole 3, for example 0.3 x 0.3 .mu.m.
  • a large hole 16 for example of the order of 0.4 x 0.8 ⁇ m
  • a smaller hole 3 for example 0.3 x 0.3 .mu.m.
  • the conductive layer 17 is then removed from the upper surface of the intermediate dielectric layer 2 by anisotropic etching or by chemical mechanical polishing, so that said conductive layer 17 only remains on the bottom and the side walls of the holes. 3 and 16.
  • One or more thin dielectric layers are then deposited over the entire portion of the integrated circuit during manufacture and intended to form the dielectric of the capacitor.
  • the thin layer (s) have been represented in the form of a thickened line due to their very small thickness and are marked with the reference 5 in the hole 3 by covering the first electrode 4, and with the reference 19 in the hole 16 by covering the first electrode 18.
  • An anisotropic etching step is carried out to remove the conductive layer 20 from the part of the upper surface of the dielectric layer 2, where its presence is not desired.
  • the conductive layer 20 thus forms a second electrode 6 in the hole 3 and a second electrode 21 in the hole 16.
  • a strip of the conductive layer 20 joining the electrodes 6 and 21 has been left in place so that they are electrically connected.
  • This strip may be of relatively reduced width so as to occupy only a small area in the circuit.
  • a capacitor of normal width is thus formed, referenced 23 as a whole and formed in the hole 16 and a connection structure 7 similar to a capacitor, of reduced width, formed in the hole 3.
  • connection structure 7 is called “second capacitor” or dummy capacitor in the present description because the first electrode 4 is electrically isolated and this dummy capacitor is not used during the operation of the integrated circuit. Then, a thick dielectric layer 8 is deposited (FIG. 7) over the entire portion of the circuit during manufacture.
  • an etching step of the circuit is then carried out so as to form the hole 9, located above and in alignment with the fictitious capacitor , and a second hole 26.
  • the first hole 9 passes through the dielectric layer 8 and extends between the upper conductive level and the conductive layer 20.
  • the etching phase which is implemented as long as the second hole 25 is not completed, is likely to cause an attack on the material located below the dielectric layer, namely the conductive layer. Due to the relatively large thickness of this layer in this area, it is not necessary to take special precautions for the protection of this layer.
  • an electrically conductive material is deposited in the holes 9 and 25 so as to form the via 10 for the connection with the connection structure and a second via 26 for the connection with the substrate 1.
  • connection structure 7 forms an excellent via support, capable of guaranteeing a high quality contact with a low resistance. value and relatively constant from one circuit to another or from one circuit board to another.
  • Via 10 can be used to connect a plurality of second capacitor electrodes, such as capacitor 23, for example the capacitors arranged in a row or else the capacitors arranged on a column of a DRAM type cell matrix.
  • Via 15 is used to connect the first electrode of the capacitor 23 to an active area formed in the substrate 1, for example to the drain or to the source of an MOS transistor, making it possible to charge or discharge the capacitor 23.
  • barrier layers between the different dielectric layers are possible to use, to increase the selectivity of the etching steps.
  • said stop layers have not been shown.
  • the width of the hole 3 will be between 2000 and 6000 A.
  • the section of the hole 3 will preferably be substantially circular and this in particular due to the etching process.
  • the thickness of the first electrode may be between 500 and 2000 ⁇ , and the thickness of the second electrode may also be between 500 and 2000 ⁇ .
  • connection structure is made from an extension of the first and second electrodes of the capacitor, that is to say the upper electrode of the capacitor, it is also possible , as a variant, to produce this structure from an extension of one or the other of these electrodes.

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Abstract

Ce circuit intégré comprend un condensateur (23) formé au-dessus d'un substrat (1) à l'intérieur d'une première cavité dans un matériau diélectrique et comprenant une première électrode, une deuxième électrode, une fine couche diélectrique disposée entre les deux électrodes et une structure (7) de raccordement du condensateur. La structure de raccordement est formée au même niveau que le condensateur dans une deuxième cavité plus étroite que la première cavité, ladite deuxième cavité étant entièrement comblée par une prolongation de l'une au moins des électrodes du condensateur.

Description

CIRCUIT INTEGRE AVEC CELLULE MEMOIRE DRAM ET SON PROCEDE DE FABRICATION
La présente invention concerne, de façon générale, les circuits intégrés. Pluts particulièrement, la présente invention concerne des cellules mémoire notamment du type dynamique à accès aléatoire DRAM compatibles avec un procédé de fabrication d'un dispositif incorporant une telle mémoire et des composants CMOS. De façon classique, une mémoire DRAM se présente sous la forme d'une matrice de colonnes et de rangées aux intersections desquelles se trouvent des cellules mémoire constituées d'un élément mémoire, typiquement un condensateur, et d'un commutateur de commande de cet élément mémoire, en général un transistor MOS . Une cellule mémoire de type DRAM (figure 1), est constituée d' un transistor MOS de contrôle T et d' un condensateur C de stockage connectés en série entre une masse électrique M et une ligne de bits BL. La grille du transistor de contrôle T est reliée à une ligne de mots WL. Le transistor T contrôle le passage de charges électriques entre le condensateur C et la ligne de bits BL. La charge électrique du condensateur C détermine le niveau logique 1 ou 0 de la cellule mémoire. Pendant la lecture du point mémoire, on décharge le condensateur C dans la ligne de bits BL. Pour obtenir une lecture rapide et sûre de la valeur de la charge électrique du condensateur C de stockage, la capacité de ce condensateur doit être importante vis-à- vis de la capacité présentée par la ligne de bits BL pendant la phase de lecture.
Un grand nombre de cellules DRAM ainsi constituées sont assemblées sous la forme d' une matrice de façon à générer un plan mémoire pouvant comporter des millions de cellules élémentaires. Le plan mémoire est, pour certaines applications, situé au sein d' un circuit intégré complexe. On parle alors de mémoire embarquée.
Les éléments mémoire sont des structures de condensateurs comportant une première électrode constituée d'un pied en contact avec une région de diffusion d'un transistor MOS et d'un plateau sensiblement horizontal. Les condensateurs mémoire comportent également un diélectrique très mince, et une deuxième électrode commune à plusieurs condensateurs et constituée d'une couche conductrice continue, par exemple en silicium polycristallin, disposée au-dessus du diélectrique très mince. La deuxième électrode est ensuite recouverte d'une couche diélectrique épaisse.
Il nécessaire de réaliser un contact électrique entre une deuxième électrode d'un condensateur et la surface supérieure de ladite couche diélectrique épaisse sur laquelle peut être disposé un niveau pourvu de pistes conductrices également appelé niveau de métallisation ou niveau conducteur.
Classiquement, ce contact électrique peut être réalisé en prévoyant une structure de raccordement, formée par exemple lors de la réalisation de la couche diélectrique, s' étendant soit au-dessus du condensateur soit décalé par rapport à ce dernier.
Cette technique présente un inconvénient majeur, dans la mesure où, notamment, en raison de la conformation du condensateur, les contacts électriques entre la structure de raccordement et l'électrode du condensateur sont de qualité relativement médiocre.
Par ailleurs, cette structure de raccordement étant généralement couplée à un via assurant la connexion avec le substrat, la différence de profondeur entre le condensateur et ce dernier complique grandement la réalisation du circuit, en particulier en ce qui concerne les phases de gravure. Par via, on entend, dans le cadre de la présente description, un trou empli d'un matériau électriquement conducteur apte à réaliser un connexion électrique entre deux ou plusieurs niveaux d'un circuit intégré.
Enfin, afin de réduire les coûts de fabrication, se pose le problème de la réalisation simultanée de l' ensemble des contacts électriques.
L'invention propose une structure particulière adaptée à la réalisation de contacts entre le niveau des deuxièmes électrodes des cellules mémoire et un niveau conducteur disposé au-dessus. L'invention propose un circuit intégré pourvu d'une structure de raccordement, analogue un condensateur fictif, permettant de réaliser un via au-dessus dudit condensateur fictif.
Le circuit intégré, selon un aspect de l'invention, comprend un condensateur formé au-dessus d'un substrat à l' intérieur d' une première cavité dans un matériau diélectrique et comprenant une première électrode, une deuxième électrode, une fine couche diélectrique disposée entre les deux électrodes et une structure de raccordement du condensateur. La structure de raccordement est formée au même niveau que le condensateur dans une deuxième cavité plus étroite que la première cavité, ladite deuxième cavité étant entièrement comblée par une prolongation de l'une au moins des électrodes du condensateur.
La structure de raccordement constitue un deuxième condensateur ou condensateur fictif.
La première électrode du deuxième condensateur peut être entourée de matériau diélectrique. Elle n' a pas vocation a être connectée électriquement à d'autres éléments. La deuxième électrode du deuxième condensateur est reliée électriquement à au moins une autre deuxième électrode du condensateur du circuit.
Dans un mode de réalisation de l'invention, le circuit comprend un via en contact avec la deuxième électrode et disposé dessus. Le via permet de traverser la couche diélectrique épaisse disposée au-dessus des deuxièmes électrodes et d'assurer un contact électrique avec au moins un niveau conducteur supérieur.
De préférence, le condensateur et la structure de raccordement sont formés des mêmes matériaux.
Le circuit intégré peut également comprendre un transistor MOS connecté à la première électrode du condensateur pour constituer une cellule mémoire.
L'invention propose également une cellule de mémoire DRAM incorporant un circuit intégré tel que défini ci-dessus.
Selon l' invention, il est enfin proposé un procédé de fabrication d' un circuit intégré. Selon un aspect de ce procédé, on forme simultanément un condensateur et une structure de raccordement analogue à un deuxième condensateur ou condensateur fictif, chacun comprenant une première électrode présentant en coupe une section en U, une deuxième électrode au moins en partie disposée dans le U et une fine couche diélectrique disposée entre les deux électrodes, la deuxième électrode du deuxième condensateur remplissant la cavité entre les branches du U laissée par ladite première électrode, le deuxième condensateur présentant la même forme et une largeur réduite par rapport au premier condensateur. Plus particulièrement, simultanément à la gravure d'une première cavité dans une couche diélectrique épaisse destinée à recevoir un premier condensateur, on grave une deuxième cavité de largeur plus faible que la première cavité pour former un deuxième condensateur. On forme ensuite simultanément les premier et deuxième condensateurs, chacun étant pourvu d'une première électrode, d'une couche diélectrique mince et d'une deuxième électrode, la deuxième électrode du deuxième condensateur remplissant le reste de la deuxième cavité laissé par la première électrode et la couche diélectrique mince. On forme ensuite un via sur la deuxième électrode du deuxième condensateur dans l' alignement de ce dernier, ledit via traversant une couche diélectrique et permettant une connexion électrique avec un niveau conducteur situé au- dessus de ladite couche diélectrique et, simultanément, un deuxième via traversant le circuit jusqu' au substrat et permettant une connexion électrique avec ce dernier. Plus particulièrement, les premier et deuxième condensateurs peuvent être formés sur une couche diélectrique locale.
Les premier et deuxième condensateurs peuvent être formés par dépôt d'une couche conductrice, par exemple en polysilicium ou en métal, sur l'ensemble de la surface, locale ou non, du circuit en cours de fabrication, c'est-à-dire sur la surface supérieure de la couche diélectrique dans laquelle ont été formées les cavités, dans le fond des cavités et sur les parois de côté desdites cavités.
Puis, on enlève la couche conductrice de la surface supérieure de ladite couche diélectrique par polissage mécano-chimique ou par gravure. Ensuite, on vient déposer une ou plusieurs couches minces d'un matériau diélectrique, là encore sur l'ensemble de la surface, locale ou non, du circuit en cours de fabrication, c'est-à-dire sur la première électrode formée par la couche conductrice restant dans les cavités et sur la surface supérieure de la couche diélectrique dans laquelle sont formées les cavités. Ensuite, on dépose à nouveau une couche conductrice destinée à former la deuxième électrode, là encore sur l'ensemble de la surface, locale ou non, du circuit intégré.
Par une étape de gravure sélective, on ôte ladite couche conductrice et la ou les couches minces diélectriques d'une partie de la surface supérieure de la couche diélectrique épaisse dans laquelle sont formées les cavités. On peut ainsi laisser des connexions disposées sur ladite couche diélectrique épaisse. La largeur de la deuxième cavité est telle que la couche conductrice destinée à former la deuxième électrode remplit entièrement la cavité laissée après le dépôt de la première électrode et de la ou les couches minces diélectriques.
Plus particulièrement, le via disposé au-dessus de la deuxième électrode du deuxième condensateur, destiné à assurer la connexion de ce dernier, ainsi que le ou les via plus profonds, destinés au raccordement du substrat peuvent être obtenus simultanément par procédé classique, ou encore damascène.
La formation du via entre la surface supérieure de la deuxième électrode du deuxième condensateur et un niveau conducteur supérieur, la deuxième électrode remplissant l'ensemble de la cavité résiduelle, permet d'éviter d'avoir un via qui descend jusqu'au fond de ladite cavité avec la présence des flancs en polysilicium perturbant le remplissage du via et ne garantissant pas un contact fiable. En outre, le via est de faible longueur et est de ce fait plus facile à remplir de métal. Le deuxième condensateur est de faible largeur et est donc peu encombrant en termes de surface de silicium utilisée.
En outre, la réalisation du via dans l' alignement du deuxième condensateur, au dessus de ce dernier permet d' éviter d' altérer la structure du circuit dans la mesure où, lors de la gravure du trou pour la réalisation du via, une épaisseur de silicium est suffisante, dans cette zone pour éviter toute détérioration de cette couche de silicium, même lors que l' on vient mordre dans cette zone au cours de la gravure.
On comprendra en effet que si un via était formé au-dessus du condensateur, il devrait atteindre le fond de la cavité restante laissé par la deuxième électrode du condensateur, ce qui nécessite une gravure sur une forte profondeur et la formation d'un via également sur la même forte profondeur, ce qui est relativement difficile à réaliser.
En outre, la présence des flancs de ladite deuxième électrode perturbe le remplissage d'un tel via et aboutit à un contact de mauvaise qualité ou encore de résistance susceptible de varier fortement d'un condensateur à l'autre.
Ainsi, les types de gravure utilisés ne posent pas de problème de sélectivité à cause de l'épaisseur très importante de la structure de raccordement consituée à cet endroit par la deuxième électrode du condensateur fictif. Par conséquent, dans le cas où une gravure altérerait le fond du via associé à la structure de raccordement une bonne sélectivité serait conservée en raison de l' épaisseur relativement importante du silicium au sein de cette structure.
Dans le cas de la formation du via par un procédé damascène, si la gravure à travers la couche diélectrique supérieure est trop profonde et creuse une partie de la deuxième électrode, on conserve dans tous les cas un contact d'excellente qualité. En d'autres termes, on met à profit des étapes de réalisation des condensateurs, par exemple de cellules DRAM, pour réaliser un faux condensateur permettant un contact entre le niveau des deuxièmes électrodes de condensateur et un niveau conducteur supérieur, et ce sans ajout d'étape supplémentaire, ce qui est donc particulièrement économique.
A titre d'exemple, on peut prévoir une première électrode d'épaisseur de l'ordre de 1000 Â, une deuxième électrode d'épaisseur de l'ordre de 1000 A et une largeur de cavité du deuxième condensateur de l'ordre de 4000 Â.
La présente invention sera mieux comprise à l'étude de la description détaillée d'un mode de réalisation pris à titre d'exemple nullement limitatif et illustré par les dessins annexés, sur lesquels : - la figure 1, dont il a déjà été fait mention, est une vue schématique d'une cellule mémoire;
- la figure 2 est une vue en coupe d'une portion du circuit intégré selon un aspect de l' invention ; et - les figures 3 à 7 montrent des étapes de fabrication d'un circuit selon une variante de la figure 2.
Sur la figure 2, on a représenté une structure de raccordement destinée à être utilisée dans un circuit intégré pour réaliser une connexion électrique avec un condensateur d' une cellule de mémoire. Dans l'exemple de réalisation considéré, cette structure constitue un condensateur fictif.
Comme on peut le voir sur cette figure, un circuit intégré comprend un substrat 1 pourvu d'une surface supérieure la à partir de laquelle ont été formées par implantation ionique des structures actives qui n'ont pas été représentées, pour la clarté du dessin.
Après la formation des structures actives, on vient déposer sur la surface supérieure la du substrat 1 et sur la surface supérieure desdites structures actives une couche diélectrique inférieure 13 et, sur cette dernière, une couche diélectrique intermédiaire 2 qui peut être réalisée en oxyde de silicium, en nitrure de silicium, en alliage vitreux de bore, de phosphore et de silicium (BPSG) ou encore en alliage vitreux de phosphore et de silicium (PSG), ou en tout autre matériau présentant des caractéristiques diélectriques convenables.
On procède ensuite à une étape de gravure qui permet d'ouvrir dans la couche diélectrique intermédiare 2 un trou 3 dont le fond est formé par la surface supérieure du diélectrique.
On dépose ensuite sur l'ensemble de la surface du circuit en cours de fabrication une couche de polysilicium pour former la première électrode 4 du condensateur. La couche de polysilicium couvre la surface supérieure de la couche diélectrique intermédiaire 2, le fond 3b et les parois latérales 3a du trou 3. Par gravure ou par polissage mécano- chimique, on retire la couche de polysilicium de la surface supérieure de la couche diélectrique intermédiaire 2. En variante, la couche peut être réalisée en métal à la place du silicium polycristallin. On dépose ensuite, sur la surface supérieure du circuit en cours de fabrication, c'est-à-dire sur la surface supérieure de la couche diélectrique intermédiaire 2 ainsi que sur les surfaces de polysilicium de la première électrode 4, une ou plusieurs couches de matériau diélectrique sur une épaisseur très faible. Ces couches diélectriques, référencées 5, généralement au nombre de deux, ont été représentées sur la figure 2 sous la forme d' un trait épaissi en raison de leur faible épaisseur relativement aux autres couches.
Ensuite, on vient déposer une couche conductrice, par exemple en polysilicium, pour former la deuxième électrode 6. Ladite couche de polysilicium remplit l'espace du trou 3 laissé libre par la première électrode 4 et les couches diélectriques 5 et recouvre la surface supérieure de la couche diélectrique intermédiaire 2. Ladite couche de polysilicium est ensuite gravée pour l'ôter au moins en partie de la surface supérieure de la couche diélectrique intermédiaire 2, à l'exception au moins des bords du trou 3, de façon que la deuxième électrode 6 présente une partie 6a disposée dans le trou 3 et une partie supérieure 6b s'étendant latéralement de part et d'autre du trou 3 sur la surface supérieure de la couche diélectrique intermédiaire 2 pour réaliser une connexion électrique avec le condensateur d'une cellule mémoire. Les couches diélectriques 5 forment donc le diélectrique du condensateur, référencé 7 de façon générale, comprenant une première électrode 4, la ou les couches diélectriques 5 et la deuxième électrode 6.
La couche conductrice formant la deuxième électrode 6 peut aussi être laissée en partie sur la surface supérieure de la couche diélectrique 2 pour former des interconnexions et, en particulier, pour connecter entre elles une pluralité de deuxièmes électrodes d'une pluralité de condensateurs de cellules mémoire adj acentes.
Ensuite, on dépose une épaisse couche diélectrique 8, par exemple en oxyde de silicium, sur l'ensemble du circuit intégré. On creuse un premier trou 9 à partir de la surface supérieure 8a de la couche diélectrique 8. Le trou 9 traverse la couche diélectrique 8 et atteint la portion supérieure 6b de la deuxième électrode 6 du condensateur 7. On remplit ensuite de matériau conducteur, notamment de métal, le trou 9, pour former un via conducteur 10 qui sera, de préférence, disposé dans l'alignement du trou 3. En d'autres termes, on dispose un via 10 connectant la deuxième électrode 6 à la surface supérieure 8a de la couche diélectrique 8. Grâce à la position particulière du via 10, aligné avec le trou 3 comblé par l'électrode 6, il n'est pas nécessaire de prendre des précautions particulières pour la gravure du trou 9 qui peut même mordre en partie sur l' épaisseur de la portion 6b, comme indiqué précédemment.
Une fois la couche diélectrique déposée, le trou 9 creusé et rempli par un matériau conducteur pour former le via 10, on dépose une couche métallique 11 que l'on grave. Cette couche 11 est en contact électrique avec la partie supérieure du via 10. Elle forme le premier niveau métallique d'interconnexion.
Sur les figures 3 à 7, sont illustrées les différentes étapes de fabrication d'une portion d'un circuit intégré comprenant un premier condensateur, par exemple destiné à une cellule mémoire DRAM, un deuxième condensateur adapté à la formation d'un via situé au-dessus de ce dernier et destiné au raccordement de l'une des électrodes du premier condensateur et un via de raccordement destiné à la connexion électrique du substrats sur lesquels sont formés les condensateurs.
Sur la figure 3, on a déposé une couche diélectrique inférieure 13 sur le substrat 1. Puis, on a creusé par gravure un premier trou 14 à travers la couche diélectrique 13 jusqu'à atteindre la surface supérieure la du substrat 1. Puis, on a rempli de métal le trous 14 pour former un via de connexion 15 entre la surface supérieure 13a de la couche diélectrique 13 et le substrat 1, plus particulièrement une zone active, non représentée, formée par dopage dans le substrat 1.
Sur la figure 4, on voit qu'on a déposé ensuite, sur la surface supérieure 13a de la couche diélectrique 13, ainsi que sur la surface supérieure du via 15, une couche diélectrique intermédiaire 2. Cette couche diélectrique 2 fait l'objet d'une étape de gravure qui a permis de former un trou 16 de grande dimension, par exemple de l'ordre de 0,4 x 0,8 μm, un trou 3 de dimension plus faible, par exemple 0,3 x 0,3 μm. Sur la figure 5, on voit que l'on a déposé sur l'ensemble de la surface de la portion de circuit en cours de fabrication, c'est-à-dire sur la surface supérieure de la couche diélectrique intermédiaire 2, sur le fond et la paroi latérale des trous 3 et 16, une couche conductrice 17, par exemple en polysilicium, destinée à former les premières électrodes des condensateurs, notamment la première électrode 4 dans le trou 3, et la première électrode 18 dans le trou 16.
On procède ensuite au retrait de la couche conductrice 17 de la surface supérieure de la couche diélectrique intermédiaire 2 par gravure anisotrope ou encore par polissage mécano-chimique, de façon que ladite couche conductrice 17 ne subsiste que sur le fond et les parois latérales des trous 3 et 16. On dépose ensuite une ou plusieurs couches diélectriques minces sur l'ensemble de la portion de circuit intégré en cours de fabrication et destinée à former le diélectrique du condensateur. La ou les couches minces ont été représentées sous la forme d'un trait épaissi en raison de leur très faible épaisseur et portent la référence 5 dans le trou 3 en recouvrant la première électrode 4, et la référence 19 dans le trou 16 en recouvrant la première électrode 18. On vient ensuite déposer une couche conductrice 20, par exemple en polysilicium, sur l'ensemble de la surface du circuit intégré en cours de fabrication, c'est- à-dire recouvrant la surface supérieure de la couche diélectrique 2, le fond et les parois de la cavité restante dans le trou 16 et remplissant totalement la cavité restante dans le trou 3 (figure 6).
On procède à une étape de gravure anisotrope pour retirer la couche conductrice 20 de la partie de la surface supérieure de la couche diélectrique 2, où sa présence n'est pas souhaitée. La couche conductrice 20 forme ainsi une deuxième électrode 6 dans le trou 3 et une deuxième électrode 21 dans le trou 16. Toutefois, on a laissé subsister une bande de la couche conductrice 20 joignant les électrodes 6 et 21 , de façon qu'elles soient connectées électriquement. Cette bande peut être de largeur relativement réduite de façon à n'occuper qu'une faible surface dans le circuit. On forme ainsi un condensateur de largeur normale, référencé 23 dans son ensemble et formé dans le trou 16 et une structure de raccordement 7 analogue à un condensateur, de largeur réduite, formée dans le trou 3. La structure de raccordement 7 est appelé « deuxième condensateur » ou condensateur fictif dans la présente description car la première électrode 4 est isolée électriquement et ce condensateur fictif n'est pas utilisé lors du fonctionnement du circuit intégré. Puis, on vient déposer une couche diélectrique 8 de forte épaisseur (figure 7) sur l'ensemble de la portion de circuit en cours de fabrication.
Pour procéder à la connexion électrique de la structure de raccordement 7 et du substrat 1, on procède alors à une étape de gravure du circuit de manière à former le trou 9, situé au-dessus du condensateur fictif et dans l'alignement de ce dernier, et un deuxième trou 26.
Comme on le voit sur la figure 7, le premier trou 9 traverse la couche diélectrique 8 et s' étend entre le niveau conducteur supérieur et la couche conductrice 20.
Le deuxième trou 25 traverse, quant à lui, l' ensemble du circuit jusqu' au substrat 1, et s' étend donc à travers la couche conductrice 8, les couches diélectriques 2 et 13 jusqu'au substrat.
On saisi alors l' intérêt de la réalisation du premier trou 9 au- dessus et dans l' alignement de la structure de raccordement.
En effet, le deuxième trou 25 ayant une profondeur largement supérieure à celle du premier trou 9, en ce qui concerne la structure de raccordement, la phase de gravure, qui est mise en œuvre tant que le deuxième trou 25 n' est pas achevé, est susceptible de provoquer un attaque du matériau situé en dessous de la couche diélectrique, à savoir la couche conductrice. En raison de l' épaisseur relativement importante de cette couche dans cette zone, il n' est pas nécessaire de prendre des précautions particulières pour la protection de cette couche.
Au cours de l'étape suivante, on dépose un matériau électriquement conducteur dans les trous 9 et 25 de manière à former le via 10 pour la connexion avec la structure de raccordement et un deuxième via 26 pour la connexion avec le substrat 1.
La structure de raccordement 7 forme un excellent support de via, apte à garantir un contact de haute qualité avec une résistance de faible valeur et relativement constante d'un circuit à l'autre ou d'une plaquette de circuit à l'autre.
Le via 10 peut servir à connecter une pluralité de deuxièmes électrodes de condensateurs, tels que le condensateur 23 , par exemple les condensateurs disposés sur une rangée ou encore les condensateurs disposés sur une colonne d'une matrice de cellule de type DRAM. Le via 15 sert à connecter la première électrode du condensateur 23 à une zone active formée dans le substrat 1, par exemple au drain ou à la source d'un transistor MOS, permettant de charger ou de décharger le condensateur 23.
En outre, comme mentionné précédemment si la gravure du trou 9 est trop profonde et creuse dans la couche conductrice 20 formant la deuxième électrode 6, le contact électrique restera de bonne qualité en raison de la très forte épaisseur de couche conductrice présente en dessous du via 10. On peut donc mettre en œuvre à cette étape un procédé de gravure peu sélectif.
Il est possible d'utiliser pour accroître la sélectivité des étapes de gravure, des couches d'arrêt entre les différentes couches diélectriques. Pour des raisons de simplicité du dessin, lesdites couches d'arrêt n'ont pas été représentées.
De préférence, la largeur du trou 3 sera comprise entre 2000 et 6000 A. La section du trou 3 sera, de préférence, sensiblement circulaire et ce notamment en raison du procédé de gravure. L'épaisseur de la première électrode pourra être comprise entre 500 et 2000 À, et l'épaisseur de la deuxième électrode pourra également être comprise entre 500 et 2000 Â.
On notera enfin que l'invention n' est pas limitée au mode de réalisation décrit précédemment. En effet, alors que dans l'exemple de réalisation envisagé la structure de raccordement est réalisée à partir d' un prolongement des première et deuxième électrodes du condensateur, c' est-à-dire l' électrode supérieure du condensateur, il est également possible, en variante, de réaliser cette structure à partir d' un prolongement de l' une ou l' autre de ces électrodes.

Claims

REVENDICATIONS
1. Circuit intégré comprenant un condensateur (23) formé au- dessus d'un substrat (1) à l'intérieur d' une première cavité dans un matériau diélectrique et comprenant une première électrode, une deuxième électrode, une fine couche diélectrique disposée entre les deux électrodes et une structure (7) de raccordement du condensateur, caractérisé par le fait que la structure de raccordement est formée au même niveau que le condensateur dans une deuxième cavité plus étroite que la première cavité, ladite deuxième cavité étant entièrement comblée par une prolongation de l'une au moins des électrodes du condensateur.
2. Circuit selon la revendication 1, caractérisé par le fait qu'il comprend un via (10) en contact avec la structure de raccordement et disposé au-dessus de cette dernière.
3. Circuit selon la revendication 1 ou 2, caractérisé par le fait que la structure de raccordement est formée sur une couche diélectrique locale disposée sur le substrat.
4. Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait que le condensateur et la structure (7) de raccordement sont formés dans les mêmes matériaux.
5. Circuit selon l' une quelconque des revendications 1 à 4, caractérisé en ce qu'il comporte en outre un via de raccordement avec le substrat.
6. Circuit selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la structure de raccordement forme un deuxième condensateur.
7. Cellule de mémoire DRAM, caractérisée en ce qu'elle comporte un circuit intégré selon l' une quelconque des revendications 1 à 6.
8. Procédé de fabrication d'un circuit intégré, dans lequel, au- dessus d'un substrat, on forme simultanément un premier condensateur et une structure de raccordement de ce dernier, le condensateur et la structure de raccordement comprenant une première électrode présentant en coupe une section en U, une deuxième électrode au moins en partie disposée dans le U et une fine couche diélectrique disposée entre les deux électrodes, la deuxième électrode de la structure de raccordement remplissant la cavité entre les branches du U laissée par ladite première électrode, la structure de raccordement présentant la même forme et une largeur réduite par rapport au premier condensateur.
9. Procédé selon la revendication 8, dans lequel:
• simultanément à la gravure d'une première cavité dans une couche diélectrique épaisse destinée à recevoir un premier condensateur, on grave une deuxième cavité de largeur plus faible que la première cavité pour former une structure de raccordement,
• -on forme ensuite simultanément le premier condensateur et la structure de raccordement, chacun étant pourvu d'une première électrode, d'une couche diélectrique mince et d'une deuxième électrode, la deuxième électrode de la structure de raccordement remplissant le reste de la deuxième cavité laissé par la première électrode et la couche diélectrique mince,
• on forme ensuite un premier via sur la deuxième électrode du deuxième condensateur, ledit via traversant une couche diélectrique et permettant une connexion électrique avec un niveau conducteur situé au-dessus de ladite couche diélectrique et, simultanément, un deuxième via traversant le circuit jusqu' au substrat et permettant une connexion électrique avec ce dernier.
10. Procédé selon la revendication 8 ou 9, dans lequel le premier et la structure de raccordement sont formés sur une couche diélectrique locale.
11. Procédé l'une quelconque des revendications 8 à 10, dans lequel le premier condensateur et la structure de raccordement sont formés par dépôt d'une couche conductrice sur l'ensemble d'une surface du circuit en cours de fabrication, enlèvement de la couche conductrice de la surface supérieure de ladite couche diélectrique par polissage mécano-chimique ou par gravure, dépôt d'une ou plusieurs couches minces d'un matériau diélectrique, sur l'ensemble d'une surface du circuit, dépôt d'une couche conductrice destinée à former les deuxièmes électrodes sur l'ensemble d'une surface du circuit intégré, retrait de ladite couche conductrice d'une partie de la surface supérieure de la couche diélectrique épaisse dans laquelle sont formées les cavités, elle-même étant déjà recouverte par la ou les couches minces diélectriques.
12. Procédé l'une quelconque des revendications 8 à 11 , dans lequel la largeur de la deuxième cavité est telle que le matériau conducteur destiné à former la deuxième électrode remplit entièrement la cavité laissée après le dépôt de la première électrode et de la couche mince diélectrique.
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