FR2970119A1 - Puce de circuits integres et procede de fabrication. - Google Patents

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Abstract

Procédé de réalisation d'un moyen de connexion électrique d'une puce de circuits intégrés et puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant de la plaque de substrat, des circuits intégrés et une couche intégrant un réseau avant d'interconnexion électrique, dans lesquels au moins un via local de connexion électrique (7a) en une matière conductrice de l'électricité, est formé dans un trou (8a) et un évidement (8b) de la plaque de substrat (2) et est reliée à une portion de connexion (9) dudit réseau d'interconnexion électrique ; un pilier de connexion électrique (16) en une matière conductrice de l'électricité, est formé sur une partie arrière du via de connexion électrique ; et une couche extérieure locale de protection (18) peut recouvrir au moins en partie le via de connexion électrique et le pilier de connexion électrique.

Description

GRB 10-4958FR 1 Puce de circuits intégrés et procédé de fabrication La présente invention concerne le domaine des dispositifs semi-conducteurs et plus particulièrement celui des puces de circuits intégrés et de leurs procédés de fabrication. On connaît des puces de circuits intégrés munies de moyens de connexion électrique qui comprennent des vias de connexion électrique aménagés dans des trous traversant le substrat sur une face avant duquel sont formés les circuits intégrés, en vue de réaliser des connexions électriques à l'arrière, c'est-à-dire à l'opposé du côté où se situent les circuits intégrés, ces vias de connexion électrique étant munis de piliers arrière de connexion électrique. La face arrière du substrat et les vias sont recouverts d'une couche de passivation permanente en un polymère photosensible, au travers de laquelle sont formés les piliers arrière de connexion électrique en utilisant des couches conductrices non permanentes sur cette couche de passivation. En conséquence, les procédés de fabrication mis en oeuvre comprennent un grand nombre d'étapes notamment du fait de l'existence de la couche de passivation. En outre, la couche de passivation ne peut pas remplir complètement le trou central subsistant dans les vias si bien qu'il existe un risque d'oxydation interne des vias de connexion électrique.
Selon un mode de mise en oeuvre, il est proposé un procédé de fabrication évitant au moins en partie les inconvénients cités ci-dessus. I1 est proposé un procédé de réalisation d'un moyen de connexion électrique d'une puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant du substrat, des circuits intégrés et une couche intégrant un réseau avant d'interconnexion électrique. Le procédé proposé peut comprendre : réaliser au moins un via local de connexion électrique en une matière conductrice de l'électricité, traversant la plaque de substrat et relié à une portion de connexion dudit réseau d'interconnexion électrique ; réaliser un pilier de connexion électrique en une matière conductrice de l'électricité, sur une partie arrière du via de connexion électrique ; et réaliser une couche extérieure locale de protection recouvrant au moins en partie le via de connexion électrique et le pilier de connexion électrique. Le procédé proposé peut comprendre : réaliser un trou traversant au travers de la plaque de substrat par sa face arrière, découvrant une portion de connexion dudit réseau d'interconnexion électrique et réaliser un évidement ouvert vers l'arrière et débouchant latéralement dans le trou traversant. Le procédé peut comprendre : réaliser, par un dépôt physique en phase vapeur (PVD), une couche mince en une matière conductrice de l'électricité, au-dessus de la face arrière de la plaque substrat et des parois du trou traversant et de l'évidement.
Le procédé peut comprendre : réaliser, par un dépôt électrochimique local avec prise de contact électrique sur ladite couche mince, une couche épaisse locale en une matière conductrice de l'électricité sur la couche mince, dans le trou traversant et l'évidement et au-dessus de la face arrière de la plaque de substrat.
Le procédé peut comprendre réaliser, par un dépôt électrochimique local avec prise de contact électrique sur ladite couche mince, un pilier arrière de connexion électrique sur la couche épaisse, au-dessus de l'évidement. Le procédé proposé peut comprendre : enlever la couche mince autour de la couche épaisse locale, la portion restante de la couche mince et la couche épaisse formant un via de connexion électrique relié audit réseau avant d'interconnexion et muni du pilier arrière de connexion électrique. Le procédé peut comprendre, avant de réaliser le pilier de connexion électrique : enlever une partie arrière de la couche épaisse locale de telle sorte que cette couche épaisse locale présente une face arrière dans le plan de la face arrière de la couche mince, le pilier de connexion électrique étant réaliser sur cette face arrière de la couche épaisse locale.
Le procédé peut comprendre : réaliser, par un dépôt chimique sélectif, une couche extérieure locale de protection recouvrant au moins en partie le via de connexion électrique et le pilier arrière de connexion électrique.
Le procédé peut comprendre, avant de réaliser la couche mince : réaliser une couche d'isolation sur la face arrière de la plaque de substrat et contre les parois du trou et de l'évidement ; et enlever une partie de la couche d'isolation située au-dessus de ladite portion de connexion du réseau avant d'interconnexion électrique.
Le procédé peut comprendre : réaliser la couche d'isolation par un dépôt chimique en phase vapeur sub-atmosphérique (SACVD). Le procédé peut comprendre une gravure partielle du trou traversant puis une gravure complète du trou en même temps qu'une gravure de l'évidement.
Selon un mode de réalisation, il est proposé une puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant de cette plaque de substrat, des circuits intégrés et une couche intégrant un réseau avant d'interconnexion électrique. Une puce de circuits intégrés proposée peut comprendre une plaque de substrat et, sur une face avant du substrat, des circuits intégrés et une couche avant intégrant un réseau avant d'interconnexion électrique, dans laquelle la plaque de substrat présente un trou traversant et un évidement ouvert vers l'arrière et débouchant latéralement dans le trou traversant.
La puce de circuits intégrés peut comprendre au moins un moyen de connexion électrique arrière comprenant un via de connexion électrique formé dans le trou traversant et l'évidement arrière de la plaque de substrat et relié à une portion de connexion dudit réseau avant d'interconnexion électrique, placée en face du trou traversant et comprenant un pilier de connexion électrique aménagé sur une face arrière du via de connexion électrique et au-dessus de l'évidement. Le via de connexion électrique peut être encastré dans le trou traversant et l'évidement de la plaque de substrat.
Une couche arrière locale de protection peut recouvrir au moins en partie le via de connexion électrique et le pilier de connexion électrique. Le via de connexion électrique et le pilier de connexion électrique peuvent comprendre du cuivre (Cu) et la couche de protection peuvent comprendre un alliage de cobalt (Co), de tungstène (W) et de phosphore (P). Le pilier peut être muni, sur son extrémité, d'une goutte de soudure.
Une puce de circuits intégrés et un procédé de fabrication de puce de circuits intégrés, selon un mode particulier de réalisation de la présente invention, vont maintenant être décrits à titre d'exemples non limitatifs, illustrés par le dessin sur lequel : - la figure 1 représente une coupe partielle d'une puce de circuits intégrés ; - la figure 2 représente une plaquette de puces de circuits intégrés; - les figures 3, 4 et 6 à 12 représentent des étapes de fabrication de puces de circuits intégrés, vues en coupe ; - et la figure 5 représente une vue de dessus de la figure 4. Comme illustré sur la figure 1, une puce de circuits intégrés 1 comprend une plaque de substrat 2, par exemple en silicium, sur une face avant 3 de laquelle sont réalisés des circuits intégrés 4 et qui est munie, sur cette face avant 3, d'une couche avant 5 dans laquelle est intégré un réseau avant d'interconnexion électrique 6, éventuellement à plusieurs niveaux métalliques, sélectivement relié aux circuits intégrés 4. La puce de circuits intégrés 1 comprend une pluralité de moyens de connexion électrique arrière 7 dont chacun présente la structure suivante. Au travers de la plaque de substrat 2 et dans une zone exempte de circuits intégrés 4, est aménagé un trou traversant 8a qui est prolongé dans la couche avant 5 jusqu'à une portion de connexion électrique 9 du réseau avant d'interconnexion 6. Cette portion de connexion 9 peut être située dans le premier niveau métallique du réseau avant d'interconnexion 6. Dans la plaque de substrat 2 est également aménagé un évidement 8b qui est ouvert vers l'arrière et qui débouche latéralement dans le trou traversant 8a. Une couche d'isolation 10, par exemple en oxyde de silicium (SiO2), présente une partie l0a qui recouvre la paroi latérale du trou traversant 8a, ainsi que la paroi latérale et le fond de l'évidement 8b et une partie l0b qui recouvre la face arrière 11 de la plaque de substrat 2. Une couche locale de barrière 12 conductrice de l'électricité, par exemple en titane (Ti), en une bi-couche de nitrure de titane et de titane (TiN/Ti), en tantale (Ta) ou en une bi-couche de nitrure de tantale et de tantale (TaN/Ta), recouvre la partie l0a de la couche d'isolation 10 et la portion de connexion 9, dans le fond du trou 8a. Une couche locale d'accroche 13 conductrice de l'électricité, par exemple en cuivre (Cu), recouvre la couche de barrière 12. La couche de barrière 12 et la couche d'accroche 13 présentent des bords arrière situés dans le plan de la face arrière de la partie l0b de la couche d'isolation 10. Une couche locale épaisse 14 conductrice de l'électricité, par exemple en cuivre (Cu), recouvre la couche d'accroche 13. La couche locale épaisse 14 présente une face arrière 14a située dans le plan de la face arrière de la partie l0b de la couche d'isolation 10 et détermine un trou restant central borgne 15 ouvert vers l'arrière. Un pilier 16 en saillie vers l'arrière, conducteur de l'électricité, par exemple en cuivre (Cu), est formé sur la face arrière 14a de la couche épaisse 14, dans la zone de l'évidement 8b de la plaque de substrat 2. Ce pilier peut être par exemple cylindrique.
Sur l'extrémité du pilier en saillie 16 est formée une goutte de soudure 17 conductrice de l'électricité, par exemple en un alliage d'étain et d'argent (SnAg) ou un alliage d'étain, d'argent et de cuivre (SnAgCu).
Enfin, une couche extérieure arrière locale de protection 18, par exemple en un alliage de cobalt, de tungstène et de phosphore (CoWP), comprend une partie 18a qui recouvre les parois du trou restant 15 de la couche épaisse 14, comprend une partie 18b qui recouvre la face arrière 14a de la couche épaisse 14 et les bords précités des couches 12 et 13, en s'étendant jusqu'à la partie lob de la couche d'isolation 10, et comprend une partie 18c qui recouvre la face périphérique du pilier en saillie 16 et éventuellement la goutte de soudure 17.
Selon une variante de réalisation, l'épaisseur de la couche locale épaisse 14 peut être suffisante pour combler complètement le reste du trou 8a et ainsi supprimer le trou central borgne 15. Ainsi, chaque moyen de connexion électrique arrière 7 comprend un via de connexion électrique 7a formé par les couches locales 12, 13 et 14 et comprend le pilier en saillie 16 dont l'extrémité peut être soudée à un autre composant électronique par l'intermédiaire de la goutte de soudure 17, ce via 7a et ce pilier 16 étant protégés contre la corrosion grâce à l'existence de la couche extérieure de protection 18.
Les bords arrière de la couche de barrière 12 et de la couche d'accroche 13 et la face arrière 14a de la couche locale épaisse 14 étant situés dans le plan de la face arrière de la partie lob de la couche d'isolation 10, il en résulte que le via de connexion électrique 7a est encastré dans le trou 8a et l'évidement 8b.
En se reportant aux figures 2 à 12, on va maintenant décrire un mode de fabrication collective d'une pluralité de puces de circuits intégrés correspondant à la puce de circuits intégrés 1 de la figure 1. Comme illustré sur la figure 2, on dispose pour cela d'une plaquette 100, par exemple en silicium, présentant une pluralité ou matrice d'emplacements 101 correspondant chacun à une puce de circuits intégrés 1 à fabriquer. Comme illustré sur la figure 3, on procède à la réalisation, sur une face avant 102 de la plaquette 100 et dans respectivement les emplacements 101, de circuits intégrés 4 et de réseaux avant de connexion électrique 6 dans une couche avant commune 103. Ensuite, on procède à la réalisation par gravure, par la face arrière 104 de la plaquette 100 et dans respectivement les emplacements 101, de pluralités de trous traversants 8a et d'évidements 8b des puces à fabriquer de la manière suivante. Comme illustré sur la figure 4A, on forme un masque 105A sur la face arrière 104 de la plaque substrat 100, dans lequel on aménage des passages traversants 105a correspondant à la section des trous 8a et on procède à une première gravure, partielle, des trous 8a au travers de ces passages traversants 105a, sur une profondeur limitée. Puis, on enlève le masque 105A. Ensuite, comme illustré sur la figure 4B, on forme un masque 105B sur la face arrière 104 de la plaque substrat 100, dans lequel on aménage des passages traversants 105b correspondant à la section des trous 8a et des évidements 8b et on procède à une seconde gravure au travers de ces passages traversants 105b, de telle sorte que les trous 8a soient formés complètement jusqu'aux portions 9 des réseaux de connexion électrique et qu'en même temps les évidements 8b soient formés. Puis, on enlève le masque 105B. Selon un exemple de réalisation illustré en particulier sur la figure 5, chaque trou traversant 8a peut être cylindrique et chaque évidement 8b peut présenter un fond plat et une paroi latérale comprenant une partie demi-cylindrique opposée au trou traversant 8a, cette partie demi-cylindrique rejoignant le trou traversant 8a par deux surfaces plates opposées et parallèles. Les passages traversants 105 aménagés dans le masque 105 peuvent présenter des pourtours correspondants. Ensuite, comme illustré sur la figure 6, on procède à la réalisation par un dépôt chimique en phase vapeur sub-atmosphérique (SACVD), sur la face arrière 104 et dans les trous 8a et les évidements 8b de la plaquette 100, d'une couche d'isolation 106 et on enlève les parties de cette couche 106 dans le fond des trous 8 de façon à découvrir les portions 9 des réseaux avant de connexion électrique 6.
On obtient ainsi, dans chacun des emplacements 101 et pour chaque puce à fabriquer, la couche d'isolation 10. Selon une variante de réalisation, on pourrait réaliser les trous 8 jusqu'à proximité des portions 9 des réseaux de connexion électrique 6, dans la couche 103, puis déposer la couche d'isolation 106, puis enlever les parties de cette couche 106 dans le fond des trous 8 et enlever le reste de la couche 103 jusqu'à découvrir les portions 9 des réseaux avant de connexion électrique 6. Ensuite, comme illustré sur la figure 7, on procède à la réalisation par un dépôt physique en phase vapeur (PVD), sur la couche d'isolation 106 et dans le fond des trous traversants 8a et des évidements 8b, d'une couche 107 puis d'une couche 108 sur cette couche 107, destinées à la fabrication de la couche 12 puis de la couche 13 des puces à fabriquer.
Ensuite, comme illustré sur la figure 8, on forme un masque 109 sur la couche 108, au travers duquel sont aménagées des ouvertures 109a dont les pourtours entourent à distance des zones correspondant aux pourtours des trous 8a et des évidements 8b associés des puces à fabriquer. Puis, on procède, par un dépôt électrochimique dans un bain, à la réalisation de couches locales épaisses 110 dans les ouvertures 109a du masque 109, en prenant le contact électrique sur le bord périphérique de la couche 108, à la périphérie de la plaquette 100. Ces couches locales épaisses 110 et sont destinées à la fabrication des couches locales 14 des puces à fabriquer. Ensuite, comme illustré sur la figure 9, après avoir enlevé le masque 109, on procède à un arasement des parties arrière des couches locales 110, par une opération de polissage mécano-chimique (CMP), de telle sorte qu'elles présentent des faces arrière 110a situées dans le plan de la face arrière de la couche 108. Ensuite, comme illustré sur la figure 10, on forme un masque 111 sur la couche 108 et sur les faces arrière 110a des couches locales 110, en aménageant, au travers de ce masque 111, des ouvertures traversantes l l l a correspondant aux piliers 16 des puces à fabriquer.
Puis, on procède, par un dépôt électrochimique dans un bain, à la réalisation des piliers 16 puis des gouttes de soudure 17 dans les ouvertures llla du masque 111, en prenant comme précédemment le contact électrique sur le bord périphérique de la couche 108, à la périphérie de la plaquette 100. Ensuite, comme illustré sur la figure 11, après avoir enlevé le masque 111, on procède, par gravure humide dans des bains adaptés, à l'enlèvement des parties de la couche 108 puis de la couche antérieure 107, situées sur la couche d'isolation 106 et au-dessus de toute la face arrière 104 de la plaquette 100, ainsi qu'éventuellement à l'enlèvement d'une portion arrière de surface des couches locales 110, autour des piliers 16. On obtient alors les couches locales 12, 13 et 14 associées à chacun des trous traversants 8 et des évidements 8b des puces à réaliser.
Puis, on procède à un recuit pour que les gouttes de soudure 17 prennent la forme de dômes. Ainsi, sont formées, dans les emplacements 101 de la plaquette 100, des pluralités de moyens locaux de connexion électrique arrière 7 comprenant chacun un via traversant de connexion électrique 7a et un pilier en saillie 16 muni d'une goutte de soudure 17. Ensuite, comme illustré sur la figure 12, on procède, par dépôt chimique naturellement sélectif, à la réalisation de couches de protection 18 sur les moyens de connexion électrique arrière 7. Par exemple, si la couche épaisse 14 et le pilier en saillie 16 sont en cuivre, la couche de protection 18 peut être formée par un dépôt chimique sélectif d'un alliage ternaire à base de cobalt, de tungstène et de phosphore (CoWP) selon un procédé de croissance auto-catalytique en phase vapeur. Ensuite, comme illustré sur la figure 2, on procède à la singularisation des puces de circuits intégrés 1 obtenues dans les emplacements 101, par exemple par sciage le long de lignes 112 et des colonnes 113 de séparation de ces emplacements 101.
La présente invention ne se limite pas aux exemples ci-dessus décrits. Bien d'autres variantes de réalisation sont possibles, sans sortir du cadre défini par les revendications annexées.

Claims (14)

  1. REVENDICATIONS1. Procédé de réalisation d'un moyen de connexion électrique d'une puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant du substrat, des circuits intégrés et une couche intégrant un réseau avant d'interconnexion électrique, comprenant : réaliser au moins un via local de connexion électrique (7a) en une matière conductrice de l'électricité, traversant la plaque de substrat (2) et relié à une portion de connexion (9) dudit réseau d'interconnexion électrique ; réaliser un pilier de connexion électrique (16) en une matière conductrice de l'électricité, sur une partie arrière du via de connexion électrique ; et réaliser une couche extérieure locale de protection (18) recouvrant au moins en partie le via de connexion électrique et le pilier de connexion électrique.
  2. 2. Procédé selon la revendication 1, dans lequel la matière conductrice de l'électricité est du cuivre et la couche de protection est un alliage de cobalt (Co), de tungstène (W) et de phosphore (P).
  3. 3. Procédé de réalisation d'au moins un moyen de connexion électrique d'une puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant du substrat, des circuits intégrés et une couche intégrant un réseau avant d'interconnexion électrique, comprenant : réaliser un trou traversant (8a) au travers de la plaque de substrat (2) par sa face arrière, découvrant une portion de connexion (9) dudit réseau d'interconnexion électrique et réaliser un évidement (8b) ouvert vers l'arrière et débouchant latéralement dans le trou traversant (8a) ; réaliser, par un dépôt physique en phase vapeur (PVD), une couche mince (108) en une matière conductrice de l'électricité, au- dessus de la face arrière de la plaque substrat (2) et des parois du trou traversant (8) et de l'évidement (8b) ; réaliser, par un dépôt électrochimique local avec prise de contact électrique sur ladite couche mince, une couche épaisse locale(14) en une matière conductrice de l'électricité sur la couche mince, dans le trou traversant (8a) et l'évidement (8b) et au-dessus de la face arrière de la plaque de substrat ; réaliser, par un dépôt électrochimique local avec prise de contact électrique sur ladite couche mince, un pilier arrière de connexion électrique (16) sur la couche épaisse (14), au-dessus de l'évidement (8b) ; et enlever la couche mince autour de la couche épaisse locale, la portion restante de la couche mince et la couche épaisse formant un via de connexion électrique (7a) relié audit réseau avant d'interconnexion et muni du pilier arrière de connexion électrique.
  4. 4. Procédé selon la revendication 3, comprenant, avant de réaliser le pilier de connexion électrique : enlever une partie arrière de la couche épaisse locale (110) de telle sorte que cette couche épaisse locale présente une face arrière (110a) dans le plan de la face arrière de la couche mince (108), le pilier de connexion électrique étant réaliser sur cette face arrière (110a) de la couche épaisse locale (110).
  5. 5. Procédé selon l'une des revendications 3 et 4, comprenant : réaliser, par un dépôt chimique sélectif, une couche extérieure locale de protection (18) recouvrant au moins en partie le via de connexion électrique (7a) et le pilier arrière de connexion électrique (16).
  6. 6. Procédé selon la revendication 5, dans lequel la matière conductrice de l'électricité est du cuivre et la couche extérieure de protection est un alliage de cobalt (Co), de tungstène (W) et de phosphore (P).
  7. 7. Procédé selon l'une quelconque des revendications 3 à 6, comprenant, avant de réaliser la couche mince (108) : réaliser une couche d'isolation (10) sur la face arrière de la plaque de substrat et contre les parois du trou (8a) et de l'évidement (8b) ;et enlever une partie de la couche d'isolation située au-dessus de ladite portion de connexion du réseau avant d'interconnexion électrique.
  8. 8. Procédé selon la revendication 7, comprenant : réaliser la couche d'isolation (10) par un dépôt chimique en phase vapeur subatmosphérique (SACVD).
  9. 9. Procédé selon l'une quelconque des revendications 3 à 8, comprenant une gravure partielle du trou traversant (8a) puis une gravure complète du trou (8a) en même temps qu'une gravure de l'évidement (8b).
  10. 10. Puce de circuits intégrés comprenant une plaque de substrat et, sur une face avant du substrat, des circuits intégrés et une couche avant intégrant un réseau avant d'interconnexion électrique, dans laquelle la plaque de substrat (2) présente un trou traversant (8a) et un évidement (8b) ouvert vers l'arrière et débouchant latéralement dans le trou traversant, et comprenant au moins un moyen de connexion électrique arrière (7) comprenant un via de connexion électrique (7a) formé dans le trou traversant et l'évidement arrière de la plaque de substrat et relié à une portion de connexion (9) dudit réseau avant d'interconnexion électrique, placée en face du trou traversant (8a) et comprenant un pilier de connexion électrique (16) aménagé sur une face arrière du via de connexion électrique (7a) et au-dessus de l'évidement (8b).
  11. 11. Puce selon la revendication 10, dans laquelle le via de connexion électrique est encastré dans le trou traversant (8a) et l'évidement (8b) de la plaque de substrat (2).
  12. 12. Puce selon l'une des revendications 10 et 11, comprenant une couche arrière locale de protection (18) recouvrant au moins en partie le via de connexion électrique (7a) et le pilier de connexion électrique (16).
  13. 13. Puce selon la revendication 12, dans laquelle le via de connexion électrique (7a) et le pilier de connexion électrique (16) comprennent du cuivre (Cu) et la couche de protection comprend un alliage de cobalt (Co), de tungstène (W) et de phosphore (P).
  14. 14. Puce selon l'une quelconque des revendications 10 à 13, dans laquelle le pilier est muni, sur son extrémité, d'une goutte de soudure (17).
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6509635B2 (ja) * 2015-05-29 2019-05-08 東芝メモリ株式会社 半導体装置、及び、半導体装置の製造方法
US20180331061A1 (en) * 2017-05-11 2018-11-15 Qualcomm Incorporated Integrated device comprising bump on exposed redistribution interconnect
EP3460835B1 (fr) * 2017-09-20 2020-04-01 ams AG Procédé de fabrication d'un dispositif à semi-conducteur et dispositif à semi-conducteur
US11205607B2 (en) * 2020-01-09 2021-12-21 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1482553A2 (fr) * 2003-05-26 2004-12-01 Sanyo Electric Co., Ltd. Dispositif semi-conducteur et méthode de fabrication associée
JP2005260079A (ja) * 2004-03-12 2005-09-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20100078770A1 (en) * 2008-09-26 2010-04-01 International Business Machines Corporation Lock and Key Through-Via Method for Wafer Level 3 D Integration and Structures Produced
US20100246152A1 (en) * 2009-03-30 2010-09-30 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451177B1 (en) 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
US7839163B2 (en) * 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8492891B2 (en) 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8685778B2 (en) * 2010-06-25 2014-04-01 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1482553A2 (fr) * 2003-05-26 2004-12-01 Sanyo Electric Co., Ltd. Dispositif semi-conducteur et méthode de fabrication associée
JP2005260079A (ja) * 2004-03-12 2005-09-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20100078770A1 (en) * 2008-09-26 2010-04-01 International Business Machines Corporation Lock and Key Through-Via Method for Wafer Level 3 D Integration and Structures Produced
US20100246152A1 (en) * 2009-03-30 2010-09-30 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology

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