WO2002045165A2 - Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen - Google Patents

Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen Download PDF

Info

Publication number
WO2002045165A2
WO2002045165A2 PCT/EP2001/013900 EP0113900W WO0245165A2 WO 2002045165 A2 WO2002045165 A2 WO 2002045165A2 EP 0113900 W EP0113900 W EP 0113900W WO 0245165 A2 WO0245165 A2 WO 0245165A2
Authority
WO
WIPO (PCT)
Prior art keywords
insulator layer
insulator
semiconductor structure
conductor tracks
metallic conductor
Prior art date
Application number
PCT/EP2001/013900
Other languages
English (en)
French (fr)
Other versions
WO2002045165A3 (de
Inventor
Albrecht Kieslich
Falko HÖHNSDORF
Detlef Weber
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to KR10-2003-7007108A priority Critical patent/KR100533401B1/ko
Priority to JP2002547229A priority patent/JP2004515079A/ja
Priority to EP01999003A priority patent/EP1340260A2/de
Priority to US10/432,770 priority patent/US6864170B2/en
Publication of WO2002045165A2 publication Critical patent/WO2002045165A2/de
Publication of WO2002045165A3 publication Critical patent/WO2002045165A3/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to a tightly packed semiconductor structure and a method for producing such a semiconductor structure.
  • the invention relates to a semiconductor structure with an insulator layer on a semiconductor substrate and at least two metallic conductor tracks in the insulator layer.
  • the method for producing such a semiconductor structure using the “damascene technique” comprises the steps: generating an insulator layer from a first insulator material on a semiconductor substrate, defining regions in the insulator layer from the first insulator material in which trenches are produced, etching of trenches in the insulator layer from the first insulator material, producing at least two metallic interconnects by metallizing the insulator layer from the first insulator material so that the trenches are filled with metal, and polishing the semiconductor structure so that the metallization on the surface of the insulator layer from the first insulator material Will get removed.
  • the object of the invention is to reduce the capacitive coupling between adjacent metallic conductor tracks of a semiconductor structure and thus to enable the production of a more densely packed semiconductor structure.
  • tempering for example after implantation (implant annealing), takes place at 960 ° C, tempering after, for example, metallization takes place at 800 ° C.
  • the semiconductor structure according to the invention is characterized in that the insulator layer comprises a first insulator layer of a predetermined thickness made of a first insulator material and a second insulator layer of a predetermined thickness made of a second insulator material, which is arranged above the first insulator layer, the at least two metallic conductor tracks being made of the first insulator layer extend out into the second insulator layer, and the second insulator material has a lower relative dielectric constant than the first insulator material.
  • the method for producing such a semiconductor structure comprises etching back the first insulator layer between the conductor tracks, so that the at least two metallic conductor tracks protrude beyond adjacent regions of the first insulator layer, and producing a second insulator layer from a second insulator material on the semiconductor structure, so that the at least two metallic conductor tracks extend out of the first insulator layer into the second insulator layer, the second insulator material having a lower relative dielectric constant than the first insulator material.
  • the lower insulator layer consists of SiO 2 with a relative dielectric constant of 3.9, the relative dielectric constant of the upper insulator layer is in particular less than 3.9.
  • One advantage of the invention is that only one (etching) step that is easy to control has to be carried out in addition, but the rest of the method is not significantly more complex than the prior art method. Further features and advantages of the invention will become apparent from the following description of a preferred embodiment, reference being made to the accompanying drawings.
  • 1A to F each show schematically the cross section through a semiconductor structure in the individual steps of contacting or in the production of conductor tracks using the "damascene technique".
  • FIGS. 2A and B each show schematically the cross section through a semiconductor structure with two metallic conductor tracks according to the prior art.
  • 3A to C each show schematically the cross section through a semiconductor structure according to the invention with two metallic conductor tracks.
  • Metallic conductor tracks of an integrated circuit are preferably produced by means of a ascene process.
  • the intermetallic dielectric IMD
  • the IMD is first applied, and then trenches are etched into the IMD.
  • the IMD is preferably obtained by suitable CVD deposition.
  • the trenches are filled with metal by depositing the metal over the entire surface of the semiconductor substrate and then removing it again from the raised regions of the IMD using CMP or etching back.
  • 1A to F the individual steps of a typical dual damascene method are shown schematically.
  • 1A shows an insulator layer 1 (gray area) in which an (contact) opening 2 is provided for a connection to the semiconductor (not shown) located underneath.
  • the semiconductor structure is annealed by supplying heat 3 (FIG. IB). This "anneling step” takes place at a temperature of 800 to 960 ° C.
  • a mask 4 is placed on the half lithographically generated ladder structure, with which the areas are defined in which trenches or further openings are etched (MO lithography step in FIG. IC). After the etching, the trenches 5 or widened openings 2 shown in FIG. 1D are obtained within the mask window 4.
  • the mask 4 is then removed and the semiconductor structure is metallized, ie completely covered with metal (tungsten). However, only the metal in the trench 5 or in the contact windows 2 is required. The excess metal is removed again by chemical mechanical polishing (CMP), so that finally the semiconductor structure with two metallic conductor tracks 7 and 8 according to FIG. 1F results.
  • CMP chemical mechanical polishing
  • a first insulator layer 1 was produced from a first insulator material on a semiconductor substrate (not shown), windows were defined in the first insulator layer 1, in which trenches 5 are produced, the trenches 5 were etched in the first insulator layer 1, and they were two metallic interconnects 7 and 8 are created in the trench 5 by metallizing the semiconductor structure so that the trenches 5 in the first insulator layer 1 are filled with metal 6, and the semiconductor structure has been polished so that the metallization 6 on the surface of the first Insulator layer 1 is removed and the metal 6 remains essentially only in the trench 5.
  • the resulting semiconductor structure comprises an insulator layer 1 on a (not shown) semiconductor substrate and at least two metallic conductor tracks 7 and 8 in the insulator layer 1.
  • FIG. 2B shows the semiconductor structure after the deposition of a covering second layer of the first insulator material 9, the first and the second layer of the first insulator material being illustrated by a dashed line are separated.
  • the lower insulator layer 1 and the upper insulator layer 9 are generally essentially homogeneous.
  • the mutual capacitive coupling is indicated by a double arrow between the upper edges of the two conductor tracks 7 and 8. This coupling prevents denser packing of the conductor tracks 7 and 8, since below a certain spacing of the conductor tracks it leads to interference in the signals on one or both of the conductor tracks.
  • the first insulator layer 1 is selectively etched back, i.e. the insulator layer 1 is only removed between the trenches 5, the metallic conductor tracks 7 and 8 are not significantly affected by the etching.
  • a second insulator layer 10 is produced from a second insulator material on the semiconductor structure.
  • the at least two metallic conductor tracks 7 and 8 are embedded in their upper part in the second insulator layer 10 made of the second insulator material.
  • the conductor tracks in the first insulator layer 1 extend out of the first insulator layer 1 into the second insulator layer 10.
  • the second insulator layer 10 is shown hatched in FIG. 3C.
  • a material is selected as the second insulator material which has a lower relative dielectric has constant as the first insulator material.
  • the second insulator material which has a lower relative dielectric has constant as the first insulator material.
  • 3C like the semiconductor structure according to FIG. 2B, comprises a first insulator layer on a (not shown) semiconductor substrate and at least two metallic conductor tracks 1, 8 in the insulator layer.
  • a second insulator layer 10 (hatched area) of a predetermined thickness is arranged over the first insulator layer 1.
  • the first insulator layer 1 (gray area) of a predetermined thickness is made of a first insulator material
  • the second insulator layer 10 consists of a second insulator material which has a lower relative dielectric constant than the first insulator material, namely, preferably a relative dielectric constant that is less than 3.
  • the two metallic conductor tracks 7 and 8 extend from the first insulator layer 1 into the second insulator layer 10.
  • Another property of the second insulator material in addition to that after a low relative dielectric constant must be that cavities or voids in the inter-dielectric layer, e.g. as a result of overhanging metal 1 flanks can be avoided when producing the second insulator layer 10.
  • fill (gap fill) materials are available which are currently being developed (in particular for embedded DRAM elements), with which even the smallest voids can be filled very well.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung betrifft eine dicht gepackte Halbleiterstruktur, die umfasst: eine Isolatorschicht auf einem Halbleitersubstrat und wenigstens zwei metallische Leiterbahnen (7, 8) in der Isolatorschicht. Um die kapazitive Kopplung zwischen benachbarten metallischen Leiterbahnen einer Halbleiterstruktur zu verringern und damit die Herstellung einer dichter gepackten Halbleiterstruktur zu ermöglichen, ist die erfindungsgemäße Halbleitervorrichtung dadurch gekennzeichnet, dass die Isolatorschicht eine erste Isolatorschicht (1) vorgegebener Dicke aus einem ersten Isolatormaterial und einer zweite Isolatorschicht (10) vorgegebener Dicke aus einem zweiten Isolatormaterial umfasst, die über der ersten Isolatorschicht (1) angeordnet ist, wobei die wenigstens zwei metallischen Leiterbahnen (7, 8) sich aus der ersten Isolatorschicht (10) hinein erstrecken, und das zweite Isolatormaterial eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist.

Description

Beschreibung
Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
Die Erfindung betrifft eine dicht gepackte Halbleiterstruktur und ein Verfahren zum Herstellen einer solchen Halbleiterstruktur. Insbesondere betrifft die Erfindung eine Halbleiterstruktur mit einer Isolatorschicht auf einem Halbleiter- substrat sowie wenigstens zwei metallischen Leiterbahnen in der Isolatorschicht. Das Verfahren zum Herstellen einer solchen Halbleiterstruktur in "Damascene- Technik" umfasst die Schritte: Erzeugen einer Isolatorschicht aus einem ersten I- solatormaterial auf einem Halbleitersubstrat, Definieren von Bereichen in der Isolatorschicht aus dem ersten Isolatormaterial, in denen Gräben erzeugt werden, Ätzen von Gräben in der Isolatorschicht aus dem ersten Isolatormaterial, Erzeugen von wenigstens zwei metallischen Leiterbahnen durch Metallisieren der Isolatorschicht aus dem ersten Isolatormaterial, so dass die Gräben mit Metall gefüllt sind, und Polieren der Halbleiterstruktur, so dass die Metallisierung auf der Oberfläche der Isolatorschicht aus dem ersten Isolatormaterial entfernt wird.
Dem "Shrinken" solcher Halbleiterstrukturen, d.h. der Herunterskalierung der Strukturbreite und der Minimalabstände zwischen den Leiterbahnen ist eine physikalische Grenze gesetzt. Mit immer kleineren Strukturbreiten nimmt die elektrische Kopplung zweier parallel verlaufender Bahnen drastisch zu. Dieser unerwünschte parasitäre Effekt führt von Performance- Einbußen bis zu Funktionalitätsausfällen. Insbesondere kann es zu einer kapazitiven Kopplung zwischen Wort- und Bitleitung oder zwischen zwei benachbarten Wortleitungen und damit zu Signalverlust kommen. Beide Effekte führen bereits in. den bestehenden DRAM- Generationen zu Einbußen in der Schaltungsgeschwindigkeit oder zu Funktionalitätsausfällen (z.B. BLC : Bitline Coupling) . Derartige Kopplungseffekte wurden bisher durch Anpassung des Designs der Halbleiterstruktur kompensiert, indem z.B. die Wort- und Bitleitungen kürzer ausgelegt werden. Dies ist jedoch letztendlich mit einem höheren Flächenbedarf verbunden.
Aufgabe der Erfindung ist es, die kapazitive Kopplung zwischen benachbarten metallischen Leiterbahnen einer Halbleiterstruktur zu verringern und damit die Herstellung einer dichter gepackten Halbleiterstruktur zu ermöglichen.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterstruktur nach Anspruch 1 bzw. ein Verfahren zum Herstellen einer solchen Halbleiterstruktur nach Anspruch 4. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der ünteran- sprüche.
Das bisher als Dielektrikum (Intermetalldielektrikum, IMD) verwendete Si02 hat eine relative Dielektrizitätskonstante von ε = 3,9, so dass unterhalb eines gewissen Abstandes zwi- sehen benachbarten Leiterbahnen kapazitive Kopplungseffekte spürbar werden. Durch die Verwendung neuartiger Materialien als IMD mit niedrigerer relativer Dielektrizitätskonstante (sog. low-k- Materialien) mit einem ε < 3,9 ließe sich diese kapazitive Kopplung vermindern. Da aber die heute bekannten low-k-Materialien im allgemeinen nur bis zu Temperaturen von 450°C stabil ist, kann das Dielektrikum (die MO-Ebene) nicht von vornherein mit diesem Material erzeugt werden, weil nach dem Erzeugen des Dielektrikums ein oder mehrere Temperschritte (Annealing) gesamtprozeßbedingt bei höheren Temperaturen erforderlich sind: das Tempern z.B. nach einer Implantierung (Implant- Annealing) erfolgt bei 960°C, das Tempern nach z.B. der Metallisierung erfolgt bei 800°C.
Erst durch nachträgliches Rückätzen des SiO? wird es möglich, das Dielektrikum zwischen metallischen Leiterbahnen in der MO-Ebene aus einem low-k-Material herzustellen. Dabei nützt man die Füll-Eigenschaften des low-k-Materials aus. Die erfindungsgemäße Halbleiterstruktur ist dadurch gekennzeichnet, dass die Isolatorschicht eine erste Isolatorschicht vorgegebener Dicke aus einem ersten Isolatormaterial und eine zweite Isolatorschicht vorgegebener Dicke aus einem zweiten Isolatormaterial umfasst, die über der ersten Isolatorschicht angeordnet ist, wobei die wenigstens zwei metallischen Leiterbahnen sich aus der ersten Isolatorschicht heraus in die zweite Isolatorschicht hinein erstrecken, und das zweite Iso- latormaterial eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist.
Entsprechend umfasst das Verfahren zum Herstellen einer solchen Halbleiterstruktur das Rückätzen der ersten Isolator- schicht zwischen den Leiterbahnen, so dass die wenigstens zwei metallischen Leiterbahnen über benachbarte Bereiche der ersten Isolatorschicht überstehen, und das Erzeugen einer zweiten Isolatorschicht aus einem zweiten Isolatormaterial auf der Halbleiterstruktur, so dass sich die wenigstens zwei metallischen Leiterbahnen aus der ersten Isolatorschicht heraus in die zweite Isolatorschicht hinein erstrecken, wobei das zweite Isolatormaterial eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist .
Bei einer bevorzugten Ausführungsform der Erfindung besteht die untere Isolatorschicht aus Si02 mit einer relativen Dielektrizitätskonstante von 3,9, die relative Dielektrizitätskonstante der oberen Isolatorschicht ist insbesondere kleiner als 3,9.
Ein Vorteil der Erfindung besteht darin, dass nur ein einfach zu beherrschender (Ätz-) Schritt zusätzlich ausgeführt werden muss, das Verfahren im übrigen aber nicht wesentlich aufwen- diger als die Verfahren nach dem Stand der Technik ist. Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform, bei der Bezug genommen wird auf die beigefügten Zeichnungen.
Fig. 1A bis F zeigen jeweils schematisch den Querschnitt durch eine Halbleiterstruktur bei den einzelnen Schritten einer Kontaktierung bzw. bei der Leiterbahnenherstellung mit der "Damascene-Technik" .
Fig. 2A und B zeigen jeweils schematisch den Querschnitt durch eine Halbleiterstruktur mit zwei metallischen Leiterbahnen nach dem Stand der Technik.
Fig. 3A bis C zeigen jeweils schematisch den Querschnitt durch eine erfindungsgemäße Halbleiterstruktur mit zwei metallischen Leiterbahnen.
Die Herstellung von metallischen Leiterbahnen eines integrierten Schaltkreises erfolgt vorzugsweise mittels eines Da- ascene-Verfahrens . Bei dem Damascene-Verfahren wird zunächst das Intermetalldielektrikum (IMD) aufgebracht, und anschließend werden Gräben in das IMD geätzt. Das IMD erhält man bei Si- Halbleitersubstraten vorzugsweise durch geeignete CVD- Abscheidung. Die Gräben werden mit Metall aufgefüllt, indem das Metall ganzflächig auf dem Halbleitersubstrat abgeschieden wird und dann mittels CMP oder Rückätzen von den erhabenen Bereichen des IMD wieder entfernt wird.
In Fig. 1A bis F sind die einzelnen Schritte eines typischen dual Damascene- Verfahrens schematisch dargestellt. In Fig. 1A ist eine Isolatorschicht 1 dargestellt (graue Fläche) , in der eine (Kontakt-) Öffnung 2 für eine Verbindung zu dem darunter befindlichen (nicht dargestellten) Halbleiter vorgesehen ist. Nach dem Herstellen der Öffnung durch Ätzen wird die Halbleiterstruktur durch Wärmezufuhr 3 getempert (Fig. IB) . Dieser "Anneling-Schritt" erfolgt bei einer Temperatur von 800 bis 960°C. Anschließend wird eine Maske 4 auf der Halb- leiterstruktur lithographisch erzeugt, mit der die Bereiche definiert werden, in denen Graben oder weitere Offnungen geatzt werden (MO-Lithographie- Schritt in Fig. IC) . Nach dem Atzen erhalt man die m Fig. 1D gezeigten Graben 5 oder auf- geweiteten Offnungen 2 innerhalb der Maskenfenster 4. Anschließend wird die Maske 4 entfernt, und die Halbleiterstruktur wird metallisiert, d.h. vollständig mit Metall (Wolfram) bedeckt. Nur das Metall in den Graben 5 bzw. in den Kontaktfenstern 2 wird jedoch benotigt. Das überschüssige Me- tall wird durch chemisch-mechanisches Polieren (CMP) wieder entfernt, so dass sich schließlich die Halbleiterstruktur mit zwei metallischen Leiterbahnen 7 und 8 nach Fig. 1F ergibt.
Für die Herstellung der Halbleiterstruktur nach Fig. 2A wur- den wie mit Bezug auf Fig. 1 beschrieben zwei Leiterbahnen in der Isolatorschicht erzeugt. Dazu wurde eine erste Isolatorschicht 1 aus einem ersten Isolatormaterial auf einem (nicht dargestellten) Halbleitersubstrat erzeugt, es wurden Fenster in der ersten Isolatorschicht 1 definiert, in denen Graben 5 erzeugt werden, die Graben 5 wurden in der ersten Isolatorschicht 1 geatzt, es wurden die zwei metallischen Leiterbahnen 7 und 8 in den Graben 5 durch Metallisieren der Halbleiterstruktur erzeugt, so dass die Graben 5 in der ersten Isolatorschicht 1 mit Metall 6 gefüllt sind, und die Halbleiter- Struktur wurde poliert, so dass die Metallisierung 6 auf der Oberflache der ersten Isolatorschicht 1 entfernt wird und das Metall 6 im wesentlichen nur m den Graben 5 zurückbleibt.
Die resultierende Halbleiterstruktur umfasst eine Isolator- Schicht 1 auf einem (nicht dargestellten) Halbleitersubstrat und wenigstens zwei metallische Leiterbahnen 7 und 8 in der Isolatorschicht 1.
In Fig. 2B ist die Halbleiterstruktur nach der Abscheidung einer abdeckenden zweiten Schicht des ersten Isolatormaterials 9 dargestellt, wobei die erste und die zweite Schicht des ersten Isolatormaterials zur Verdeutlichung durch eine ge- strichelte Linie getrennt sind. Jedoch sind die untere Isolatorschicht 1 und die obere Isolatorschicht 9 in der Regel im wesentlichen homogen. Durch einen Doppelpfeil zwischen den oberen Kanten der beiden Leiterbahnen 7 und 8 ist die gegenseitige kapazitive Kopplung angedeutet. Diese Kopplung verhindert eine dichtere Packung der Leiterbahnen 7 und 8, da sie unterhalb eines bestimmten Abstandes der Leiterbahnen zu Störungen der Signale auf einer oder beiden der Leiterbahnen führt .
Um dennoch eine höhere Packungsdichte als nach diesem Stand der Technik zu ermöglichen, wird erfindungsgemäß das Verfahren wie in Fig. 3A bis C dargestellt abgewandelt.
Nach Fertigstellung der Struktur in Fig. 3A (sie ist äquivalent zu der Halbleiterstruktur in Fig. 2A) , wird vor dem Aufbringen einer zweiten Isolatorschicht für die Abdeckung der Halbleiterstruktur die erste Isolatorschicht 1 selektiv zurückgeätzt, d.h. die Isolatorschicht 1 wird nur zwischen den Gräben 5 entfernt, die metallischen Leiterbahnen 7 und 8 werden durch das Ätzen nicht wesentlich betroffen. Sobald die erste Isolatorschicht 1 nur noch eine vorgegebene Dicke aufweist und die wenigstens zwei metallischen Leiterbahnen 7 und 8 über ihre benachbarten Bereiche der ersten Isolatorschicht 1 überstehen (Fig. 3B) , wird eine zweite Isolatorschicht 10 aus einem zweiten Isolatormaterial auf der Halbleiterstruktur erzeugt. Dadurch werden die wenigstens zwei metallischen Leiterbahnen 7 und 8 in ihrem oberen Teil in der zweiten Isolatorschicht 10 aus dem zweiten Isolatormaterial eingebettet. Mit anderen Worten, die Leiterbahnen in der ersten Isolatorschicht 1 erstrecken sich aus der ersten Isolatorschicht 1 heraus in die zweite Isolatorschicht 10 hinein. Die zweite Isolatorschicht 10 ist in Fig. 3C schraffiert dargestellt.
Um die kapazitive Kopplung zwischen den beiden Leiterbahnen 7 und 8 zu verringern, wird als das zweite Isolatormaterial ein Material gewählt, das eine niedrigere relative Dielektrizi- tätskonstante als das erste Isolatormaterial aufweist. Insbesondere wählt man ein Material, das eine relative Dielektrizitätskonstante von weniger als 3,9 hat, gegenüber von 3,9 bei Si02.
Die resultierende Halbleiterstruktur nach Fig. 3C umfasst ähnlich wie die Halbleiterstruktur nach Fig. 2B eine erste Isolatorschicht auf einem (nicht dargestellten) Halbleitersubstrat und wenigstens zwei metallische Leiterbahnen 1 , 8 in der Isolatorschicht. Eine zweite Isolatorschicht 10 (schraffierte Fläche) vorgegebener Dicke wird über der ersten Isolatorschicht 1 angeordnet. Im Unterschied zum Stand der Technik ist bei der erfindungsgemäßen Halbleiterstruktur jedoch nur die erste Isolatorschicht 1 (graue Fläche) vorgegebener Dicke aus einem ersten Isolatormaterial, während die zweite Isolatorschicht 10 aus einem zweiten Isolatormaterial besteht, das eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist, nämlich vorzugsweise eine relative Dielektrizitätskonstante, die kleiner als 3 ist. Ferner erstrecken sich die zwei metallischen Leiterbahnen 7 und 8 anders als im Stand der Technik aus der ersten Isolatorschicht 1 heraus in die zweite Isolatorschicht 10 hinein.
Eine weitere Eigenschaft des zweiten Isolatormaterials neben der nach einer niedrigen relativen Dielektrizitätskonstante muss es sein, dass Hohlstellen oder Lunker in der Interme- talldielektrikum- Schicht, die z.B. infolge überhängender Me- tall-1-Flanken entstehen können, beim Erzeugen der zweiten Isolatorschicht 10 vermieden werden können. Hierzu bieten sich Füll- (Gap-Fill-) Materialien an, die gegenwärtig (insbesondere bei Embedded-DRAM- Elementen) entwickelt werden, mit denen auch kleinste Hohlräume sehr gut gefüllt werden können.
Die Oberfläche der Halbleiterstruktur wird schließlich poliert, so dass sie schließlich im wesentlichen planar ist. Bezugszeichenliste
1 erste Schicht eines ersten (Si02-) Isolatormaterials
2 durchgehende Öffnung in Isolatorschicht
3 Wärmezufuhr
4 Belichtungsmaske auf Isolatorschicht
5 aufgeweitete durchgehende Öffnung/Graben
6 Metall
7 erste metallische Leiterbahn
8 zweite metallische Leiterbahn
9 zweite Schicht eines ersten (Si02-) Isolatormaterials
10 Schicht eines zweiten (low-k-) Isolatormaterials

Claims

Patentansprüche
1. Halbleiterstruktur, die umfasst: eine Isolatorschicht auf einem Halbleitersubstrat und wenigstens zwei metallische Leiterbahnen (7, 8) in der Isolatorschicht, dadurch gekennzeichnet, dass die Isolatorschicht eine erste Isolatorschicht (1) vorgegebener Dicke aus einem ersten Isolatormaterial und eine zweite Isolatorschicht (10) vorgegebener Dicke aus einem zweiten Isolatormaterial umfasst, die über der ersten Isolatorschicht (1) angeordnet ist, wobei die wenigstens zwei metallischen Leiterbahnen (7, 8) sich aus der ersten Isolatorschicht (1) heraus in die zweite Isolatorschicht (10) hinein erstrecken, und das zweite Isolatormaterial eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist .
2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die erste Isolatorschicht (1) Si02 ist.
3. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die relative Dielektrizitätskonstante der zweiten Isolatorschicht (10) kleiner als 3,9 ist.
4. Verfahren zum Herstellen einer Halbleiterstruktur mit ei- ner Isolatorschicht auf einem Halbleitersubstrat und wenigstens zwei metallischen Leiterbahnen (7, 8) in der Isolatorschicht, mit den Schritten: a) Erzeugen einer ersten Isolatorschicht (1) aus einem ersten Isolatormaterial auf einem Halbleitersubstrat, b) Definieren von Bereichen in der ersten Isolatorschicht (1), in denen Graben (5) erzeugt werden, c) Atzen von Graben (5) in der ersten Isolatorschicht (1), d) Erzeugen von wenigstens zwei metallischen Leiterbahnen (7, 8) in den Gräben (5) durch Metallisieren der Halbleiterstruktur, so dass die Gräben (5) in der ersten I- solatorschicht (1) mit Metall (6) gefüllt sind, e) Polieren der Halbleiterstruktur, so dass die Metallisierung (6) auf der Oberfläche der ersten Isolatorschicht (1) entfernt wird und im wesentlichen nur Metall (6) in den Gräben (5) zurückbleibt, gekennzeichnet durch die anschließenden Schritte: f) Rückätzen der ersten Isolatorschicht (1) zwischen den wenigstens zwei metallischen Leiterbahnen (7, 8), so dass die wenigstens zwei metallischen Leiterbahnen (7, 8) über benachbarte Bereiche der ersten Isolatorschicht (1) überstehen, g) Erzeugen einer zweiten Isolatorschicht (10) aus einem zweiten Isolatormaterial auf der Halbleiterstruktur, so dass sich die wenigstens zwei metallischen Leiterbahnen (7, 8) aus der ersten Isolatorschicht (1) heraus in die zweite Isolatorschicht (10) hinein erstrecken, wobei das zweite Isolatormaterial eine niedrigere relative Dielektrizitätskonstante als das erste Isolatormaterial aufweist .
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Erzeugen der Isolatorschicht (1) das Aufbringen eines Oxids mittels eines geeigneten CVD-Verfahrens umfasst.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die relative Dielektrizitätskonstante der oberen Isolatorschicht (10) kleiner als 3,9 ist.
PCT/EP2001/013900 2000-11-28 2001-11-28 Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen WO2002045165A2 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-7007108A KR100533401B1 (ko) 2000-11-28 2001-11-28 반도체 구조체 상의 상호 접속부들간에 용량성 결합을 감소시키기 위한 반도체 제조 방법
JP2002547229A JP2004515079A (ja) 2000-11-28 2001-11-28 小型の半導体構造およびその製造方法
EP01999003A EP1340260A2 (de) 2000-11-28 2001-11-28 Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen
US10/432,770 US6864170B2 (en) 2000-11-28 2001-11-28 Compact semiconductor structure

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10059935A DE10059935A1 (de) 2000-11-28 2000-11-28 Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
DE10059935.4 2000-11-28

Publications (2)

Publication Number Publication Date
WO2002045165A2 true WO2002045165A2 (de) 2002-06-06
WO2002045165A3 WO2002045165A3 (de) 2002-11-21

Family

ID=7665549

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2001/013900 WO2002045165A2 (de) 2000-11-28 2001-11-28 Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen

Country Status (6)

Country Link
US (1) US6864170B2 (de)
EP (1) EP1340260A2 (de)
JP (1) JP2004515079A (de)
KR (1) KR100533401B1 (de)
DE (1) DE10059935A1 (de)
WO (1) WO2002045165A2 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090323300A1 (en) * 2006-04-25 2009-12-31 Daisuke Fujimoto Conductor Foil with Adhesive Layer, Conductor-Clad Laminate, Printed Wiring Board and Multilayer Wiring Board
KR101106318B1 (ko) * 2008-12-03 2012-01-18 전주대학교 산학협력단 한지난석 제조 방법 및 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4319070A1 (de) * 1992-06-24 1994-01-05 Mitsubishi Electric Corp Halbleitervorrichtung und Herstellungsverfahren dafür
EP0687004A1 (de) * 1994-06-07 1995-12-13 Texas Instruments Incorporated Verfahren zur Herstellung von Dielektrica auf Halbleiterbauelemente
EP0759635A2 (de) * 1995-08-23 1997-02-26 International Business Machines Corporation Planare Endpassivierung für Halbleiterbauelemente
US5747880A (en) * 1994-05-20 1998-05-05 Texas Instruments Incorporated Interconnect structure with an integrated low density dielectric
US6066577A (en) * 1996-11-08 2000-05-23 International Business Machines Corporation Method for providing fluorine barrier layer between conductor and insulator for degradation prevention

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034755A (de) * 1994-05-27 1995-12-28
US5760480A (en) * 1995-09-20 1998-06-02 Advanced Micro Devics, Inc. Low RC interconnection
KR0179792B1 (ko) * 1995-12-27 1999-04-15 문정환 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
JP2910713B2 (ja) * 1996-12-25 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3218210B2 (ja) * 1997-11-06 2001-10-15 聯華電子股▲分▼有限公司 ランドレスバイアホールとガス誘電体を備えた多層間接続構造の形成方法
JPH11354638A (ja) * 1998-06-12 1999-12-24 Fujitsu Ltd 配線形成方法及び配線構造
US6306754B1 (en) * 1999-06-29 2001-10-23 Micron Technology, Inc. Method for forming wiring with extremely low parasitic capacitance
JP3488146B2 (ja) * 1999-08-31 2004-01-19 富士通株式会社 半導体装置及びその製造方法
KR100382738B1 (ko) * 2001-04-09 2003-05-09 삼성전자주식회사 반도체 소자의 메탈 컨택 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4319070A1 (de) * 1992-06-24 1994-01-05 Mitsubishi Electric Corp Halbleitervorrichtung und Herstellungsverfahren dafür
US5747880A (en) * 1994-05-20 1998-05-05 Texas Instruments Incorporated Interconnect structure with an integrated low density dielectric
EP0687004A1 (de) * 1994-06-07 1995-12-13 Texas Instruments Incorporated Verfahren zur Herstellung von Dielektrica auf Halbleiterbauelemente
EP0759635A2 (de) * 1995-08-23 1997-02-26 International Business Machines Corporation Planare Endpassivierung für Halbleiterbauelemente
US6066577A (en) * 1996-11-08 2000-05-23 International Business Machines Corporation Method for providing fluorine barrier layer between conductor and insulator for degradation prevention

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 11, 30. September 1999 (1999-09-30) -& JP 11 163523 A (UNITED MICROELECTRON CORP), 18. Juni 1999 (1999-06-18) *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 03, 30. März 2000 (2000-03-30) -& JP 11 354638 A (FUJITSU LTD), 24. Dezember 1999 (1999-12-24) *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 20, 10. Juli 2001 (2001-07-10) -& JP 2001 068548 A (FUJITSU LTD), 16. März 2001 (2001-03-16) *

Also Published As

Publication number Publication date
EP1340260A2 (de) 2003-09-03
WO2002045165A3 (de) 2002-11-21
DE10059935A1 (de) 2002-06-06
KR20030059279A (ko) 2003-07-07
KR100533401B1 (ko) 2005-12-02
JP2004515079A (ja) 2004-05-20
US20040029374A1 (en) 2004-02-12
US6864170B2 (en) 2005-03-08

Similar Documents

Publication Publication Date Title
DE69533385T2 (de) Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen
DE4310955C2 (de) Verfahren zum Bearbeiten eines Halbleiterwafers
WO2006094495A1 (de) Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
DE102004057237A1 (de) Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie eine Halbleiterstruktur
DE69015564T2 (de) Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram.
DE69734465T2 (de) Verwendung eines lokalen einbauleiters in einer integrierten schaltung zur herstellung von versetzt angeordneten leiterbahnen
DE19531602C2 (de) Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
DE10233195A1 (de) Halbleitervorrichtung mit Grabenisolierung und Verfahren zu deren Herstellung
EP1421619B1 (de) Kontaktierung des emitterkontakts einer halbleitervorrichtung
DE10200678B4 (de) Verfahren zum Bearbeiten eines Substrats zum Ausbilden einer Struktur
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
EP1711958B1 (de) Verfahren zum Herstellen eines Kondensators mit lokal erhöhter dielektrischer Konstante und eines Zwischendielektrikums mit niedriger dielektrischer Konstante
DE102004034820B4 (de) Verfahren zum Einebnen aktiver Schichten von TMR-Bauelementen auf einer Halbleiterstruktur
DE102004029355A1 (de) Selbstausgerichtete Maske zum Verringern der Zellenlayoutfläche
WO2002045165A2 (de) Dicht gepackte halbleiterstruktur und verfahren zum herstellen einer solchen
DE10039185A1 (de) Halbleitervorrichtung mit einer Potentialsicherung, sowie Verfahren zu ihrer Herstellung
DE10329212B4 (de) Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung mit Corner Devices
DE10394263B4 (de) Verfahren zur Herstellung einer integrierten Schaltung
WO2003007355A2 (de) Verfahren zur herstellung von kontakten für integrierte schaltungen und halbleiterbauelement mit solchen kontakten
WO2002095820A2 (de) Hohlraumstruktur in einer integrierten schaltung
DE4316266A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer solchen
DE10249216B3 (de) Herstellungsverfahren für ein Kontaktloch in einer Halbleiterstruktur
DE19944306B4 (de) Integrierte Halbleiterschaltung mit integrierter Spule und Verfahren zu deren Herstellung
DE10310346B4 (de) Verfahren zum Herstellen einer Photomaske auf einer Mikrostruktur mit Gräben und entsprechende Verwendung der Photomaske

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
AK Designated states

Kind code of ref document: A3

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2001999003

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2002547229

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020037007108

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020037007108

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2001999003

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10432770

Country of ref document: US

WWG Wipo information: grant in national office

Ref document number: 1020037007108

Country of ref document: KR