WO1999065083A1

WO1999065083A1 - Dispositif a circuit integre semi-conducteur et son procede de fabrication

Info

Publication number: WO1999065083A1
Application number: PCT/JP1998/002588
Authority: WO
Inventors: Shoji Shukuri; Satoshi Meguro; Kenichi Kuroda
Original assignee: Hitachi, Ltd.
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-12-16

Description

明細書半導体集積回路装置およびその製造方法技術分野

本発明は、半導体集積回路装置およびその製造技術に関し、特に、絶縁膜トラ. ップを電荷の蓄積領域とした単一 M I S F E T構造の不揮発性メモリを有する半導体集積回路装置に適用して有効な技術に関する。背景技術

シリコン基板上に形成される不揮発性メモリの基本セル構造は、ゲート酸化膜とその上部のコントロールゲート（ワード線）との間に設けられ、周囲と電気的に絶縁されたフローティング（浮遊）ゲートを電荷の蓄積領域とする、いわゆるフローティングゲート型と、このようなフローティングゲートを持たず、ゲート絶縁膜が酸化シリコン膜と窒化シリコン膜との積層膜で構成され、上記窒化シリコン膜中にトラップされた電子を電荷の蓄積領域とする M N O S (Metal- gate Ni tride Oxide S i l i con)型とに大別される。

図 5 2は、フローティングゲート型メモリセルの代表的なセル構造を示す断面図である。このメモリセルは、シリコン基板 1 0 1の主面上に形成された膜厚 1 O nm程度のゲート酸化膜 1 0 2の上部にフローティングゲート 1 0 3、層間絶縁膜 1 0 4およびコント口一ルゲート（C G ) 1 0 5を順次形成し、フローテイングゲート 1 0 3の両側のシリコン基板 1 ◦ 1にソース（S ) 1 0 6およびドレイン（D ) 1 0 7を形成した構造になっている。

メモリセルの書き込みは、フローティングゲート 1 0 3中に電子 1 0 8を注入し、コントロールゲート 1 0 5から見たトランジスタのしきい値電圧（V th) を電子 1 0 8の蓄積のない状態に比較して 3 V〜 5 V程度上昇させることによって行う。また、フローティングゲート 1 0 3への電子 1 0 8の注入は、アバランシェ ·ブレークダウンによって発生するドレイン 1 0 7近傍のホットエレクトロンをコントロ一ルゲート 1 0 5に印加した正電圧によってフローティングゲ一ト 1 03へ引き込む方式が主流である。

一方、図 5 3 は、 MNOS型メモリセルの代表的なセル構造を示す断面図である。このメモリセルは、シリコン基板 1 1 1の主面上に形成された膜厚 2 nm 程度の直接トンネル酸化膜 1 1 2の上部に窒化シリコン膜 1 1 3および書き込み消去用のゲ一ト電極 (P EG) 1 1 5 aが順次形成され、ゲート電極 1 1 5 a の両側のシリコン基板 1 1 1にソース（S) 1 1 6および接続拡散層（ドレイン) 1 1 7が形成された M I S F ET (記憶素子部）と、ゲート酸化膜 1 1 8の上部に選択用のゲート電極（SG) 1 1 5 bが形成され、ゲート電極 1 1 5 bの両側のシリコン基板 1 1 1に接続拡散層（ソース） 1 1 7およびドレイン（D) 1 1 9が形成された選択用 M I S F ETとで構成されている。

メモリセルの書き込みは、シリコン基板 1 1 1および書き込み Z消去用のゲ— ト電極 1 1 5 aの電位を制御し、直接トンネル酸化膜 1 1 2を介してシリコン基板 1 1 1側から窒化シリコン S莫 1 1 3中へ電子 1 0 8を全面注入してトラップさせることにより、記憶素子部の M I S F ETのしきい値電圧を上昇させて行う。また、消去も同様に、シリコン基板 1 1 1およびゲート電極 1 1 5 aの電位を制御し、窒化シリコン膜 1 1 3中にトラップさせた電子をシリコン基板 1 1 1側へ放出することにより、記憶素子部の M I S F ETのしきい値電圧を下降させて行う。この消去動作の際には、記憶素子部のしきい値電圧を 0V以下、すなわちデプレツシヨン領域まで低下させるので、読み出しを行うためには記憶素子部の M I S FET以外に前記した選択用 M I S F ETが必要となる。

上記 MNOS型メモリセルは、絶縁膜（窒化シリコン膜 1 1 3) 中に電子をトラッブさせる動作方式であることから、トラップされた電子はそれぞれ独立にしきい値電圧の変調に寄与している。そのため、直接トンネル膜 1 1 2中の欠陥に起因した窒化シリコン膜 1 1 3中の電子の部分的な漏洩による、記憶素子部のチャネル全域にわたるしきい値電圧の変動が非常に小さい。言い替えると、リテンション特性が優れており、信頼度の高いメモリセル方式であると言える。

図 5 4は、米国特許（US P) 第 5408 1 1 5号に記載され、 "Self - Align ed Split-Gate EEPROM Device" と名付けられたセル構造を示す断面図である。このメモリセルは、シリコン基板 1 2 1の主面上にゲート酸化膜 1 2 2および選 W 択用ゲート電極（SG) 1 2 3を積層し、それらの側壁部に酸化シリコン膜 1 2 4、窒化シリコン膜 1 2 5および酸化シリコン膜 1 2 6からなる 3層の絶縁膜を介してサイドウオールゲート電極（SWG) 1 2 7を形成した構造になっている。また、ソース（S) 1 2 8は、このサイドウォールゲート電極 (SWG) 1 2 7 をマスクとするイオン注入により形成され、ドレイン（D) 1 2 9は、前記選択用ゲート電極 1 23をマスクとするイオン注入により形成されている。

メモリセノレの書き込みは、 "1997 Symposium on VLSI Technology Digest of T echnical Papers p63-p64" に記載されているように、ドレイン 1 2 9を接地電位とし、ソース 1 28、サイドウォールゲート電極 1 2 7および選択ゲート電極 1 23にそれぞれ 5 V、 9 V、 1 Vの電圧を印加することによって行う。

図 5 5は、上記メモリセルの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示している。ソース（S) — ドレイン（D) 間に印加された電圧 (5 V) は、その大半がソース（S) の空乏層に印加されるので、図示のように、チャネル方向に沿った電界強度はサイドウォールゲート電極（SWG) の直下において最大値となる。そのため、ドレイン（D) からチャネル領域へ走行してきた電子は、ソース（S) 近傍の高電界領域で加速されてアバランシェ ' ブレークダウンを引き起こし、このとき発生したホットェレクトロンがサイドウオールゲート電極（SWG) による縦方向の高電界によって窒化シリコン膜（1 2 5) 中に注入、トラッブされる。すなわち、サイドウォールゲート電極（SW G) の直下の窒化シリコン膜（1 2 5) に電子がトラップされることにより、サイドウォールゲート電極 (SWG) から見たしきい値電圧が上昇する。このホットエレクトロンによる書き込み方式は、前述したフローティングゲート型メモリセルにおけるドレイン近傍のホットエレクトロンをフローティングゲートへ引き込む方式と基本的に同一である。

また、上記メモリセルの読み出しは、ソース（ 1 28) を接地電位とし、サイドウオールゲート電極（ 1 2 7) と選択用ゲート電極（ 1 2 3) とに 1. 8 Vの電圧を印加し、窒化シリコン膜（1 2 5) 中の電子トラップの有無によるサイドウォールゲート電極（1 2 7) から見たしきい値電圧の変調をドレイン電流から判定する。このメモリセルは、ホットエレクトロンを用いて書き込みを行うために、電子をトラップさせる窒化シリコン膜（1 25) の直下の酸化シリコン膜（1 24)を前述した MNOS型メモリセルの直接トンネル酸化膜よりも厚い膜厚 (例えば l Onm程度）で形成しても書き込み速度が劣化しない。また、この酸化シリコン膜（1 24) を厚い膜厚にするほど欠陥密度が減少し、結果的にメモリセルのリテンション特性が改善する。

I EEE E l e c t r o n De v i c e L e t t., (vol. EDL-8, no.3, pp. 93-95, March 1987)は、コントロールゲートを持たない単一 M I S FET構造の不揮発性メモリを開示している。この不揮発性メモリのメモリセルは、ゲート絶縁膜の上部に形成された多結晶シリコンのゲート電極と、このゲート電極の両側の半導体基板に形成されたソース、ドレインとで構成されており、ゲート絶縁膜は、 2層の酸化シリコン膜の間に窒化シリコン膜を挟んだ 3層構造で構成されている。

メモリセルの書き込みは、ドレイン近傍のキヤリャを窒化シリコン膜中に注入、トラップさせることによって行う。このメモリセルは、 2層の酸化シリコン膜に挟まれた窒化シリコン膜中のキヤリャがドレイン近傍の狭い領域に局在するために、 MNOS型メモリセルに比べてリテンション特性が優れている。

特開平 6— 2324 1 6号公報は、ソースとドレインとの間のチャネル領域の上部にゲート絶縁膜とキヤリャを保持するトラップ膜とが連なって形成され、このゲート絶縁膜とトラップ膜との上部にゲート電極が形成された単一 M I S F E T構造の不揮発性メモリを開示している。ゲ一ト絶縁膜は酸化シリコン膜で構成され、トラップ膜は 2層の酸化シリコン膜の間に窒化シリコン膜を挟んだ 3層構造で構成されている。

メモリセルの書き込みは、トラップ膜の一部を構成する下層の酸化シリコン膜 (トンネル酸化膜）を通じて電子を窒化シリコン膜注入、トラップさせることによって行う。このメモリセノレは、通常のエンハンスメント M I S FETのゲート絶縁膜とキヤリャを保持するメモリ部のトラップ膜とを単一ゲ一ト電極の下部に形成するので、セル面積を縮小することができる。

しかしながら、前述したフローティングゲート型メモリセルは、フローテイングゲートの上部にコントロールゲート（ワード線）を積層することから、セル面積を比較的小さく設計することができ、大容量化に適したセル構造となっている。一方、 MN O S型メモリセルは、フローティングゲート型メモリセルに比べてリテンション特性が優れており、信頼度の高いセル方式であると言えるが、記憶素子部と選択用とに 2つの基本素子を必要とするために、同一設計ルールでのセル面積がフローティングゲ一ト型メモリセルの 4〜 5倍程度大きくなり、大容量化には適さないという欠点がある。

また、米国特許（U S P ) 第 5 4 0 8 1 1 5号に開示されたメモリセルは、フ口一ティングゲ一ト型メモリセルに匹敵するスケーラピリティと MN〇 S型メモリセルと同等以上の高い信頼性とを有している。しかしながら、選択用ゲ一ト電極とサイドウオールゲ一ト電極とを有するセル構造は、フローティングゲート型メモリセルに比べて書き込み/消去動作が複雑になり、結果として必要とする周辺回路の面積が增加する。. しかも、サイドウオールゲート電極の幅が 1 O O nm 程度あるため、その配線抵抗値が通常のゲート抵抗の 5〜 7倍に増大し、これが読み出し速度の劣化を招いている。さらに、選択用ゲート電極とサイドウォールゲート電極との間、すなわち酸化シリコン膜（ 1 2 4 )、窒化シリコン膜（1 2 5 ) および酸化シリコン膜（1 2 6 ) が横方向に積層された領域の直下のチャンネル領域は、その幅が 3 O nm 程度と僅かではあるが、その上部にゲート電極が存在していない。そのため、この領域が寄生抵抗として作用し、読み出し時のドレイン電流を低下させて読み出し速度を劣化させるという問題がある。

本発明の目的は、フローティングゲート型メモリセルに匹敵するスケーラビリティと MN〇 S型メモリセルと同等以上の高い信頼性とを併せ持った新規なセル構造を備えた不揮発性メモリおよびその製造方法を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。発明の開示

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願発明の不揮発性メモリは、第 1導電型の半導体基板上に形成されたゲ一ト絶縁膜上にヮ一ド線と電気的に接続されたゲ一ト電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチヤネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成されており、前記ゲート絶縁膜は、少なくとも前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなる。

前記メモリセルの書き込みは、選択したメモリセルの前記第 2半導体領域を前記第 1半導体領域よりも高電位にし、低不純物濃度の第 2導電型半導体領域で発生したホットエレクトロンを窒化シリコン膜中の電子トラップに注入することにより行う。

その他、本願に記載された発明の概要を項分けして説明すれば、以下の通りである。

1 . 第 1導電型の半導体基板上に形成されたゲート絶縁膜上にヮード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチャネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であつて、

前記ゲ一ト絶縁膜は、少なくとも前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記メモリセルの書き込みは、前記第 2半導体領域を前記第 1半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。

2 . 半導体基板上に形成されたゲート絶縁膜上にヮ一ド線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチャネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であって、

前記ゲート絶縁膜は、少なくとも前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 1半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲ一ト電極の下部に延在する部分の不純物濃度よりも低く、前記第 1半導体領域側でホットエレクト口ンを発生させることにより、前記窒化シリコン膜に前記ホットエレクトロンを注入することを特徴とする半導体集積回

3 . 半導体基板上に形成されたゲート絶縁膜上にヮード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチャネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であって、

前記ゲート絶縁膜は、前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 2半導体領域側が酸化シリコン膜からなり、前記第 1半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度と異なることを特徴とする半導体集積回路装置。 4 . 前記請求項 1または 3において、前記第 1半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度よりも低いことを特徴とする半導体集積回路装置。 5 . 前記請求項 1、 2または 4において、前記ゲート絶縁膜は、前記第 1半導体領域側が前記第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 2半導体領域側が酸化シリコン膜からなることを特徴とする半導体集積回路装置。

6 . 前記請求項 1〜 5のいずれか一項において、前記ゲート絶縁膜は、前記第 1 半導体領域側と前記第 2半導体領域側とがほぼ同じ電気的容量膜厚を有していることを特徴とする半導体集積回路装置。

7 . 前記請求項 1、 2、 4、 5または 6において、前記ゲート絶縁膜は、前記第 1半導体領域側および前記第 2半導体領域側が、前記第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなることを特徴とする半導体集積回路装置。

8. 前記請求項 1、 3、 4、 5、 6または 7において、前記メモリセルの書き込みは、前記ゲート絶縁膜の一部を構成する前記窒化シリコン膜中にホットェレクト口ンを注入して行うことを特徴とする半導体集積回路装置。

9. 前記請求項 1〜 8のいずれか一項において、前記ゲート絶縁膜の少なくとも一部を構成する前記 3層の絶縁膜のうち、前記窒化シリコン膜の下層に形成された前記第 1酸化シリコン膜の膜厚は、直接トンネル電流が流れる膜厚よりも厚いことを特徴とする半導体集積回路装置。

10. 前記請求項 1〜9のいずれか一項において、前記第 2半導体領域は、その一端が前記ゲート電極の下部に延在する第 1導電型の半導体領域と、その一端が前記ゲート電極から離間した第 2導電型の半導体領域とからなり、前記第 1半導体領域は、第 2導電型で構成されていることを特徴とする半導体集積回路装置。

1 1. 前記請求項 1〜1 ◦のいずれか一項において、前記メモリセルの読み出しは、前記第 1半導体領域を前記第 2半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。

1 2. 前記請求項 1〜 1 0のいずれか一項において、前記メモリセルの読み出しは、前記第 2半導体領域を前記第 1半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。

1 3. 前記請求項 1〜 1 2のいずれか一項において、前記第 1、第 2半導体領域の一方の上部の絶縁膜に形成された第 1接続孔に埋め込まれたプラグによってソース線が形成され、前記第 1、第 2半導体領域の他方の上部の前記絶縁膜に形成された第 2接続孔に埋め込まれたプラグを介して、前記第 1、第 2半導体領域の他方にビット線が接続されていることを特徴とする半導体集積回路装置。

14. 前記請求項 1 3において、前記第 1接続孔および前記第 2接続孔は、前記 M I S FETのゲート電極のスペースに対して自己整合で形成されていることを特徴とする半導体集積回路装置。

1 5. 請求項 1〜 14のいずれか一項において、前記メモリセルは、記憶素子部を構成する前記 M I S FETと、選択用の MI S FETとで構成されていることを特徴とする半導体集積回路装置。 CT 8

1 6. 請求項 1〜9、 1 1〜1 5のいずれか一項において、前記第 1半導体領域と前記第 2半導体領域とは同一の導電型であることを特徴とする半導体集積回路

1 7. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法； (a) 半導体基板上に第 1酸化シリコン膜を形成した後、前記第 1酸化シリコン膜の上部に窒化シリコン膜を形成する工程、

(b) 前記第 1酸化シリコン膜および前記窒化シリコン膜をバタ一ニングすることにより、前記半導体基板上の第 1領域に前記第 1酸化シリコン膜および前記窒化シリコン膜を残し、第 2領域の前記第 1酸化シリコン膜および前記窒化シリコン膜を除去する工程、

( c ) 前記半導体基板上の前記第 1領域の前記窒化シリコン膜の上部および前記半導体基板上の前記第 2領域に第 2酸化シリコン膜を形成する工程、

(d) 前記第 2酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、前記第 1、第 2領域の前記第 2酸化シリコン膜上に M I S FETのゲート電極を形成する工程。

1 8. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法； (a) 半導体基板上に第 2酸化シリコン膜を形成した後、前記第 2酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、 M I S F ETのゲ一ト電極を形成する工程、

(b) 前記ゲート電極の上部を含む前記半導体基板上に第 2窒化シリコン膜を形成した後、前記第 2窒化シリコン膜の上部に第 4酸化シリコン膜を形成する工程、

(c) 前記第 4酸化シリコン膜および前記第 2窒化シリコン膜をエッチングすることにより、前記 M I S F ETの前記ゲート電極の上部および側壁を露出させる工程、

(d) 前記第 2酸化シリコン膜を等方的にエッチングすることにより、前記ゲート電極の下部の第 1領域において、前記ゲ一ト電極の下面と前記半導体基板とを露出させ、前記ゲート電極の下部の第 2領域において、前記第 2酸化シリコン膜を残す工程、

(e) 前記半導体基板を熱処理することにより、前記第 1領域において、前記半導体基板の表面および前記ゲート電極の下面に第 1酸化シリコン膜を形成するェ程、

( f ) 前記第 1領域において、前記半導体基板の表面に形成された前記第 1酸化シリコン膜と、前記ゲート電極の下面に形成された前記第 1酸化シリコン膜との隙間を含む前記半導体基板上に第 2窒化シリコン膜を形成する工程。

1 9 . 請求項 1 7または 1 8において、前記ゲート電極の前記第 1領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第 1半導体領域を形成する工程と、前記ゲート電極の前記第 2領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第 2半導体領域を形成する工程とを含み、前記第 1半導体領域の不純物濃度を前記第 2半導体領域の不純物濃度よりも低くすることを特徴とする半導体集積回路装置の製造方法。

2 0 . 請求項 1 7、 1 8または 1 9において、前記 M I S F E Tは不揮発性メモリを構成し、周辺回路を構成する M I S F E Tのゲート電極と、前記不揮発性メモリを構成する M I S F E Tのゲート電極とは、同一の導電膜をパターユングする工程で形成され、前記周辺回路を構成する M I S F E Tのゲート絶縁膜は、前記第 2酸化シリコン膜を形成する工程で形成されることを特徴とする半導体集積回路装置の製造方法。図面の簡単な説明

図 1は、本発明の実施の形態 1であるフラッシュメモリの主要部を示す概略回路図である。

図 2は、本発明の実施の形態 1であるフラッシュメモリの要部を示す断面図である。

図 3 (A)、 ( B ) は、本発明の実施の形態 1であるフラッシュメモリの導体層パターンを示す平面図である。

図 4は、本発明の実施の形態 1であるフラッシュメモリのプログラム動作を説明する概略断面図である。 '

図 5は、本発明の実施の形態 1であるフラッシュメモリのプログラム動作を説明する動作電圧表である。図 6は、本発明の実施の形態 1であるフラッシュメモリの書き込み動作時におけるチヤネル領域の電位分布と電界強度分布とを示すグラフである。

図 7〜図 1 8は、本発明の実施の形態 1であるフラッシュメモリの製造方法を示す要部断面図である。

図 1 9〜図 3 3は、本発明の実施の形態 2であるフラッシュメモリの製造方法を示す要部断面図である。

図 3 4は、本発明の実施の形態 2であるフラッシュメモリの製造方法を示すフ口一図である。

図 3 5は、本発明の実施の形態 3であるフラッシュメモリの概略断面図である。図 3 6は、本発明の実施の形態 4であるフラッシュメモリの概略断面図である。図 3 7は、本発明の実施の形態 5であるフラッシュメモリの概略断面図である。図 3 8は、本発明の実施の形態 5であるフラッシュメモリのプログラム動作を説明する動作電圧表である。

図 3 9は、本発明の実施の形態 6であるフラッシュメモリの概略断面図である。図 4 0は、本発明の実施の形態 6であるフラッシュメモリのプログラム動作を説明する動作電圧表である。

図 4 1は、本発明の実施の形態 6であるフラッシュメモリの書き込み動作時における電圧印加の時間変化を示すグラフである。

図 4 2は、本発明の実施の形態 6であるフラッシュメモリの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフである。

図 4 3は、本発明の実施の形態 7であるフラッシュメモリの概略断面図である。図 4 4は、本発明の実施の形態 8であるフラッシュメモリのセル構造を示す要部平面図である。

図 4 5は、図 4 4の A— A ' 線に沿った半導体基板の要部断面図である。

図 4 6は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 4 7は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 4 8は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 49は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 50は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 5 1は、本発明の実施の形態 8であるフラッシュメモリの製造方法を示す要部断面図である。

図 52は、フローティングゲート型メモリセルのセル構造を示す概略断面図である。

図 53は、 MNOS型メモリセルのセル構造を示す概略断面図である。

図 54は、選択用ゲート電極とサイドウオールゲート電極とを有するメモリセルのセル構造を示す概略断面図である。

図 55は、図 54に示すフラッシュメモリの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフである。発明を実施するための最良の形態

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

(実施の形態 1 )

図 1は、本発明の一実施の形態であるフラッシュメモリ（一括消去型不揮発性メモリ）の主要部を示す概略回路図である。

このフラッシュメモリのメモリセルアレイ（MA) には、図の左右方向（X方向）に延在する複数本のワード線 WL (WLl〜WLm) および複数本のソース線 S L (S Ll〜S Lm/2) と、これらと直交する Y方向に延在する複数本のビット線 DL (DLl〜DLn) と、後述する M I S F E T構造で構成された複数のメモリセル M (Mll〜Mnm) とが形成されている。

上記ワード線 WL (WLl〜WLm) のそれぞれは、 X方向に沿って配置された複数のメモリセル Mのゲート電極に接続され、その一端部はロウデコーダ（X— DEC) に接続されている。ソース線 S L (S Ll〜S Lm/2) のそれぞれは、 2 本のヮ一ド線 W Lの間に 1本ずつ配置され、 Y方向に隣接する 2個のメモリセル Mの共通するソースに接続されている。また、これらのソース線 S L (S L1〜 S Lm/2) の一端部は、メモリセルアレイ（MA) の周辺部に配置された共通ソース線 C S Lに接続されている。ビット線 D L (D Ll〜D Ln) のそれぞれは、 Y方向に隣接する 2個のメモリセル Mの共通するドレインに接続され、その一端部はカラムデコーダ（Y— DE C) およびセンスアンプ（SA) に接続されている。

図 2は、上記メモリセルァレイとそれに隣接する周辺回路の各一部を示す半導体基板の要部断面図、図 3 (A) は、メモリセル約 4個分の導体層パターンを示す平面図、図 3 (B) は、メモリセル約 1 2個分の導体層パターンを示す平面図である。

P型の単結晶シリコンからなる半導体基板 1のメモリセルアレイ領域には p型ゥエル 5が形成されており、周辺回路領域には p型ゥエル 5と n型ゥエル 6と力 S 形成されている。また、メモリセルアレイ領域の p型ゥエル 5の下部には、この p型ゥエル 5を半導体基板 1の他の領域から電気的に分離するための深レ、 n型ゥエル 4が形成されている。 p型ゥエル 5と n型ゥエル 6のそれぞれの表面には、酸化シリコン膜で構成された素子分離用のフィ一ルド酸化膜 2が形成されている。メモリセルァレイ領域の p型ゥエル 5には、メモリセルを構成する nチャネル型の M I S F E TQmが形成されている。また、周辺回路領域の p型ゥエル 5には周辺回路の一部を構成する nチャネル型 M I S F E TQ nが形成され、 n型ゥエル 6には周辺回路の他の一部を構成する pチャネル型 M I S F ETQ pが形成されている。

メモリセルを構成する M I S F ETQmは、主としてゲート絶縁膜上に形成されたゲート電極 1 0 aと、一端がゲート電極 1 0 aの下部まで延在する rT型半導体領域 1 3 (ドレイン）と、ゲート電極 1 0 aに対してオフセットするように形成された n⁺型半導体領域 1 5 (高濃度ソース）と、 n'型半導体領域 1 5の周囲に形成され、一端がゲート電極 1 0 aの下部まで延在する n—型半導体領域 1 1 (低濃度ソース）と、これらのソース、ドレインに挟まれたチャネル形成領域 (p型ゥエル 5) とで構成されている。ゲート電極 1 0 aはヮ一ド線 WLと一体に構成され、ソース（n⁺型半導体領域 1 5、 n—型半導体領域 1 1 ) はソース線 S Lと一体に構成されている。

ゲ一ト電極 1 0 aは、例えば n型の多結晶シリコン膜の上部に W (タンダステン）シリサイド膜を積層したポリサイド膜で構成され、その側壁には酸化シリコン膜で構成されたサイドウォールスぺ一サ 1 6が形成されている。また、ゲート電極 1 0 aの下部に形成されたゲ一ト絶縁膜は、ドレイン側が 1層の酸化シリコン膜 9で構成され、ソース側が酸化シリコン膜 9の下層に酸化シリコン膜 7と窒化シリコン膜 8とを積層した 3層の絶縁膜で構成されている。

周辺回路の pチャネル型 M I S F ETQ pは、主としてゲート絶縁膜（酸化シリコン膜 9) 上に形成されたゲート電極 1 0 bと、ゲート電極 1 0 bに対してォフセットするように形成された一対の P，型半導体領域 1 4 (ソース、ドレイン）と、一端がゲート電極 1 0 bの下部まで延在する一対の p—型半導体領域 1 2と、これらのソース、ドレインに挟まれたチャネル形成領域（p型ゥエル 5) とで構成されている。また、周辺回路の nチャネル型 M I S F ETQ nは、主としてゲート絶縁膜（酸化シリコン膜 9) 上に形成されたゲート電極 1 0 cと、ゲ一ト電極 1 0 cに対してオフセットするように形成された一対の n⁺型半導体領域 1 5 (ソース、ドレイン）と、一端がゲート電極 1 0 cの下部まで延在する一対の n —型半導体領域 1 1と、これらのソース、ドレインに挟まれたチャネル形成領域 (p型ゥエル 5) とで構成されている。すなわち、 pチャネル型 M I S F ETQ pおよび nチャネル型 M I S F E TQ nは、 LDD (Lightly Doped Drain)構造で構成されている。 pチャネル型 M I S F ETQ pのゲート電極 1 0 bおよび n チャネル型 M I S F ETQ nのゲ一ト電極 1 0 cは、メモリセルのゲート電極 1 O aと同じくポリサイド膜で構成され、それらの側壁には酸化シリコン膜からなるサイドウォールスぺ一サ 1 6が形成されている。

上記メモリセル（M I S F E TQm)、 pチャネル型 M I S F ETQ pおよび nチャネル型 M I S F ETQ nの上部には厚い膜厚の酸化シリコン膜 1 7が形成されており、さらにその上部には例えば A 1合金膜で構成された配線 2 3〜2 7 が形成されている。メモリセルアレイ領域に形成された配線 2 3はビット線 DLを構成し、酸化シリコン膜 1 7に形成されたコンタクトホール 20を通じてメモリセルのドレイン (n+型半導体領域 1 3) と接続されている。また、周辺回路領域に形成された配線 24〜2 7のうち、配線 24、 2 5は、酸化シリコン膜 1 7に形成された一対のコンタクトホール 2 1を通じて pチャネル型 M I S F ETQ pのー対のp ⁺ 型半導体領域 1 4 (ソース、ドレイン）と接続され、配線 26、 2 7は、酸化シリコン膜 1 7に形成された一対のコンタクトホール 2 2、 2 2を通じて nチヤネル型 M I S F ETQ nの一対の n+型半導体領域 1 5 (ソース、ドレイン）と接続されている。

次に、上記フラッシュメモリのプログラム動作を図 4 (メモリセル約 1個分を示す概略断面図）、図 5 (メモリセルの動作電圧表）および図 6 (メモリセルの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフ）を用いて説明する。

書き込み動作は、選択したメモリセルのソース（ 1 1、 1 5) を接地電位 (0 V) とし、ゲート電極（1 0 a ) およびドレイン（ 1 3) にそれぞれ 5 Vの正電圧を印加する。これにより、低濃度ソース（ 1 1 ) の端部に図 6に示すような電界強度のピークが生じ、この領域（低濃度ソース側）で発生したホットエレクトロン（e-) が窒化シリコン膜 8中の電子トラップに注入され、ゲート電極（1 0 a) から見たしきい値電圧が上昇することにより、書き込みが行われる。

また、読み出し動作も同様に、選択したメモリセルのソース（ 1 1、 1 5) を接地電位 (0 V) とし、ゲート電極（1 0 a) およびドレイン（ 1 3) にそれぞれ 2 Vの正電圧を印加して行う。消去動作は、メモリセルのドレイン（1 3) を接地電位（0 V) とし、ソース（1 1、 1 5) に 5 Vの正電圧、ゲート電極（1 0 a) に一 1 0 Vの負電圧をそれぞれ印加し、窒化シリコン膜 8中へトラップさせた電子を基板（p型ウエノレ 5) 側へ放出することにより、ゲート電極（1 0 a) から見たしきい値電圧を下降させて行う。

次に、上記不揮発性メモリの製造方法の一例を図 7〜図 1 8 (メモリセルァレィ領域とそれに隣接する周辺回路領域の各一部を示す半導体基板の要部断面図）を用いて説明する。

まず、図 7に示すように、 1 0 Qcm程度の比抵抗を有する p型の単結晶シリコンで構成された半導体基板 1を用意し、その表面に選択酸化（LOCOS) 法で膜厚 50 Onra程度のフィ一ルド酸化膜 2を形成した後、半導体基板 1を熱酸化することにより、上記フィールド酸化膜 2で囲まれた素子形成領域の表面に膜厚 2

Onm程度の酸化シリコン膜 3を形成する。酸化シリコン膜 3は、次の工程で半導体基板 1に不純物をイオン打ち込みする際のマスクとして使用される。

次に、図 8に示すように、メモリセルアレイ領域の半導体基板 1に深い n型ゥエル 4を形成した後、メモリセルアレイ領域および周辺回路の一部（nチャネル型 M I S F ET形成領域）の半導体基板 1に浅い p型ゥエル 5を形成し、周辺回路の他の一部（pチャネル型 M I S FET形成領域）の半導体基板 1に浅い n型ゥエル 6を形成する。

深い _n型ゥエル 4は、メモリセルアレイ領域に開孔部を設けた膜厚 5 μ m程度のフォトレジスト膜をマスクにして、加速エネルギー 3 Q 00 k e V、ドーズ量 1 X 1 O'Vcm²の条件で半導体基板 1に n型不純物（リン）をイオン打ち込みして形成する。また、浅い p型ゥエル 5は、メモリセルアレイ領域と nチャネル型 M I S F ET形成領域とに開孔部を設けた膜厚 2. 5 μ ιη程度のフォトレジスト膜をマスクにして、加速エネルギー 4 5 0 k e V、ドーズ量 1 X 1 0 'Vcm²および加速エネルギー 2 0 0 k e V、ドーズ量 3 X 1 0 /cm の条件で半導体基板 1に p型不純物（ホウ素）をイオン打ち込みして形成する。さらに、浅い n型ゥエル 6は、 pチャネル型 M I S FE T形成領域に開孔部を設けた膜厚 2. 5 μ m程度のフォトレジスト膜をマスクにして、加速エネルギ一 1 000 k e V、ドーズ量 1. 5 X 1 0^1;Vcm²、加速エネルギー 3 70 k e V、ドーズ量 3 X 1 0¹³/cm²および加速エネルギー 1 8 0 k e V、ドーズ量 1 X 1 0¹²ん m²の条件で半導体基板 1に n 型不純物（リン）をイオン打ち込みして形成する。

なお、上記した p型ゥエル 5を形成するためのイオン打ち込み工程では、メモリセル（M I S F E TQm) および nチャネル型 M I S F ETQnのしきぃ値電圧（Vth) を調整するための不純物（ホウ素）を同時にイオン注入する（加速ェネルギ一 5 0 k e V、ドーズ量 1. 2 X 1 0¹²/cm²)。また、 n型ゥエル 6を形成するためのイオン打ち込み工程では、 pチャネル型 M I S F ETQ pのしきぃ値電圧（Vth) を調整するための不純物（ホウ素）を同時にイオン注入する（加速ェネルギー 2 0 k e V、ドーズ量 1. 5 X 1 0¹²/cm²)。

次に、 p型ゥエル 5、 n型ゥエル 6のそれぞれの表面の酸化シリコン膜 3をゥエツトエッチングで除去した後、図 9に示すように、半導体基板 1を 7 5 0°C程度で熱酸化して P型ゥエル 5、 n型ゥエル 6のそれぞれの表面に膜厚 7 nm程度の酸化シリコン膜 7を形成し、さらに 8 0 0°じ程度の熱。¥0法で酸化シリコン膜 7の上部に膜厚 7 nm程度の窒化シリコン膜 8を堆積する。

次に、図 1 0に示すように、上記窒化シリコン膜 8と酸化シリコン膜 7とをパターニングして、メモリセルのソース形成領域とその近傍のみにこれらの膜を残す。窒化シリコン膜 8のパターニングは、上記ソース形成領域とその近傍とに開孔部を設けた膜厚 1 μ πι程度のフォトレジスト膜をマスクにしたドライエツチングで行い、酸化シリコン膜 7のパターニングは、上記フォトレジスト膜をアツシングで除去した後、窒化シリコン膜 8をマスクにしたドライエッチングで行う。ソース形成領域とその近傍に残す上記 2層の絶縁膜（酸化シリコン膜 7、窒化シリコン膜 8) は、後の工程で形成されるゲ一ト電極 1 0 aの下部に位置する部分の長さ（ゲート長方向の長さ）が 2 0nm〜2 0 Onm 程度となるようにその幅を調整する。

次に、図 1 1に示すように、半導体基板 1を 8 0 0°C程度で熱酸化して p型ゥエル 5、 n型ゥエル 6のそれぞれの表面に膜厚 1 5nm 程度の酸化シリコン膜 9を形成する。このとき、メモリセルアレイ領域の窒化シリコン膜 8も同時に酸化されるので、その表面にも膜厚 2 nm程度の酸化シリコン膜 9が形成される。

次に、図 1 2に示すように、メモリセルアレイ領域の酸化シリコン膜 9上にメモリセル（M I S F ETQm) のゲート電極 1 0 aを形成し、周辺回路領域の酸化シリコン膜 9上に pチャネル型 M I S F E TQ nのゲ一ト電極 1 0 bと nチヤネル型 M I S F ETQ pのゲート電極 1 0 cとを形成する。ゲート電極 1 0 a、 1 0 b、 1 0 cは、 6 0 0°C程度の熱 CVD法で酸化シリコン膜 9上に膜厚 1 0 Onm程度、リン濃度 2 X 1 0²。ん m³程度の多結晶シリコン膜と膜厚 5 Onm程度の Wシリサイド膜とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターユングして形成する。

次に、図 1 3に示すように、半導体基板 1の全面に加速エネルギー 40 k e V、ドーズ量 1 X 1 0¹³/cm²の条件で n型不純物（リン）をィオン打ち込みすることにより、ゲート電極 1 0 a、 1 0 cのそれぞれの両側の p型ゥエル 5およびゲート電極 1 0 bの両側の n型ゥエル 6に低不純物濃度の n—型半導体領域 1 1を形成する。

次に、図 1 4に示すように、メモリセルのドレイン形成領域に開孔部を設けた膜厚 1 μιη程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k e V、ドーズ量 3 X 1 0¹⁵ん m²の条件で p型ゥエル 5に n型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのドレインを構成する n⁺型半導体領域 1 3 を形成する。

次に、図 1 5に示すように、 pチャネル型 M I S F ET形成領域に開孔部を設けた膜厚 1 μ m程度のフォトレジスト膜をマスクにして、加速エネルギー 5 O k e V、ドーズ量 2 X 1 0¹³ん m²の条件で n型ゥエル 6に p型不純物（ニフッ化ホゥ素）をイオン打ち込みすることにより、ゲート電極 1 0 bの両側の n型ゥエル 6に前記 n—型半導体領域 1 1を補償して低不純物濃度の IT型半導体領域 1 2を形成する。

次に、図 1 6に示すように、半導体基板 1上に C VD法で膜厚 20 Onm程度の酸化シリコン膜（図示せず）を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極 1 0 a、 1 0 b、 1 0 cのそれぞれの側壁に幅

1 5 Onm程度のサイドウォールスぺ一サ 1 6を形成する。このとき、メモリセルのソース形成領域を覆っている酸化シリコン膜 9と窒化シリコン膜 8も同時にェツチングされる。

次に、図 1 7に示すように、 pチャネル型 M I S FE T形成領域に開孔部を設けた膜厚 1 μπι程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k e V、ドーズ量 3 X 1 0¹⁵/cm²の条件で n型ゥエル 6に p型不純物（ニフッ化ホゥ素）をイオン打ち込みすることにより、 pチャネル型 M I S F ETのソース、ドレインを構成する高不純物濃度の P +型半導体領域 1 4を形成する。

続いて、メモリセルのソース形成領域と nチャネル型 M I S FET形成領域とに開孔部を設けた膜厚 1 μπι程度のフォトレジスト膜をマスクにして、加速エネルギー 5 0 k e V、ドーズ量 2 X 1 0¹⁵ん m²の条件で p型ゥエル 5に n型不純物 (ヒ素）をイオン打ち込みすることにより、メモリセルのソースを構成する高不純物濃度の n'型半導体領域 1 5と、 nチャネル型 M I S F ETのソース、ドレインを構成する高不純物濃度の n⁺型半導体領域 1 5とを形成する。ここまでの工程で、メモリセル（M I S FETQm) と周辺回路の M I S FET (nチヤネル型 M I S FETQn、 pチャネル型 M I S F E T Q p ) とが完成する。

次に、図 1 8に示すように、半導体基板 1上に CVD法で膜厚 5◦ Onm程度の酸化シリコン膜 1 7を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜 1 7をドライエッチングすることにより、メモリセルのドレインの上部、 n チャネル型 M I S F ETQ nのソース、ドレインの上部および pチャネル型 M I S FETQ pのソース、ドレインの上部にそれぞれコンタクトホール 20、 2 1、 2 2を形成する。

その後、コンタクトホール 2 0〜2 2の内部を含む酸化シリコン膜 1 7上にスノッタリング法で膜厚 5 0 Onm 程度の A 1合金膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこの A 1合金膜をパターユングして配線 2 3〜 2 7を形成することにより、前記図 2に示す本実施の形態のフラッシュメモリが略完成する。

上記のように構成された本実施の形態のフラッシュメモリは、従来のフローテイングゲート型メモリセルと同様、メモリセルが単一の M I S F ETで構成されているために、書き込み Z消去動作を比較的簡便に行うことができ、必要とする周辺回路の面積を増加させることがない。また、製造工程も簡略になる。

本実施の形態のフラッシュメモリは、読み出し動作の際に、従来のサイドゥォ一ルゲ一ト電極を備えたメモリセルのような高抵抗配線を用いないため、読み出し速度の劣化が発生しない。また、書き込み動作の際には、ゲート電極とドレインとに正電圧を印加し、ソース近傍で発生させたホットエレク；ロンを窒化シリコン膜中の電子トラップに注入する方式を採用するため、接地電位のソースとゲ ―ト電極間の電位差が大きくなることによって注入効率が向上し、従来のセル構造に比べてより低電圧動作が可能となる。

本実施の形態のフラッシュメモリは、メモリセルのゲート電極がチャネル領域の全面を覆っているために、従来のサイドウオールゲート電極を備えたセル構造で問題となるサイドウオールゲート電極一制御ゲート電極間の絶縁膜直下における寄生抵抗の発生がなく、読み出し動作時のドレイン電流の低下を招くことがなレ、。

本実施の形態のフラッシュメモリの製造方法は、メモリセルのソース側のゲート絶縁膜（酸化シリコン膜 7、窒化シリコン膜 8、酸化シリコン膜 9からなる 3 層の絶縁膜）をゲート電極に対して自己整合（セルファライン）で形成するので、従来のフロ一ティングゲート型メモリセルと同等のセル面積に設計することができ、スケーラビリティに優れた不揮発性メモリを実現することができる。

(実施の形態 2 )

本実施の形態のフラッシュメモリの製造方法を図 1 9〜図 3 3 (メモリセルァレイ領域とそれに隣接する周辺回路領域の各一部を示す半導体基板の要部断面図）を用いて説明する。

まず、図 1 9に示すように、 p型の単結晶シリコンからなる半導体基板 1の表面にフィールド酸化膜 2を形成した後、フィールド酸化膜 2で囲まれた素子形成領域の表面に酸化シリコン膜 3を形成する。続いて、メモリセルアレイ領域の半導体基板 1に深い n型ゥエル 4を形成した後、メモリセルアレイ領域および周辺回路の一部（nチャネル型 M I S F E T形成領域）の半導体基板 1に浅い p型ゥエル 5を形成し、周辺回路の他の一部（pチャネル型 M I S F E T形成領域）の半導体基板 1に浅い n型ゥエル 6を形成する。ここまでの工程は、前記実施の形態 1と同じである。

次に、図 2 0に示すように、半導体基板 1を 8 0 0 °C程度で熱酸化して p型ゥエル 5、 n型ゥエル 6のそれぞれの表面に膜厚 1 5隱程度のゲート酸化膜 3 0を形成した後、図 2 1に示すように、半導体基板 1上に 6 0 0 °C程度の熱 C V D法で多結晶シリコン膜（図示せず）を膜厚 2 0 0程度堆積した後、フォトレジスト膜をマスクにしてこの多結晶シリコン膜 3 1をドライエッチングすることにより、メモリセルのゲート電極 3 1 aおよび周辺回路のゲート電極 3 1 b、 3 1 cを形成する。

次に、図 2 2に示すように、上記ゲート電極 3 1 a、 3 1 b、 3 1 cの上部を含む半導体基板 1上に C V D法で膜厚 2 O nm程度の窒化シリコン膜 3 2を堆積した後、窒化シリコン膜 3 2の上部に C V D法で膜厚 5 O nm程度の酸化シリコン膜 3 3を堆積する。

次に、図 2 3に示すように、メモリセルのソース形成領域とその近傍に開孔部を設けた膜厚 1 μ π程度のフォトレジスト膜をマスクにして酸化シリコン膜 3 3 をゥエツトエッチングし、続いて上記フォトレジスト膜をアツシングで除去した後、酸化シリコン膜 3 3をマスクにして窒化シリコン膜 3 2をゥエツトエツチングすることにより、メモリセルのソ一ス形成領域とその近傍のゲ—ト電極 3 1 a とを覆っている窒化シリコン膜 3 2を除去する。

次に、図 2 4に示すように、上記窒化シリコン膜 3 2をマスクにしたウエットエッチングでメモリセルのソース形成領域を覆っているゲート酸化膜 3 0を除去する。このとき、ソース形成領域に隣接してパターン形成されたゲート電極 3 1 aの下部のゲ一ト酸化膜 3 0もエッチングされ、その一部が端部から幅 7 O nm程度にわたって除去（アンダーカット）される。

次に、図 2 5に示すように、半導体基板 1を 7 5 0 °C程度で熱酸化してメモリセルのソース形成領域とその近傍に露出した p型ゥエル 5の表面に膜厚 5 nm程度の酸化シリコン膜 3 4を形成する。このとき、メモリセルのソース形成領域の近傍に露出しているゲート電極 3 1 aも同時に酸化され、その表面に膜厚 5 nm程度の酸化シリコン膜 3 5が形成される。

次に、図 2 6に示すように、半導体基板 1上に C V D法で膜厚 1 O nm程度の窒化シリコン膜 3 6を堆積する。これにより、ゲート電極 1 0 aの下部のソース形成領域側に酸化シリコン膜 3 4、窒化シリコン膜 3 6および酸化シリコン膜 3 5 からなる 3層のゲート絶縁膜が形成される。

次に、図 27に示すように、半導体基板 1の全面に加速エネルギー 40 k e V、ドーズ量 1 X 1 0¹³ん m²の条件で n型不純物（リン）をイオン打ち込みすることにより、ゲート電極 1 0 a、 1 0 cのそれぞれの両側の p型ゥエル 5およびゲート電極 1 0 bの両側の n型ゥエル 6に低不純物濃度の n—型半導体領域 37を形成する。

次に、図 28に示すように、メモリセルのドレイン形成領域に開孔部を設けた膜厚 1 μ m程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k e V、ドーズ量 3 X 1 0¹⁵/cm²の条件で p型ゥエル 5に n型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのドレインを構成する n+型半導体領域 39 を形成する。

次に、図 29に示すように、 pチャネル型 M I S F E T形成領域に開孔部を設けた膜厚 1 μπι程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k e V、ドーズ量 2 X 1 O^l3/cm²の条件で n型ゥエル 6に p型不純物（ニフッ化ホゥ素）をイオン打ち込みすることにより、ゲート電極 3 1 bの両側の n型ゥエル 6に前記 n—型半導体領域 3 7を補償して低不純物濃度の p—型半導体領域 38を形成する。

次に、図 30に示すように、半導体基板 1上に C VD法で膜厚 20 Onm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極 3 1 a、 3 1 b、 3 1 cのそれぞれの側壁に幅 1 5 Onm程度のサイドウォールスぺーサ 42を形成する。このとき、ゲート電極 3 1 a、 3 1 b、 3 1 cの上部を覆っている酸化シリコン膜 35および窒化シリコン膜 35も同時にエッチングされ、ゲート電極 3 1 a、 3 1 b、 3 1 cの表面が露出する。次に、図 3 1に示すように、 pチャネル型 M I S FE T形成領域に開孔部を設けた膜厚 1 m程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k eV、ドーズ量 3 X 1 0^1δん m²の条件で n型ゥエル 6に p型不純物（ニフッ化ホゥ素）をイオン打ち込みすることにより、 pチャネル型 M I S F ETのソース、ドレインを構成する高不純物濃度の p ⁺型半導体領域 40を形成する。続いて、メモリセルのソース形成領域と nチャネル型 M I S FET形成領域とに開孔部を設けた膜厚 1 /zm程度のフォトレジスト膜をマスクにして、加速エネルギー 50 k e V、ドーズ量 2 X 1 0¹⁵ん m²の条件で p型ゥエル 5に n型不純物 (ヒ素）をイオン打ち込みすることにより、メモリセルのソースを構成する高不純物濃度の n+型半導体領域 41と、 nチャネル型 M I S F ETのソ一ス、ドレインを構成する高不純物濃度の型半導体領域 41 とを形成する。ここまでの工程で、メモリセル（M I S FETQm) と周辺回路の MI S FET (nチヤネル型 MI S FETQn、 pチャネル型 M I S F E T Q p ) とが完成する。

次に、半導体基板 1の表面をゥヱットエッチングしてそれぞれの M I S FET のソース、ドレインの表面を覆っている酸化シリコン膜 34を除去した後、図 3 2に示すように、ゲート電極 3 1 a、 31 b、 3 1 cおよびソース、ドレイン（n ⁺型半導体領域 39、 p⁺型半導体領域 40、 η^τ型半導体領域 4 1) の表面に低抵抗のシリサイド層 43を形成する。シリサイド層 43は、例えば半導体基板 1上にスパッタリング法で C o (コバルト）膜、 T i (コバルト）膜などの高融点金属膜を堆積し、次いで半導体基板 1を熱処理して高融点金属膜と基板（S i ) およびゲート電極（3 1 a〜3 1 c) とを反応させて C oシリサイド層を形成した後、未反応の高融点金属膜をウエットェツチングで除去することにより形成する。次に、図 33に示すように、前記実施の形態 1 と同様の方法により、半導体基板 1上に堆積した酸化シリコン膜 44にコンタクトホ一ル 45、 46、 47を形成した後、酸化シリコン膜 44の上部に配線 48〜 52を形成することにより、本実施の形態 2のフラッシュメモリが略完成する。

図 34は、上記した製造方法で使用するフォトマスクの一覧表である。全工程で使用する 1 3枚のフォトマスクのうち、メモリセルの製造に固有のフォトマスクは窒化シリコン膜の加工用（Να6) とドレイン形成用（No.7) の 2枚であり、非常に簡略化されている。

また、上記した方法で製造したフラッシュメモリの書き込み Z消去動作特性およびリテンション特性は、前記実施の形態 1のフラッシュメモリと同程度であつた。 (実施の形態 3 )

図 3 5は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。

前記実施の形態 1のメモリセル（M I S F E T Q m) は、ドレイン側のゲート絶縁膜を 1層の酸化シリコン膜 9で構成しているのに対し、本実施の形態では、ドレイン側のゲート絶縁膜を酸化シリコン膜 9およびその下層に形成した酸化シリコン膜 6 0の 2層膜で構成している。また、これら 2層の酸化シリコン膜 9、

6 0で構成されたドレイン側のゲート絶縁膜の電気的容量膜厚は、酸化シリコン膜 7、 9とそれらに挟まれた窒化シリコン膜 8とで構成されたソース側のゲ一ト絶縁膜の電気的容量膜厚にほぼ等しい。すなわち、このメモリセルのゲート絶縁膜は、ドレイン側とソース側とがほぼ等しい電気的容量膜厚（例えば 1 7 . 5 nrn 程度）で構成されている。

本実施の形態のメモリセルの上記した以外の構成およびプログラム動作は、前記実施の形態 1のメモリセルと同じである。また、本実施の形態のメモリセルの製造方法は、半導体基板 1を熱処理して酸化シリコン膜 6 0を形成する工程が一工程増える以外は、前記実施の形態 1の製造方法と同じである。

本実施の形態のフラッシュメモリによれば、ゲート絶縁膜の電気的容量膜厚をゲート電極 1 0 aの下部全体でほぼ同じにしたことにより、ソース側のゲ一ト絶縁膜（酸化シリコン膜 9、窒化シリコン膜 8、酸化シリコン膜 7 ) のゲート長方向に沿った長さが製造プロセスのばらつきによって変動した場合でも、ドレイン電流の駆動能力が変動することがない。これにより、書き込み動作時のドレイン電流が一定となるので、書き込み時間の変動が防止され、安定なメモリセル特性を得ることが可能となる。

(実施の形態 4 ) 図 3 6は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。

前記実施の形態 1のメモリセルは、ソース側のゲート絶縁膜のみを 3層膜（酸ィ匕シリコン膜 9、窒化シリコン膜 8、酸化シリコン膜 7 ) で構成しているのに対 W /650 58

し、本実施の形態では、ゲート電極 1 0 aの下部のゲート絶縁膜全体を上記 3層膜（酸化シリコン膜 9、窒化シリコン膜 8、酸化シリコン膜 7) で構成している。これら 3層膜の膜厚は、いずれも 7 nm程度である。

本実施の形態のメモリセルの上記した以外の構成およびプログラム動作は、前記実施の形態 1のメモリセルと同じである。また、本実施の形態のメモリセルの製造方法は、酸化シリコン膜 7と窒化シリコン膜 8とをパターニングしてソース側のみに残す工程が一工程省略される以外は、前記実施の形態 1の製造方法と同じである。このメモリセルへの書き込みは、 1 /i秒であった。

(実施の形態 5) 図 37は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。

このフラッシュメモリは、記憶素子部である I I S F ETQ cと選択用 M I S FETQ sとでメモリセルを構成している。記憶素子部の MI S FETQ cは、主として膜厚 8nm程度の下部ゲート酸化膜 70と、膜厚 1 Onm程度の窒化シリコン膜 7 1 と、膜厚 1 Onm 程度の上部ゲート酸化膜 72とからなる 3層構造のゲート絶縁膜上に形成された多結晶シリコン膜などからなる書き込み/消去用のゲート電極（PEG) 73と、このゲート電極 73の両側の半導体基板 1に形成されたソース、ドレイン（接続拡散層）とで構成されている。ソースは、一端部がゲート電極 7 3の下部まで延在する低不純物濃度の n—型半導体領域 74と、ゲート電極 73に対してオフセッ卜するように形成された高不純物濃度の n⁺型半導体領域 75とで構成されており、ドレイン（接続拡散層）は、一端部がゲ一ト電極 73の下部まで延在する高不純物濃度の n⁺型半導体領域 76で構成されている。

また、選択用 M I S F ETQ sは、主として厚さ 4nm程度のゲート酸化膜 77 の上部に形成された多結晶シリコン膜などからなる選択用のゲート電極（SG) 78と、このゲート電極 78の両側の半導体基板 1に形成されたソース（接続拡散層）、ドレインとで構成されている。ドレインは、一端部がゲート電極 78の下部まで延在する高不純物濃度の n⁺型半導体領域 79で構成されている。ソースは、上記 M I S F E T Q cのドレインである高不純物濃度の n +型半導体領域 76で構成され、その一端部はゲート電極 78の下部まで延在している。

上記フラッシュメモリのプログラム動作を図 38 (メモリセルの動作電圧表）を用いて説明する。書き込みは、選択用 MI S FETQ sのドレインに 5V、ゲ一ト電極 78に 2 Vを印加して選択用 M I S FETQ sをオン（ON) にし、記憶素子部の M I S FETQ cのソースを接地電位（0 V) とし、ゲート電極 73 に 5 Vを印加することにより、ソースの一部を構成する低不純物濃度の n—型半導体領域 74の近傍に電界強度のピークを生じさせる。これにより、この領域で発生したホットエレクトロンが窒化シリコン膜 7 1中の電子トラップに注入され、 MI S F ETQ cのゲート電極 73から見たしきい値電圧が 4 V以上に上昇することによって書き込みが行われる。このメモリセルは、ゲート電極 73に印加する電圧でドレイン電流を抑制することができるので、基板および書き込み/消去用のゲート電極の電位を制御し、直接トンネル酸化膜を介して基板側から窒化シリコン膜中へ電子を全面注入する従来の MN OS型メモリセルに比べると、より低い消費電力で書き込みを行うことができる。

消去動作は、 MI S F E TQ cのゲート電極 73に一 1 0 V、ソースとゥエルとに 5 Vを印加し、窒化シリコン膜 7 1中の電子を放出することによって行う。また、読み出し動作は、選択用 M I S F E TQ sのドレインおよびゲート電極 7

8と、 M I S F ETQ cのゲート電極 73とに 2 Vを印カ卩し、 M I S FETQ c のしきい値電圧を判定することによって行う。

(実施の形態 6 )

図 39は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。

このメモリセルを構成する M I S FETは、主としてゲート絶縁膜上に形成された多結晶シリコン膜などからなるゲート電極 83と、このゲート電極 83の両側の半導体基板 1に形成されたソース、ドレインとで構成されている。ソースは、一端部がゲート電極 83の下部まで延在する高不純物濃度の n⁺型半導体領域 8 4で構成されており、ドレインは、一端部がゲート電極 83の下部まで延在する低不純物濃度（ 1 X 1 0 ¹⁸〜 1 0 ¹⁹ん01³程度）の p—型半導体領域 8 5と、ゲート電極 8 3に対してオフセットするように形成された高不純物濃度の n +型半導体領域 8 6とで構成されている。また、ゲート絶縁膜は、ソース側が膜厚 1 0 nm 程度のゲート酸化膜 8 2で構成されているのに対し、ドレイン側が膜厚 8 nm程度の下部ゲート酸化膜 8 0と、膜厚 1 O nm程度の窒化シリコン膜 8 1と、膜厚 1 O nm程度の上部ゲート酸化膜 8 2とで構成されている。このように、本実施の形態のメモリセルは、書き込み時のホットエレクトロン注入をドレイン側で行う点に特徴がある。

図 4 0に示すように、このフラッシュメモリの読み出しおよび消去動作は、前記実施の形態 1のメモリセルと同じである。一方、書き込みは、選択したメモリセルのドレインを接地電位 ( 0 V) とし、ゲート電極 8 3およびソ一スにそれぞれ 5 Vの正電圧を印加して行う。図 4 1は、書き込み動作時における各端子への電圧印加の時間変化を示すグラフである。書き込みは、まず選択したメモリブロックの共通ソース線を 5 Vに充電した後、全ビット線を 5 Vへプリチャージする。次に、選択したワード線のみを 5 Vに昇圧した後、選択したビット線のみを 0 Vに降下させる。この 0 Vに降下させた時間が書き込み時間であり、この時間内に選択したメモリセルのソースからドレイン方向へチャネル電流が流れる ₃ このとき、図 4 2に示すように、ソース側 5 V、ドレイン側 0 Vに設定された電位の大半は、低濃度ドレイン（p—型半導体領域 8 5 ) 領域で降下するために、ドレイン端部に電界強度のピークが生じる。そして、この高電界によって発生したホットエレクトロンが、選択したヮ

―ド線に印加された 5 Vの縦方向電界によって加速され、窒化シリコン膜 8 1中の電子トラップに注入されることにより、書き込みが行われる。

(実施の形態 7 )

図 4 3は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。

このメモリセルは、書き込み時のホットエレクトロン注入をドレイン側で行うもので、一端部がゲート電極 8 3の下部まで延在する低不純物濃度の n—型半導体領域 8 7と、ゲ一ト電極 8 3に対してオフセットするように形成された高不純物濃度の n +型半導体領域 8 4とでソースが構成されている以外は、前記実施の形態 6と同一のセル構造を有している。

書き込みは、前記実施の形態 6と同様、選択したメモリブロックの共通ソース線を 5 Vに充電した後、全ビット線を 5 Vへプリチヤ一ジすることにより開始される。ところで、この書き込み用の 5 V電源が、チップ上に形成された昇圧回路のような内部電源である場合は、電源の供給能力が限られるために、充電される共通ソース線の接合リ一ク電流が大きいと、十分な電圧に充電できないという問題が生じる。本実施の形態では、ソース側に低不純物濃度の n—型半導体領域 8 7を形成したことにより、書き込み時にソースを充電する際、ソース接合の電界が緩和され、ソース接合のリーク電流低減および接合耐圧の向上が図られるので、上記のような問題を回避することができる。

(実施の形態 8 )

図 4 4は、本実施の形態のフラッシュメモリのセル構造を示す要部平面図、図 4 5は、図 4 4の A— A ' 線に沿った半導体基板の要部断面図である。

本実施の形態のメモリセルを構成する M I S F E T Q mは、前記実施の形態 1 と同様、ソース側のゲート絶縁膜を 3層膜（酸化シリコン膜 9、窒化シリコン膜 8、酸化シリコン膜 7 ) で構成し、ドレイン側を 1層の酸化シリコン膜 9で構成している。一方、ビット線 D Lとドレイン（n ⁺型半導体領域 9 2 ) とは、ドレインの上部に形成したプラグ 9 8を介して電気的に接続されている。また、ゲート電極 9 0の延在方向に沿った複数のメモリセルのソース（η '型半導体領域 9 2 ) は、その上部に形成したプラグ 9 8によって構成されたソース線（S L ) を介して電気的に接続されている。

上記メモリセルを製造するには、まず図 4 6に示すように、前記実施の形態 1 と同様の方法で ρ型の半導体基板 1に深い η型ゥエル 4と浅い ρ型ゥエル 5とを形成した後、 ρ型ゥエル 5の表面に、ソース側が 3層膜（酸化シリコン膜 9、窒ィ匕シリコン膜 8、酸化シリコン膜 7 ) で構成され、ドレイン側が 1層の酸化シリコン膜 9で構成されたゲート絶縁膜を形成する。

上記酸化シリコン膜 7は、半導体基板 1を 8 0 0 °C程度で熱酸化して形成し、その膜厚は 1 l nm程度とする。また、窒化シリコン膜 8は 7 3 0 °C程度の熱 C V D法で形成し、その膜厚は 1 O nm程度とする。さらに、酸化シリコン膜 9は上記窒化シリコン膜 8と酸化シリコン膜 7とをパターニングして、メモリセルのソース形成領域とその近傍のみにこれらの膜を残した後、半導体基板 1を 8 0 0 °C程度で熱酸化して形成し、その膜厚は 1 5 nm程度とする。

次に、図 4 7に示すように、酸化シリコン膜 9の上部に C V D法で膜厚 1 0ひ nm程度、リン濃度 2 X 1 0²⁽Vcm³程度の多結晶シリコン膜を堆積し、次いでその上部に C V D法で膜厚 2 0 O nm程度の窒化シリコン膜 9 3を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることにより、上記多結晶シリコン膜で構成されたゲート電極 9 0を形成する。次に、図 4 8に示すように、ソース形成領域に開孔部を設けたフォトレジスト膜をマスクにして、加速エネルギー 2 0 k e V、ドーズ量 1 X 1 O ⁱ³/cm²の条件で斜め 3 0度の方向から p型ゥエル 5に p型不純物（ホウ素）をイオン打ち込みすることにより、型半導体領域 9 1を形成する。続いて、メモリセルアレイ領域の全面に加速エネルギー 5 0 k e V、ドーズ量 2 x 1 0 ¹⁵/cm²の条件で n型不純物（ヒ素）をイオン打ち込みすることにより、ゲート電極 9 0の両側の p型ゥエル 5にソース、ドレインを構成する n +型半導体領域 9 2を形成する。

次に、図 4 9に示すように、半導体基板 1上に C V D法で窒化シリコン膜（を堆積した後、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極 9 0の側壁にサイドゥォ一ルスぺーサ 9 4を形成する。このとき、ソース、ドレインの表面を覆っているゲ一ト絶縁膜も同時にエッチングされる。

次に、図 5 0に示すように、半導体基板 1上に C V D法で酸化シリコン膜 9 5 を堆積した後、ソース、ドレインの上部に開孔部を設けたフォトレジスト膜をマスクにして、この酸化シリコン膜 9 5をエッチングすることにより、ソースの上部を含むソース線形成領域にコンタクトホール 9 6を形成し、ドレインの上部にコンタクトホール 9 7を形成する。

上記酸化シリコン膜 9 5をエッチングする工程では、ゲート電極 9 0の側壁に形成された窒化シリコンのサイドウォ一ルスぺ一サ 9 4がエッチングストツノ、。として機能するので、上記コンタクトホール 9 6 、 9 7は、ゲート電極 9 0のスぺ —スに対して自己整合（セルファライン）で形成される。これにより、コンタクトホール 96、 97とゲート電極 90との合わせ余裕が不要となるので、ゲート電極 90のスペースを最小加工寸法で設計することができる。

次に、図 5 1に示すように、コンタクトホール 96の内部にソース線（S L) を形成し、コンタクトホール 97の内部にプラグ 98を形成する。ソース線（S L) およびプラグ 98は、酸化シリコン膜 95の上部に n型不純物をドープした多結晶シリコン膜を CVD法で堆積した後、この多結晶シリコン膜の表面を化学的機械的研磨（CMP) 法で平坦化することにより形成する。

その後、酸化シリコン膜 95の上部に CVD法で酸化シリコン膜 99を堆積した後、酸化シリコン膜 99の上部にスパッタリング法で A 1合金膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこの A 1合金膜をバタ一ニングしてビット線 DLを形成することにより、前記図 44および図 45に示す本実施の形態のフラッシュメモリが略完成する。

本実施の形態によれば、ゲート電極 90のスペースを最小加工寸法で設計することができるので、ゲート長 0. 3 / mでセル面積を 0. 5 μπιΧ 0.4 m=0. 2 m²まで縮小することができた。また、メモリセルの書き込み時間は 5マイク口秒、消去時間は 10ミリ秒であり、前記実施の形態 1と同様の十分に安定したリテンション特性を確認することができた。

以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもなレゝ

本発明の不揮発性メモリは、セル構造が単純で、製造プロセスも簡略であることから、同一半導体基板上に不揮発性メモリとロジック L S I とを混載する LS Iへの適用も容易である。産業上の利用可能性

本発明の不揮発性メモリほ、メモリセルが単一の MI SFETで構成されているために、書き込み/消去動作を比較的簡便に行うことができ、必要とする周辺回路の面積を増加させることがない。また、製造工程も簡略であることから、従 PC 来のフローティングゲ一ト型メモリセルと同等のセル面積に設計することができ、スケーラビリティに優れた不揮発性メモリを実現することができる。

Claims

請求の範囲

1 . 第 1導電型の半導体基板上に形成されたゲ一ト絶縁膜上にヮ一ド線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチヤネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であつて、

前記グート絶縁膜は、少なくとも前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記メモリセルの書き込みは、前記第 2半導体領域を前記第 1半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。

2 . 半導体基板上に形成されたゲ一ト絶縁膜上にヮード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチャネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であつて、

前記ゲート絶縁膜は、少なくとも前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 1半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度よりも低く、前記第 1半導体領域側でホットエレクトロンを発生させることにより、前記窒化シリコン膜に前記ホットェレクトロンを注入することを特徴とする半導体集積回

3 . 半導体基板上に形成されたゲート絶縁膜上にヮード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第 2導電型の第 1、第 2半導体領域が形成され、前記第 1半導体領域と前記第 2半導体領域との間にチャネル領域が形成される M I S F E Tによって不揮発性のメモリセルが構成された半導体集積回路装置であつて、

前記ゲート絶縁膜は、前記第 1半導体領域側が第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 2半導体領域側が酸化シリコン膜からなり、前記第 1半導体領域の前記ゲ一ト電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度と異なることを特徴とする半導体集積回路装置。

4 . 請求項 1または 3記載の半導体集積回路装置であって、前記第 1半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第 2半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度よりも低いことを特徴とする半導体集積回路装置。

5 . 請求項 1、 2または 4記載の半導体集積回路装置であって、前記ゲート絶縁膜は、前記第 1半導体領域側が前記第 1酸化シリコン膜、窒化シリコン膜および第 2酸化シリコン膜を積層した 3層の絶縁膜からなり、前記第 2半導体領域側が酸化シリコン膜からなることを特徴とする半導体集積回路装置。

6 . 請求項 1〜 5のいずれか一項に記載の半導体集積回路装置であって、前記ゲ一ト絶縁膜は、前記第 1半導体領域側と前記第 2半導体領域側とがほぼ同じ電気的容量膜厚を有していることを特徴とする半導体集積回路装置。

7 . 請求項 1、 2、 4、 5または 6記載の半導体集積回路装置であって、前記ゲ一ト絶縁膜は、前記第 1半導体領域側および前記第 2半導体領域側が、前記第 1 酸化シリコン膜、窒化シリコン膜および第 2酸ィ匕シリコン膜を積層した 3層の絶縁膜からなることを特徴とする半導体集積回路装置。

8 . 請求項 1、 3、 4、 5、 6または 7記載の半導体集積回路装置であって、前記メモリセルの書き込みは、前記ゲート絶縁膜の一部を構成する前記窒化シリコン膜中にホットエレクトロンを注入して行うことを特徴とする半導体集積回路装置。

9 . 請求項 1〜8のいずれか一項に記載の半導体集積回路装置であって、前記ゲ一ト絶縁膜の少なくとも一部を構成する前記 3層の絶縁膜のうち、前記窒化シリコン膜の下層に形成された前記第 1酸化シリコン膜の膜厚は、直接トンネル電流が流れる膜厚よりも厚いことを特徴とする半導体集積回路装置。

1 0 . 請求項 1〜9のいずれか一項に記載の半導体集積回路装置であって、前記第 2半導体領域は、その一端が前記ゲート電極の下部に延在する第 1導電型の半導体領域と、その一端が前記ゲ一ト電極から離間した第 2導電型の半導体領域と力らなり、前記第 1半導体領域は、第 2導電型で構成されていることを特徴とする半導体集積回路装置。

1 1. 請求項 1〜1 0のいずれか一項に記載の半導体集積回路装置であって、前 5 記メモリセルの読み出しは、前記第 1半導体領域を前記第 2半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。

1 2. 請求項 1〜10のいずれか一項に記載の半導体集積回路装置であって、前記メモリセルの読み出しは、前記第 2半導体領域を前記第 1半導体領域よりも高電位にして行うことを特^:とする半導体集積回路装置。

0 1 3. 請求項 1〜1 2のいずれか一項に記載の半導体集積回路装置であって、前記第 1、第 2半導体領域の一方の上部の絶縁膜に形成された第 1接続孔に埋め込まれたプラグによってソース線が形成され、前記第 1、第 2半導体領域の他方の上部の前記絶縁膜に形成された第 2接続孔に埋め込まれたプラグを介して、前記第 1、第 2半導体領域の他方にビット線が接続されていることを特徴とする半導5 体集積回路装置。

14. 請求項 1 3記載の半導体集積回路装置であって、前記第 1接続孔および前記第 2接続孔は、前記 MI S F ETのゲート電極のスペースに対して自己整合で形成されていることを特徴とする半導体集積回路装置。

1 5. 請求項 1〜14のいずれか一項に記載の半導体集積回路装置であって、前0 記メモリセルは、記憶素子部を構成する前記 MI S FETと、選択用の MI SF

E Tとで構成されていることを特徴とする半導体集積回路装置 _c

1 6. 請求項 1〜9、 1 1〜1 5のいずれか一項に記載の半導体集積回路装置であって、前記第 1半導体領域と前記第 2半導体領域とは同一の導電型であることを特徴とする半導体集積回路装置。

5 1 7. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；

(a) 半導体基板上に第 1酸化シリコン膜を形成した後、前記第 1酸化シリコン膜の上部に窒化シリコン膜を形成する工程、

, (b) 前記第 1酸化シリコン膜および前記窒化シリコン膜をパターユングすることにより、前記半導体基板上の第 1領域に前記第 1酸化シリコン膜および前記窒化シリコン膜を残し、第 2領域の前記第 1酸化シリコン膜および前記窒化シリコン膜を除去する工程、

(d) 前記第 2酸化シリコン膜の上部に形成した導体膜をパタ一ニングすることにより、前記第 1、第 2領域の前記第 2酸化シリコン膜上に MI S FETのグート電極を形成する工程。

18. 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；

(a) 半導体基板上に第 2酸化シリコン膜を形成した後、前記第 2酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、 M I SFETのゲート電極を形成する工程、

(c) 前記第 4酸化シリコン膜および前記第 2窒化シリコン膜をエッチングすることにより、前記 M I S FETの前記ゲート電極の上部および側壁を露出させる工程、

(d) 前記第 2酸化シリコン膜を等方的にエッチングすることにより、前記ゲート電極の下部の第 1領域において、前記ゲート電極の下面と前記半導体基板とを露出させ、前記ゲート電極の下部の第 2領域において、前記第 2酸化シリコン膜を残す工程、

(f ) 前記第 1領域において、前記半導体基板の表面に形成された前記第 1酸化シリコン膜と、前記ゲート電極の下面に形成された前記第 1酸化シリコン膜との隙間を含む前記半導体基板上に第 2窒化シリコン膜を形成する工程。

1 9. 請求項 1 7または 1 '8記載の半導体集積回路装置の製造方法であって、前記ゲート電極の前記第 1領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第 1半導体領域を形成する工程と、前記ゲート電極の前記第 2領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第 2半導体領域を形成する工程とを含み、前記第 1半導体領域の不純物濃度を前記第 2半導体領域の不純物濃度よりも低くすることを特徴とする半導体集積回路装置の製造方法。

20. 請求項 1 7、 1 8または 19記載の半導体集積回路装置の製造方法であつて、前記 MI S FETは不揮発性メモリを構成し、周辺回路を構成する MI SF ETのゲート電極と、前記不揮発性メモリを構成する M I S FETのゲ一ト電極とは、同一の導電膜をパターニングする工程で形成され、前記周辺回路を構成する MI S FETのゲート絶縁膜は、前記第 2酸化シリコン膜を形成する工程で形成されることを特徴とする半導体集積回路装置の製造方法。