WO1999050907A1 - Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus - Google Patents

Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus Download PDF

Info

Publication number
WO1999050907A1
WO1999050907A1 PCT/JP1999/001410 JP9901410W WO9950907A1 WO 1999050907 A1 WO1999050907 A1 WO 1999050907A1 JP 9901410 W JP9901410 W JP 9901410W WO 9950907 A1 WO9950907 A1 WO 9950907A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
conductive
conductive layer
base metal
Prior art date
Application number
PCT/JP1999/001410
Other languages
English (en)
French (fr)
Inventor
Kazuhiko Nozawa
Original Assignee
Seiko Epson Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporation filed Critical Seiko Epson Corporation
Priority to US09/424,484 priority Critical patent/US6181010B1/en
Priority to EP99909275A priority patent/EP1005082A4/en
Priority to KR1019997011032A priority patent/KR100552988B1/ko
Publication of WO1999050907A1 publication Critical patent/WO1999050907A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0343—Manufacturing methods by blanket deposition of the material of the bonding area in solid form
    • H01L2224/03436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
  • the underlying metal of conventional solder bumps consists of a barrier metal thin film of approximately the same size immediately above the electrode (usually aluminum) and a metal thin film of approximately the same size immediately above it and which is easily wettable by solder. Have been. Further, the same structure was obtained even when the wiring layer was provided on the semiconductor chip.
  • the present invention solves this problem.
  • the purpose of the present invention is to directly connect to a board while ensuring connection reliability without adding a process after selecting a board material and connecting, and furthermore, to reduce the number of electronic devices.
  • An object of the present invention is to provide a semiconductor device which can be reduced in size and weight, a manufacturing method thereof, a circuit board, and an electronic device. Disclosure of the invention
  • a semiconductor device includes: a semiconductor element having an electrode; A wiring layer connected to the electrode,
  • a conductive layer provided on the wiring layer at a position avoiding the electrode
  • a base metal layer provided on the conductive layer with a size exceeding the outer peripheral contour of the conductive layer, and being more easily deformed than the conductive layer;
  • the conductive layer is deformed by the thermal stress, and the underlying metal layer is also deformed. Since the resin layer is provided around the conductive layer, much of the thermal stress is applied to the underlying metal layer compared to the conductive layer, and the underlying metal layer can be greatly deformed, so that the thermal stress can be absorbed. As a result, the force of the thermal stress applied to the conductive layer is reduced, and conduction failure due to shearing of the conductive layer can be suppressed.
  • the bump is formed with a size exceeding an outer peripheral contour of the conductive layer
  • a projected area of a region where the bump contacts the underlying metal layer may be larger than a projected area of a region where the underlying metal layer contacts the conductive layer.
  • the resin layer may contact at least a part of the lower surface of the base metal layer.
  • the resin layer may be provided separately from a lower surface of the base metal layer.
  • An adhesive may be provided between the lower surface of the base metal layer and the resin layer.
  • the conductive layer may have a height of about 12 to 300 m and a diameter of about 20 to 100 m.
  • the semiconductor device is mounted on a circuit board according to the present invention.
  • An electronic apparatus according to the present invention includes the above-described semiconductor device.
  • a method for manufacturing a semiconductor device comprising the steps of: preparing a semiconductor element on which an electrode and a wiring layer connected to the electrode are formed;
  • the conductive layer is deformed by the thermal stress, and the underlying metal layer is also deformed. Since the resin layer is provided around the conductive layer, much of the thermal stress is applied to the underlying metal layer more than the conductive layer, and the underlying metal layer can be deformed to a large extent, thereby absorbing the thermal stress. As a result, the force of the thermal stress applied to the conduction layer is reduced, and conduction failure due to shearing of the conduction layer can be suppressed.
  • the conductive paste can be easily filled into the opening of the resin layer by printing.
  • the conductive filler may be melted and brought into close contact with the wiring. According to this, since the conductive filler is melted, a conductive layer closely adhered to the wiring is formed. can do.
  • a metal foil provided with an adhesive is provided on the conductive layer and the resin layer so as to avoid a contact portion with the conductive layer.
  • a second step of patterning the metal foil into a shape of the base metal layer is a second step of patterning the metal foil into a shape of the base metal layer.
  • the base metal layer can be easily formed by attaching and patterning the metal foil.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention
  • FIG. 2 is a diagram showing a semiconductor device according to a modification of the first embodiment of the present invention
  • 3 is It is a figure which shows the semiconductor device which concerns on the modification of 1st Embodiment of this invention
  • FIGS. 4A-4C show the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention
  • FIGS. 5A to 5C are diagrams showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention
  • FIGS. 6A to 6B are diagrams showing a second embodiment of the present invention
  • 7A to 7C are diagrams illustrating a method of manufacturing a semiconductor device according to the third embodiment
  • FIGS. 7A to 7C are diagrams illustrating a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
  • 8A to 8C are diagrams showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention
  • FIG. 9 shows a circuit board on which the semiconductor device according to the present embodiment is mounted.
  • FIG. 10 is a diagram showing an electronic apparatus including the semiconductor device according to the present embodiment.
  • FIG. 1 is a diagram illustrating a semiconductor device according to a first embodiment of the present invention.
  • a semiconductor element (semiconductor chip) 100 is provided with bumps 200 via a stress relaxation function.
  • This form can be referred to as a flip chip having a stress relaxation function, but can also be classified into a CSP (Chip Size / Scale Package).
  • CSP Chip Size / Scale Package
  • the semiconductor element 100 has an element group (not shown) including a gate and the like:
  • the semiconductor element 100 has a plurality of electrodes 104 formed thereon.
  • An insulating layer 106 is formed on the surface of the semiconductor element 100 on which the electrode 104 is formed, avoiding the electrode 104.
  • the insulating layer 106 can be formed using a silicon oxide film. As another example, it is also possible to use a silicon nitride film / polyimide, etc .:
  • a wiring layer 120 is connected to the electrode 104, and the wiring layer is distributed to a region avoiding the electrode 104.
  • the line layer 120 extends.
  • the wiring layer 120 is formed on the insulating layer 106.
  • a conductive layer 122 is provided at a position (part or area) of the wiring layer 120 that avoids the electrode 104.
  • the conductive layer 122 is made of an alloy containing Ni, an alloy containing Cu, Cu, Ni, Sn, solder, Au, A :, Fe, Zn, Cr and Co. Izu It can be formed by
  • the height of the conductive layer 122 is about 12 m or more, preferably about 15 m / m or more, and more preferably 20 m.
  • the height of the conductive layer 122 is not more than about 300 zm, preferably not more than about 200 m, and can be manufactured by a simple method if it is not more than about 100_im. .
  • the conductive layer 122 may have a columnar shape, and preferably has a diameter of about 20 to 100 / m.
  • the conductive layer 122 may have a columnar shape with a diameter of about 60 m and a height of about 50 m.
  • an electrolytic plating can be applied as a method for producing the conductive layer 122.
  • a base metal layer 124 made of, for example, copper is provided on the conductive layer 122.
  • the underlying metal layer 124 is formed with a size exceeding the outer peripheral contour of the conductive layer 122 and is more easily deformed (has a lower coefficient of conductivity) than the conductive layer 122.
  • the underlying metal layer 124 has a shape that is thinner (has a lower height) than the conductive layer 122.
  • the base metal layer 124 may be formed of a material that is easily deformed.
  • the lower metal layer 124 may have a columnar shape, in which case the diameter may be about 60 x m and the height may be about 50 m.
  • an electrolytic plating can be applied.
  • a resin layer 126 made of, for example, polyimide resin is formed on the wiring layer 120.
  • the resin layer 126 is an insulating protective layer serving as a protective film for the wiring layer 120.
  • the resin layer 126 is provided around the conductive layer 122.
  • the resin layer 126 may be formed so as to be in contact with the entire lower surface of the base metal layer 124. In that case, the thermal stress applied to the underlying metal layer 124 is absorbed by the resin layer 126 over the entire lower surface of the underlying metal layer 124.
  • the resin layer 125 may be provided separately from the base metal layer 124. In that case, the base metal layer 124 is easily deformed.
  • another insulating layer 108 is formed on the insulating layer 106.
  • the insulating layer 106 may be formed of a silicon oxide film, and the insulating layer 108 may be formed of polyimide resin.
  • the resin layer 127 is formed of one of the base metal layers 124. It may contact the part. In this case, the resin layer 1 27 comes into contact with the lower surface of the base metal layer 124 around the joint with the conductive layer 122, and the resin layer 1 A configuration in which 27 does not contact may be employed. As described above, according to the configuration in which the resin layer 127 is in contact with a part of the lower surface of the base metal layer 124, thermal stress is absorbed by the resin layer 127 and deformation of the base metal layer 124 is reduced. Ease and harmony can be achieved.
  • a bump 200 is provided on the base metal layer 124. The bump 200 is often a solder bump.
  • solder such as cream solder is placed on the base metal layer 124 and heated to melt the solder and form the ball-shaped bumps 200.
  • a method using solder printing can be applied.
  • the bump 200 is often formed with a size that exceeds the outer contour of the conductive layer 122.
  • the projected area of the region where the bump 200 contacts the underlying metal layer 124 is often larger than the projected area of the region where the underlying metal layer 12 contacts the conductive layer 122.
  • the conductive layer 122 is deformed by the thermal stress, and the underlying metal layer 124 is also deformed. Since the resin layer 126 is provided around the conductive layer 122, much of the thermal stress is applied to the underlying metal layer 124 rather than to the conductive layer 122, and the underlying metal layer 124 Can be greatly deformed and can absorb thermal stress. As a result, the force of the thermal stress applied to the conductive layer 122 is reduced, and conduction failure due to shearing of the conductive layer 122 can be suppressed.
  • FIG. 4A to 6B are diagrams showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • a semiconductor element 100 having an electrode 104 and a wiring layer 120 connected to the electrode 104 is prepared.
  • an insulating layer 106 is formed in the semiconductor element 100, and a wiring layer 120 is formed on the insulating layer 106.
  • a conductive layer is provided on the wiring layer 120 at a position avoiding the electrode 104, and an underlying metal layer is provided on the conductive layer. Specifically, the following first to sixth steps are performed.
  • the first conductive material 130 is formed at least on the wiring 120 and at least in a region including a region where the conductive layer is formed.
  • the first conductive material 130 may be formed over the entire surface of the semiconductor element 100 on which the electrode 104 is formed.
  • a method for forming the metal film 130 an evaporation method, an electroless plating method, or the like may be applied, but a sputtering method is preferable.
  • the first resist layer 13 4 corresponding to the conductive layer formation region and having the first opening 13 2 positioned on the first conductive material 130 is formed.
  • a photosensitive resin photo resist
  • lithography photolithography
  • the first resist layer 134 in which the first openings 132 are formed may be formed by screen printing or transfer printing.
  • a second conductive material 136 is provided in the first opening 132 and over the first conductive material 130.
  • the second conductive material 136 can be formed.
  • the second conductive material 136 may be provided by vapor deposition, sputtering, or electroless plating.
  • the second resist layer 144 in which the second opening 144 corresponding to the formation region of the base metal layer is formed is placed on the first resist layer 134.
  • the second resist layer 144 can be selected from materials that can be used as the first resist layer 134.
  • a method for forming the second opening portion 142 a method for forming the first opening portion 132 of the first resist layer 134 can be applied.
  • a metal material is provided in the second opening portion 142 to form a base metal layer 146.
  • the method for forming the second conductive material 136 can be applied to the method of forming the base metal layer 146.
  • the first and second resist layers 13 4 and 14 4 are removed, and the first conductive material 13 A conductive layer 1488 is formed from a part of 0 and the second conductive material 1336.
  • Methods for patterning the first conductive material 130 include a method using a solvent, a method using a stripper, a method using plasma, a method using etching, and a method combining these.
  • a resin layer 150 is provided around the conduction layer 148 as shown in FIG. 6A.
  • the resin layer 150 can be formed of a resin such as polyimide, epoxy, silicon, and benzocyclobutene.
  • a forming method it is preferable to apply a dipping method, a roll coating method, a spray method, a vapor deposition method, a coating method, or the like, or a spin coating method.
  • the resin does not adhere to, for example, the surface of the base metal layer 146, the resin can be selectively removed using a solvent, plasma, etching, or the like.
  • the entire surface of the base metal layer 146 may be once covered with the resin, and then the resin may be removed until the upper surface of the base metal layer 146 is exposed.
  • the surface of the base metal layer 146 may be exposed by mechanically polishing and grinding the resin.
  • bumps 200 are provided on the base metal layer 146.
  • a cream solder may be placed on the underlying metal layer 146 by screen printing or individual supply, and heated to form the ball-shaped bumps 200.
  • molten solder may be supplied individually, or ball-shaped solder may be supplied and heated.
  • the conductive layer 148 is deformed by the thermal stress, and the base metal layer 146 is also deformed. Since the resin layer 150 is provided around the conductive layer 148, much of the thermal stress is applied to the base metal layer 146 more than the conductive layer 148, and the base metal layer 146 Because it can be deformed significantly, it can absorb thermal stress. As a result, the thermal stress applied to the conductive layer 148 is reduced, Conduction failure due to shearing of the conduction layer 148 can be suppressed.
  • FIG. 7A to 8C are views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • a resin layer 160 is formed by opening a region on the wiring 120 where the conductive layer is formed as an opening 162.
  • the conductive paste 168 includes a conductive filler dispersed in a binder.
  • the plurality of openings 162 can be filled with the conductive paste 168 at a time.
  • dispensing printing may be performed. Dispense printing is suitable when the opening 16 2 is deep.
  • the conductive paste 168 is heated to harden the binder.
  • the binder may be baked or the conductive filler may be melted.
  • the conductive paste 168 may be irradiated with laser. As a result, the conductive paste 168 comes into surface contact with the wiring 120, so that a conductive layer 100 closely adhered to the wiring 120 is formed. According to the above steps, the conductive layer 170 can be formed without a plating process.
  • a metal foil 172 provided with an adhesive is adhered on the conductive layer 170 and the resin layer 160 so as to avoid a contact portion with the conductive layer 170.
  • This step is performed under vacuum.
  • the atmospheric pressure is set to the atmospheric pressure, and as shown in FIG. 8B, the space between the conductive layer 170 and the metal foil 1 ⁇ 2 is evacuated, and the conductive layer 1 And close contact Let it. By doing so, the resistance between the conductive layer 170 and the metal foil 1 ⁇ 2 decreases.
  • the metal foil 17 2 is patterned into the shape of the underlying metal layer 1 ⁇ 6. Thereafter, a bump is provided on the base metal layer 176.
  • the conductive layer 170 is made of a conductive paste, but the base metal layer 176 is interposed, so that the conductive paste does not directly contact the bump. Therefore, for example, silver paste is used as the conductive base, and solder is used as the material of the bumps, so that even if both are melted by heat, they do not mix.
  • the base metal layer 176 can be easily formed by attaching and patterning the metal foil 172.
  • FIG. 9 shows a circuit board 1000 on which the semiconductor device 1 according to the present embodiment is mounted.
  • an organic substrate such as a glass epoxy substrate is used for the circuit board 100.
  • wiring patterns 110 made of, for example, copper are formed so as to form a desired circuit, and these wiring patterns and bumps 200 serving as external terminals of the semiconductor device 1 are formed.
  • the electrical continuity is achieved by mechanically connecting 0 and 0.
  • the semiconductor device 1 has a function of alleviating a thermal stress caused by a difference between a coefficient of thermal expansion of the circuit board 100 and a coefficient of thermal expansion of the semiconductor element.
  • FIG. 10 shows a notebook personal computer as an electronic device 1200 having the semiconductor device 1 to which the present invention is applied.
  • the constituent element "semiconductor element” of the present invention is replaced with “electronic element”, and an electronic element (regardless of active element or passive element) is mounted on a substrate in the same manner as a semiconductor chip. Can also be manufactured. Electronic components manufactured using such electronic elements include, for example, a resistor, a capacitor, a coil, an oscillator, a filter, a temperature sensor, a summit, a paris, a volume or a fuse.

Description

明細書
半導体装置及びその製造方法、 回路基板並びに電子機器 技術分野
本発明は、 半導体装置及びその製造方法、 回路基板並びに電子機器に関する。 背景技術
従来のはんだバンプの下地金属は、 電極 （通常はアルミニウム） の直上にほぼ 同サイズで形成されたバリァメタル薄膜と、 その直上にほぼ同サイズで形成され るとともにはんだの濡れやすい金属薄膜と、 で構成されている。 また、 半導体チ ップ上に配線層が設けられる構造であっても、 同様の構造であった。
近年、 電子機器の小型化に伴いはんだバンプをもつ半導体装置を基板に直接接 続し、 さらに電子機器を小型化、 軽量化しようとする動きが活発になっている。 このような状況の中で、 半導体素子とは熱膨張係数の大きく異なる基板への接続 信頼性の要求が高まってきた。 例えば、 特公平 7— 1 0 5 5 8 6号公報に開示さ れているように、 ハンダバンプとほぼ同じ大きさの下地金属を、 多層の金属層に して、 応力緩和を図る構造が提案されている。
しかしながら、 半導体装置の実際の接続に際しては、 熱膨張係数が半導体チッ プに近い限定された基板に実装する、 または半導体チップのサイズを限定する、 あるいは接続後に工程を追加して樹脂を注入するなど、 工程が複雑になったり材 料コストがかかったりするという問題があった。
本発明は、 この問題点を解決するものであり、 その目的は、 基板素材の選択や 接続後に工程を追加することなく接続信頼性を確保しながら、 直接基板に接続で き、 さらに電子機器を小型化、 軽量化できる半導体装置及びその製造方法、 回路 基板並びに電子機器を提供することにある。 発明の開示
( 1 ) 本発明に係る半導体装置は、 電極を有する半導体素子と、 前記電極に接続される配線層と、
前記電極を避ける位置で前記配線層に設けられる導通層と、 '
前記導通層の外周輪郭を超える大きさで前記導通層の上に設けられ、 前記導通 層よりも変形しやすい下地金属層と、
前記下地金属層の上に設けられるバンプと、
前記導通層の周囲に設けられる樹脂層 （絶縁保護層） と、
を含む。
本発明によれば、 熱応力により導通層が変形するととともに、 下地金属層も変 形する。 導通層の周囲には樹脂層が設けられているので、 熱応力の多くは導通層 よりも下地金属層に加えられ、 下地金属層は大きく変形できるので、 熱応力を吸 収することができる。 その結果、 熱応力の導通層にかかる力が軽減し、 導通層の せん断による導通不良を抑えることができる。
( 2 ) この半導体装置において、
前記バンプは、 前記導通層の外周輪郭を超える大きさで形成され、
前記バンプと前記下地金属層とが接触する領域の投影面積が、 前記下地金属層 と前記導通層とが接触する領域の投影面積よりも大きくてもよい。
( 3 ) この半導体装置において、
前記樹脂層は、 前記下地金属層の下面の少なくとも一部に接触してもよい。
( 4 ) この半導体装置において、
前記樹脂層は、 前記下地金属層の下面から離れて設けられてもよい。
( 5 ) この半導体装置において、
前記下地金属層の下面と前記樹脂層との間に接着剤が設けられてもよい。
( 6 ) この半導体装置において、
前記導通層は、 高さが 1 2〜3 0 0〃m程度であり、 直径が 2 0 - 1 0 0 m 程度であってもよい。
これによれば、 導通層が変形しやすいので熱応力を効率よく吸収することがで きる。
( 7 ) 本発明に係る回路基板には、 上記半導体装置が実装されている。 ( 8 ) 本発明に係る電子機器は、 上記半導体装置を備える。
( 9 ) 本発明に係る半導体装置の製造方法は、 電極と前記電極に接続された配 線層とが形成された半導体素子を用意する工程と、
前記電極を避ける位置で前記配線層に導通層を設ける工程と、
前記導通層の外周輪郭を超える大きさで、 かつ、 前記導通層よりも変形しやす い下地金属層を前記導通層の上に設ける工程と、
前記下地金属層の上にバンプを設ける工程と、
前記導通層の周囲に樹脂層を設ける工程と、
を含む。
本発明によって製造される半導体装置によれば、 熱応力により導通層が変形す るととともに、 下地金属層も変形する。 導通層の周囲には樹脂層が設けられてい るので、 熱応力の多くは導通層よりも下地金属層に加えられ、 下地金属層は大き く変形できるので、 熱応力を吸収することができる。 その結果、 熱応力の導通層 にかかる力が軽減し、 導通層のせん断による導通不良を抑えることができる。
( 1 0 ) この半導体装置の製造方法において、
前記導通層及び前記樹脂層を設ける工程は、
前記配線上であって前記導通層の形成領域を開口部として開口させて、 前記樹 脂層を形成する第 1工程と、
印刷によって前記開口部に、 バインダに導電フイラ一が分散されてなる導電ぺ
—ストを充填する第 2工程と、
前記導電ペース トを加熱して、 前記バインダを硬化させて前記配線に密着させ る第 3工程と、
を含んでもよい。
これによれば、 印刷によって導電ペーストを、 樹脂層の開口部に簡単に充填す ることができる。
( 1 1 ) この半導体装置の製造方法において、
前記第 3工程で、 前記導電フィラーを溶かして前記配線に密着させてもよい。 これによれば、 導電フイラ一を溶融させるので、 配線に密着した導通層を形成 することができる。
( 1 2 ) この半導体装置の製造方法において、 '
前記下地金属層を設ける工程は、 前記導通層及び前記樹脂層を設けた後に、 前 記導通層との接触部分を避けて接着剤が設けられた金属箔を前記導通層及び前記 樹脂層上に真空下で貼り付け、 大気圧下で前記導通層と前記金属箔との間の空間 を真空にして、 前記導通層と前記金属箔とを密着させる第 1工程と、
前記金属箔を、 前記下地金属層の形状にパターニングする第 2工程と、 を含んでもよい。
これによれば、 金属箔を貼り付けてパターニングすることで、 簡単に下地金属 層を形成することができる。
( 1 3 ) この半導体装置の製造方法において、
前記導通層及び前記下地金属層を設ける工程は、
前記導通層の形成領域を含む領域に、 第 1の導電材料を設ける第 1工程と、 前記導通層の形成領域に対応するとともに前記第 1の導電材料上に位置する第
1の開口部が形成された第 1のレジスト層を形成する第 2工程と、
前記第 1の開口部内であって前記第 1の導電材料上に第 2の導電材料を設ける 第 3工程と、
前記下地金属層の形成領域に対応する第 2の開口部が形成された第 2のレジス ト層を、 前記第 1のレジス ト層上に形成する第 4工程と、
前記第 2の開口部に金属材料を設けて前記下地金属層を形成する第 5工程と、 前記第 1及び第 2のレジスト層を除去し、 前記第 1の導電材料をパターニング して、 前記第 1の導電材料の一部及び前記第 2の導電材料から前記導通層を形成 する第 6工程と、
を含んでもよい。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態に係る半導体装置を示す図であり、 図 2は、 本発明の第 1の実施の形態の変形例に係る半導体装置を示す図であり、 図 3は、 本発明の第 1の実施の形態の変形例に係る半導体装置を示す図であり、 図 4 A〜 図 4 Cは、 本発明の第 2の実施の形態に係る半導体装置の製造'方法を示す図であ り、 図 5 A〜図 5 Cは、 本発明の第 2の実施の形態に係る半導体装置の製造方法 を示す図であり、 図 6 A〜図 6 Bは、 本発明の第 2の実施の形態に係る半導体装 置の製造方法を示す図であり、 図 7 A〜図 7 Cは、 本発明の第 3の実施の形態に 係る半導体装置の製造方法を示す図であり、 図 8 A〜図 8 Cは、 本発明の第 3の 実施の形態に係る半導体装置の製造方法を示す図であり、 図 9は、 本実施の形態 に係る半導体装置が実装された回路基板を示す図であり、 図 1 0は、 本実施の形 態に係る半導体装置を備える電子機器を示す図である。 発明を実施するための最良の形態
以下、 本発明の好適な実施の形態について図面を参照して説明する。
(第 1の実施の形態）
図 1は、 本発明の第 1の実施の形態に係る半導体装置を示す図である。 図 1に 示す半導体装置は、 半導体素子 （半導体チップ） 1 0 0に、 応力緩和機能を介し てバンプ 2 0 0が設けられたものである。 この形態は、 応力緩和機能を有するフ リップチヅプということができるが、 C S P (Chip Size/Scale Package) に分 類することもできる。
半導体素子 1 0 0は、 ゲートなどから構成される素子群 （図示せず） を有する: 半導体素子 1 0 0には、 複数の電極 1 0 4が形成されている。 半導体素子 1 0 0 における電極 1 0 4が形成された面には、 電極 1 0 4を避けて、 絶縁層 1 0 6が 形成されている。 シリコンの酸化膜で絶縁層 1 0 6を形成することができる。 な お、 他の例としてはシリコンの窒化膜ゃポリイミ ド等を用いることも可能である: 電極 1 0 4には配線層 1 2 0が接続され、 電極 1 0 4を避ける領域に至るまで配 線層 1 2 0が延びている。 配線層 1 2 0は、 絶縁層 1 0 6上に形成されている。 配線層 1 2 0における電極 1 0 4を避ける位置 （部分又は領域） に、 導通層 1 2 2が設けられている。 導通層 1 2 2は、 N iを含む合金、 C uを含む合金、 C u、 N i、 S n、 はんだ、 A u、 A ：、 F e、 Z n、 C r及び C oのうちのいず れかで形成することができる。 導通層 1 2 2の高さは、 約 1 2〃m以上、 好まし くは約 1 5 / m以上、 さらに好ましくは 2 0 mである。 導通'層 1 2 2の高さは、 約 3 0 0 z m以下、 好ましくは約 2 0 0〃m以下であり、 約 1 0 0 _i m以下であ れば簡単な方法で製造することができる。 導通層 1 2 2は、 円柱状をなしていて もよく、 その直径は、 2 0〜 1 0 0 / m程度であることが好ましい。 導通層 1 2 2は、 直径 6 0〃m程度で、 高さ 5 0 m程度の円柱状であってもよい。 導通層 1 2 2が変形しやすい形状をなすことで、 そのせん断による導通不良がなくなる。 導通層 1 2 2の製造方法として、 電解メツキを適用することができる。
導通層 1 2 2の上には、 例えば銅などで下地金属層 1 2 4が設けられている。 下地金属層 1 2 4は、 導通層 1 2 2の外周輪郭を超える大きさで形成され、 導通 層 1 2 2よりも変形しやすい （弹性係数が低い） 。 変形しやすくするために、 下 地金属層 1 2 4は、 導通層 1 2 2よりも薄い （高さが低い） 形状であることが好 ましい。 あるいは、 下地金属層 1 2 4を変形しやすい材料で形成してもよい。 下 地金属層 1 2 4は、 円柱状をなしていてもよく、 その場合には直径 6 0 x m程度 で高さ 5 0〃m程度であってもよい。 下地金属層 1 2 4の製造方法として、 電解 メツキを適用することができる。
配線層 1 2 0上には、 例えばポリイミ ド樹脂からなる樹脂層 1 2 6が形成され ている。 樹脂層 1 2 6は、 配線層 1 2 0の保護膜となる絶縁保護層である。 樹脂 層 1 2 6は、 導通層 1 2 2の周囲に設けられている。 樹脂層 1 2 6は、 下地金属 層 1 2 4の下面の全面に接触するように形成してもよい。 その場合には、 下地金 属層 1 2 4に加えられる熱応力が、 下地金属層 1 2 4の下面の全面で樹脂層 1 2 6に吸収される。
あるいは、 図 2に示す変形例のように、 樹脂層 1 2 5が下地金属層 1 2 4から 離れて設けられてもよい。 その場合には、 下地金属層 1 2 4が変形しやすい。 な お、 図 2において、 絶縁層 1 0 6上に別の絶縁層 1 0 8が形成されている。 絶縁 層 1 0 6をシリコン酸化膜によって形成し、 絶縁層 1 0 8をポリイ ミ ド樹脂で形 成してもよい。
あるいは、 図 3に示す変形例のように、 樹脂層 1 2 7が下地金属層 1 2 4の一 部に接触してもよい。 この場合には、 下地金属層 1 2 4の下面における導通層 1 2 2との接合部分の周囲に樹脂層 1 2 7が接触し、 下地金属層' 1 2 4の外周端部 に樹脂層 1 2 7が接触しない構成であってもよい。 このように、 下地金属層 1 2 4の下面の一部に樹脂層 1 2 7が接触する構成によれば、 樹脂層 1 2 7による熱 応力の吸収と、 下地金属層 1 2 4の変形の容易さと、 の調和を図ることができる。 下地金属層 1 2 4の上にはバンプ 2 0 0が設けられる。 バンプ 2 0 0は、 ハン ダバンプであることが多い。 例えば、 クリームハンダなどのハンダを下地金属層 1 2 4に載せて加熱し、 ハンダを溶融して、 ボール状のバンプ 2 0 0を形成する ことができる。 クリームハンダの供給には、 はんだ印刷による方式を適用するこ とができる。 バンプ 2 0 0は、 導通層 1 2 2の外周輪郭を超える大きさで形成さ れることが多い。 バンプ 2 0 0と下地金属層 1 2 4とが接触する領域の投影面積 が、 下地金属層 1 2 と導通層 1 2 2とが接触する領域の投影面積よりも大きい ことが多い。
本実施の形態によれば、 熱応力により導通層 1 2 2が変形するととともに、 下 地金属層 1 2 4も変形する。 導通層 1 2 2の周囲には樹脂層 1 2 6が設けられて いるので、 熱応力の多くは導通層 1 2 2よりも下地金属層 1 2 4に加えられ、 下 地金属層 1 2 4は大きく変形できるので、 熱応力を吸収することができる。 その 結果、 熱応力の導通層 1 2 2にかかる力が軽減し、 導通層 1 2 2のせん断による 導通不良を抑えることができる。
(第 2の実施の形態）
図 4 A〜図 6 Bは、 本発明の第 2の実施の形態に係る半導体装置の製造方法を 示す図である。 本実施の形態では、 図 4 Aに示すように、 電極 1 0 4と、 この電 極 1 0 4に接続された配線層 1 2 0とが形成された半導体素子 1 0 0を用意する。 なお、 半導体素子 1 0 0には、 絶縁層 1 0 6が形成されており、 絶縁層 1 0 6上 に配線層 1 2 0が形成されている。
次に、 電極 1 0 4を避ける位置で配線層 1 2 0に導通層を設け、 導通層上に下 地金属層を設ける。 詳しくは、 以下の第 1工程〜第 6工程を行う。
(第 1工程） 図 4 Aに示すように、 少なくとも配線 1 2 0上であって、 少なくとも導通層の 形成領域を含む領域に、 第 1の導電材料 1 3 0を形成する。 第 Ϊの導電材料 1 3 0は、 半導体素子 1 0 0における電極 1 0 4が形成された面の全面に形成しても よい。 金属膜 1 3 0を形成する方法として、 蒸着法や無電解メツキなどを適用し てもよいが、 スパッタリング法が好ましい。
(第 2工程）
図 4 Bに示すように、 導通層の形成領域に対応するとともに第 1の導電材料 1 3 0上に位置する第 1の開口部 1 3 2が形成された第 1のレジスト層 1 3 4を形 成する。 第 1のレジスト層 1 3 4として感光性樹脂 （フォトレジス ト） を使用す ることができる。 また、 第 1の開口部 1 3 2を形成する方法として、 マスクを介 して露光、 現像するリソグラフィ （フォ トリソグラフィ） を適用することができ る。 あるいは、 スクリーン印刷や転写印刷により、 第 1の開口部 1 3 2が形成さ れた第 1のレジス ト層 1 3 4を形成してもよい。
(第 3工程）
図 4 Cに示すように、 第 1の開口部 1 3 2内であって第 1の導電材料 1 3 0上 に第 2の導電材料 1 3 6を設ける。 例えば、 第 1の導電材料 1 3 0を電極として、 第 1の開口部 1 3 2の内面をメツキ液に浸すことで、 第 2の導電材料 1 3 6を形 成することができる。 この場合、 電極の取り出し方として、 第 1の開口部 1 3 2 の内面に接触針を当てる方法、 第 1のレジス ト層 1 3 4を突き破るように接触針 を当てる方法などがある。 あるいは、 蒸着、 スパッタリング又は無電解メツキに よって第 2の導電材料 1 3 6を設けてもよい。
(第 4工程）
図 5 Aに示すように、 下地金属層の形成領域に対応する第 2の開口部 1 4 2が 形成された第 2のレジスト層 1 4 4を、 第 1のレジス ト層 1 3 4上に形成する。 第 2のレジスト層 1 4 4は、 第 1のレジス ト層 1 3 4として使用できる材料から 選択することができる。 第 2の開口部 1 4 2の形成方法は、 第 1のレジスト層 1 3 4の第 1の開口部 1 3 2の形成方法を適用することができる。
(第 5工程） 図 5 Bに示すように、 第 2の開口部 1 4 2に金属材料を設けて下地金属層 1 4 6を形成する。 下地金属層 1 4 6を形成する方法は、 第 2の導 材料 1 3 6を設 けるときの方法を適用することができる。
(第 6工程）
図 5 Cに示すように、 第 1及び第 2のレジスト層 1 3 4、 1 4 4を除去し、 第 1の導電材料 1 3 0をパ夕一ニングして、 第 1の導電材料 1 3 0の一部及び第 2 の導電材料 1 3 6から導通層 1 4 8を形成する。 第 1の導電材料 1 3 0をパター ニングする方法として、 溶剤を用いる方法、 剥離液を用いる方法、 プラズマによ る方法、 エッチングによる方法、 あるいはこれらを組み合わせた方法がある。 以上の工程が終わると、 図 6 Aに示すように、 導通層 1 4 8の周囲に樹脂層 1 5 0を設ける。 樹脂層 1 5 0は、 ポリイミ ド、 エポキシ、 シリコン、 ベンゾシク ロブテンなどの樹脂で形成することができる。 その形成方法として、 浸せき法、 ロールコート法、 スプレー法、 蒸着法、 ポヅティング法などを適用してもよいカ'、 回転塗布法を適用することが好ましい。 また、 樹脂が付着すべきでない箇所、 例 えば下地金属層 1 4 6の上面などに付着した場合は、 溶剤、 プラズマ、 エツチン グなどで選択的に樹脂を除去することができる。 あるいは、 樹脂で下地金属層 1 4 6の全面を一旦覆ってから、 下地金属層 1 4 6の上面が露出するまで樹脂を除 去してもよい。 あるいは、 機械的に樹脂を研磨、 研削して、 下地金属層 1 4 6の 表面を露出させてもよい。
次に、 図 6 Bに示すように、 下地金属層 1 4 6上にバンプ 2 0 0を設ける。 例 えば、 スクリーン印刷や個別供給の方法でクリームはんだを下地金属層 1 4 6上 に載せて、 これを加熱し、 ボール状のバンプ 2 0 0を形成してもよい。 あるレ、は、 溶融はんだを個別に供給したり、 ボール状のはんだを供給して加熱してもよい。 以上の工程によって製造される半導体装置によれば、 熱応力により導通層 1 4 8が変形するととともに、 下地金属層 1 4 6も変形する。 導通層 1 4 8の周囲に は樹脂層 1 5 0が設けられているので、 熱応力の多くは導通層 1 4 8よりも下地 金属層 1 4 6に加えられ、 下地金属層 1 4 6は大きく変形できるので、 熱応力を 吸収することができる。 その結果、 熱応力の導通層 1 4 8にかかる力が軽減し、 導通層 1 4 8のせん断による導通不良を抑えることができる。
(第 3の実施の形態） '
図 7 A〜図 8 Cは、 本発明の第 3の実施の形態に係る半導体装置の製造方法を 示す図である。
(導通層及び前記樹脂層を設ける工程）
(第 1工程）
図 7 Aに示すように、 配線 1 2 0上であって導通層の形成領域を開口部 1 6 2 として開口させて、 樹脂層 1 6 0を形成する。
(第 2工程）
図 7 A及び図 7 Bに示すように、 ステンシルの開口部を開口部 1 6 2に合わせ て、 スキ一ジ 1 6 6によって導電べ一ス ト 1 6 8を開口部 1 6 2に充填する。 す なわち、 スクリーン印刷を行う。 ここで、 導電ペース ト 1 6 8は、 バインダに導 電フイラ一が分散されてなる。 スクリーン印刷によれば、 複数の開口部 1 6 2に 一括で導電ペース ト 1 6 8を充填することができる。 または、 デイスペンス印刷 を行ってもよい。 デイスペンス印刷は、 開口部 1 6 2が深いときに適している。
(第 3工程）
図 7 Cに示すように、 導電ペース ト 1 6 8を加熱して、 バインダを硬化させる c また、 バインダを焼成してもよく、 導電フイラ一を溶融させてもよい。 例えば、 導電ペースト 1 6 8にレーザを照射してもよい。 これによつて、 導電ペースト 1 6 8が配線 1 2 0に面接触するので、 配線 1 2 0上に密着した導通層 1 Ί 0が形 成される。 以上の工程によれば、 メツキのプロセスなしで導通層 1 7 0を形成す ることができる。
(下地金属層を設ける工程）
(第 1工程）
図 8 Aに示すように、 導通層 1 Ί 0との接触部分を避けて接着剤が設けられた 金属箔 1 7 2を、 導通層 1 7 0及び樹脂層 1 6 0上に貼り付ける。 この工程を真 空下で行う。 次に、 気圧を大気圧にして、 図 8 Bに示すように、 導通層 1 7 0と 金属箔 1 Ί 2との間の空間を真空にして、 導通層 1マ 0と金属箔 1 7 2とを密着 させる。 こうすることで、 導通層 1 7 0と金属箔 1 Ί 2との間の抵抗値が下がる。 (第 2工程）
図 8 Cに示すように、 金属箔 1 7 2を下地金属層 1 Ί 6の形状にパ夕一ニング する。 その後、 下地金属層 1 7 6の上にバンプを設ける。 導通層 1 7 0は導電べ —ストで構成されているが、 下地金属層 1 7 6が介在するので、 導電べ一ス トと バンプとが直接接触しない。 したがって、 例えば導電べ一ストとして銀ペースト を使用し、 バンプの材料としてはんだを使用して、 熱によって両者が溶融しても 混ざらないようになつている。 本実施の形態によれば、 金属箔 1 7 2を貼り付け てパターニングすることで、 簡単に下地金属層 1 7 6を形成することができる。 図 9には、 本実施の形態に係る半導体装置 1を実装した回路基板 1 0 0 0が示 されている。 回路基板 1 0 0 0には例えばガラスエポキシ基板等の有機系基板を 用いることが一般的である。 回路基板 1 0 0 0には例えば銅からなる配線パ夕一 ン 1 1 0 0が所望の回路となるように形成されていて、 それらの配線パターンと 半導体装置 1の外部端子となるバンプ 2 0 0とを機械的に接続することでそれら の電気的導通を図る。 半導体装置 1は、 回路基板 1 0 0 0の熱膨張係数と、 半導 体素子の熱膨張係数との差によって生じる熱応力を緩和する機能を備えている。 図 1 0には、 本発明を適用した半導体装置 1を有する電子機器 1 2 0 0として、 ノート型パーソナルコンピュータが示されている。
なお、 上記本発明の構成要件 「半導体素子」 を 「電子素子」 に置き換えて、 半 導体チップと同様に電子素子 （能動素子か受動素子かを問わない） を、 基板に実 装して電子部品を製造することもできる。 このような電子素子を使用して製造さ れる電子部品として、 例えば、 抵抗器、 コンデンサ、 コイル、 発振器、 フィル夕、 温度センサ、 サ一ミス夕、 パリス夕、 ボリューム又はヒューズなどがある。

Claims

請求の範囲
1 . 電極を有する半導体素子と、
前記電極に接続される配線層と、
前記電極を避ける位置で前記配線層に設けられる導通層と、
前記導通層の外周輪郭を超える大きさで前記導通層の上に設けられ、 前記導通 層よりも変形しやすい下地金属層と、
前記下地金属層の上に設けられるバンプと、
前記導通層の周囲に設けられる樹脂層と、
を含む半導体装置。
2 . 請求項 1記載の半導体装置において、
前記バンプは、 前記導通層の外周輪郭を超える大きさで形成され、
前記バンプと前記下地金属層とが接触する領域の投影面積が、 前記下地金属層 と前記導通層とが接触する領域の投影面積よりも大きい半導体装置。
3 . 請求項 1記載の半導体装置において、
前記樹脂層は、 前記下地金属層の下面の少なく とも一部に接触する半導体装置
4 . 請求項 2記載の半導体装置において、
前記樹脂層は、 前記下地金属層の下面の少なくとも一部に接触する半導体装置
5 . 請求項 1記載の半導体装置において、
前記樹脂層は、 前記下地金属層の下面から離れて設けられている半導体装置。
6 . 請求項 2記載の半導体装置において、
前記樹脂層は、 前記下地金属層の下面から離れて設けられている半導体装置。
7 . 請求項 1から請求項 6のいずれかに記載の半導体装置において、
前記下地金属層の下面と前記樹脂層との間に接着剤が設けられている半導体装 置。
8 . 請求項 1から請求項 6のいずれかに記載の半導体装置において、
前記導通層は、 高さが 1 2〜3 0 O z m程度であり、 直径が 2 0〜 1 0 0〃m 程度である半導体装置。
9 . 請求項 7記載の半導体装置において、
前記導通層は、 高さが 1 2〜 3 0 0〃m程度であり、 直径が' 2 0〜 1 0 0〃m 程度である半導体装置。
1 0 . 請求項 1から請求項 6のいずれかに記載の半導体装置が実装された回路基 板。
1 1 . 請求項 7記載の半導体装置が実装された回路基板。
1 2 . 請求項 8記載の半導体装置が実装された回路基板。
1 3 . 請求項 9記載の半導体装置が実装された回路基板。
1 4 . 請求項 1から請求項 6のいずれかに記載の半導体装置を備える電子機器。
1 5 . 請求項 7記載の半導体装置を備える電子機器。
1 6 . 請求項 8記載の半導体装置を備える電子機器。
1 7 . 請求項 9記載の半導体装置を備える電子機器。
1 8 . 電極と前記電極に接続された配線層とが形成された半導体素子を用意する 工程と、
前記電極を避ける位置で前記配線層に導通層を設ける工程と、
前記導通層の外周輪郭を超える大きさで、 かつ、 前記導通層よりも変形しやす い下地金属層を前記導通層の上に設ける工程と、
前記下地金属層の上にバンプを設ける工程と、
前記導通層の周囲に樹脂層を設ける工程と、
を含む半導体装置の製造方法。
1 9 . 請求項 1 8記載の半導体装置の製造方法において、
前記導通層及び前記樹脂層を設ける工程は、
前記配線上であって前記導通層の形成領域を開口部として開口させて、 前記樹 脂層を形成する第 1工程と、
印刷によって前記開口部に、 バインダに導電フイラ一が分散されてなる導電べ —ス トを充填する第 2工程と、
前記導電ペース トを加熱して、 前記バインダを硬化させて前記配線に密着させ る第 3工程と、 を含む半導体装置の製造方法。
2 0 . 請求項 1 9記載の半導体装置の製造方法において、 '
前記第 3工程で、 前記導電フィラーを溶かして前記配線に密着させる半導体装 置の製造方法。
2 1 . 請求項 1 8から請求項 2 0のいずれかに記載の半導体装置の製造方法にお いて、
前記下地金属層を設ける工程は、 前記導通層及び前記樹脂層を設けた後に、 前 記導通層との接触部分を避けて接着剤が設けられた金属箔を前記導通層及び前記 樹脂層上に真空下で貼り付け、 大気圧下で前記導通層と前記金属箔との間の空間 を真空にして、 前記導通層と前記金属箔とを密着させる第 1工程と、
前記金属箔を、 前記下地金属層の形状にパターニングする第 2工程と、 を含む半導体装置の製造方法。
2 2 . 請求項 1 8記載の半導体装置の製造方法において、
前記導通層及び前記下地金属層を設ける工程は、
前記導通層の形成領域を含む領域に、 第 1の導電材料を設ける第 1工程と、 前記導通層の形成領域に対応するとともに前記第 1の導電材料上に位置する第
1の開口部が形成された第 1のレジスト層を形成する第 2工程と、
前記第 1の開口部内であって前記第 1の導電材料上に第 2の導電材料を設ける 第 3工程と、
前記下地金属層の形成領域に対応する第 2の開口部が形成された第 2のレジス ト層を、 前記第 1のレジス ト層上に形成する第 4工程と、
前記第 2の開口部に金属材料を設けて前記下地金属層を形成する第 5工程と、 前記第 1及び第 2のレジスト層を除去し、 前記第 1の導電材料をパターニング して、 前記第 1の導電材料の一部及び前記第 2の導電材料から前記導通層を形成 する第 6工程と、
を含む半導体装置の製造方法。
PCT/JP1999/001410 1998-03-27 1999-03-19 Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus WO1999050907A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US09/424,484 US6181010B1 (en) 1998-03-27 1999-03-19 Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
EP99909275A EP1005082A4 (en) 1998-03-27 1999-03-19 SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, PRINTED CIRCUIT BOARD, AND ELECTRONIC APPARATUS
KR1019997011032A KR100552988B1 (ko) 1998-03-27 1999-03-19 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8226598 1998-03-27
JP10/82265 1998-03-27

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US09/424,484 A-371-Of-International US6181010B1 (en) 1998-03-27 1999-03-19 Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
US09/729,959 Continuation US6414390B2 (en) 1998-03-27 2000-12-06 Semiconductor device and method of manufacturing the same, circuit board and electronic instrument

Publications (1)

Publication Number Publication Date
WO1999050907A1 true WO1999050907A1 (en) 1999-10-07

Family

ID=13769656

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/001410 WO1999050907A1 (en) 1998-03-27 1999-03-19 Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus

Country Status (6)

Country Link
US (2) US6181010B1 (ja)
EP (1) EP1005082A4 (ja)
KR (1) KR100552988B1 (ja)
CN (1) CN1236489C (ja)
TW (1) TW452868B (ja)
WO (1) WO1999050907A1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851911A (en) 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
KR100552988B1 (ko) * 1998-03-27 2006-02-15 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
DE60042787D1 (de) * 1999-07-16 2009-10-01 Panasonic Corp Verfahren zur Herstellung einer verpackten Halbleiteranordnung
JP2001196524A (ja) * 2000-01-12 2001-07-19 Seiko Epson Corp 接続用基板の製造方法および接続用基板、ならびに半導体装置の製造方法および半導体装置
US20020125568A1 (en) * 2000-01-14 2002-09-12 Tongbi Jiang Method Of Fabricating Chip-Scale Packages And Resulting Structures
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US20060163729A1 (en) * 2001-04-18 2006-07-27 Mou-Shiung Lin Structure and manufacturing method of a chip scale package
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
JP2003188313A (ja) * 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6965160B2 (en) * 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
US6841874B1 (en) 2002-11-01 2005-01-11 Amkor Technology, Inc. Wafer-level chip-scale package
US6912805B2 (en) * 2003-06-24 2005-07-05 Chi Lung Ngan Magnetized card holder
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3863161B2 (ja) * 2004-01-20 2006-12-27 松下電器産業株式会社 半導体装置
JP4327657B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
TWI242253B (en) * 2004-10-22 2005-10-21 Advanced Semiconductor Eng Bumping process and structure thereof
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7071575B2 (en) * 2004-11-10 2006-07-04 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7274108B2 (en) * 2004-11-15 2007-09-25 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2006173460A (ja) * 2004-12-17 2006-06-29 Renesas Technology Corp 半導体装置の製造方法
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
JP2008311584A (ja) * 2007-06-18 2008-12-25 Elpida Memory Inc 半導体パッケージの実装構造
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8611090B2 (en) 2010-09-09 2013-12-17 International Business Machines Corporation Electronic module with laterally-conducting heat distributor layer
TWI493668B (zh) * 2011-05-23 2015-07-21 Via Tech Inc 接墊結構、線路載板及積體電路晶片
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
CN104952743A (zh) * 2015-05-19 2015-09-30 南通富士通微电子股份有限公司 晶圆级芯片封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196856A (ja) * 1988-02-02 1989-08-08 Fujitsu Ltd 半導体装置用バンプ形成方法
JPH01209746A (ja) * 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH06302604A (ja) * 1993-02-18 1994-10-28 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789244A (en) * 1980-11-26 1982-06-03 Ricoh Co Ltd Formation of protruded electrode
JPH07105586B2 (ja) 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
EP0619608B1 (en) * 1993-04-07 1999-11-03 Mitsui Chemicals, Inc. Circuit board for optical devices
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
WO1997019579A1 (fr) * 1995-11-17 1997-05-29 Kabushiki Kaisha Toshiba Tableau de connexion multicouches, materiau prefabrique pour ce tableau, procede de fabrication de ce dernier groupement de composants electroniques et procede de formation de connexions verticales conductrices
KR100552988B1 (ko) * 1998-03-27 2006-02-15 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196856A (ja) * 1988-02-02 1989-08-08 Fujitsu Ltd 半導体装置用バンプ形成方法
JPH01209746A (ja) * 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH06302604A (ja) * 1993-02-18 1994-10-28 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1005082A4 *

Also Published As

Publication number Publication date
CN1262785A (zh) 2000-08-09
CN1236489C (zh) 2006-01-11
US6181010B1 (en) 2001-01-30
KR20010013055A (ko) 2001-02-26
US6414390B2 (en) 2002-07-02
EP1005082A1 (en) 2000-05-31
US20010000080A1 (en) 2001-03-29
TW452868B (en) 2001-09-01
EP1005082A4 (en) 2001-08-16
KR100552988B1 (ko) 2006-02-15

Similar Documents

Publication Publication Date Title
WO1999050907A1 (en) Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus
US6118179A (en) Semiconductor component with external contact polymer support member and method of fabrication
US6909194B2 (en) Electronic assembly having semiconductor component with polymer support member and method of fabrication
US5746868A (en) Method of manufacturing multilayer circuit substrate
KR100718172B1 (ko) 전자 디바이스 및 전자 디바이스 밀봉 방법 및 전자디바이스 접속 방법
TW492120B (en) Semiconductor device and its manufacturing method, stacked type semiconductor device, circuit substrate and electronic machine
US7096578B2 (en) Manufacturing method for wiring circuit substrate
US6586322B1 (en) Method of making a bump on a substrate using multiple photoresist layers
US6159837A (en) Manufacturing method of semiconductor device
JP3588027B2 (ja) Ｉｃチップを基板に接合する方法
US20030068852A1 (en) Protective film for the fabrication of direct build-up layers on an encapsulated die package
US8921221B2 (en) IMS (injection molded solder) with two resist layers forming solder bumps on substrates
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
JPH10163368A (ja) 半導体装置の製造方法及び半導体装置
WO2002023631A2 (en) Direct build-up layer on an encapsulated die package having a moisture barrier structure
JP2004259988A (ja) キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
US7216424B2 (en) Method for fabricating electrical connections of circuit board
US7323762B2 (en) Semiconductor package substrate with embedded resistors and method for fabricating the same
US7135377B1 (en) Semiconductor package substrate with embedded resistors and method for fabricating same
JP2019083234A (ja) 半導体装置及びその製造方法
JP3568869B2 (ja) 半導体集積回路装置及びその製造方法
US20040209452A1 (en) Solder terminal and fabricating method thereof
JP2002064162A (ja) 半導体チップ
WO2000057469A1 (fr) Structure et procédé de montage de semi-conducteur
KR19990082267A (ko) 전자 부품 및 반도체 장치, 그 제조 방법 및 실장 방법, 회로기판 및 전자기기

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99800381.6

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 09424484

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1019997011032

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1999909275

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1999909275

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019997011032

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1019997011032

Country of ref document: KR