WO1997011483A2 - Verfahren zum erzeugen sehr kleiner strukturweiten auf einem halbleitersubstrat - Google Patents

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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Definitions

  • transistors with a minimal gate length are used as drivers and those with a minimal width are used as active load elements.
  • the transistor width has a direct effect on the gate capacitance, which forms a capacitive load for the previous stage, and the resistance value for an active load element.
  • the minimum transistor width is determined by the minimum active path width when the field isolation is generated by a LOCOS (Local Cocidation of Silicon) process. In a certain generation of lithography, this is usually about one and a half to twice as large as the minimum gate length.
  • non-volatile memories such as Flotox-EEPROM or flash memories are also formed with MOS transistors, that is to say with elements with a source, a channel and a drain region.
  • MOS transistors that is to say with elements with a source, a channel and a drain region.
  • the information is stored in a floating gate above the channel region, which is isolated from it by a gate oxide.
  • This charge is changed by programming or erasing by Fowler-Nordheim tunneling of electrons between the floating gate and the semiconductor substrate through a very thin dielectric, which is formed by a very thin window, the tunnel window, in the gate oxide.
  • the voltage required for this corresponding to a field strength of over 10 MV / cm, is capacitively coupled in via a control gate.
  • the necessary voltage at the control gate to initiate the tunnel process depends on two factors: the efficiency of the coupling of the voltage applied to the control gate, i.e. the coupling factor, which is essentially given by the area ratio of the control gate to the tunnel window, and the Thickness of the tunnel oxide.
  • the smallest possible programming voltage requires a small tunnel window with a thin tunnel oxide with the largest possible overlap of the control gate over the floating gate.
  • the tunnel window in order to reduce the programming voltage, the tunnel window must first of all be reduced in order to achieve a high coupling factor.
  • the field isolation is usually carried out by a LOCOS process, so that the channel width is limited by the structure resolution of the photolithography.
  • tunneling takes place via a tunnel window in the gate oxide above the channel area.
  • the dimensions of the window are limited by the structure resolution of the photolithography.
  • Length is determined by a spacer technology.
  • the gate electrode is in direct contact with the channel area, so that a Schottky contact results.
  • a special layer structure is used to produce the Schottky gate electrode, which is not readily transferable to silicon MOS technology.
  • the object of the present invention is to specify a method for producing very small feature sizes on a semiconductor substrate, in which the feature sizes are not limited by photolithography.
  • a structure is first applied which has an edge at the point at which the small structure width is to be produced.
  • a first layer is then deposited. This covers the entire surface, so too the edge.
  • This first layer is then anisotropically etched back until the horizontal portions of this layer have been completely removed.
  • a residue remains on the edge, the width of which is approximately equal to the thickness of the deposited layer.
  • This rest is usually referred to as a spacer.
  • the material of the structure is selected so that it can be selectively etched with respect to the material of the first layer. After this etching, only the rest of the first layer, the spacer, remains. This forms an oxidation barrier for the oxidation of the ones below
  • the materials being selected such that the material of the spacer, that is to say the first layer, can be etched selectively with respect to the underlying second layer and the oxide layer previously produced, a small linear structure width corresponding to the dimensions of the spacer remains in the oxide layer.
  • the oxide layer can thus be used as an etching mask for the underlying second layer.
  • the layer underneath is only etched in depth, so that after removal of the oxide layer it can be used as an etching mask for a layer underneath this.
  • the respective upper layer can be used as an etching mask for the layer below, the structure width being retained in the case of anisotropic etching and corresponding approximately to the layer thickness of the first layer, which is easily reproducible and can be chosen smaller than the structure resolution of known lithographies in the optical field.
  • Preferred materials are silicon nitride for the first layer and polysilicon for the second layer. These can be etched well against one another and also against silicon oxide.
  • the structure forming the edge is preferably formed with TEOS (tetraethyl-o.rtho-S.ilan).
  • the invention can be used both in field insulation using the LOCOS process and with a silicon oxide-polysilicon-silicon oxide sandwich insulation layer.
  • a layer must be deposited between the oxide layer and the second layer, which is preferably a polysilicon layer, against which silicon oxide can be selectively etched. Silicon nitride is preferably used here.
  • Structure width can advantageously be used both for generating very narrow gates in MOS transistors to form active load elements and very small tunnel windows in Flotox-EEPROM memory cells and also very small channel widths in flash memory cells.
  • FIGS. 1A to IH schematically show the sequence according to the invention of a manufacturing process with a small structure width in the case of an oxide-polysilicon-oxide sandwich insulation
  • FIGS. 2A to 2F schematically show the sequence according to the invention of a manufacturing process with a small structural width in a field isolation by means of the LOCOS process and
  • FIG 3 shows the cross-section through a flash memory cell with a narrow one according to the invention Channel in an oxide-polysilicon-oxide sandwich insulation layer.
  • FIGS. 1A to IH The individual steps of a manufacturing process for producing a small feature size on a semiconductor substrate are shown in FIGS. 1A to IH.
  • the same layers have the same reference symbols.
  • a thin oxide layer 2 has been produced on a semiconductor substrate 1.
  • a doped polysilicon layer 3 has been deposited thereon, on which an oxide layer 4 has been produced.
  • a polysilicon layer 5 has been deposited again above this oxide-polysilicon-oxide sandwich insulation layer 2, 3, 4.
  • a TEOS layer was deposited on top and structured by means of photolithography, so that a structure 7 with a steep edge was created.
  • a silicon nitride layer 6 was deposited over this structure 7 and the free area of the polysilicon layer 5. This state is shown in FIG. 1A.
  • the silicon nitride layer 6 is etched back anisotropically, so that only a residue 8 - a so-called spacer - of this silicon nitride layer 6 remains at the edge of the structure 7.
  • the structure 7 is then removed and the underlying polysilicon layer 5 is oxidized.
  • the spacer 8 remaining on the edge of the structure 7 acts as an oxidation barrier, so that the polysilicon layer 5 is oxidized only around it and forms an oxide layer 9 outside the spacer region 8. This state is shown in Figure IB.
  • the spacer 8 is then removed. For this it is necessary that it can be selectively etched both with respect to the silicon oxide and with respect to the polysilicon. This condition is met by using silicon nitride for the first layer. But other materials can also be used are used, it is essential that they can be etched selectively against one another.
  • FIG. IC now shows how, in addition to the small structure width, a further structure can be produced in a conventional manner by means of a photomask 10.
  • the photomask 10 serves to etch areas in the silicon oxide layer 9.
  • the photomask 10 is then removed again and the underlying polysilicon 5 is anisotropically etched using the oxide layer 9 serving as an etching mask. This state is shown in FIG. ID.
  • the silicon oxide 9 is then anisotropically etched, which means that the oxide layer 4 is structured at the same time.
  • the polysilicon layer 5 is then anisotropically etched, as a result of which the polysilicon layer 3 is structured at the same time. This state is shown in Figure IF.
  • the thin oxide layer 2 is now etched, as a result of which the upper oxide layer 4 is also etched. Subsequently, as shown in FIG. IH, the exposed semiconductor substrate 1 is thermally oxidized to a desired oxide thickness. As a result, the previously exposed edges of the polysilicon layer 2 are also covered with an oxide and thus isolated again.
  • FIG. IH a "normal" structure width, as can be produced by a conventional photolithography step, is shown in the right part and a very small structure width, as can be realized by the method according to the invention, in the left part.
  • This small structure width can be, for example, the cross section through the channel of a flash memory cell.
  • a conductive one Layer 11 are applied as a floating gate, over which a further conductive layer 13 is deposited as a control gate, separated by an insulation layer 12.
  • This small structure width enables a very narrow tunnel area to be created, which enables a favorable coupling factor, which in turn allows a lower programming or erasure voltage.
  • This small channel width also makes the memory cell smaller.
  • the small structure width can, however, also be used advantageously for "normal" MOS transistors which are used as active load elements, since this enables transistors of very small width to be produced, which has a small gate area and thus a low gate capacitance to have.
  • FIGS. 2A to 2F show the use of the method according to the invention in field isolation, as is customary, for example, in Flotox-EEPROM memory cells.
  • the floating gate In Flotox EEPROM memory cells, the floating gate is separated from the channel area by a thin gate oxide. In order to achieve lower programming and erasing voltages, it is necessary to create a small tunnel window in this gate oxide, the oxide thickness of which should be thinner than the gate oxide. The individual steps for generating this small tunnel window are shown in FIGS. 2A to 2F.
  • a field oxide 20 was structured on a semiconductor substrate 100 by means of a LOCOS process and a gate oxide 30 was generated.
  • a silicon nitride layer 40 was deposited thereon and in turn a polysilicon layer 50.
  • a TEOS layer was deposited on the polysilicon layer 50, which was structured by means of conventional photolithography, so that a structure 60 was formed.
  • a silicon nitride layer was deposited over this structure 60 and the polysilicon layer 50 and then anisotropically etched back so that spacers 70 remain on the edges of the structure 60. This state is shown in Figure 2A.
  • the polysilicon layer 50 is oxidized, so that an oxide layer 80 is formed around the spacer 70, which acts as an oxidation barrier, as shown in FIG. 2B.
  • the oxide layer 80 is used as an etching mask for the underlying polysilicon layer 50. This state is shown in Figure 2C.
  • the oxide layer 80 is removed and the underlying polysilicon layer 50 is used as an etching mask for the silicon nitride layer 40 below it.
  • FIG. 2D shows the state with the already structured silicon nitride layer 40.
  • the polysilicon layer 50 is then removed and the gate oxide is etched back to the semiconductor substrate 100 by means of the silicon nitride layer 40 serving as an etching mask. This state is shown in FIG. 2E.
  • the silicon nitride layer 40 is then removed and a thin tunnel oxide is produced by thermal oxidation in the small structure width 90 produced in the manner according to the invention, which represents the tunnel window. This is shown in Figure 2F.
  • the spacer 70 according to FIG. 2A is produced on the edge of a structure 60, the trench forming the small structure width is always in the form of a closed ring. In the case of a flotox-EEPROM memory cell array, this ring can always define the tunnel window of two mirror-symmetrical memory cells.
  • a further photographic technology step is necessary with which the nitride web can be structured immediately before the polysilicon layer 50 is oxidized.
  • tunnel windows can be produced in the form of extremely narrow strips. Their area is up to a factor of 10 smaller than that which can be produced using conventional technology.

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Abstract

Verfahren zum Erzeugen einer sehr kleinen Strukturweite auf einem Halbleitersubstrat (1; 10) durch Erzeugen einer Mikrostruktur (8; 70) als Ergebnis einer isotropen Ätzung einer über eine Kante abgeschiedenen ersten Schicht (6) und Entfernen der die Kante bildenden Struktur (7; 60), wobei die Weite der Mikrostruktur (8; 70) etwa gleich der Dicke der abgeschiedenen ersten Schicht ist. Danach wird eine darunter liegende Polysiliziumschicht (5; 50) selektiv oxidiert. Die kleine Strukturweite kann der Querschnitt durch den Kanal einer Flash-Speicherzelle sein.

Description

Beschreibung
Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleitersubstrat
In integrierten MOS-Schaltungen werden Transistoren mit mini¬ maler Gatelänge als Treiber und solche mit minimaler Weite als aktive Lastelemente eingesetzt. Im Fall von Lastelementen wirkt sich die Transistorweite direkt auf die Gate-Kapazität, die eine kapazitive Last für die vorhergehende Stufe bildet, und den Widerstandswert für ein aktives Lastelement aus. In bekannten Herstellverfahren für integrierte MOS-Schaltkreise ist die minimale Transistorweite durch die minimale aktive Bahnbreite bei Erzeugung der Feldisolation durch einen LOCOS- (Local Cocidation of Silicon) -Prozeß bestimmt. Diese ist in einer bestimmten Lithographie-Generation üblicherweise etwa eineinhalb- bis zweimal so groß wie die minimale Gatelänge.
Es ist jedoch eine kleinere Transistorweite erwünscht, da sich diese positiv auf Transistorfläche, Gatefläche und damit Gateoxidausbeute sowie Eingangskapazität von aktiven Lastele¬ menten auswirkt.
Auch die Zellen nicht-flüchtiger Speicher wie Flotox-EEPROM- oder Flash-Speicher sind mit MOS-Transistoren, also mit Ele¬ menten mit einem Source-, einem Kanal- und einem Drainbereich gebildet. Die Information wird bei solchen Speicherzellen in einem Floating-Gate über dem Kanalbereich, das von diesem durch ein Gateoxid isoliert ist, gespeichert. Die Änderung dieser Ladung durch Programmieren oder Löschen erfolgt durch Fowler-Nordheim-Tunneln von Elektronen zwischen dem Floating- Gate und dem Halbleitersubstrat durch ein sehr dünnes Dielek¬ trikum, das durch ein sehr dünnes Fenster, das Tunnelfenster, im Gateoxid gebildet wird. Die dazu notwendige Spannung, ent- sprechend einer Feldstärke von über 10 MV/cm wird kapazitiv über ein Steuergate eingekoppelt. Die notwendige Spannung am Steuergate, um den Tunnelprozeß einzuleiten, hängt von zwei Faktoren ab: Der Effizienz der Einkopplung der an das Steuergate angelegten Spannung, das heißt also vom Koppelfaktor, der im wesentlichen durch das Flächenverhältnis des Steuergates zum Tunnelfenster gegeben ist, sowie von der Dicke des Tunneloxidε.
Eine möglichst kleine Programmierspannung erfordert ein klei¬ nes Tunnelfenster mit einem dünnen Tunneloxid bei möglichst großen Überlapp des Steuergates über das Floating-Gate.
Bei Flash-Speicherzellen erfolgt das Tunneln in einem Über¬ lappbereich des Floating-Gates und des Drainbereichs. Bei der Herstellung des Gateoxids durch thermische Oxidation der Ga- tebereiche in dem mittels eines LOCOS-Prozesses erzeugten
Feldoxid treten an den Feldoxidkanten Oxiddünnungen auf, die zu einer inhomogenen Strominjektion führen und zu reduzierter Oxidzuverlässigkeit führen. Diesen prozeßbedingten Dünnungen muß durch ein entsprechend dickeres nominelles Tunneloxid vorgehalten werden. Außerdem ist die minimale Tunneloxiddicke durch das Auftreten von "anomalen Gateleckströmen" nach Fow- ler-Nordheim-Injektion bei ultradünnen Oxiden die Oxiddicke nach unten begrenzt .
Das bedeutet, daß für eine Reduzierung der ProgrammierSpan¬ nung in erster Linie das Tunnelfenster verkleinert werden muß, um einen hohen Koppelfaktor zu erreichen.
Dies kann in zwei Richtungen geschehen. Einmal durch Reduzie- rung des Überlappbereichs und zum anderen durch Reduzierung der Kanalweite. Die Feldisolation erfolgt üblicherweise durch einen LOCOS-Prozeß, so daß die Kanalweite durch die Struktur¬ auflösung der Fotolithographie nach unten begrenzt ist.
Bei EEPROM-Speicherzellen erfolgt das Tunneln über ein Tun¬ nelfenster im Gateoxid über dem Kanalbereich. Auch hier sind die Abmessungen des Fensters durch die Strukturauflösung der Fotolithographie begrenzt.
Aus der JP 5-190809 A2 ist es bekannt, in eine auf einem Halbleitersubstrat aufgebrachten Oxid-Polysilizium-Oxid- Polysilizium-SchichtStruktur voneinander isolierte Gräben mittels einer Spacer-Technologie zu ätzen, so daß die Weite der Gräben sehr klein wird und die verbleibenden Strukturen Stacked-Gates mit hoher Flächendichte darstellen. Allerdings wird hier die Abmessung der Gate-Elektroden nicht durch die Spacer-Technologie beeinflußt.
Die Schrift "IBM Technical Disclosure Bulletin, Vol. 28, No. 6, November 1985" offenbart die Herstellung eines GaAs-FETs mit einer Gate-Elektrode sehr geringer Länge, wobei diese
Länge durch eine Spacer-Technologie festgelegt wird. Die Ga¬ te-Elektrode ist jedoch in direktem Kontakt mit dem Kanalbe¬ reich, so daß sich ein Schottkykontakt ergibt. Außerdem wird ein spezieller Schichtaufbau zum Erzeugen der Schottky-Gate- Elektrode verwendet, der nicht ohne weiteres auf Silizium- MOS-Technologie übertragbar ist.
Die Aufgabe vorliegender Erfindung ist es, ein Verfahren zum Erzeugen sehr kleiner Strukturweiten auf einem Halbleiter- Substrat anzugeben, bei dem die Strukturweiten nicht durch die Fotolithographie begrenzt werden.
Die Aufgabe wird durch ein Verfahren zum Erzeugen einer sehr kleinen Strukturweite gemäß Anspruch l sowie ein Verfahren zum Erzeugen einer Gate-Elektrode mit sehr kleiner Weite ge¬ mäß Anspruch 5 gelöst. Vorteilhafte Weiterbildungen sind in den jeweiligen Unteransprüchen angegeben.
Gemäß Anspruch 1 wird zunächst eine Struktur aufgebracht, die an der Stelle, an der die kleine Strukturweite erzeugt werden soll, eine Kante aufweist. Danach wird eine erste Schicht ab¬ geschieden. Diese bedeckt die gesamte Oberfläche, also auch die Kante. Diese erste Schicht wird anschließend anisotrop zurückgeätzt, bis die horizontalen Anteile dieser Schicht vollständig entfernt sind. Es bleibt dabei an der Kante ein Rest stehen, dessen Breite etwa gleich der Dicke der abge- schiedenen Schicht ist. Diesen Rest bezeichnet man üblicher¬ weise als Spacer. Das Material der Struktur ist so gewählt, daß es gegenüber dem Material der ersten Schicht selektiv ge¬ ätzt werden kann. Nach diesem Ätzen bleibt nur der Rest der ersten Schicht, der Spacer, übrig. Dieser bildet eine Oxida- tionsbarriere bei der Oxidation der darunterliegenden
Schicht. Das heißt, es wird nur der Bereich außerhalb des Spacers oxidiert.
Nach Entfernung des Spacers, wobei die Materialien so zu wäh- len sind, daß das Material des Spacers, also der ersten Schicht selektiv gegenüber der darunterliegenden zweiten Schicht und der zuvor erzeugten Oxidschicht geätzt werden kann, bleibt eine den Abmessungen des Spacers entsprechende kleine linienförmige Strukturweite in der Oxidschicht erhal- ten. Die Oxidschicht kann somit als Ätzmaske für die darun¬ terliegende zweite Schicht verwendet werden.
Bei anisotroper Ätzung wird die darunterliegende Schicht nur in die Tiefe geätzt, so daß sie nach Entfernen der Oxid- schicht als Ätzmaske für eine unter dieser liegenden Schicht verwendet werden kann.
Wenn in erfindungsgemäßer Weise aufeinanderfolgende Schichten jeweils selektiv geätzt werden können, kann die jeweils obere Schicht als Ätzmaske für die darunterliegende Schicht verwen¬ det werden, wobei die Strukturweite bei anisotroper Ätzung erhalten bleibt und etwa der Schichtdicke der ersten Schicht entspricht, die gut reproduzierbar ist und kleiner gewählt werden kann als die Strukturauflösung bekannter Lithographien im optischen Bereich. Bevorzugte Materialien sind Siliziumnitrid für die erste und Polysilizium für die zweite Schicht. Diese können gegeneinan¬ der und auch gegen Siliziumoxid gut selektiv geätzt werden. Die die Kante bildende Struktur ist bevorzugt mit TEOS (Tetra-Ethyl-o.rtho-S.ilan) gebildet.
Die Erfindung läßt sich sowohl bei Feldisolation mittels LOCOS-Prozeß als auch mit einer Siliziumoxid-Polysilizium- Siliziumoxid-Sandwich-Isolationsεchicht anwenden. Im ersten Fall muß zwischen der Oxidschicht und der zweiten Schicht, die bevorzugt eine Polysiliziumschicht ist, eine Schicht ab¬ geschieden sein, gegenüber der Siliziumoxid selektiv geätzt werden kann. Bevorzugt wird hier Siliziumnitrid verwendet.
Die mit dem erfindungsgemäßen Verfahren erzeugbare kleine
Strukturweite läßt sich in vorteilhafter Weise sowohl zur Er¬ zeugung sehr schmaler Gates bei MOS-Transistoren zur Bildung aktiver Lastelemente als auch sehr kleiner Tunnelfenster bei Flotox-EEPROM-Speicherzellen als auch sehr kleiner Kanalbrei- ten bei Flash-Speicherzellen verwenden.
Die Erfindung soll nachfolgend anhand von Ausführungsbeispie¬ len mit Hilfe von Figuren näher erläutert werden. Dabei zei¬ gen:
Figuren IA bis IH in schematischer Weise die erfindungsge¬ mäße Abfolge eines Herstellprozesses einer kleinen Strukturweite bei einer Oxid-Poly- silizium-Oxid-Sandwich-Isolation,
Figuren 2A bis 2F in schematischer Weise den erfindungsge¬ mäßen Ablauf eines Herstellprozesses einer kleinen Strukturweite bei einer Feldisola¬ tion mittels LOCOS-Prozeß und
Figur 3 den Querschitt durch eine Flash-Speicher¬ zelle mit einem erfindungsgemäßen schmalen Kanal in einer Oxid-Polysilizium-Oxid- Sandwich-Isolationsschicht.
In den Figuren IA bis IH sind die einzelnen Schritte eines Herstellprozesses zum Erzeugen einer kleinen Strukturweite auf einem Halbleitersubstrat dargestellt. Gleiche Schichten haben dabei gleiche Bezugszeichen.
Auf einem Halbleitersubstrat 1 ist eine Dünnoxidschicht 2 er- zeugt worden. Darauf ist eine dotierte Polysiliziumschicht 3 abgeschieden worden, auf der eine Oxidschicht 4 erzeugt wur¬ de. Oberhalb dieser Oxid-Polysilizium-Oxid-Sandwich-Isola¬ tionsschicht 2, 3, 4 ist nochmals eine Polysiliziumschicht 5 abgeschieden worden. Darüber wurde eine TEOS-Schicht abge- schieden und mittels Fotolithographie strukturiert, so daß eine Struktur 7 mit einer steilen Kante entstand. Über diese Struktur 7 und die freie Fläche der Polysiliziumschicht 5 wurde eine Siliziumnitridschicht 6 abgeschieden. Dieser Zu¬ stand ist in Figur IA dargestellt.
Die Siliziumnitridschicht 6 wird anisotrop zurückgeätzt, so daß nur an der Kante der Struktur 7 ein Rest 8 - eine soge¬ nannter Spacer - dieser Siliziumnitridschicht 6 stehen bleibt. Anschließend wird die Struktur 7 entfernt und die darunter liegende Polysiliziumschicht 5 oxidiert. Der an der Kante der Struktur 7 zurückgebliebene Spacer 8 wirkt als Oxi- dationsbarriere, so daß nur um ihn herum die Polysilizium¬ schicht 5 oxidiert wird und eine Oxidschicht 9 außerhalb des Spacerbereiches 8 herum bildet. Dieser Zustand ist in Figur IB dargestellt.
Anschließend wird der Spacer 8 entfernt. Dafür ist es nötig, daß er selektiv sowohl gegenüber dem Siliziumoxid als auch gegenüber dem Polysilizium geätzt werden kann. Diese Bedin- gung ist durch die Verwendung von Siliziumnitrid für die er¬ ste Schicht erfüllt. Es können aber auch anderer Materialien verwendet werden, wesentlich ist, daß sie gegeneinander se¬ lektiv geätzt werden können.
In Figur IC ist nun dargestellt, wie gleichzeitig zu der kleinen Strukturweite in herkömmlicher Weise mittels einer Fotomaske 10 eine weitere Struktur erzeugt werden kann. Die Fotomaske 10 dient dazu, Bereiche in der Siliziumoxidschicht 9 zu ätzen. Anschließend wird die Fotomaske 10 wieder ent¬ fernt und mittels der als Ätzmaske dienenden Oxidschicht 9 das darunter liegenden Polysilizium 5 anisotrop geätzt. Die¬ ser Zustand ist in Figur ID dargestellt.
Wie in Figur IE dargestellt ist, wird anschließend das Sili¬ ziumoxid 9 anisotrop geätzt, wodurch gleichzeitig die Oxid- schicht 4 strukturiert wird.
Anschließend wird die Polysiliziumschicht 5 anisotrop geätzt, wodurch gleichzeitig die Polysiliziumschicht 3 strukturiert wird. Dieser Zustand ist in Figur IF dargestellt.
Wie in Figur IG gezeigt ist, wird nun die Dünnoxidschicht 2 geätzt, wodurch auch die obere Oxidschicht 4 angeätzt wird. Anschließend wird, wie in Figur IH dargestellt ist, das frei¬ gelegte Halbleitersubstrat 1 thermisch bis zu einer gewünsch- ten Oxiddicke oxidiert. Dadurch werden auch die zuvor freige¬ legten Kanten der Polysiliziumschicht 2 mit einem Oxid abge¬ deckt und somit wieder isoliert.
In Figur IH ist nun im rechten Teil eine "normale" Struktur- weite dargestellt, wie sie durch einen herkömmlichen Fotoli¬ thographieschritt hergestellt werden kann und in dem linken Teil eine sehr kleiner Strukturweite, wie sie durch das er¬ findungsgemäße Verfahren realisiert werden kann.
Diese kleine Strukturweite kann beispielsweise der Quer¬ schnitt durch den Kanal einer Flash-Speicherzelle sein. Hier¬ zu muß, wie in Figur 3 dargestellt ist, eine leitfähige Schicht 11 als Floating-Gate aufgebracht werden, über der durch eine Isolationsschicht 12 getrennt eine weitere leitfä¬ hige Schicht 13 als Steuergate abgeschieden ist. Durch diese kleine Strukturweite kann ein sehr schmaler Tunnelbereich er- zeugt werden, wodurch ein günstiger Koppelfaktor möglich ist, der wiederum eine geringere Programmier- bzw. Löschspannung erlaubt. Außerdem wird durch diese kleine Kanalbreite die Speicherzelle kleiner.
Die kleine Strukturweite kann jedoch auch für "normale" MOS- Transistoren, die als aktive Lastelemente eingesetzt werden, in vorteilhafter Weise genutzt werden, da hierdurch Transi¬ storen sehr geringer Weite hergestellt werden können, die ei¬ ne geringe Gatefläche und somit eine geringe Gatekapazität haben.
Die Anwendung des erfindungsgemäßen Verfahrens bei einer Fel¬ doxidisolation, wie sie beispielsweise bei Flotox-EEPROM- Speicherzellen üblich ist, zeigen die Figuren 2A bis 2F.
Bei Flotox-EEPROM-Speicherzellen ist das Floating-Gate durch ein dünnes Gateoxid vom Kanalbereich getrennt. Um kleinere Programmier- und Löschspannungen zu erreichen, ist es nötig, ein in diesem Gateoxid liegendes kleines Tunnelfenster, des- sen Oxiddicke dünner als das Gateoxid sein soll, zu erzeugen. Die einzelnen Schritte zur Erzeugung dieses kleinen Tunnel- fensters sind in den Figuren 2A bis 2F dargestellt.
Bei der Darstellung in Figur 2A wurde auf einem Halbleiter- Substrat 100 ein Feldoxid 20 mittels eines LOCOS-Prozesses strukturiert und ein Gateoxid 30 erzeugt. Darauf wurde eine Siliziumnitridschicht 40 abgeschieden und auf der wiederum eine Polysiliziumschicht 50. Auf der Polysiliziumschicht 50 wurde eine TEOS-Schicht abgeschieden, die mittels herkömmli- eher Fotolithographie strukturiert wurde, so daß eine Struk¬ tur 60 entstand. Über diese Struktur 60 und die Polysilizium¬ schicht 50 wurde eine Siliziumnitridschicht abgeschieden und anschließend anisotrop zurückgeätzt, so daß an den Kanten der Struktur 60 Spacer 70 verbleiben. Dieser Zustand ist in Figur 2A dargestellt.
Nach dem selektiven Entfernen der Struktur 60 wird die Poly¬ siliziumschicht 50 oxidiert, so daß um den als Oxidationsbar- riere wirkenden Spacer 70 eine Oxidschicht 80, wie in Figur 2B dargestellt, entsteht. Nach dem Entfernen des Spacers 70 wird die Oxidschicht 80 als Ätzmaske für die darunter liegen- de Polysiliziumschicht 50 verwendet. Dieser Zustand ist in Figur 2C dargestellt.
Anschließend wird die Oxidschicht 80 entfernt und die darun¬ ter liegende Polysiliziumschicht 50 als Ätzmaske für die un- ter dieser liegenden Siliziumnitridschicht 40 verwendet.
Die Siliziumnitridschicht 40 ist nötig, damit beim Entfernen der Oxidschicht 80 nicht auch das Feld- und das Gateoxid an¬ gegriffen werden. Figur 2D zeigt den Zustand mit der bereits strukturierten Siliziumnitridschicht 40.
Anschließend wird die Polysiliziumschicht 50 entfernt und das Gateoxid mittels der als Ätzmaske dienenden Siliziumnitrid¬ schicht 40 bis zum Halbleitersubstrat 100 zurückgeätzt. Die- ser Zustand ist in Figur 2E dargestellt.
Anschließend wird die Siliziumnitridschicht 40 entfernt und durch thermische Oxidation in der auf erfindungsgemäße Weise erzeugten kleinen Strukturweite 90, die das Tunnelfenster darstellt, ein dünnes Tunneloxid erzeugt. Dies ist in Figur 2F dargestellt.
Da der Spacer 70 gemäß Figur 2A an der Kante einer Struktur 60 erzeugt wird, liegt der die kleine Strukturweite bildende Graben immer in Form eines geschlossenen Ringes vor. Bei ei¬ nem Flotox-EEPROM-Speicherzellenfeld kann dieser Ring immer das Tunnelfenster von zwei spiegelsymmetrischen Speicherzel¬ len definieren.
Soll der Ring aufgetrennt werden, so ist ein weiterer Foto- technikschritt nötig, mit dem man den Nitridsteg unmittelbar vor der Oxidation der Polysiliziumschicht 50 strukturieren kann.
Mit der vorgeschlagenen Prozeßführung lassen sich Tunnelfen- ster in Form von extrem schmalen Streifen herstellen. Deren Fläche ist bis zu einem Faktor 10 kleiner, als sie mit her¬ kömmlicher Technik erzeugt werden kann.

Claims

Patentansprüche
1. Verfahren zum Erzeugen einer sehr kleinen Strukturweite auf einem Halbleitersubstrat (100) durch Erzeugen einer Mi- krostruktur (70) als Ergebnis einer anisotropen Ätzung einer über eine Kante abgeschiedenen ersten Schicht und Entfernen der die Kante bildenden Struktur (60) , wobei die Weite der MikroStruktur (70) etwa gleich der Dicke der abgeschiedenen ersten Schicht ist und die MikroStruktur (70) eine Oxidationsbarriere bei einer Oxidation einer unter der Mikrostuktur (70) liegenden zweiten Schicht (50) ist, so daß das um die MikroStruktur (70) erzeugte Oxid (80) nach Entfernen der MikroStruktur (70) als Ätzmaske für die darun¬ ter liegende(n) Schicht(en) dient, wobei die Eigenschaften der Materialien der ersten und zwei¬ ten Schicht sowie des Oxids derart beschaffen sind, daß sie jeweils selektiv geätzt werden können, dadurch gekennzeichnet, daß auf das Halbleitersubstrat (10) und unter der zweiten Schicht (50) von einer Nitridschicht (40) bedeckte Feldoxid¬ bereiche (20) und Gateoxidbereiche (30) aufgebracht sind und die sehr kleine Strukturweite im Bereich der Gateoxidbereiche (30) erzeugt wird.
2. Verfahren nach Anspruch l, dadurch gekennzeichnet, daß die erste Schicht (6) mit Siliziumnitrid und die zweite
Schicht (5; 50) mit Polysilizium gebildet ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die jeweils oberste Schicht als Ätzmaske für die darun¬ terliegende Schicht verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge¬ kennzeichnet, daß die kleine Strukturweite die Länge eines Tunnelfensters (90) bei einer EEPROM-Speicherzelle definiert.
5. Verfahren zum Erzeugen einer Gate-Elektrode mit sehr klei¬ ner Weite mit den Schritten: a) Erzeugen einer Siliziumoxid-Polysilizium-Siliziumoxid- SchichtStruktur (2, 3, 4) auf einer Substratoberfläche
(1) , b) auf dieser SchichtStruktur wird eine erste Schicht (5) er¬ zeugt, c) auf der ersten Schicht (5) wird eine Struktur (7) erzeugt, d) über die erste Schicht (5) und die Struktur (7) wird eine zweite Schicht (6) abgeschieden, die selektiv gegenüber der ersten Schicht geätzt werden kann, e) die zweite Schicht (6) wird anisotrop geätzt, so daß le¬ diglich eine MikroStruktur (8) an der Kante der Struktur (7) verbleibt, f) die Struktur (7) wird entfernt, g) auf der ersten Schicht (5) wird um die als Oxidbarriere wirkende MikroStruktur (8) ein Oxid (9) erzeugt, h) die MikroStruktur (8) wird entfernt, i) die unter dem Oxid (9) liegende erste Schicht (5) wird anisotrop geätzt, wobei die mittels der MikroStruktur (8) strukturierte Oxidschicht (9) als Ätzmaske fungiert, j) die Oxidschicht (9) wird entfernt, k) die unter der ersten Schicht (5) liegende obere Siliziu¬ moxidschicht (4) der Schichtstruktur (2, 3, 4) wird mit¬ tels der als Ätzmaske fungierenden ersten Schicht (5) ani- sotrop geätzt,
1) die erste Schicht (5) wird entfernt, m) die unter der oberen Siliziumoxidschicht (4) liegende Po¬ lysiliziumschicht (3) und die darunter liegende untere Si¬ liziumoxidschicht (2) der SchichtStruktur (2, 3, 4) werden mittels der als Ätzmaske fungierenden oberen Siliziumoxid¬ schicht (4) bis zur Substratoberfläche anisotrop geätzt, n) die Substratoberfläche und die Wandflächen des entstande¬ nen Grabens werden thermisch oxidiert, o) der Graben wird mit einer in den Graben reichenden, als Gate-Elektrode (11) wirkenden Polysiliziumschicht gefüllt und abgedeckt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste Schicht (5) mit Polysilizium und die zweite Schicht (6) mit Siliziumnitrid gebildet ist.
7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch ge¬ kennzeichnet, daß die Gate-Elektrode (11) die Steuerelektrode bei einem MOS-Transistor ist.
8. Verfahren nach einem der Ansprüche 5 oder 6, dadurch ge- kennzeichnet, daß die Gate-Elektrode (11) die schwebende Elektrode bei ei¬ ner Flash-EEPROM-Speicherzelle ist.
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