WO1989011763A1 - Series controller - Google Patents

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WO1989011763A1
WO1989011763A1 PCT/JP1989/000494 JP8900494W WO8911763A1 WO 1989011763 A1 WO1989011763 A1 WO 1989011763A1 JP 8900494 W JP8900494 W JP 8900494W WO 8911763 A1 WO8911763 A1 WO 8911763A1
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WO
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data
frame signal
output
signal
node
Prior art date
Application number
PCT/JP1989/000494
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English (en)
French (fr)
Inventor
Masao Hagiwara
Makoto Takebe
Masakazu Moritoki
Original Assignee
Kabushiki Kaisha Komatsu Seisakusho
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Priority claimed from JP25820788A external-priority patent/JPH0761182B2/ja
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Priority to EP89905766A priority patent/EP0380680B1/en
Priority to DE68925889T priority patent/DE68925889T2/de
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/423—Loop networks with centralised control, e.g. polling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks

Definitions

  • the present invention relates to a series control method and a device suitable for a centralized control system of a press machine, a machine tool, an unmanned transfer device, and the like, and particularly to such a system.
  • the present invention relates to the realization of a device configuration suitable for ensuring the synchronization of the detection data of many sensors and the drive data of the actuator overnight. . North
  • sensors limit switches, operation switches
  • actuators valves, relays, lamps, etc.
  • a plurality of nodes are connected in series, and one or more sensors and actuators are connected to each node, and these nodes are connected.
  • the main controller is basically only a signal input line and an output line, and each node also connects the signal input line and the output line. Since it is only necessary to reduce the number of wires connected to the main controller and the time required for wiring work, it is possible to significantly reduce the number of wires.
  • a data frame signal is supplied to a synchronous slot SYN and a data port for 5 nodes a to e as shown in FIG.
  • the data slots DFa to DFe are fixedly assigned to the five nodes, and are configured with slots 03 to 06, end slot E, etc.
  • the data length is fixed. That is, in each node, the data area DF corresponding to the node in the input data frame signal and the actuation unit of the node are used.
  • the control data DO for the data is extracted, and the detection data Di from the sensor of the node is inserted into the data area DF.
  • node b control data relating to the self-node in the data frame signal is used.
  • DO b is temporarily stored in a predetermined storage device, and then added to the active memory.
  • control data DO c and D relating to the nodes subsequent to the own node are stored.
  • O d and DO e are also stored in another storage device, and are added after the detection data D ib obtained from the sensor of the node so that the next node c can be stored.
  • the frame to be sent is made to create a symbol.
  • the output of each sensor connected to each of a plurality of nodes is collected and the data for each actuator is collected.
  • these concurrencies are feasible for each node unit, but if we consider each node, the concurrency is all Cannot be assured.
  • the input data frame signal is temporarily stored in a storage device, and then the input / output data is extracted and inserted. Since these frame signals are sent to the next node, the input time of the overnight frame signal to each node is shown in Fig. 2. As can be seen, the shift is at least one frame at a time, making it impossible to attain the above-mentioned concurrency at all.
  • the detection time of the sensor in the memory allocated to each node and the time when the Di is taken in and the access from the memory are performed. If the readout time of drive data D0 for all nights is simultaneously synchronized for each node, the above-mentioned synchronization can be maintained, but for that purpose, all nodes are shared. A special configuration for time management is required, and a problem occurs in that a strict limit is imposed on the transmission period of the data frame signal.
  • the data slot signal data slots DFa to DFe are fixedly assigned to five nodes.
  • the input / output position of input / output data in the data frame signal of each node is different at each node, so that each node has completely the same circuit configuration. And can no longer be done. This leads to manufacturing costs.
  • the power which is the synchronization of the collected data of the sensor and the driving data to the actuator, is the same for all nodes. If they are not secured, the following inconveniences will occur.
  • the detection value of a sensor is not limited to one bit, but may be 8 bits or more depending on the object. There is also.
  • two or more actuators that drive a certain machine such as a clutch that controls the force and a valve that controls the amount of oil, etc.
  • the mouth provided with the actuating unit, "I and the actuating unit are not necessarily controlled by a single node, but are usually controlled by two nodes. It is controlled by one or more nodes. In such a case, it is the same as described above, and if the concurrency of data assignment between the nodes is not ensured, two or more of these actuaries are used. It would be impossible to control the machine by changing the state of the night at the same time.
  • the present invention has been made in view of such circumstances, and has been made under the condition that the circuit configurations of all the nodes are completely the same.
  • the purpose of the present invention is to provide a serial control device capable of ensuring the synchronization of data provision over each node. Disclosure of the invention
  • control device having the series connection form, that is, the serial control device
  • G For all nodes connected in series to the main controller, manage both one or more first terminals and one or more second terminals together .
  • Mouth> A first type node that manages both the first and second terminals together, a second type node that manages only the first terminal, and A third type of node that manages only the second terminal, and at least two of the three types of nodes coexist In series with the mouth
  • All nodes connected in series to the main controller manage only the first terminal.
  • the _t aLi ⁇ terminal is a terminal to which data is input such as a sensor, and the second terminal is a terminal to which data is output such as an actuator. Terminal.
  • the main controller is related to the data of the first terminal during one frame of the frame signal to be output.
  • One of the first identification code for indicating the head position of the lever and the second identification code for indicating the head position of the data of the second terminal. Or both are added to transmit the signal, and at least each node that manages the first terminal receives an input frame signal.
  • the data of the first terminal managed by itself is inserted. In this way, at least each node that manages the above-mentioned second terminal has a function of the above-mentioned second terminal of the input frame m ID number.
  • the user can extract data to the second terminal that he or she manages.
  • the synchronization status of one or both of the leading edge and the trailing edge of the frame signal output from each of the above nodes is maintained.
  • the part of the input frame signal that is not directly related to its own node is basically output through.
  • sending and receiving data to and from the above-mentioned first terminal at each node or to a frame signal of data to the second terminal is transmitted and received by itself so that data elements (bit elements) constituting these frame signals do not overlap or separate from each other. Provision of an appropriate shift means according to the data length of the data to be performed, together with an internal adjustment relating to the reconstruction of the same frame signal.
  • one or both of the data of the first terminal and the data to the second terminal are the main terminals at the same point in time.
  • the data is taken into the controller (in the case of the data of the first terminal) or supplied from the main controller to each second terminal (in the case of the data of the first terminal).
  • the above-mentioned desired synchronization can be satisfactorily secured in controlling the various machines appropriately. .
  • the first type of the first node in each of the above first and second nodes exchanged with each other. If the data length of the terminal differs from that of the data of the second terminal, the data length of the data is different in each of these nodes. Appropriate shift means for canceling the difference are also provided, and even in this case, each node force and each of the output frame signals are output. In the data elements (pit elements) that compose this, overlapping or separation may occur. Do not do so. Of course, even in this case, one or both of the leading end and the trailing end of the frame signal output from each of the above nodes are kept in a synchronized state as described above. And
  • FIGS. 1 and 2 are schematic diagrams showing an outline of a conventional series controller and its control method
  • FIG. 3 is a block diagram which does not show the entire configuration of an embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing an example of a data signal frame structure used in the present invention and an example of a signal transmission / reception protocol
  • FIG. 5 is a first diagram of the present invention.
  • FIG. 6 is a block diagram showing an example of a circuit configuration of a node controller used in the second and third embodiments, and FIG. 6 is an internal circuit diagram of the first and second embodiments.
  • FIG. 7 is a timing chart showing an operation example of each circuit in the node 3 controller according to the first embodiment;
  • FIG. 7 is a timing chart showing an operation example of each circuit in the node 3 controller according to the first embodiment; FIG.
  • FIG. 7 is a timing chart showing an operation example of each circuit in the node 3 controller in the first embodiment
  • FIG. 8 is a time chart showing the propagation transition of the frame signal in the first embodiment
  • FIG. 9 is a node ZJ in the second embodiment.
  • FIG. 10 is a timing chart showing the transition of frame signal propagation in the second embodiment
  • FIG. 11 is used in the third embodiment.
  • FIG. 12 is a block diagram showing a circuit configuration example of a node controller
  • FIG. 12 is a diagram showing functions of an internal controller of the third embodiment
  • FIG. 14 is a timing chart showing an operation example of each circuit in the node controller in the third embodiment
  • FIG. 14 is a frame in the third embodiment;
  • FIG. 15 is a block diagram showing a circuit configuration example of a node controller used in the fourth embodiment;
  • FIG. 15 is a block diagram showing a circuit configuration of a node controller used in the fourth embodiment;
  • FIG. 16 is a diagram showing the function of the internal controller of the fourth embodiment, and
  • FIG. 17 is a diagram showing the functions of the node controller in the fourth embodiment.
  • Circuit operation FIG. 18 is a block diagram showing an example of a circuit configuration of a node controller used in the fifth embodiment;
  • FIG. 18 is a block diagram showing an example of a circuit configuration of a node controller used in the fifth embodiment;
  • Fig. 9 is a diagram showing the function of the internal controller of the fifth embodiment.
  • Fig. 20 is a diagram of each circuit in the node controller in the fifth embodiment. This is a timing chart showing an operation example. BEST MODE FOR CARRYING OUT THE INVENTION
  • Fig. 3 shows an example of the overall configuration of the serial control device according to the present invention. This device is applied, for example, to a central control system of a press machine.
  • sensor groups 21S to 2ns are provided with limit switches and operation buttons provided at each part of the press.
  • sensors such as sensors, status detection sensors, and encoders, and their data are grouped into n groups, each of which is an i-bit.
  • the data is input to the n node controllers 41 to 4n as toka and other data.
  • the actuating group 21A to 2nA are used for actuating units such as valves, relays, and lamps installed in the press.
  • the output data to each of them is divided into n groups of groups, each of which has k bit powers and n pieces of data as the corresponding data.
  • Output from the controller 41 to 4n That is, in each of the node controllers 41 to 4n, the connection line to the sensor group is a connection line to the i-bit and the actuator. Is k bits.
  • the main controller 30 is attached to a machine controller 10 that controls the press machine in a general manner, and the sensor group 21 S to 2 is attached to the main controller 30. In addition to collecting data of n S, it functions to transmit control data to the actuator groups 21A to 2nA.
  • the node controllers 41 to 4n are composed of the main controller 30 and the sensor groups and actuators connected to the node controller. It performs the function of relaying data with the group of servers, and its interior is composed only of hardware. As shown in FIG. 3, the main controller 30 and each of the node controllers 41 to 4n are connected through appropriate signal lines to the router. They are connected in series in a loop.
  • the first type of node controller that manages both the sensor group and the actuator group and the sensor group only.
  • Three types of nodes a second type of node controller and a third type of node control ⁇ -la which manages only a group of actuators. At least one of the controllers Two types of node controllers are mixed and connected in series to the main controller.
  • the configuration is adopted as appropriate according to the actual conditions of the target machine.
  • the sensors are grouped into sensors or actuators.
  • the force that is to be managed by each node controller as a group, and that each of these sensors or actuators is a single unit. It may be managed by a node controller.
  • a bit stream having a predetermined logical structure is used as the main interface port. Input data pre-added to the home screen, evening start code, o
  • D I A sequence of input data that is taken into the same frame via each node controller.
  • D I q The q-th input data (column) that is taken into the same frame via the q-th node controller.
  • STO In order to indicate the start position of output data (actuator control data), a bit string having a predetermined logical structure different from the above-mentioned "STI" is used.
  • Incoming interface 7 outputs, output data added in advance to the same frame-Starter for data o
  • DO A row of output data extracted from the same frame via each node controller. Main controller, etc. are output following “ST0” above.
  • D0q The qth output data extracted from the same frame via the qth node controller TA (column).
  • SP There is "STI" above to indicate the end position of the data string existing in the same frame or to be included in the same frame. Or, as a bit string having a predetermined logical structure different from “ST 0”, the main controller power, etc., are added in advance to the same frame. Top code.
  • ERR Predetermined bit string power to encourage the next-stage controller to perform appropriate processing for data errors during frame signal transmission.
  • the resulting code that is, the error processing code.
  • each of the following steps is mainly used as a code for checking whether or not a data error has occurred during frame signal transmission. Assume an error check code that is generated and added by each controller of the main and node based on the data string content to be transmitted.
  • the first node controller 4 1, and the q-th node controller 4 q are counted.
  • Each required node controller structure will be described by taking the data transfer mode to be implemented as an example.
  • the main controller 3 power, such as “ST0”, “D0”, “SP” and When transmitting only “ERR” and “ERR”, it detects "STO" of the input frame signal, and outputs power or output data to itself immediately after that.
  • a method of determining the node controller structure so as to extract the data string "DO q" see Fig. 4 (h)).
  • this series controller according to the configuration described above as ⁇ a> to ⁇ e>, the eight types of processors described above as a> to ⁇ h> are used. Either one of the protocols will be adopted selectively. Even when any of these protocols is adopted, the main controller and each node control that constitute the series controller are used. The required data transfer between the roller and each time is achieved well. In practice, there is enough control to smoothly control a series of operations of the machine to which the press or the like is applied. With a short time period The data transfer between the main controller and each of the note controllers ⁇ -la is repeatedly executed.
  • the senor an on-off sensor that outputs a 1-bit signal as a logical value "1" or "0" and outputs it.
  • the logical value is a 1-bit signal as a logical value "1" or "0" and outputs it.
  • Example 3 0 0 0 1 0 0 0 0 0
  • Example 4 0 0 1 1 0 0 0 1
  • a code of a fixed length of, for example, about 16 bits (the content changes according to the content of the data string at each time) is prepared. .
  • data transmission between each node controller is coded with Ci ⁇ II (coded Mrk Inversion) code. Or using a DMI code. This is to minimize the possibility of transmission errors due to noise in the transmission process, and to reduce the number of clocks in each node controller. This is because it is possible to reproduce (extract) the hook signal.
  • Fig. 5 shows the case where the configuration of ⁇ a> or ⁇ b> is used as the series controller and the ⁇ a> protocol is used as the protocol.
  • a node controller configuration suitable as a node controller that manages both the sensor group and the actuator group together. Show.
  • Fig. 5 shows an example of the detailed configuration of the first node controller 41 and the q-th node controller 4q.
  • the other node controllers 41 to 4n also have the same configuration.
  • the input circuit 401 receives the frame signal from the node controller 4 (q-1) of the preceding stage, and receives the CMI signal according to the received CMI signal.
  • the modulated signal is demodulated to a normal NRZ (Non Return Zero) code corresponding to “1” or “ ⁇ ”.
  • the STI detection circuit 402 detects the “STI” code (see FIG. 4) at the top of the demodulated frame signal, and outputs the detected output to the mi-bit. G Input to the delay circuit 414 and the internal controller 417.
  • the mi-bit delay circuit 414 delays the detection signal of the STI detection circuit 402 by mi-bit, and internally stores the delayed signal. Input to the controller 4 17.
  • i indicates the number of bits of the sensor group input to each node controller
  • the first ST0 detection circuit 4003a detects the “STO” code (see FIG. 4) in the frame signal demodulated by the input circuit 401 and detects the “STO” code.
  • the detection output is input to the mk — 0.5-bit delay circuit 415.
  • mk — 0.5-bit delay circuit 415 delays the detection signal of ST 0 detection circuit 403 a by (mk — 0.5) bits, and converts the delay signal to internal controller 4. 1 Enter in 7.
  • k indicates the number of bits in the actuating group connected to each node controller.
  • the first SP detection circuit 404 a detects the “SP” code (see FIG. 4) in the frame signal, and outputs the detection power to the T ERR delay circuit 4 16. Enter in.
  • the T ERR delay circuit 416 converts the detection signal of the first SP detection circuit 404 a to the time T ERR corresponding to the number of bits of the “ERR” code (see FIG. 4). The signal is delayed, and the delayed signal is input to the internal controller 4 17.
  • the error check circuit 405 includes a CRC check circuit and a CRC check circuit.
  • the ERR code included in the frame signal is collated with the data strings DI and DO by a liter check or the like. Detects the presence or absence of an error in the transmission signal from the preceding node controller 4 (q-1), and compares the inspection content with the internal controller 4 1 Enter in 7.
  • the S / P (serial / no-re / o) conversion circuits 4 to 6 are shift registers of mk bits, for example, and the parallel output of the mk bits is provided. Is input to the latch circuit 4 12 via the switch circuit SW 15.
  • the latch circuit 412 latches the output of the SZP conversion circuit 406 when the switch circuit SW15 is on.
  • the output of the latch circuit 412 is input to the actuator driving signal generation circuit 413 via the switch circuit SW16.
  • the actuating circuit drive signal generation circuit 413 is configured so that the switching circuit SW 16 is turned on and the latch circuit 41 2 is latched (when the switching circuit SW 16 is turned on). mk bit), and converts it into a k-bit actuating drive signal.
  • the mi-bit shift circuit 407 delays the frame signal demodulated in the input circuit 401 by mi bits, and amplifies the delayed frame signal. Input to the gate ADi.
  • the m (ik) bit shift circuit 4 ⁇ 8 delays the same frame signal by m (ik) bits, and annulates the delayed frame signal. Input to gate AD2.
  • signals "1” and “0” are input to the AND gate AD1 in accordance with the on / off state of the switch circuit SW12. The same applies to the AND gate AD2, and the signal corresponding to the on / off of the switch circuit SW13. "1” and “0” are input.
  • the outputs of these AND gates AD 1 and AD 2 are input to OR gate 0 R i. That is, the configuration of the gates ADi, AD2, and OR1 is a selector circuit, and the output of the gate 0R1 is connected to the output of the SW12 power-on.
  • ERR 'generation circuit 409 is based on the data trains DI and DO in the frame signal output from the relevant node controller 4 q and the next-stage node controller. Generates and outputs the "ERR '" code, which is a new code of the "ERR” code for error checking in Troller 4 (q + 1). In addition to the switch circuit SW11, the "SP" code in the frame signal is detected, and this detection signal is output.
  • the ERR 'transmission completion signal delayed by "ERR' J code is output to the internal controller 417.
  • the second STO detection circuit 400b detects the "STO" code in the frame signal output from the OR gate ORi and outputs the detected signal to the internal control. Output to roller 4 17. Similarly, the second SP detection circuit 404b also receives the OR gate output and outputs the frame signal in the frame signal output from the OR gate.
  • the "SP" code is detected, and the detection signal is output to the internal controller 417.
  • the data generation circuit 411 incorporates the i-bit sensor output output from the sensor group 2 qs into the frame signal. It converts the data into serial mibit data and applies it to the switch circuit SW11.
  • the switch circuit SW 11 is connected to an input circuit 410, an OR gate 0 R 1, and an ERR 'generation circuit 40 based on a signal from the internal connector 4 17. 9 and the output of the data generation circuit 411 is selectively switched and output to the output circuit 410.
  • the output circuit 410 performs a modulation process for converting a signal added from the switch circuit SW 11 into a CMI signal, and this is converted to a node control at the next stage. Output to the printer 4 (q + 1).
  • the internal controller 417 includes the STI detection circuit 402, the mi-bit delay circuit 414, the mk-bit delay circuit 415, and the second STO detection circuit 410. 3 b, T ERR delay circuit 416, and second SP detection circuit 404 b output, and other outputs, as well as error check circuit 405 output, and other errors
  • One-step completion signal and ERR 'sending completion signal from the ERR' generating circuit 409 are respectively received, and the first to fourth parts inside the same node controller 4q are received.
  • the switching control of the switch circuit SW11 to SW17 of No. 7 is performed.
  • the synchronization of the collection of sensor data and the provision of data to the actuator is distributed to all node controllers.
  • Fig. 6 is a diagram (internal view) showing the input / output logic of the internal controller 4 17 at the node controller 4q shown in Fig. 5.
  • the controller is a circuit whose input and output characteristics are shown in the diagram and whose control logic is set in advance.
  • the internal controller 417 connects the contact of the switch circuit SW 11 to the ⁇ — 1 state. At the same time, the other switch circuits SW12 to SW17 are all turned off.
  • the “STI” code in the frame signal is not changed, and the switch circuit SW 11 is left as it is. Then, it is output to the next-stage node contact port 4 (q + 1) via the output circuit 410 (FIG. 7 (s)).
  • the STI detection circuit 402 detects the “STI” code at time t1 when the end of the “STI” code is input, and outputs the detection signal to the internal controller 4. Enter in 17 (Fig. 7 (d)). By receiving this detection signal, the internal controller 417 connects the contact of the switch circuit SW 11 to the 0-4 state, and also switches the switch. Turn on circuits SW 14 and SW 17 To (Time ti, FIG. 7 (k), (n)). As a result, the frame signal is supplied to the elastic circuit 405.
  • the detection data (i-bit) of the sensor group 2qS input to the data generation circuit 411 is converted to the mi-bit by the data generation circuit 411. This is converted to the serial node of the next stage, and the serial node is connected to the next node via the power switch circuit SW11 and the output circuit 41 ⁇ . It is output to the roller 4 (q + 1) (time ti to t2, Fig. 7 (s)).
  • the mi-bit shift circuit 4 ⁇ 7 delays the frame signal by mi bits, that is, by the bit length of the sensor data DI q (Fig. 7
  • the mi-bit delay circuit 414 delays the detection signal (time t1) of the STI detection circuit 402 by mi-bit, and transmits this delay signal to the internal controller. Enter in 4 17 (time t 2, Fig. 7 (e)). As a result, the internal controller 4 17 connects the contact of the switch circuit SW 11 to the 0-2 state, and also switches the switch circuit SW 1 2 you to on (time t 2, FIG. 7 (k),
  • the 13th 0 detection circuit 4 0 3 & is connected to the input circuit
  • the “ST0” code is detected, and
  • the detection signal is input to the (mk — 0.5) bit delay circuit 416.
  • the (rak — 0.5) bit delay circuit 416 applies this detection signal for (mk — 0.5) bits, that is, the bit length of the actuator data DO q
  • this delayed signal is input to the internal controller 417 (time t4, Fig. 7 (f)).
  • the internal controller 417 turns on the switch circuit SW15, and the data existing in the S / P conversion circuit 406 at this time.
  • the latch is latched to the latch circuit 412 (time t4, FIG. 7 (o)).
  • the output of the mk bit paraleno output of the SZP conversion circuit 406 is shown in FIG.
  • the controller's actuation data DO q power exists, and as a result, these mk-bit actuation data DO q force It is latched to the touch circuit 4 1 2.
  • the second ST0 detection circuit 4 ⁇ 3b “STO” in the frame signal shifted by the mi-bit shift circuit 407 by the mi-bit shift circuit 407 is used.
  • the code is detected, and this detection signal is input to the internal controller 417 (time t5).
  • the internal controller 417 turns off the switch circuit SW 12 and turns on the switch circuit SW 13 [No. 7 Figures (), (m)).
  • the OR gate 0R1 is output, and the output of the m (ki) bit shift circuit 408, that is, the undelayed frame is output.
  • the frame signal power is output and applied to the frame signal power ⁇ switch circuit SW11, ERR 'circuit 409, and second SP detection circuit 404b.
  • the switch circuit SW11 outputs a signal whose mi-bit has been delayed by the mi-bit shift circuit 407.
  • the other node controller DI (precisely, the node controller before the previous stage) in the frame signal is connected to the sensor array DI and the ST0 code.
  • the switch circuit SW11 outputs the other node code in the non-delayed frame signal.
  • Controllers (more precisely, the node controllers following the next stage) are output as DO and "SP” codes.
  • the “DI,” “STO,” “DO,” and “SP” are connected to the next-stage node controller 4 via the output circuit 41 ⁇ . output to (q + 1).
  • the "ERRJ code” generated by the ERR 'generation circuit 409 is generated after time ts. de is Ru sent. "ERR" co one soil, ERR 'generating circuit 4 0 9 ERR' sending completion Ru is transmitted at time t 7 or Ru is detected.
  • the ERR 'generation circuit 409 detects that the transmission of the "ERR' J code is completed, it inputs this detection signal to the internal controller 417 (at time . t 7, FIG.
  • the first SP detection circuit 404a detects the “SPJ code ” in the frame signal output from the input circuit 401 and outputs this detection signal as ⁇ ⁇ The signal is input to the delay circuit 4 16.
  • the T ERR delay circuit 4 16 delays this detection signal by the number of ERR code pits, and controls the delay signal by the internal control. If you enter into over La 4 1 7 (time time t 7, FIG. 7 (h)). As a result, the internal con- troller 417 turns off the switch circuit SW14 at time t1.
  • FIG. 8 shows the lapse of time of the frame signal when the number of node controllers is set to 5 for simplicity in the above-described embodiment.
  • Fig. 8 (a) shows the signal immediately after output from the main controller 30, and
  • (e) shows the signal output from the node controller 41, 42, 43, 44, and
  • Fig. 8 (f) shows the signal output from the node controller 41.
  • 5 shows the output signals (the signals that are fed back to the main controller 30).
  • FIG. 9 a second embodiment of the present invention will be described with reference to FIGS. 9 and 10.
  • FIG. 9 a second embodiment of the present invention will be described with reference to FIGS. 9 and 10.
  • the number of input data in order to ensure the synchronization of input data (sensor data), the number of input data must be greater than that of each node controller.
  • the number of output data that is, i> k.
  • each node controller is completely the same as the circuit shown in FIG. 5, and the internal controller port-
  • the switching control of the switch circuits SW11 to SW17 is completely the same as that shown in FIG.
  • the m (i ⁇ 1k) bit shift circuit 408 in FIG. 5 performs substantially no operation.
  • the m (i-k) bit shift circuit 4 ⁇ 8 m (i-1 k) bits Execute the shift operation of
  • FIG. 9 is a timing chart showing the operation of the internal circuit of the node controller 4q in the second embodiment of the present invention.
  • the difference shown in FIG. 9 is not substantially different from that shown in FIG. 7 described above.
  • the input frame signal is converted by the m (ik) bit shift circuit 408 to the m (ik) bit delay shift.
  • the point of the "D0" signal output via the circuit is made to coincide with the time point, and this point is not considered in the first embodiment. This is the operation.
  • FIG. 10 shows the transmission transition of the frame signal in the second embodiment.
  • i> k the time when the sensor data is taken into the frame signal is the same time ti for each node, as in the first embodiment. Synchronization of collection can be ensured.
  • FIG. 11 a third embodiment of the present invention will be described with reference to FIGS. 11 to 14.
  • FIG. 11 a third embodiment of the present invention will be described with reference to FIGS. 11 to 14.
  • each node controller in order to ensure only the synchronization of the output data (actuator data), each node controller has Here, it is assumed that the input data and the output data, i.e., i ⁇ k.
  • FIG. 11 shows an example of the internal configuration of each node controller used in the third embodiment.
  • the first STO detection circuit 40 of the node controller of the first embodiment shown in FIG. 3a, mk-0.5 bit delay circuit 415 and the second SP detection circuit 404b have been deleted, and the internal circuit of the shift register 600 has been significantly changed.
  • the other components perform the same operation as that shown in FIG. 5, and are denoted by the same reference numerals.
  • the SP detection circuit 4 shown in FIG. 04a and the first STI detection circuit 402 correspond to the first SP detection circuit 400a and the STI detection circuit 402 of FIG. 3, respectively, and are all the same. It is the same.
  • the bit shift circuit 6-1 in the shift register 6-0 shown in Fig. 1 is a bit for the actuator mounted on the frame signal.
  • the SZP (serial / parallel) converter 602 is a shift register of mk bits, for example, similar to the SZP converter 406 in FIG.
  • the parallel output of the mk pitch is applied to the latch circuit 412 via the switch circuit SW15.
  • the mi bit shift circuit 603 further converts the frame signal that has been bit-delayed by the ⁇ bit shift circuit 601 mi bit delay shift. As a result, the output of the mi bit shift circuit 603 becomes the result of shifting the input frame signal by the mk bit delay.
  • the second STI detection circuit 604 detects the “STI” code (see FIG. 4) in the frame signal that has been ⁇ -bit delayed by the ⁇ -bit shift circuit 6-1. Detect, and input the detection signal to the internal controller 6550 and mi bit delay circuit 414.
  • the first STO detection circuit 605 is configured to output the “ST0” code in the frame signal delayed by the same bit delay.
  • the detection signal is delayed by (mk-0.5) bits and then input to the internal controller 6550.
  • the internal controller 650 includes a first STI detection circuit 402, a mi- bit delay circuit 414 , a TERn delay circuit 416 , a second STI detection circuit 604, Based on the outputs of the first STO detection circuit 605, the elastic circuit 405, the second SP detection circuit 404b, and the ERR 'generation circuit 409 The switching control of the switch circuits SW11 to SW17 is performed in the switching mode shown in FIG.
  • the internal controller 65 0 sets the contact of the switch circuit SW 11 to the 0-2 state.
  • the switch circuit SW 13 is turned on.
  • the other switch circuits are off.
  • the first “STI” code in the frame signal input to the node controller 4 q is applied to the input circuit 401 and the ⁇ bit.
  • 5 W 11 passes through the output circuit 410 and is sent to the next-stage node controller 4 (q + 1).
  • the STI code is transmitted to the next-stage node controller 4 (q + 1) after a time delay corresponding to a large bit.
  • the 1 STI detection circuit 4 0 2 includes an input circuit 4 0 1 force, at the time t 10 termination is input in "STI” code in full les chromatography beam signals that will be al Output " The “STI” code is detected, and the detection signal is input to the internal controller 65 (FIG. 13 (d)).
  • the internal controller 65 FIG. 13 (d)
  • the second STI detection circuit 604 detects the “STI” code in the ⁇ -bit-delayed frame signal, and sends the detection signal to the internal controller 6550. Input (time t1. Fig. 13 (e)). By inputting this signal, the internal controller 650 switches the switch circuit SW11 to the 0-4 state, and also switches the switch circuit SW1. Turn on 7 (Fig. 13 (r)). As a result, the time output and the switch circuit SW 11 Select the output of the path 411 and send the sensor data (mi bit) of the relevant node: j controller 4 q to the next-stage node controller. Is output.
  • the mi-bit shift circuit 603 the frame signal delayed by ⁇ bits in the a-bit shift circuit 61 is further added to the mi-bit delay circuit. (Fig. 13
  • the mi-bit delay circuit 414 delays the detection signal of the second STI detection circuit 604 by mi-bit, and converts this delay signal to the internal control signal. Input to 650
  • the internal controller 65 0 switches the switch circuit SW 11 to the 0-2 state (FIG. 13 ()) and switches the switch circuit SW 11 to the 0-2 state.
  • the switch circuit SW 12 is turned on, and the switch circuit SW 13 is turned off (FIG. 13 (m), (n)).
  • the output of the mi-bit shift circuit 603 is selected by the switch circuit SW11 by the time t output.
  • the first STO detection circuit 60 detects the “STO” command in the frame signal delayed by a bit, and detects the detection time (mk ⁇ 0.5) bit. After a delay of G, the detection signal is input to the internal controller 65 (time t14, FIG. 13 (g)). Also, almost in parallel, the second STO detection circuit 404b detects the "a" to "b" bit delayed frame "STO” code in the symbol, The detection signal is input to the internal controller 65 (time t13, Fig. 13 (h)). In response to the input of the detection signal of the second ST0 detection circuit 404b, the external controller 650 switches the switch circuit SW11 to the 0-1 state.
  • a non-delayed frame signal is sent to the next-stage node controller (time t13).
  • the internal controller 65 ⁇ turns on the switch circuit SW 15 in response to the input of the detection signal of the ISTO detection circuit, and at this time, the SZP conversion circuit
  • the data DO q existing in 62 is latched in the latch circuit 412 (time t14, FIG. 13 (p)).
  • the mk bit parallel output of the SZP conversion circuit 602 has the node control as shown in FIG. 4q Actuator data DO q force is present, and these mk bit actuator data D0 q force latch circuit 4 1 ⁇ latched in 2
  • the S ⁇ detection circuit 404a detects the “SP” code in the frame signal at time t is and inputs the detection signal to the internal controller 650. . Ri by the is this, internal co-emissions collected by filtration Ichira 6 5 0 is the time t 15 death I latch circuit SW 1 1 ⁇ - even when switched Ru and in three states, vinegar I latch circuit SW 1 7 Is turned off (Fig. 13 ( ⁇ ), (r)).
  • the switch circuit SW11 outputs the (+ mi) bit delay as a result of the mi-pit shift circuit 603.
  • the other node's sensor output Evening DI and “ST 0”
  • the switch circuit SW11 is used, and the frame is not delayed.
  • the actuator data of the other nodes in the symbol Evening D0 and "SP" command output are output, and these "DI”, “ST0", “D0” and “SP” output output circuits 41 1 Output to Roller 4 (q + 1) o
  • the T ERR delay circuit 416 delays the detection point (t15) of the SP detection circuit 404a by T ERR (the number of bits of the "ERR" code), and delays the delay signal.
  • Input to internal controller controller 650 time t1S , Fig. 13 (j)
  • the internal controller switches at time t1S .
  • the switch circuits SW 12 and SW 14 are turned off, and the switch 13 is turned on.
  • the node controller 4q is in a state of waiting for the input of the next frame signal.
  • the error check circuit 405 an error check indicating the contents of the alarm during the time t10 t16 is performed. Input the clock complete signal to the internal controller 65 0.
  • the internal controller 650 starts with a normal echo completion signal input from the echo check circuit 405, and then switches the switch. With the latch circuit SW 16 turned on, the latch data of the latch circuit 412 is taken into the actuator drive signal generation circuit 413 (refer to FIG. 1 3 Figure (q), (s)) o
  • each node of "SP" code and "ERR" code was designed by appropriately combining the footprints.
  • the ON times of the switch circuits SW15 and SW16 are all the same at each node controller.
  • ERR 'transmission completion signals of the ERR generation circuit may be used.
  • FIG. 15 shows a fourth embodiment in which the series control device has the above-mentioned configuration of the mouth or the mouth.
  • the series control device has the above-mentioned configuration of the mouth or the mouth.
  • the q-th node controller 4q has an input circuit 401 as shown in FIG. 15. , STI detection circuit 402, first and second SP detection circuits 404 a and 404 b, Ethernet circuit 405, mi bit shift Circuit 407, ERR 'generation circuit 409, output circuit 411, data generation circuit 411, mi-bit delay circuit 414, and TERJ? Delay circuit 416
  • the outputs from the STI detection circuit 402, the mi- bit delay circuit 414 , the TERR delay circuit 416, and the second SP detection circuit 404b The error completion circuit 405 receives the error completion signal, the ERR 'generation circuit 409 output, and the ERR' transmission completion signal, respectively.
  • the first to the inside of the node controller. 4 of the scan I Tsu switch circuit SW 2 1 ⁇ SW 2 4 switching control lines of the Hare internal co emissions collected by filtration one La 4 2 0, Ru is configured to its Re respectively comprise by.
  • FIG. 16 is a chart showing the input / output logic of the internal controller 420 in the node controller 4 q shown in FIG. 15.
  • the switch is controlled by a switch circuit switching control as shown in FIG. 16 by the internal controller 420.
  • This node controller 4q operates in the manner shown in FIG. 17 with the input of the frame signal. .
  • the hatched portion indicates the transmission flow to the next-stage node controller 4 (q + 1).
  • the node controller shown in FIG. 15 uses the above-mentioned "STI” in the input frame signal. Only the “SP” is to be detected, and the sensor data “DI q” can be captured immediately after the “STI”, and the sensor data “DI q” is included in the input frame signal. Even if “STPJ” and “DOJ” exist, they are passed as they are as transmission signals to the next-stage node controller 4 (q + 1).
  • the sensor data is incorporated into the frame signal of each node. All times are the same. In other words, even when used in combination with the first or second embodiment, the synchronization of data collection is maintained.
  • FIG. 18 shows a fifth embodiment in which the series control device has the configuration of the above-mentioned port, or the configuration of the port, and the configuration of the prototype controller.
  • A> or b> or d> or f> or h> protocol In this case, it shows an example of a node controller configuration suitable as a node controller that manages only actuator groups. .
  • the node controller 4 q in the q-th circuit has an input circuit 401 and an STO detection circuit 40. 3, SP detection circuit 404, error check circuit 405, data extraction circuit 406, ERR 'generation circuit 409, output circuit 410, latch circuit 4 12, Actuator drive signal generation circuit 4 13, (k X i-0.5) bit delay circuit 4 15, and T ERR delay circuit 4 16
  • the mk bit delay circuit 432 accepts the “STO” detection output from the TTL and outputs it as mk bits, and the same code detection output (here)
  • Fig. 19 shows the node controller shown in Fig. 18
  • FIG. 4 is a chart showing the input / output processing of the internal controller 43 in 4q, as shown in FIG. 19 by the internal controller 43.
  • the node controller 4q operates in the manner shown in FIG. 20 in accordance with the input of the frame signal. It will work with it.
  • the shaded portions are selected as elements constituting the transmission frame signal to the next-stage node controller 4 (q + 1). This is the part that is output.
  • the node controller shown in FIG. 18 has only the above-mentioned “STO” and “SP” in the input frame signal.
  • STO_ intermediately after extraction
  • the extraction is performed in the same input frame signal.
  • FIG. 5 or FIG. 5 shows the mechanism of the control data “DO q” relating to the incorporation of the control data “DO q” into the actuator drive signal generation circuit 413. This is the same as the node controller shown in Fig. 11.
  • the actuating unit in each node is used.
  • the data addition time for the same is the same time. In other words, even when used in combination with the first or third embodiment, the synchronization of control data assignment is maintained.
  • a node controller that manages both the sensor group and the actuator group when using the protocol of f>
  • the codes (“STI”, “STI”, This can be easily configured by arbitrarily adjusting the phase of the same frame signal based on the detection of “STO” and “SP”.
  • the present invention can be appropriately modified from the above-described embodiment, and is shown in, for example, FIG. 5, FIG. 11, FIG. 15, FIG. 18 and FIG.
  • Each circuit in the node controller can be changed to any other circuit, as long as each achieves substantially the same function as described above. You may.
  • the error code for reporting various errors to the main controller has been omitted, but this error code has been replaced with an error check code, for example. It may be added after the first "ERR".
  • the overnight encoding shown in Table 2 above has been described assuming that the number of bits is the same for the sensor and the actuator.
  • the encoded bit length m for sensor data and the encoded bit length m 'for actuator data may be m ⁇ m'. This is, of course, true.
  • the signal S0 is output in the form shown in FIG. 8 (a) or 1Q (a) of FIG. 8 and the like, and FIG. 8 (f) or FIG. 10 (f) Any circuit that can take in the signal S5 or the signal Sn fed back in the manner shown in (5) above (the configuration described in (e) above) becomes a digital step. In this case, only the output of the signal S0 is output), and this can also be arbitrarily and easily configured according to the forms of the various frame signals shown in FIG. Wear .
  • Each node controller that directly manages the terminal does not need any address, etc., so when adding, deleting, or replacing terminals, etc. Even so, consideration for the signal transmission system is no longer necessary, making it easier to modify the machine.

Landscapes

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Description

明 TO 直 列 制 御 装 置
技 術 分 野
こ の発明 は、 プ レ ス機械、 工作機械、 無人搬送装置 等 の集中管理 シ ス テ ム に採用 し て好適な 直列制御方法 お よ び装置 に 関 し 、 特 に こ う し た シ ス テ ム で用 い ら れ 技
る 数多 く の セ ン サ の検出 デー タ お よ び ァ ク チ ユ エ 一 夕 の駆動 デー タ に つ い て の 同時性を術確保す る 上で好適な 装置構成の 具現化 に関す る 。 北
冃
プ レ ス 、 工作機械、 建設機械、 船舶、 航空機、 無人 搬送装置、 無人倉庫等を集中管理す る 場合、 装置各部 の状態を検 出す る セ ン サ （ リ ミ ッ ト ス イ ッ チ 、 操作ボ タ ン 、 ェ ン コ ー ダ等） や装置各部の状態を制御す る ァ ク チ ユ エ一 夕 （バ ル ブ、 リ レ ー、 ラ ン プ等） が非常 に ϋ犬 な 数必要 と な る 。 こ れ ら の セ ン サ お よ び ァ ク チ ュ エ ー 夕 の数 は例え ば プ レ ス を考え た 場合 3 0 0 0 以上 に も 及 び、 他の装置 に お い て は更 に 多数 と な る も の も あ る 。
従来、 こ の種の 装置 を集中管理す る 一般的 な 集中管 理 シ ス テ ム は上述 し た 多 数 の セ ン サ 及 び ァ ク チ ュ エ ー 夕 を 中継装置 を 介 し て ま た は 直接 マ シ ン コ ン ト ロ 一 ラ に並列 に接続 し 、 こ れ ら多数の セ ン サ の 出力をマ シ ン コ ン ト ロ ー ラ で収集す る と と も に 、 マ シ ン コ ン ト ロ ー ラ か ら の 信号に よ り 多数の ァ ク チ ユ エータ を駆動制御 す る よ う に構成さ れる 。
かか る 従来の集中管理 シ ス テ ム の場合、 セ ン サの数 お よ びァ ク チ ユ エ一 夕 の数が尨大に な る と 、 マ シ ン コ ン ト ロ ーラ と セ ン サ お よ びァ ク チ ユ エ一夕 を結ぶ配線 の数や配線長が遐大に な る ばか り か、 誤配線の原因 と も な り 、 ま た マ シ ン コ ン ト ロ ー ラ の入出力部の構成 も 非常に複雑 と な る 。
そ こ で、 複数の ノ ー ドを直列 に接続す る と と も に各 ノ ー ドに 1 乃至複数の セ ンサお よ びァ ク チ ユ エ一 タ を 接続 し 、 こ れ ら ノ ー ドを メ イ ン コ ン ト ロ ー ラ を介 し て ルー プ状ま た はデ ジ一チ ェ ー ン状に 直列接続 し 、 こ の メ ィ ン コ ン ト ロ 一ラ カ、 ら の信号に よ っ て各 ノ 一 ドを制 御す る よ う に し た構成が考え ら れてい る 。 かか る 構成 の場合、 基本的 に は メ イ ン コ ン ト ロ ーラ は信号入力線 と 出力線だ けで よ く 、 ま た各 ノ ー ド も 信号入力線 と 出 力線を接続す る だけで よ い の で、 メ イ ン コ ン ト ロ 一ラ に接続 され る配線数お よ び配線工事にかか る 時間を大 幅 に減少 さ せ る こ と がで き る 。
かか る 直列接続を と つ た従来技術 と し て は、 例え ば 特開昭 6 1 — 1 1 8 0 4 6 号公報があ る 。 こ の従来技 術では、 デー タ フ レ ー ム 信号を、 第 1 図 に示すよ う に 同期 ス ロ ッ ト S Y N、 5 ノ ー ド a 〜 e 分の デ一 タ ス 口 ッ ト 0 3 〜 0 6 、 エ ン ド ス ロ ッ ト E 等で構成 し 、 デ一 タ ス ロ ッ ト D F a 〜 D F e を 5 つ の ノ ー ド に 固定 的 に割当て る こ と で、 デー タ 長を 固定す る よ う に し て い る 。 す な わ ち 、 各 ノ 一 ドで は、 入力 さ れた デー タ フ レ ー ム 信号中 の 当該 ノ ー ド に 対応す る デー タ 領域 D F 力、 ら 当該 ノ ー ドの ァ ク チ ユ エ 一 タ に対す る 制御 デー タ D O を抜 き 取 る と と も に 、 こ の 当該デ一 夕 領域 D F に 当該 ノ 一 ド の セ ン サか ら の検出 デ一 夕 D i を揷入す る よ う に し て い る 。 こ の 際の処理を ノ ー ド b を例 に と つ て詳細 に述べ る と 、 ノ ー ド b で は、 デ一 タ フ レ ー ム 信 号中の 自 ノ 一 ド に関す る 制御デー タ D O b を一旦所定 の記憶器 に貯え た後ァ ク チ ユ エ一 夕 に 加え る と と も に 、 自 ノ ー ド以降の ノ 一 ド に 関す る 制御 デー タ D O c , D
O d , D O e も 別の 記憶器 に貯え 、 こ れを 当該 ノ ー ド の セ ン サか ら 得た検出 デー タ D i b の後 に 付加す る こ と で次段の ノ ー ド c に 送出す る フ レ ー ム ί言号を作成す る よ う に し て い る 。
し 力、 し 、 かか る 従来技術で は、 複数の ノ ー ド に そ れ ぞれ接続 さ れた 各セ ン サ の 出力 の収集お よ び各ァ ク チ ユ エ一 夕 への デー タ 付与の 同時性を考え た 場合、 こ れ ら の 同時性 は各 ノ ー ド単位 に は実現可能な も の の 、 各 ノ ー ド相互間 に つ い て みれば そ れ ら の 同時性 を 全 く 確 保す る こ と がで き な い 。 す な わ ち 、 上記従来技術で は、 入力 さ れた デー タ フ レ ー ム 信号を一旦記憶器 に 貯え た 上で入出力 デー タ の 抜 き 取 り 挿入を行な っ た後、 こ れ ら の フ レ ーム信号を次段の ノ ー ドに送出す る よ う に し てい る た め に、 デ一 夕 フ レーム信号の各ノ ー ドへの 入力時刻は、 第 2 図 に示すよ う に、 少 く と も 1 フ レー ム分ずつずれてい き 、 前述 し た 同時性を確保す る こ と は全 く 不可能に な る 。 も っ と も 、 上記従来装置 に お い て、 各 ノ ー ド に配 さ れた記憶器への セ ン サ の検出 デ一 夕 D i の取込み時刻お よ び同記憶器か ら ァ ク チ ユ エ一 夕 への駆動 データ D 0 の読出 し時刻を各 ノ ー ドで全て 同時すれば、 上記同時性を保て る も の の 、 そ の ため に は全ノ ー ドを共通に し た時間管理の た めの特別な構成 が必要に な る と と も に、 デ一タ フ レ一ム信号の送出周 期 に厳 し い 制限が加わ る と い う 問題が発生す る 。
さ ら に、 こ の従来装置では、 データ フ レーム 信号の デ一 タ ス ロ ヅ ト D F a 〜 D F e を 5 つ の ノ ー ド に固定 的 に割当て る 方式を と つ てい る た め に、 各 ノ 一 ド に お い て入出力 デー タ の データ フ レー ム 信号中での揷入ノ 取出 し 位置が異な る よ う に な り 、 こ の た め各 ノ ー ドを 完全に 同一回路構成 と はで き な く な る 。 こ の こ と は製 造上の コ ス ト ア ッ プを招い て し ま う 。
と こ ろ で、 セ ン サの収集データ お よ びァ ク チ ユ エ一 夕 への駆動デ一 夕 につ い て の 同時性であ る 力 、 こ の 同 時性が全 ノ ー ド に わ た っ て確保 さ れて い な い場合に は、 次の よ う な不都合が発生す る 。
例えば、 セ ン サの検出値は 1 ビ ッ ト と は限 ら ず、 物 に よ っ て は 8 ビ ッ ト あ る い はそ れ以上の ピ ッ ト 数の も の も あ る 。 し 力、 し 、 こ れ ら 複数 ビ ッ 卜 の 出力線を も つ セ ン サ を 1 つ の ノ ー ド に入力で き る と は 限 ら ず、 ノ 一 ド に対す る 入力 デー タ 数の制限等 に よ っ て は、 2 っ 以 上の ノ ー ド に わ た つ て 1 つ の セ ン サ の 出力 を入力 し な ければな ら な い事態 も発生す る 。 こ の よ う な 場合 に は 各 ノ ー ド間でデー タ 収集の 同時性が確保 さ れて い な い と 、 各 ノ ー ド間での デ一 夕 収集の ズ レ 時間中 に セ ン サ デー タ が変化 し た り す る と 、 結果的 に 全 く 誤 っ た デー タ を収集 し て し ま う 。
ま た 、 ァ ク チ ユ エ一 夕 につ い て は上記セ ン サ で の 問 題の 他 に 次の よ う な 問題 も 発生す る
すな わ ち 、 或 る 機械を駆動す る ァ ク チ ユ エ一 夕 と し て、 力を制御す る ク ラ ッ チ、 油量を制御す る バル ブ等 の よ う に 2 つ以上の ァ ク チ ユ エ一 夕 が備え ら れて い る 口 、 」 I ら ァ ク チ ユ エ一 夕 は 1 つ の ノ 一 ド に よ っ て 制御 さ れ る と は限 ら ず、 通常 は 2 つ 以上の ノ ー ド に ま たが つ て制御 さ れ る 。 こ の よ う な場合 も 、 前述 と 同様 で あ り 、 各 ノ 一 ド間での デー タ 付与 の 同時性が確保 さ れて い な い と 、 こ れ ら 2 つ 以上の ァ ク チ ユ エ一 夕 の状 態を同時 に変化 さ せて機械を制御す る こ と は不可能 に な る 。
こ の よ う に 、 複数の ノ ー ドが直列接続 さ れた シ ス テ ム に お い て は、 デー タ 収集お よ びデー タ 付与の 同時性 を各 ノ ー ド に わ た つ て確保す る こ と は、 シ ス テ ム の 信 頼性の 向上を 図 る 他、 機器の 長寿命化等を 図 る 上で も 特に重要な課題であ る 。
こ の発明 は こ の よ う な実情に鑑みて な さ れた も ので 全ての ノ 一 ドの 回路構成を全 く 同一な構成 と する こ と を条件 と し た上で、 データ 収集およ びデー タ 付与の 同 時性を各ノ ー ド に亘 つ て確保す る こ と がで き る 直列制 御装置を提供す る こ と を 目 的 と す る 。 発 明 の 開 示
こ の発明では、 前記直列接続形式を と る 制御装置す な わ ち 直列制御装置 と し て、
く ィ 〉 メ イ ン コ ン ト ロ 一ラ に 直列接続 さ れ る 全ての ノ ー ド において、 1 乃至複数の第 1 の端末 と 1 乃至複数 の第 2 の端末 と の双方を併せ管理す る 。
く 口 〉 上記第 1 およ び第 2 の端末の双方を併せ管理す る 第 1 種の ノ ー ド と 、 上記第 1 の端末の みを管理す る 第 2 種の ノ ー ド と 、 上記第 2 の端末の み を管理す る 第 3 種の ノ ー ド と 、 の 3 種の ノ ー ドの う ち の少な く と も 2 種の ノ ー ドが混在 し てメ イ ン コ ン ト 口 一 ラ に直列接
¾π れ る 。
ぐ ハ 〉 メ イ ン コ ン ト ロ 一ラ に 直列接続 さ れ る 全ての ノ ー ドが上記第 1 の端末の みを管理す る 。
< ニ > メ ィ ン コ ン ト ロ 一ラ に 直列接続 さ れ る 全ての ノ 一 ドが上記第 2 の端末の みを管理す る 。
く ホ 〉 メ イ ン コ ン ト ロ 一ラ に直列接続 さ れ る 全ての ノ 一 ドが上記第 2 の端末の みを管理す る 場合であ っ て、 最終段の ノ ー ド と メ ィ ン コ ン ト ロ ー ラ と が切 り 離 さ れ る い わ ゆ る テ シ ー チ ン 状の 直列接続 と な る 。
と い っ た 構成の いずれかを前提 と す る 。
し _t aLi ^ の端末 と は、 セ ン サ等の デー タ 入 力対象 と な る 端末を い い 、 上記第 2 の端末 と は 、 ァ ク チ ュ エ ー タ 等の デ タ 出力対象 と な る 端末を い う 。
そ し て こ の発明で は 、 上記 メ イ ン コ ン ト 口 一 ラ は 、 そ の 出力す る フ レ ム 信号の 1 フ レ ー ム 中 に 、 第 1 の 端末の デ— 夕 に 関 し て そ の先頭位置 を示すた め の第 1 の識別 コ ー ドお よ び第 2 の端末の デー タ に 関 し て そ の 先頭位置 を示す た め の第 2 の識別 コ 一 ド の一方若 し く は両方を付加 し て れを送出す る よ う に し 、 ま た 、 少 な く と も 上記第 1 の端末を管理す る 各 ノ ー ド は、 入力 さ れ る フ レ ー ム 信号の 、 上記第 1 の識別 コ ー ド の認識 に基づ い て 、 こ の第 1 の識別 コ ー ド の 直後 に 、 自 ら 管 理す る 第 1 の端末の デ一 タ を揷入す る よ う に し 、 ま た 少な く と も 上記第 2 の端末を管理す る 各 ノ ー ド は、 入 力 さ れ る フ レ ー ム m I D 号の 、 上記第 2 の識別 コ ー ド の認 識 に基づい て 、 こ の第 2 の識別 コ ー ド の 直後力、 ら 、 自 ら 管理す る 第 2 の端末への デー タ を抽 出す る よ う にす る 0 お こ の場合 上記各 ノ 一 ドカ、 ら 出力 さ れ る フ レ ー ム 信号の 先端お よ び末尾の一方若 し く は両方の 同期 状態が保 た れ る よ ラ 、 上記各 ノ ー ドで は、 各 々 入力 さ れ る フ レ ー ム 信号の 、 自 ら の ノ ー ド に 直接関わ ら な い 部分 に つ い て は、 れを基本的 に ス ルー 出力す る も の と す る 。 ま た、 各 ノ 一 ドに お け る 上述 し た第 1 の端末 の デ一 夕 あ る い は第 2 の端末への デー タ の フ レ ーム 信 号 と の 間での授受に 際 し、 こ れ ら フ レ ーム 信号を構成 す る データ 要素 （ ビ ッ ト 要素） に重複あ る い は離隔が 発生す る こ と の な い よ う 、 上記各 ノ 一 ド は、 自 ら 授受 す る デー タ の デー タ 長に応 じ た適宜の シ フ ト 手段を具 えて、 同フ レ ーム信号の再構成に関す る 内部調整を併 せ行な う も の と す る 。
こ れに よ り 、 上記第 1 の端末の デー タ お よ び上記第 2 の端末への デー タ の一方若 し く は両方は、 そ れぞれ 同一時点 の も の が メ イ ン コ ン ト ロ 一 ラ に取 り 込 ま れ (第 1 の端末の データ の場合） 、 あ る い は メ イ ン コ ン ト ロ 一 ラ か ら 各第 2 の端末に対 し て供耠 さ れる （第 2 の端末への デ一タ の場合） よ う に な り 、 前述 し た各種 機械を好適に制御す る 上で所望 と さ れ る 同時性が良好 に確保 さ れ る こ と と な る 。
ま た 、 こ の発明では更に、 上記 < ィ > の構成、 あ る に は上記く 口 > の構成 に おけ る 第 1 種の ノ 一 ドにおい て、 各ノ ー ドが授受す る上記第 1 の端末の デー タ と 上 記第 2 の端末への デー タ と で、 そ の デー タ 長が異な る 場合に は、 こ れ ら ノ ー ド各 々 の 内部に こ れ ら デ一 タ 長 の差を相殺す る こ と の で き る 適宜の シ フ ト 手段を も 併 せ具え、 こ の場合で も 、 各ノ ー ド力、 ら 出力 さ れ る フ レ ー ム 信'号 の 各 々 に お い て こ れ を 構成す る デー タ 要素 ( ピ ッ 卜 要素） に重複あ る い は離隔が発生す る こ と の な い よ う に す る 。 勿論 こ の場合で も 、 上記各 ノ ー ドか ら 出力 さ れ る フ レ ー ム 信号の先端お よ び末尾の一方若 し く は両方 は、 上記同様、 同期状態 に維持 さ れ る も の と す る 。
こ れ に よ り 、 各 ノ ー ドが授受す る 上記第 1 の端末の デー タ と 上記第 2 の端末への デ一 タ と で、 そ の デー タ 長が異な る 場合で も 、 上記第 1 の端末の デー タ お よ び 上記第 2 の端末への デ一 夕 の いずれか一方 に つ い て は 上記同様、 各 々 所望 と さ れ る 同時性が確保 さ れ る よ う に な る 。 面の簡単な説明
第 1 図お よ び第 2 図 は従来の 直列制御装置お よ び そ の 制御方法の概要を示す略図、 第 3 図 は こ の発明 の一 実施例の 全体構成を不す ブ 口 ヅ ク 図、 第 4 図 は こ の 発 明で用 い る デー タ 信号の フ レ 一 ム 構成例並び に 信号授 受の プ ロ ト コ ル例を示す略図、 第 5 図 は こ の発明 の第 1 お よ び第 2 の実施例で用 い ら れ る ノ ー ド コ ン ト ロ 一 ラ の 回路構成例を示す ブ ロ ッ ク 図、 第 6 図 は 1 ね よ び第 2 の 実施例の 内部 コ ン ト 口 — ラ の機能を示す図、 第 7 図 は第 1 の実施例 に お け る ノ ー ド 3 ン 卜 ロ ー ラ 内 の 各回路の 動作例を示す タ イ ム チ ヤ 一 卜 、 第 8 図 は第 1 の実施例 に お け る フ レ 一 ム 信号の 伝播推移を示す 夕 ィ ム チ ヤ 一 ト 、 第 9 図 は第 2 の実施例 に お け る ノ ー ド ZJ ン 卜 口 一 ラ 内の 各回路の動作例 を示す タ イ ム チ ヤ ー ト 、 第 1 0 図 は第 2 の実施例 にお け る フ レ ー ム信号の 伝播推移を示す タ イ ム チ ャ ー ト 、 第 1 1 図 は第 3 の実 施例で用 い ら れる ノ 一 ド コ ン ト ロ ー ラ の 回路構成例を 示す ブ ロ ッ ク 図、 第 1 2 図 は第 3 の実施例の 内部 コ ン ト ロ ー ラ の機能を示す図、 第 1 3 図 は第 3 の実施例 に おけ る ノ ー ド コ ン ト ローラ 内の各回路の動作例を示す タ イ ム チ ャ ー ト 、 第 1 4 図は第 3 の実施例に お け る フ レ ーム 信号の伝播推移を示す タ イ ム チ ャ ー ト 、 第 1 5 図 は第 4 の実施例で用い ら れ る ノ ー ド コ ン ト ロ ーラ の 回路構成例 を示す ブ ロ ッ ク 図、 第 1 6 図 は第 4 の実施 例の 内部 コ ン ト ロ 一ラ の機能を示す図、 第 1 7 図は第 4 の実施例 にお け る ノ ー ド コ ン ト 口 一 ラ 内の 各回路の 動作例を示す タ イ ム チ ャ ー ト 、 第 1 8 図 は第 5 の実施 例で用 い ら れ る ノ ー ド コ ン ト ロ ーラ の 回路構成例を示 すブ ロ ッ ク 図、 第 1 9 図 は第 5 の実施例の 内部 コ ン ト ロ ー ラ の機能を示す図、 第 2 0 図 は第 5 の実施例 に お け る ノ 一 ド コ ン ト ロ ー ラ 内の 各回路の動作例を示す タ ィ ム チ ャ ー ト であ る 。 発明を実施す る ため の最良の 形態
第 3 図に こ の発明 にかか る 直列制御装置の 全体構成 例を示す。 こ の装置は、 例えばプ レ ス機械の 集中制御 シ ス テ ム に適用 さ れ る も の で あ る 。
こ の第 3 図 におい て、 セ ン サ群 2 1 S 〜 2 n S はプ レ ス の 各部に設け ら れる リ ミ ッ ト ス イ ッ チ 、 操作ボ タ ン 、 状態検 出 セ ン サ 、 エ ン コ ー ダ等 の セ ン サ に 対応 し 、 そ れ ら の デー タ 力く n グルー プ に グ ルー プ分 け さ れ、 そ れ ぞれ i ビ ッ ト カ、 ら な る デー タ と し て n 個の ノ 一 ド コ ン ト ロ ー ラ 4 1 〜 4 n に 入力 さ れ る 。 ま た ァ ク チ ユ エ 一 夕 群 2 1 A 〜 2 n A は 、 同 プ レ ス に 設 け ら れ る バ ル ブ、 リ レ ー、 ラ ン プ等 の ァ ク チ ユ エ一 夕 に 対応 し 、 そ れ ら へ の 出 力 デ一 タ カ《 n グ ルー プ に グ ルー プ分 け さ れ、 そ れ ぞれ k ビ ッ 卜 力、 ら な る デー タ と し て n 個 の ノ ー ド コ ン ト ロ ー ラ 4 1 〜 4 n 力、 ら 出 力 さ れ る 。 す な わ ち 、 各 ノ 一 ド コ ン ト ロ ー ラ 4 1 〜 4 n に お い て 、 セ ン サ群 と の 接続線 は i ビ ッ ト 、 ァ ク チ ユ エ一 夕 と の 接続線 は k ビ ッ ト で あ る 。
メ イ ン コ ン ト ロ 一 ラ 3 0 は プ レ ス 機械 を統轄 的 に 制 御 す る マ シ ン コ ン ト ロ ー ラ 1 0 に 付設 さ れ、 前記 セ ン サ 群 2 1 S 〜 2 n S の デ一 タ を収集す る と と も に 前記 ァ ク チ ユ エ ー タ 群 2 1 A 〜 2 n A へ制御 デ一 夕 を送 出 す る 働 き を す る 。 ノ 一 ド コ ン ト ロ ー ラ 4 1 〜 4 n は 、 メ イ ン コ ン ト ロ 一 ラ 3 0 と 当該 ノ ー ド コ ン ト ロ ー ラ に 接続 さ れ た セ ン サ群、 ァ ク チ ユ エ 一 夕 群 と の デ一 タ 中 継 の 働 き を実行 し 、 そ の 内部 は 、 ハ ー ド ウ ェ ア の み に よ っ て 構成 さ れて い る 。 メ イ ン コ ン ト ロ ー ラ 3 0 と 各 ノ ー ド コ ン ト ロ ー ラ 4 1 〜 4 n と は 、 同第 3 図 に 示 す よ う に 、 適宜の 信号線 を介 し て ルー プ状 に 直列接続 さ れて い る 。
す な わ ち 、 こ の 第 3 図 に 示す シ ス テ ム で は 、 メ イ ン 3 ン 卜 Π — 力、 ら こ れに ち っ と も近い ノ ー ド、 3 ン 卜 π —ラ 4 1 に対 してァ ク チ ユ エ一夕 制御データ を含 む所定の フ レ ー ム構成の 信号を送出 し 、 こ の フ レ ー ム 信号が ノ ー ド ： J ン ト ロ 一ラ 4 1 → ノ — ド コ ン ト π —ラ
4 2 → … ノ ー ド コ ン ト ロ ーラ 4 η→メ イ ン ： 3 ン ト cr — ラ 3 0 へ と 順次伝播 さ れる こ と に よ り 上記フ レーム 信 号中の ァ ク チ ユ エ一 夕 制御デ '一 夕 を該当す る ノ ー ド コ ン ト π —ラ へ割 り 振 る と と ち に、 各 ノ ー ド コ ン ト ロ 一 ラ で得た セ ン サ群の検出 デー夕 を同 フ レ ー ム 信号内へ 取 り 込む よ う に し て い る'。 こ の結果、 上記フ レ ー ム 信 号力 メ イ ン =ι ン 卜 口 一ラ 3 0 へ帰還 さ れた と き に は、 ァ ク チ ユ エ -夕 制御デー タ は全てな く な り 、 セ ン サ群 の検出 デー タ が同 フ レーム 信号中 に含 ま れ る こ と に な る ο
な お、 当の 直列制御装置の シ ス テ ム構成 と し て、 第
3 図 に お い ては、 図示の便宜上、
< ィ 〉 メ イ ン υ ン 卜 π — ラ に直列接続さ れ る 全ての ノ — ド コ ン ト ロ ー ラ 力 、 セ ン サ群 と ァ ク チ ユ エ一 タ 群 と の双方を併せ管理す る 。
構成 につ い ての み示 し たが、 他 に 、
く 口 > セ ン サ群 と ァ ク チ ユ エ一 夕 群 と の双方を併せ管 理す る 第 1 種の ノ ー ド コ ン ト ロ ーラ と 、 セ ン サ群の み を管理す る 第 2 種の ノ 一 ド コ ン ト ロ 一 ラ と 、 ァ ク チ ュ エー タ 群の みを管理す る 第 3 種の ノ ー ド コ ン ト π —ラ と 、 の 3 種の ノ ー ド コ ン ト ロ ー ラ の う ち の少な く と も 2 種 の ノ ー ド コ ン ト ロ ー ラ が、 混在 し て前記 メ イ ン コ ン ト ロ ー ラ に 直列接続 さ れ る 。
< ハ 〉 メ イ ン コ ン ト ロ ー ラ に 直列接続 さ れ る 全 て の ノ 一 ド コ ン 卜 ロ ー ラ が、 セ ン サ群の み を 管理す る 。
< 二 > メ イ ン コ ン ト ロ 一 ラ に 直列接続 さ れ る 全て の ノ ー ド コ ン ト ロ ー ラ が 、 ァ ク チ ユ エ 一 タ 群 の み を管理す る
< ホ 〉 メ イ ン コ ン 卜 ロ ー ラ に 直列接続 さ れ る 全て の ノ ー ド コ ン ト ロ ー ラ が ァ ク チ ユ エ ー タ 群 の み を 管理す る 場合 で あ つ て 、 終段 の 第 η ノ ー ド コ ン ト ロ ー ラ 4 η と メ イ ン 3 ン ト ロ 一 ラ 3 0 と 力 切 り 離 さ れ、 い わ ゆ る デ シ一ナ ェ一 ン 状 の 直列接続 と な る 。
構成 な ど も 、 適用 対象 と な る 機械 の 実情 に 応 じ て適宜 採用 さ れ る
ま た 、 上記 に お い て は 、 よ り 一般 的 な 態様 と し て 、 セ ン サ あ る い は ァ ク チ ユ エ 一 タ カ《 い く つ かずつ に グ ル ー プ分 け さ れ、 群 と し て 各 ノ 一 ド コ ン ト ロ ー ラ に 管理 さ れ る と し た 力 、 こ れ ら セ ン サ あ る い は ァ ク チ ユ エ一 夕 が各 々 単体で 1 つ の ノ ー ド コ ン ト ロ 一 ラ に 管理 さ れ る こ と も あ る
次 に 、 第 4 図 を 参照 し て、 こ の 発 明 に か か る 直列制 御装 置 に 採用 し て好適 な メ イ ン コ ン 卜 ロ ー ラ と 各 ノ 一 ド' コ ン 卜 Π ー ラ と の 間 に お け る 信号授受手法、 す な わ り i ίκ送 に 際 し て の プ ロ ト コ ル に つ い て 説 明 す る 。
第 4 図 に 示 す 各 ί言号 フ レ ー ム に お い て 、 「 S T I 」 「 D I 」 「 D I q 」 、 「 S T O 」 、 「 D 0 」 、
「 D 0 q 」 「 S P 」 、 およ び 「 E R R」 と は、 そ れ ぞれ
S T I 入力用 データ （セ ン サデ一 夕 ） の先頭位置を 示すた め に、 所定の論理構造を も つ ビ ッ ト 列 と し て、 メ イ ン コ ン ト 口 — ラ 力、 ら 同 フ レ ーム に予め付加 さ れ る 入力 デ— 夕用 ス タ ー ト コ 一 ド、 o
D I ： 各 ノ ー ド コ ン ト ロ ーラ を介 し て 同 フ レ ーム に 取 り 込ま れ る 入力 デー タ の列。
D I q ： 第 q 番目 の ノ ー ド コ ン ト ロ ーラ を介 し て同 フ レ ー ム に取 り 込ま れ る 第 q 番 目 の入力 デー タ (列） 。
S T O : 出力用 デ一 タ （ァ ク チ ュ エー タ 制御 データ ） の先頭位置を示すた め に、 上記 「 S T I 」 と は異な る 所定の論理構造を も つ ビ ッ ト 列 と し て 、 メ イ ン コ ン ト 口 一 ： 7 力、 ら 同 フ レ ー ム に 予 め 付加 さ れ る 出 力 デ - - タ 用 ス タ ー ト コ 一 o
D O : 各 ノ ー ド コ ン ト ロ ー ラ を介 し て 同 フ レ ーム か ら 抜 き 取 ら れ る 出力 デー タ の列。 メ イ ン コ ン ト ロ 一ラ カ、 ら 上記 「 S T 0 」 に 引 き続い て出 力 さ れ る 。
D 0 q ： 第 q 番 目 の ノ ー ド コ ン ト ロ ー ラ を介 し て同 フ レームか ら 抜き 取 ら れ る 第 q 番 目 の 出力 デー タ （列） 。
S P ： 同 フ レ ー ム 中 に存在す る 、 若 し く は 同 フ レ ー ム に取 り 込 ま れ る べ き デー タ 列の終端位置 を 示す た め に 、 上記の 「 S T I 」 あ る い は 「 S T 0 」 と 異な る 所定の論理構造を も つ ビ ッ ト 列 と し て、 メ イ ン コ ン ト ロ ー ラ 力、 ら 同 フ レ ー ム に予 め付加 さ れ る ス ト ッ プ コ一 ド。
E R R ： フ レ ー ム 信号伝送中 に お け る デー タ エ ラ ー に 関 し て各 々 次段 コ ン ト ロ 一 ラ に そ の適宜 な処 理を促すた め の所定 ビ ッ ト 列力、 ら な る コ ー ド す な わ ち エ ラ ー処理 コ ー ド。 こ こ で は主 に 、 フ レ ーム 信号伝送中 に お け る デー タ エ ラ 一発 生 の 有 無 を チ ヱ ッ ク す る た め の コ 一 ド と し て、 各 々 次段 に 伝送す る デー タ 列内容 に 基づ き メ イ ン お よ び ノ ー ドの 各 コ ン ト ロ 一 ラ カ 自 ら 生成付加す る エ ラ 一チ ェ ッ ク コ ー ドを想定 す る 。
で あ り 、 以下 に 、 該直列制御装置 に お い て実施 さ れ る 各種の プ ロ ト コ ル に つ い て、 そ の詳細を列記す る 。
こ こ で は 便宜上 、 第 1 番 目 の ノ ー ド コ ン ト ロ ー ラ 4 1 力、 ら 数 え て 第 q 番 目 に あ る ノ 一 ド コ ン ト ロ 一 ラ 4 q に お い て実施 さ れ る デー タ 授受態様を例 に と っ て 各 々 そ の 必要 と さ れ る ノ ー ド コ ン ト ロ ー ラ 構造を述べ る
< a > 上記 「 S T I 」 お よ び 「 S T O 」 に 関 し て、 こ れを時間的 に 「 S Τ I 」 ― 「 S Τ 0」 の順に伝送 す る 場合に、 入力 さ れる フ レーム信号の 「 S T I 」 を検知 し てそ の 直後 に 自 ら の入力 デー タ （セ ン サ デー タ ） 若 し く は入力 デ一タ 列であ る 「 D I q 」 を付加 し 、 同 フ レ ー ム 信号の 「 S T 0 」 を検知 し てそ の 直後か ら 自 ら への 出力 データ （ァ ク チ ユ エ ー タ 制 御 デー タ ） 若 し く は 出 力 デー タ 列で あ る 「 D O q J を抜 き 取 る よ う 、 ノ ー ド コ ン ト ロ ーラ 構造を決定す る 手法 （第 4 図 （a〉 参照） 。
< b > 同 じ く 「 S T I 」 → 「 S T 0 J の順に伝送す る 場合に、 入力 さ れ る フ レ ーム信号の 「 S T 0 」 を 検知 し て、 そ の 直前に 自 ら の入力デー タ 若 し く は 入力デー タ 列であ る 「 D I q 」 を付加 し 、 同 「 S T O 」 の 直後か ら 自 ら への 出力 デー タ 若 し く は岀 力 デー タ 列であ る 「 D O q 」 を抜き 取 る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造 を決定す る 手法 （第 4 図 (b) 参照） 。
< c 〉 同 じ く 「 S T I 」 → 「 S T O」 の順.に伝送す る 場合に、 入力 さ れ る フ レ ーム 信号の 「 S T I 」 を 検知 し てそ の直後 に 自 ら の入力 デー タ 若 し く は入 力 デー タ 列であ る 「 D I q 」 を付加 し 、 同 フ レ ー ム 信号の 「 S P 」 を検知 し てそ の 直前力、 ら 自 ら へ の 出 力 デー タ 若 し く は 出 力 デー タ 列 で あ る 「 D O q 」 を抜 き 取 る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造 を決定す る 手法 （第 4 11 (c) 参照） 。 く d 〉 上記 「 S T I 」 お よ び 「 S T O 」 に 関 し て、 こ れを時間的 に 「 S T 0 」 → 「 S T I 」 の順 に 伝送 す る 場合 に 、 入力 さ れ る フ レ ー ム 信号の 「 S T O 」 を検知 し て そ の 直後か ら 自 ら への 出力 デ一 タ 若 し く は 出力 デー タ 列で あ る 「 D O q 」 を抜 き 取 り 、 同 フ レ ー ム 信号の 「 S T I 」 を検知 し て そ の 直後 に 自 ら の入力 デー タ 若 し く は入力 デー タ 列で あ る 「 D I q 」 を付加す る よ う 、 ノ 一 ド コ ン ト ロ ー ラ 構造を決定す る 手法 （第 4 図 （d) 参照） 。
く e 〉 同 じ く 「 S T O 」 → 「 S T I 」 の順 に 伝送す る 場合 に 、 入力 さ れ る フ レ ー ム 信号の 「 S T I 」 を 検知 し て、 そ の 直前か ら 自 ら への 出力 デー タ 若 し く は 出力 デー タ 列で あ る 「 D O q 」 を抜 き 取 り 、 同 「 S T I 」 の 直後 に 自 ら の入力 デー タ 若 し く は 入力 デー タ 列であ る 「 D I q 」 を付加す る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造を決定す る 手法 （第 4 図 (e) 参照） 。
く f 〉 同 じ く 「 S T O 」 → 「 S T I 」 の順 に 伝送す る 場合 に 、 入力 さ れ る フ レ ー ム 信号の 「 S T O 」 を 検知 し て そ の 直後か ら 自 ら へ の 出力 デー タ 若 し く は 出力 デー タ 列で あ る 「 D O q 」 を抜 き 取 り 、 同 フ レ ー ム 信号 の 「 S P 」 を 検 知 し て そ の 直前 に 自 ら の 入 力 デ ー タ 若 し く は 入 力 デ ー タ 列で あ る 「 D I q 」 を付加す る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造を決定す る 手法 （第 4 図 （ f ) 参照） 。 く g 〉 特 に 前記 < ハ > と し て 示 し た 直列 制 御 装置構 成 に お い て、 メ イ ン コ ン ト ロ ーラ 3 0 力、 ら 「 S T I 」 、 「 S P J およ び 「 E R R 」 の み を伝送す る 場合に 、 入力 さ れ る フ レ ー ム信号の 「 S T I 」 を 検知 し て、 そ の 直後に 自 ら の入力 デー タ 若 し く は 入力 デー タ 列であ る 「 D I q 」 を付加す る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造を決定す る 手法 （第 4 図
(g) 参照） 。
く h > 特に前記く 二 〉 ま た は く ホ 〉 の 直列制御装置構 成におい て、 メ イ ン コ ン ト ローラ 3 ◦ 力、 ら 「 S T 0 」 、 「 D 0 」 、 「 S P 」 およ び 「 E R R 」 の み を伝送す る 場合 に 、 入力 さ れ る フ レ ー ム 信号の 「 S T O 」 を検知 し て、 そ の 直後力、 ら 自 ら への 出 力 デー タ 若 し く は出力 デー タ 列で あ る 「 D O q 」 を抜 き 取 る よ う 、 ノ ー ド コ ン ト ロ ー ラ 構造を決定 す る 手法 （第 4 図 （h) 参照） 。
こ の 直列制御装置に お い ては、 先の < ィ 〉 〜 く ホ 〉 と し て示 し た構成 に応 じ て、 以上 く a 〉 〜 < h 〉 と し て示 し た 8 種の プ ロ ト コ ルの う ち の いずれ力、 1 つ が選 択的 に採用 さ れ る 。 こ れ ら い ずれかの プ ロ ト コ ルが採 用 さ れ る 場合であ っ て も 、 該直列制御装置を構成す る メ イ ン コ ン ト ロ ー ラ と 各 ノ 一 ド コ ン ト ロ ー ラ と の 間で の 、 都度必要 と さ れ る デー タ 授受は良好に達成 さ れ る 実用上は、 プ レ ス等の適用対象機械の一連の動作を円 滑 に制御 し 得 る 十分 に短い時間周期を も っ て、 こ う し た メ イ ン コ ン 卜 口 一 ラ と 各 ノ 一 卜 コ ン ト π—ラ と の 間 で の デー タ 授受が繰 り 返 し 実行 さ れ る 。
な お こ こ で は 、 前記 セ ン サ と し て 、 1 ビ ッ ト の 信号 を 論理値 " 1 " ま た は " 0 " と し て 出 力 す る ォ ン 一 ォ フ セ ン サ 、 ま た 前記 ァ ク チ ュ ェ 一 夕 と し て も 、 論理値
" 1 " ま た は " 0 " 力、 ら な る 1 ビ ッ 卜 の 駆動信号 に 基 づ い て 2 値 的 に 動作す る 2 値駆動 ァ ク チ ユ エ一タ 、 を そ れ ぞれ想定 し て い る 。 こ う し た 都合上、 該実施例で は 、 言己 Γ S T I 」 、 「 S T 0 」 お よ び 「 S P 」 が、 例 え ば次表第 1 表 に 示す よ う な 論理構造 を も つ て構成 さ れ る 場合 に は 、 こ れ ら セ ン サ デー タ ゃ ァ ク チ ユ エ一 夕 制 御 デ ー 夕 に 関 す る フ レ - - ム 信 号 へ の 搭 載 デ ー タ
(前記 「 D I 」 、 「 D I q 」 、 「 D 0 」 、 「 D 0 q 」 ） を 例 え ば第 2 表 の よ う に 構成 し て 、 こ れ ら デー 夕 が い か な る 態様で列 化 さ れ て も 、 前記 「 S T I 」 、 「 S T 0 」 お よ び 「 S P 」 の 識別が 的確 に な さ れ る よ う に し て い る 。 第 1 表 コ ー ド 論理構造 （ 8 ビ ッ 卜 ）
S T I 0 1 1 1 1 1 0 0
S T 0 0 1 1 1 1 1 1 0
S P 0 1 1 1 1 1 1 1 第 2 表 セ ン サ デ ー タ 若 し く は ァ ク チ ュ エー タ制御 デ一 夕 关ア—一 1 0 例 1 〇 1 0 0 フ
レ 例 2 0 0 1 0 0 0
I
ム 例 3 0 0 0 1 0 0 0 0 例 4 0 0 1 1 0 0 0 1 テ
1 例 5 1 0 0 1 夕
例 6 1 0 0 〇
な お、 「 S T I 」 、 「 S T O 」 お よ び 「 S P 」 の構 造が第 1 表の よ う であ る 場合に は、 オ ン デー タ （論理 値 " 1 " の デー タ ） の連続す る 数が 「 5 」 未満 （前段 ノ ー ド コ ン ト ロ ー ラ の 出力 に関 し て は 「 4 」 未満） と な る 場合に限 っ て、 上記 フ レ ー ム搭載デー タ と し て も 実デー タ と 同様 「 1 」 ま た は 「 0 」 の 1 ビ ッ ト の デ一 夕 を用 い る よ う にす る こ と も で き る 。
ま た、 前記 「 E R R 」 と し ては、 例え ば 1 6 ビ ッ ト 程度の 固定長 さ の コ 一 ド （内容は そ の都度の デー タ 列 内容に応 じ て変わ る ） が用意 さ れ る 。
ま た、 こ の シ ス テムで は各 ノ ー ド コ ン ト ロ ー ラ 間 の デー タ 伝送を C i^I I ( coded M rk Inversion) 符号 ま た は D M I 符号を用 い て行な う よ う に し て い る 。 こ れ は、 伝送過程 に お け る ノ イ ズ等 に よ る 伝送誤 り を極力 少な く し ょ う と す る た め と 、 各 ノ ー ド コ ン ト ロ ー ラ に お い て ク ロ ッ ク 信号の 再生 （抽出 ） が可能な よ う に す る た めで あ る 。
第 5 図 に 、 直列制御装置構成 と し て前記 < ィ > ま た は く 口 〉 の 構成、 ま た プ ロ ト コ ル と し て前記 < a > の プ ロ ト コ ルを採用 す る 場合 に 、 セ ン サ群 と ァ ク チ ユ エ 一 夕 群 と の 双方を併せ管理す る ノ ー ド コ ン 卜 ロ ー ラ と し て好適 な ノ 一 ド コ ン ト ロ ー ラ 構成の一例を示す。
第 5 図 は第 1 番 目 の ノ ー ド コ ン ト ロ 一 ラ 4 1 力、 ら 第 q 番 目 に あ る ノ 一 ド コ ン ト ロ ー ラ 4 q の詳細構成例を 示す も の で 、 他 の ノ ー ド コ ン ト ロ ー ラ 4 1 〜 4 n も こ れ と 同一構成 と な っ て い る 。
入 力 回 路 4 0 1 は 、 前 段 の ノ ー ド コ ン ト ロ ー ラ 4 ( q - 1 ) 力、 ら の フ レ ー ム 信 号 を受信 し 、 受信 し た C M I 信号 に よ っ て変調 さ れた 信号を通常の 「 1 」 、 「 〇 」 に 対応す る N R Z ( Non Return Zero ) 符号 に 復調す る 。
S T I 検 出 回路 4 0 2 は、 上記復調 さ れ た フ レ ー ム 信号中 の先頭 に あ る 「 S T I 」 コ ー ド （第 4 図参照） を検 出 し 、 そ の 検出 出力 を m i ビ ッ ト 遅延回路 4 1 4 、 内部 コ ン 卜 ロ ー ラ 4 1 7 に入力す る 。
m i ビ ッ ト 遅延回路 4 1 4 は 、 S T I 検出 回路 4 0 2 の検出 信号を m i ビ ッ ト 遅延 し 、 そ の遅延信号を 内 部 コ ン ト ロ ー ラ 4 1 7 に入力す る 。 な お、 i は各 ノ 一 ド コ ン ト ローラ に入力 さ れ る セ ン サ群の ビ ッ ト 数を示 し 、 m は フ レ ーム 信号 に搭載 さ れ る データ 列長 と実デ 一 夕 長 と の比 （第 2 表参照） を示す。 すな わ ち 、 第 2 表の 例 1 , 例 5 , 例 6 の場合は m = 2 、 例 2 の場合は m = 3 、 例 3 , 例 4 の場合は m = 4 であ る 。
第 1 S T 0 検出 回路 4 0 3 a は 、 入力 回路 4 0 1 で復調 さ れ た フ レ ー ム 信号中 に あ る 「 S T O 」 コ ー ド （第 4 図 参照） を検 出 し 、 そ の 検 出 出力 を m k — 0.5 ビ ッ ト 遅延回路 4 1 5 に入力する 。
m k — 0.5 ビ ッ ト 遅延回路 4 1 5 は、 S T 0 検出回 路 4 0 3 a の検出信号を （ m k — 0.5 ) ビ ッ ト 遅延 し 、 そ の遅延信号を内部 コ ン ト ロ ー ラ 4 1 7 に入力す る 。 な お、 k は各 ノ 一 ド コ ン ト ロ ーラ と接続 さ れ る ァ ク チ ユ エ一 夕 群の ビ ッ ト 数を示す。
第 1 S P 検出 回路 4 0 4 a は、 前記 フ レ ー ム 信号中 に あ る 「 S P 」 コ ー ド （第 4 図参照） を検出 し 、 そ の 検出 岀カを T ERR 遅延回路 4 1 6 に入力す る 。
T ERR 遅延回路 4 1 6 は 、 第 1 S P 検 出 回 路 4 0 4 a の検出信号を 「 E R R 」 コ ー ド （第 4 図参照） の ビ ッ ト 数に対応す る 時間 T ERR だ け遅延 し 、 そ の遅延 信号を内部 コ ン ト ロ 一ラ 4 1 7 に 入力す る 。
エ ラ 一チ ェ ッ ク 回路 4 0 5 は、 C R C チ ェ ッ ク やノ、。 リ テ ィ チ ェ ッ ク 等に よ っ て前記 フ レ ーム 信号に 含ま れ る 「 E R R 」 コ ー ド と デー タ 列 D I , D O と を照合 し 、 前段 ノ ー ド コ ン ト ロ ー ラ 4 ( q - 1 ) か ら の 伝送信号 に つ い て の エ ラ ー発生の有無を検出 し 、 そ の検査内容 を 内部 コ ン 卜 ロ ー ラ 4 1 7 に 入力す る 。
S / P ( シ リ ア ノレ ノ、 ° ラ レ ノレ） 変換回路 4 〇 6 は 、 例 え ば m k ビ ッ 卜 の シ フ ト レ ジ ス タ で あ り 、 そ の m k ビ ッ 卜 の並列出力が ス ィ ッ チ 回路 S W 1 5 を介 し て ラ ツ チ 回路 4 1 2 に入力 さ れ る 。 ラ ッ チ 回路 4 1 2 は ス イ ッ チ 回路 S W 1 5 がオ ン の時、 S Z P 変換回路 4 0 6 の 出力 を ラ ッ チす る 。 ラ ッ チ 回路 4 1 2 の 出力 は ス ィ ツ チ 回路 S W 1 6 を介 し て ァ ク チ ユ エ一 タ 駆動信号 生成回路 4 1 3 に入力 さ れ る 。 ァ ク チ ユ エ一 夕 駆動信 号生成回路 4 1 3 は 、 ス ィ ッ チ 回路 S W 1 6 がオ ン の タ イ ミ ン グで ラ ッ チ 回路 4 1 2 の ラ ッ チ デ一 夕 （ m k ビ ッ ト ） を取 り 込み 、 こ れを k ビ ッ ト の ァ ク チ ユ エ一 夕 駆動信号 に変換す る 。
m i ビ ッ ト シ フ ト 回路 4 0 7 は入力 回路 4 0 1 で復 調 さ れた フ レ ー ム 信号を m i ビ ッ ト だ け遅延 し 、 該遅 延 し た フ レ ー ム 信号を ア ン ド ゲー ト A D i に 入力す る 。
m ( i — k ) ビ ッ ト シ フ ト 回路 4 ◦ 8 は同 フ レ ー ム 信号を m ( i — k ) ビ ッ ト だ け遅延 し 、 該遅延 し た フ レ ー ム 信号 を ア ン ドゲー ト A D 2 に 入力す る 。
な お こ こ で 、 ア ン ド ゲー ト A D 1 に は 、 ス ィ ッ チ 回 路 S W 1 2 の オ ン · オ フ に 対応 し て信号 「 1 」 、 「 0 」 が入力 さ れ る 。 ア ン ドゲー ト A D 2 も 同様で あ り 、 ス ィ ツ チ 回 路 S W 1 3 の オ ン · オ フ に 対 応 し て 信 号 「 1 」 、 「 0 」 が入力 さ れ る 。 こ れ ら ア ン ドゲ一 ト A D 1 , A D 2 の 出力 .はオ ア ゲー ト 0 R i に入力 さ れ る 。 すな わ ち 、 ゲ一 ト A D i , A D 2 , O R 1 に よ る 構成 はセ レ ク タ 回路であ り 、 オ ア ゲー ト 0 R 1 の 出力 に は、 S W 1 2 力 オ ン の と き に は m i ビ ッ ト シ フ ト 回路 4 0 7 側が選択 さ れ、 S W 1 3 力《オ ン の と き に は m ( i — k ) ビ ッ ト シ フ ト 回路 4 0 8 側力 選択 さ れ る 。
E R R ' 生成回路 4 0 9 は 当該ノ ー ド コ ン ト ロ 一ラ 4 q か ら 出力 さ れ る フ レ ーム信号中の デー タ 列 D I , D O に基づ き 次段ノ ー ド コ ン ト ロ ーラ 4 ( q + 1 ) で の エ ラ 一チ ェ ッ ク の た めの前記 「 E R R 」 コ ー ドの新 た な コー ドであ る 「 E R R ' 」 コ ー ドを生成出力 し て ス ィ ツ チ 回路 S W 1 1 に加え る と と も に、 同 フ レーム 信号中の 「 S P 」 コ ー ドを検出 し て、 こ の検出信号を
「 E R R ' J コー ド分遅延 さ せた E R R ' 送出完了信 号を内部 コ ン ト ロ 一 ラ 4 1 7 に 出力す る 。
第 2 S T O 検出回路 4 0 3 b は、 オ ア ゲー ト O R i 力、 ら 出力 さ れ る フ レ ーム 信号中 の 「 S T O 」 コ一 ドを 検出 し、 そ の検出信号を 内部 コ ン ト ロ ー ラ 4 1 7 に 出 力す る 。 第 2 S P 検出回路 4 0 4 b も こ れ と 同様に、 オ ア ゲー ト O R 〗 力、 ら 出 力 さ れ る フ レ ー ム 信号 中 の
「 S P 」 コ ー ドを検出 し 、 そ の検出信号を 内部 コ ン ト ロ ー ラ 4 1 7 に出力す る 。
デー タ 生成回路 4 1 1 は、 セ ン サ群 2 q s か ら 出力 さ れ る i ビ ッ 卜 の セ ン サ 出力 を フ レ ー ム 信号 に搭載す る m i ビ ッ 卜 の シ リ ア ルデー タ に変換 し て、 こ れを ス イ ッ チ 回路 S W 1 1 に加え る 。
ス ィ ッ チ 回路 S W 1 1 は、 内部 コ ン ト 口 一 ラ 4 1 7 か ら の 信号 に 基 づ き 入 力 回 路 4 0 1 、 オ ア ゲー ト 0 R 1 、 E R R ' 生成回路 4 0 9 お よ びデ一 夕 生成回路 4 1 1 の 出 力 を 選択 的 に 切 替 え て 、 こ れ を 出 力 回路 4 1 0 に 出力す る 。
出力 回路 4 1 0 は、 ス ィ ツ チ 回路 S W 1 1 力、 ら 加え ら れ た 信号 を C M I 信号 に変換す る 変調処理 を行な い 、 こ れを次段の ノ ー ド コ ン ト ロ ー ラ 4 ( q + 1 ) に 出力 す る 。
内 部 コ ン ト ロ 一 ラ 4 1 7 は 、 上 記 S T I 検 出 回路 4 0 2 、 m i ビ ッ ト 遅延回路 4 1 4 、 m k ビ ッ ト 遅延 回路 4 1 5 、 第 2 S T O 検出 回路 4 0 3 b 、 T ERR 遅 延回路 4 1 6 、 お よ び第 2 S P 検出 回路 4 0 4 b 力、 ら の 各 出力、 並 びに エ ラ 一 チ ェ ッ ク 回路 4 0 5 力、 ら の ェ ラ 一チ ヱ ッ ク 完了信号、 E R R ' 生成回路 4 0 9 か ら の E R R ' 送出完了信号を そ れぞれ受入 し て、 同 ノ ー ド コ ン ト ロ ー ラ 4 q 内部の第 1 〜第 7 の ス ィ ツ チ 回路 S W 1 1 〜 S W 1 7 の 切換制御を行 な う 。
かか る 構成 に お い て は、 セ ン サ デー タ の 採集お よ び ァ ク チ ユ エ ー タ への デー タ 付与の 同時性を 全 ノ ー ド コ ン ト ロ 一 ラ に わ た つ て確保す る た め に 、 各 ノ 一 ド コ ン 卜 ロ ー ラ に 接続 さ れ る セ ン サ群の ビ ッ ト 数 i と ァ ク チ ユ エ 一 夕 群の ビ ッ ト 数 k と を等 し く 、 す な わ ち i = k 、 と し て い る 。 し た 力 つ て、 こ の 場合 は m ( i — k ) ビ ッ ト シ フ ト 回路 4 0 8 の シ フ ト ビ ッ ト 数は 0 であ る 。
以下、 こ の条件 （ i = k ) の も と に、 第 5 図 に示 し た ノ 一 ド コ ン ト ロ ーラ 4 q の作用 を第 6 図の 図表およ び第 7 図 の タ イ ム チ ヤ 一 ト を参照 し て説明す る 。
第 6 図 は、 こ の第 5 図 に示 し た ノ ー ド コ ン ト 口 一 ラ 4 q にお け る 上記内部 コ ン ト ロ 一 ラ 4 1 7 の入出力論 理を示す図表 （内部 コ ン ト ロ 一ラ は こ う し た 図表に示 さ れ る 入出力特性を も つ てそ の制御論理が予め組 ま れ た 回路） であ る 。
ま ず、 フ レーム 信号が入力 さ れな い初期状態に おい て は 、 内部 コ ン ト ロ ー ラ 4 1 7 は、 ス ィ ッ チ回路 S W 1 1 の接点を ◦ — 1 状態に接続す る と と も に、 他の ス ィ ツ チ 回路 S W 1 2 〜 1 7 を全てオ フ に し てい る 。
こ の状態でフ レーム 信号が入力回路 4 0 1 に入力 さ れ る と 、 こ の フ レ ーム 信号中の 「 S T I 」 コ 一 ドは、 そ の ま ま 、 ス ィ ッ チ 回路 S W 1 1 、 出力 回路 4 1 0 を 介 し て次段 ノ 一 ド コ ン ト 口 一ラ 4 ( q + 1 ) へ出力 さ れ る （第 7 図 （ s ) ) 。 一方、 S T I 検出回路 4 0 2 は こ の 「 S T I 」 コ ー ド の終端が入力 さ れた時点 t 1 で 、 「 S T I 」 コ ー ドを検出 し、 検出信号を 内部 コ ン ト ロ 一 ラ 4 1 7 に入力す る （第 7 図 ( d ) ) 。 内部 コ ン ト ロ 一ラ 4 1 7 は、 こ の検出信号の入力 に よ り 、 ス ィ ツ チ 回路 S W 1 1 の接点を 0 — 4 状態 に接続す る と と も に 、 ス ィ ッ チ回路 S W 1 4 お よ び S W 1 7 をオ ン に す る 。 （時刻 t i 、 第 7 図 （ k ) , ( n ) ) 。 こ の 結果、 エ ラ 一チ ヱ ッ ク 回路 4 0 5 に 、 フ レ ー ム 信号の
「 D I 」 以降が入力 さ れ、 「 E R R 」 コ ー ドの入力後 前述 し た エ ラ ー チ ヱ ッ ク が実行 さ れ る 。 ま た デー タ 生 成回路 4 1 1 に入力 さ れた セ ン サ群 2 q S 力、 ら の検出 デ一 夕 （ i ビ ッ 卜 ） が、 デー タ 生成回路 4 1 1 で m i ビ ッ ト の シ リ ア ルデ一 夕 に変換 さ れ、 こ の シ リ ア ノレ デ 一 夕 D I q 力 ス ィ ッ チ 回路 S W 1 1 、 出力 回路 4 1 〇 を介 し て次段 ノ ー ド コ ン ト ロ ー ラ 4 ( q + 1 ) へ出力 さ れ る （時刻 t i 〜 t 2 、 第 7 図 （ s ) ) 。
他方、 m i ビ ッ ト シ フ ト 回路 4 ◦ 7 で は 、 前記 フ レ —ム 信号を m i ビ ッ ト 分、 すな わ ち セ ン サ デー タ D I q の ビ ッ 卜 長分遅延す る 処理を行な っ て い る （第 7 図
( b ) ) 。 ま た、 m i ビ ッ ト 遅延回路 4 1 4 で は、 S T I 検 出 回路 4 0 2 の 検出信号 （時刻 t 1 ) を m i ビ ッ ト 遅延 し 、 こ の遅延信号を 内部 コ ン ト ロ ー ラ 4 1 7 に入力す る （時刻 t 2 、 第 7 図 （ e ) ) 。 こ れ に よ り 、 内部 コ ン ト ロ ー ラ 4 1 7 は、 ス ィ ツ チ 回路 S W 1 1 の 接点を 0 — 2 状態に接続す る と と も に 、 ス ィ ッ チ 回路 S W 1 2 をオ ン に す る （時刻 t 2 、 第 7 図 （ k ) ,
( ) , ( q ) ) 。 こ の結果、 こ の 後、 ス ィ ッ チ 回路 S W 1 1 で は 、 m i ビ ッ ト シ フ 卜 回路 4 0 7 の 遅延 出 力力 選択 さ れ る と と も に 、 E R R ' 生成回路 4 0 9 に S W 1 1 の 出力が入力 さ れ る 。
そ の 後、 第 1 3 丁 0 検 出 回路 4 0 3 & は、 入力 回路 4 0 1 力、 ら 出力 さ れ る フ レ ーム 信号中 の 「 S T O 」 コ ー ド の終端が入力 さ れた時点 （時刻 t 3 ) で 「 S T 0 」 コ ー ドを検出 し 、 こ の検出信号を （ m k — 0.5 ) ビ ッ ト 遅延回路 4 1 6 へ入力す る 。 （ ra k — 0.5 ) ビ ッ ト 遅延回路 4 1 6 は、 こ の検出信号を （ m k — 0.5 ) ビ ッ ト 分、 すなわ ち ァ ク チ ユ エ一タ デー タ D O q の ビ ッ ト 長 m k よ り 若干短い時間だけ遅延 し 、 こ の遅延信号 を内部 コ ン ト ロ ーラ 4 1 7 へ入力す る （時刻 t 4 、 第 7 図 （ f ) ) 。 こ れに よ り 、 内部 コ ン ト ロ ー ラ 4 1 7 は、 ス ィ ッ チ 回路 S W 1 5 をオ ン に し 、 こ の と き S / P 変換回路 4 0 6 に存在 し てい る デー タ を ラ ツ チ 回路 4 1 2 に ラ ッ チす る （時刻 t 4 、 第 7 図 （ o ) ) 。 こ の時刻 t 4 に おい て は、 S Z P 変換回路 4 0 6 の m k ビ ッ ト パ ラ レ ノレ出力 に は、 第 7 図力、 ら も 明 ら 力、な よ う に、 当該 ノ ー ド コ ン ト ロ ーラ の ァ ク チ ユ エ一夕 デー タ D O q 力《存在 し てお り 、 こ の結果、 こ れ ら m k ビ ッ ト の ァ ク チ ユ エ一 夕 デー タ D O q 力 ラ ツ チ 回路 4 1 2 に ラ ツ チ さ れ る 。
—方、 第 2 S T 0 検出 回路 4 ◦ 3 b では、 m i ビ ッ 卜 シ フ ト 回路 4 0 7 に よ っ て m i ピ ッ ト シ フ 卜 さ れた フ レ ー ム 信号中の 「 S T O 」 コ ー ドを検出 し 、 こ の 検 出 信号 を 内 部 コ ン ト ロ ー ラ 4 1 7 へ入力 す る （時刻 t 5 ) 。 こ れに よ り 、 内部 コ ン ト ロ ー ラ 4 1 7 は ス ィ ツ チ回路 S W 1 2 をオ フ す る と と も に 、 ス ィ ッ チ 回路 S W 1 3 をオ ン す る 〔第 7 図 （ ） , ( m ) ) 。 こ の 結果、 時刻 t 5 以降 はオ ア ゲー ト 0 R 1 力、 ら は m ( k - i ) ビ ッ ト シ フ ト 回路 4 0 8 の 出力、 す な わ ち 遅延 さ れて な い フ レ ー ム 信号力 出力 さ れ、 こ の フ レ ー ム 信 号力《 ス ィ ッ チ 回路 S W 1 1 ， E R R ' 回路 4 0 9 、 第 2 S P 検出 回路 4 0 4 b に加え ら れ る 。
こ の状態 は 、 第 2 S P 検出 回路 4 0 4 b で 「 S P 」 コ ー ドが検出 さ れ る 時刻 t s ま で続 く 。 す な わ ち 、 第 2 S P 検出 回路 4 ◦ 4 b は 、 時刻 t s で 、 フ レ ー ム 信 号中 の 「 S P 」 コ ー ドを検出 し 、 こ の 検出信号を 内部 コ ン ト ロ ー ラ 4 1 7 へ入力す る 。 こ れに よ り 、 内部 コ ン ト ロ 一 ラ 4 1 7 は、 時刻 t s で、 ス ィ ッ チ 回路 S W 1 1 の接点を ◦ 一 3 状態に 切替え る と と も に 、 ス イ ツ チ 回路 S W 1 3 お よ び S W 1 7 をオ フ にす る （第 7 図 ( k ) , ( m ) , " ) ) 。
し た 力《 つ て、 時刻 t 2 - t 5 の 間 は、 ス ィ ッ チ 回路 S W 1 1 力、 ら は 、 m i ビ ッ ト シ フ ト 回路 4 0 7 で m i ビ ッ ト 遅延 し た フ レ ー ム 信号中 の他 ノ 一 ド コ ン ト ロ 一 ラ （正確 に は、 前段以前の ノ 一 ド コ ン ト 口 一 ラ ） の セ ン サ デ一 夕 列 D I と 「 S T 0 」 コ ー ド力 出 力 さ れ、 さ ら に 時刻 t 5 〜 t s の 間 は、 ス ィ ッ チ 回路 S W 1 1 力、 ら は、 遅延 し て い な い フ レ ー ム 信号中 の 他 ノ ー ド コ ン ト ロ 一 ラ （正確 に は次段以降の ノ ー ド コ ン ト ロ ー ラ ） の ァ ク チ ユ エ一 夕 デ一 夕 D O と 「 S P 」 コ ー ドが 出 力 さ れ、 こ れ ら 「 D I 」 「 S T O 」 「 D O 」 「 S P 」 は 出 力 回 路 4 1 ◦ を 介 し て 次 段 ノ ー ド コ ン 卜 ロ ー ラ 4 ( q + 1 ) へ出力 さ れ る 。
ま た、 時刻 t s に お け る ス ィ 'ソ チ 回路 S W 1 1 の 0 — 3 接点への 切替えに よ り 、 時刻 t s 以降は E R R ' 生成回路 4 0 9 で生成 さ れた 「 E R R J コ ー ドが送出 さ れ る 。 「 E R R」 コ 一 ド は、 E R R ' 生成回路 4 0 9 で E R R ' 送出完了が検出 さ れ る 時刻 t 7 ま で送出 さ れ る 。 すな わ ち 、 E R R ' 生成回路 4 0 9 は 「 E R R ' J コ ー ドの送出完了を検出す る と 、 こ の検出信号 を内部 コ ン ト ロ ー ラ 4 1 7 へ入力す る （時刻 t 7 、 第 7 図 （ j ) ) 。 こ れに よ り 、 内部 コ ン ト 口 一 ラ 4 1 7 は時刻 t 7 でス ィ ッ チ 回路 S W 1 1 の接点を 0 — 1 状 態に切替え る。 こ の結果、 ス ィ ッ チ 回路 S W 1 1 は次 の フ レ ーム 信号の 「 S T I 」 コ ー ドの入力 に 備え て待 機 し た状態 と な る 。
他方、 第 1 S P 検出 回路 4 0 4 a は、 時刻 t s で、 入力回路 4 0 1 力、 ら 出力 さ れる フ レー ム 信号中の 「 S P J コ ー ドを検出 し 、 こ の検出信号を Τ Εββ 遅延回路 4 1 6 へ入力 し て い る 。 T ERR 遅延回路 4 1 6 は、 こ の検出信号を 「 E R R」 コ ー ドの ピ ッ ト 数分遅延 し 、 該遅延信号を 内部 コ ン ト ロ ー ラ 4 1 7 へ入力す る （時 刻 t 7 、 第 7 図 （ h ) ) 。 こ れ に よ り 、 内部 コ ン ト 口 —ラ 4 1 7 は、 時刻 t 1 で ス ィ ツ チ 回路 S W 1 4 をォ フ にす る 。 エ ラ 一チ ェ ッ ク 回路 4 0 5 では、 時刻 t i 〜 t s の 間 に入力 さ れたデー タ 列 D I 、 D ◦ お よ び S T 0 コー ド と t s 〜 t 7 の 間 に入力 さ れた 「 E R R 」 コ ー ド と に よ っ てエ ラ 一チ ェ ッ ク を し 、 エ ラ 一 チ エ ツ ク 完了 を示す信号、 お よ びエ ラ ーが あ る 場合 は そ の ェ ラ ー内容を 内部 コ ン ト ロ ー ラ 4 1 7 へ入力す る （第 7 図 （ r ) ) そ し て、 内部 コ ン ト ロ ー ラ 4 1 7 で は 、 正常な エ ラ 一 チ ヱ ッ ク 完了信号の入力があ つ て は じ め て、 ス ィ ッ チ 回路 S W 1 6 をオ ン と し 、 ラ ッ チ 回路 4 1 2 の ラ ッ チ デー タ を ァ ク チ ユ エ一 夕 駆動信号生成回 路 4 1 3 へ取 り 込む （第 7 図 （ p ) ) 。 し た 力《 つ て 、 異常デー タ に よ る ァ ク チ ユ エ一 夕 の誤動作を完全 に防 止す る こ と 力 で き る 。
第 8 図 は、 前述 し た実施例 に お い て、 簡単の た め に ノ ー ド コ ン ト ロ ー ラ の数を 5 個 に し た場合の フ レ ー ム 信号の時間経過を示す も の で あ り 、 第 8 図 （ a ) は メ イ ン コ ン ト ロ ー ラ 3 0 力、 ら 出力 さ れた 直後の 信号を、 第 8 図 （ b ) ， （ c ) , ( d ) , ( e ) は ノ ー ド コ ン ト ロ ー ラ 4 1 , 4 2 ， 4 3 , 4 4 か ら 出力 さ れ る 信号 を、 第 8 図 （ f ) は ノ ー ド コ ン ト ロ ー ラ 4 5 力、 ら 出力 さ れ る 信号 （ メ イ ン コ ン ト ロ ー ラ 3 0 へ帰還入力 さ れ る 信号） を 、 そ れぞれ示 し て い る 。
こ の 第 8 図力、 ら も 判 る よ う に 、 こ の 実施例 に よ れば 各 ノ ー ド に接続 さ れ る 入力 デー タ 数 （ セ ン サ デー タ の ビ ッ 卜 数） i と 出力 デー タ 数 （ ァ ク チ ユ エ一 夕 の ビ ッ ト 数） k と を 同 じ （ k = i ) に し て い る の で、 フ レ ー ム 信号への セ ン サ デー タ の取 り 込 み時点力 各 ノ ー ド に つ い て 全て 同一時刻 （ t i ) と な り 、 デー タ 収集の 同 時性を完全に確保で き る と と も に、 「 S P J コ ー ドお よ び 「 E R R 」 コ ー ド の各ノ ー ドでの受信時刻 （ t ^ , t 02) 力 <全 く 同 じ に な り 、 こ れに よ り ス ィ ッ チ 回路 S W 1 5 お よ び S W 1 6 のオ ン時刻が各 ノ ー ドで同一時 点 と な る の で、 データ 分配の 同時性 も 好適 に確保す る こ と 力 で き る よ う にな る 。
次 に 、 こ の 発明 の 第 2 の 実施例 を第 9 図 お よ び第 1 0 図 に し たが っ て説明す る 。
こ の第 2 の実施例で は、 入力 デ一 夕 （セ ン サ デー タ ） の 同時性を確保す る た め に、 各ノ ー ド コ ン ト ロ ーラ に おい て、 入力 データ 数 > 出力 デー タ 数、 すな わ ち i > k と す る 。
こ の場合、 各 ノ 一 ド コ ン ト ロ ーラ の構成は、 第 5 図 に示 し た回路 と 全 く 同 じであ り 、 ま た、 内部 コ ン ト 口 — ラ 4 1 7 に よ る ス ィ ツ チ 回路 S W 1 1 〜 1 7 の切替 制御 も 第 6 図に示 し た も の と 全 く 同一で あ る 。 た だ し 、 先の第 1 の実施例では、 k = i であ る た め第 5 図中の m ( i 一 k ) ビ ッ ト シ フ ト 回路 4 0 8 が実質的 に何の 動作 も 行な っ て い なか つ た の に対 し、 こ の第 2 の実施 例で は m ( i — k ) ビ ッ ト シ フ ト 回路 4 ◦ 8 力く m ( i 一 k ) ビ ッ ト 分の シ フ ト 動作を実行す る 。
すな わ ち 、 第 9 図 は、 か力、 る 第 2 の実施例 に お け る ノ 一 ド コ ン 卜 ロ ーラ 4 q の 内部回路の動作を示す タ イ ム チ ャ ー ト であ る が、 こ の第 9 図 に示す も の は前述 し た第 7 図 に示 し た も の と 比 し て本質的な 差は 全 く な い。 た だ、 こ の第 2 の 実施例で は、 入力 フ レ ー ム 信号を m ( i - k ) ビ ッ ト シ フ ト 回路 4 0 8 で m ( i — k ) ビ ッ ト 遅延 シ フ ト す る こ と に よ っ て、 m i ビ ッ 卜 シ フ ト 回路 4 0 7 を介 し て 出力 さ れ る 「 S T O 」 コ ー ドの終 端 と m ( i - k ) ビ ッ ト シ フ ト 回路を介 し て 出力 さ れ る 「 D 0 」 信号の先端 と を時間的 に一致す る よ う に し て お り 、 こ の 点が先の第 1 の実施例で は な さ れな か つ た動作で あ る 。
第 1 0 図 は、 こ の第 2 の 実施例 に お け る フ レ ー ム 信 号の 伝送推移を示す も の であ り 、 こ の第 2 の 実施例 に よ れば、 i > k と し て い る ので、 フ レ ーム 信号への セ ン サ デー タ の取 り 込み時点が先の第 1 の 実施例同様各 ノ ー ド に つ い て全て同一時刻 t i と な り 、 デー タ 収集 の 同時性を確保す る こ と がで き る 。
次 に 、 こ の発明 の第 3 の実施例を第 1 1 図 〜第 1 4 図 に し た が っ て説明す る 。
こ の第 3 の 実施例で は、 出力 デ一 夕 （ ァ ク チ ユ エ一 タ デ一 夕 ） の 同時性の み を確保す る た め に 、 各 ノ ー ド コ ン ト ロ ー ラ に お い て、 入力 デ一 夕 く 出力 デー タ 、 す な わ ち i < k と す る 。
第 1 1 図 は こ の第 3 の実施例で用 い る 各 ノ ー ド コ ン 卜 ロ ー ラ の 内部構成例を示す も の で あ る 。
こ の第 3 の実施例の ノ ー ド コ ン ト ロ ー ラ で は 、 第 5 図 に示 し た第 1 の 実施例 の ノ ー ド コ ン 卜 ロ ー ラ の第 1 S T O 検出 回路 4 0 3 a 、 m k - 0 . 5 ビ ッ ト 遅延回路 4 1 5 お よ び第 2 S P 検出回路 4 0 4 b を削除す る と と も に 、 シ フ ト レ ジ ス タ 6 0 0 の 内部回路を大 き く 変 更 し て い る 。 それ以外の各構成要素は第 5 図に示 し た も の と 全 く 同 じ 動作を行な い 、 同一符号を付 し てい る ， な お、 第 1 1 図に示 し た S P 検出回路 4 0 4 a お よ び 第 1 S T I 検出回路 4 0 2 は、 それぞれ第 3 図の第 1 S P 検出 回路 4 0 4 a お よ び S T I 検出回路 4 0 2 に 対応 し 、 こ れ ら は全 く 同 じ も のであ る 。
第 1 1 図の シ フ ト レ ジ ス タ 6 〇 0 内の な ビ ッ ト シ フ ト 回路 6 〇 1 は、 フ レ ー ム 信号に搭載 さ れ る ァ ク チ ュ エー 夕 の ビ ッ ト 数 m k と 同セ ン サデー タ の ビ ッ ト 数 m i の差、 す な わ ち
α = m ( k - I ) (ただ し k > i )
だ け、 入力 回路 4 0 1 か ら 出力 さ れ る フ レ ー ム 信号を 遅延 シ フ 卜 す る も の であ り 、 そ の遅延出力 を S P 変換 回路 6 0 2 、 m i ビ ッ ト シ フ ト 回路 6 0 3 、 ア ン ドゲ — A D 2 、 第 2 S T I 検出回路 6 0 4 ぉ ょ び第 1 5 T 0 検出回路 6 0 5 に入力す る 。
S Z P ( シ リ ア ノレ / パ ラ レ ノレ ） 変換回路 6 0 2 は 、 第 5 図の S Z P 変換回路 4 0 6 と 同様例え ば m k ビ ッ 卜 の シ フ ト レ ジ ス タ であ り 、 そ の m k ピ ッ 卜 の並列 出 力が ス ィ ツ チ 回路 S W 1 5 を介 し て ラ ッ チ 回路 4 1 2 に加え ら れ る 。
m i ビ ッ ト シ フ ト 回路 6 0 3 は 、 α ビ ッ ト シ フ ト 回 路 6 0 1 で ひ ビ ヅ ト 遅延 さ れた フ レ ー ム 信号を さ ら に m i ビ ッ 卜 遅延 シ フ 卜 す る 。 し た 力く つ て m i ビ ッ ト シ フ ト 回路 6 0 3 の 出力 は結果的 に 入カ フ レ ー ム 信号を m k ビ ッ ト 遅延 シ フ ト し た も の と な る 。
第 2 S T I 検出 回路 6 0 4 は 、 α ビ ッ ト シ フ ト 回路 6 〇 1 で α ビ ッ ト 遅延 さ れた フ レ ー ム 信号中 の 「 S T I 」 コ ー ド （第 4 図参照） を検出 し 、 そ の検出信号を 内部 コ ン ト ロ ー ラ 6 5 0 お よ び m i ビ ッ ト 遅延回路 4 1 4 へ入力す る 。 第 1 S T O 検出 回路 6 0 5 は 、 同 ひ ビ ッ ト 遅延 さ れた フ レ ー ム 信号中 の 「 S T 0 」 コ ー ド
(第 4 図参照） を検出 し 、 そ の検 出信号を （ m k — 0. 5 ) ビ ッ ト 分遅延 し た後内部 コ ン ト ロ ー ラ 6 5 0 に入 力す る 。
内 部 コ ン ト ロ ー ラ 6 5 0 は 、 第 1 S T I 検 出 回路 4 0 2 、 m i ビ ッ ト 遅延回路 4 1 4 、 T ERn 遅延回路 4 1 6 、 第 2 S T I 検出 回路 6 0 4 、 第 1 S T O 検出 回路 6 0 5 、 エ ラ 一 チ ヱ ッ ク 回路 4 0 5 、 第 2 S P 検 出 回路 4 0 4 b お よ び E R R ' 生成回路 4 0 9 の 各出 力 に基づ き ス ィ ッ チ 回路 S W 1 1 〜 S W 1 7 を第 1 2 図 に示 し た 切替態様で切替制御す る も の で あ る 。
以下、 か力、 る 第 3 の 実施例 に お け る ノ ー ド コ ン ト ロ — ラ 4 q の 動作を第 1 3 図の タ イ ム チ ヤ 一 卜 を参照 し て説明す る 。
ま ず、 フ レ ー ム 信号が入力 さ れ な い 初期状態 に お い て 、 内部 コ ン ト ロ ー ラ 6 5 0 は 、 ス ィ ッ チ 回路 S W 1 1 の 接点を 0 — 2 状態 に す る と と も に 、 ス ィ ッ チ 回路 S W 1 3 をオ ン に し て い る 。 他の ス ィ ッ チ 回路 はオ フ で あ る 。 し た 力 つ て、 当該 ノ ー ド コ ン ト ロ ー ラ 4 q に 入力 さ れた フ レ ーム 信号中の先頭の 「 S T I 」 コ ー ド は、 入力 回路 4 0 1 、 α ビ ッ ト シ フ ト 回路 6 0 1 、 ァ ン ド ゲ一 ト A D 2 、 オ ア ゲー ト 0 R 1 、 ス ィ ヅ チ 回路
5 W 1 1 、 出力回路 4 1 0 を通過 し て次段 ノ ー ド コ ン ト ロ 一ラ 4 ( q + 1 ) へ送出 ざ れる 。 すな わ ち 、 S T I コ ー ドは な ビ ッ ト に対応す る 時間遅延 さ れた後次段 ノ 一 ド コ ン ト ローラ 4 ( q + 1 ) へ送出 さ れ る 。
—方、 第 1 S T I 検出回路 4 0 2 は、 入力 回路 4 0 1 力、 ら 出力 さ れ る フ レ ー ム 信号中の 「 S T I 」 コ ー ド の終端が入力 さ れた時点 t 10 で 「 S T I 」 コ ー ドを検 出 し 、 検出信号を内部 コ ン ト ロ ー ラ 6 5 0 へ入力す る (第 1 3 図 （ d ) ) 。 こ れ に よ り 、 内部 コ ン ト 口 一 ラ
6 5 0 は ス ィ ッ チ回路 S W 1 4 をオ ン に し （第 1 3 図 ( o ) ) 、 エ ラ 一チ ェ ッ ク 回路 4 0 5 に フ レ ー ム 信号 中の 「 D I 」 以降を入力す る 。
ま た 、 第 2 S T I 検出回路 6 0 4 は、 α ビ ッ 卜 遅延 さ れた フ レーム 信号中 の 「 S T I 」 コ ー ドを検出 し 、 検出信号を内部コ ン 卜 ロ ー ラ 6 5 0 に入力す る （時刻 t 1 . 第 1 3 図 （ e ) ) 。 こ の 信号の入力 に よ り 、 内 部 コ ン ト ロ 一 ラ 6 5 0 は 、 ス ィ ッ チ 回路 S W 1 1 を 0 — 4 状態に切替え る と と も に 、 ス ィ ッ チ 回路 S W 1 7 をオ ンす る （第 1 3 図 ( r ) ) 。 こ の結果、 時刻 力、 ら は ス ィ ツ チ 回路 S W 1 1 は デ一 夕 生成回 路 4 1 1 の 出 力 を 選択 し 、 当 該 ノ ー ド ： j ン 卜 ロ ー ラ 4 q の セ ン サ デー タ （ m i ビ ッ ト ） が次段 ノ ー ド コ ン ト ロ ー ラ へ 出力 さ れ る 。
他方、 m i ビ ッ ト シ フ ト 回路 6 〇 3 で は 、 a ビ ッ ト シ フ ト 回路 6 0 1 で α ビ ッ ト 遅延 さ れ た フ レ ー ム 信号 を さ ら に m i ビ ッ ト 遅延す る 処理を行な い (第 1 3 図
( c ) ) 、 ま た m i ビ ッ ト 遅延回路 4 1 4 で は第 2 S T I 検出 回路 6 0 4 の検出信号を m i ビ ッ ト 遅延 し 、 こ の 遅 延 信号 を 内 部 コ ン 卜 ロ ー ラ 6 5 0 に 入力 す る
(時刻 t 12、 第 1 3 図 （ f ) ) 。 こ れ に よ り 、 内部 コ ン ト ロ ー ラ 6 5 0 は 、 ス ィ ッ チ 回路 S W 1 1 を 0 — 2 状態 に 切替え る と と も に （第 1 3 図 ( ) ) 、 ス イ ツ チ 回路 S W 1 2 をオ ン に し 、 さ ら に ス イ ツ チ 回路 S W 1 3 をオ フ に す る （第 1 3 図 （ m ) , ( n ) ) 。 こ の 結果、 時刻 t 力、 ら は 、 ス ィ ッ チ 回路 S W 1 1 で m i ビ ッ ト シ フ ト 回路 6 0 3 の 出力が選択 さ れ る O
そ の後、 第 1 S T O 検出 回路 6 0 は 、 a ビ ッ ト 遅 延 さ れた フ レ ー ム 信号中 の 「 S T O 」 コ 一 ドを検出 し こ の検出時点を （ m k — 0.5 ) ビ ッ ト 分遅延 し た後、 検出信号 を 内部 コ ン ト ロ 一 ラ 6 5 0 へ入力す る （時刻 t 14 、 第 1 3 図 （ g ) ) 。 ま た 、 ほ ぼ並行 し て、 第 2 S T O 検 出 回路 4 0 4 b は （ a + m i ) ビ ッ 卜 遅延 し た フ レ ー ム ί言号中 の 「 S T O 」 コ 一 ド を検出 し 、 検 出 信号を 内部 コ ン 卜 ロ ー ラ 6 5 0 へ入力す る (時刻 t 13 第 1 3 図 （ h ) ) 。 こ の第 2 S T 0 検出回路 4 0 4 b の検出信号の入力 に応答 し て內部 コ ン ト ロ ーラ 6 5 0 は、 ス ィ ッ チ回路 S W 1 1 を 0 — 1 状態に切替え る こ と に よ り 、 遅延 し な い フ レ ー ム 信号を次段 ノ 一 ド コ ン ト 口 一 ラ へ送出す る （時刻 t 13 ) 。 ま た、 内部 コ ン ト ロ ー ラ 6 5 ◦ は第 I S T O 検出回路の検出信号の入力に応答 し て、 ス ィ ツ チ回路 S W 1 5 をオ ン に し 、 こ の と き S Z P 変換回 路 6 0 2 に存在 し てい る デー タ D O q を ラ ッ チ 回路 4 1 2 に ラ ッ チす る （時刻 t 14、 第 1 3 図 （ p ) ) 。 こ の時刻 t 14 におい ては、 S Z P 変換回路 6 0 2 の m k ビ ッ ト パ ラ レ ノレ出力 に は、 第 1 3 図力、 ら も 判 る よ う に、 当該 ノ 一 ド コ ン ト ロ 一ラ 4 q の ァ ク チ ユ エ一 夕 デ一タ D O q 力 存在 し てお り 、 こ れ ら m k ビ ッ ト の ァ ク チ ュ エ ー タ データ D 0 q 力 ラ ッ チ 回路 4 1 2 でラ ツ チ さ れ る σ
こ の後、 S Ρ 検出回路 4 0 4 a は時刻 t is で フ レ ー ム 信号中の 「 S P 」 コ ー ドを検出 し 、 検出信号を内部 コ ン ト ロ ー ラ 6 5 0 に入力す る 。 こ れ に よ り 、 内部 コ ン ト ロ 一ラ 6 5 0 は時刻 t 15 でス ィ ッ チ 回路 S W 1 1 を σ — 3 状態 に切替え る と と も に 、 ス ィ ッ チ回路 S W 1 7 をオ フ にす る （第 1 3 図 （ ^ ) , ( r ) ) 。
す な わ ち 、 時刻 t " 〜 t 13 の 間 は 、 ス ィ ツ チ 回路 S W 1 1 力、 ら は m i ピ ッ ト シ フ ト 回路 6 0 3 で結果的 に （ + m i ) ビ ッ ト 遅延さ れた他 ノ ー ド の セ ン サ デ — 夕 列 D I お よ び 「 S T 0 」 コ ー ド力《出力 さ れ、 さ ら に時刻 t 13 t 15 の 間 は ス ィ ッ チ 回路 S W 1 1 力、 ら は 遅延 し て い な い フ レ ー ム ί言号中 の他 ノ ー ドの ァ ク チ ュ エ ー タ デ— 夕 D 0 と 「 S P 」 コ 一 ド力 出力 さ れ、 こ れ ら 「 D I 」 「 S T 0 」 「 D 0 」 「 S P 」 力 出力 回路 4 1 ◦ を介 し て次段 ノ 一 ド コ ン ト ロ ー ラ 4 ( q + 1 ) へ 出力 さ れ る o
ま た 、 時刻 t 15 に お け る ス ィ ッ チ 回路 S W 1 1 の 0 一 3 接点へ の 切替え に よ り 、 時刻 t 15以降 は E R R ' 生成回路 4 0 9 で生成 さ れた 「 E R R 」 コ ー ドが送出 さ れ る 。 E R R ' 生成 回 路 4 0 9 は 、 こ の 後 「 E R R ' 」 コ 一 ド の 送出完了を検出す る と 、 検出信号を 内 部 コ ン ト Π — ラ C5 5 0 へ入力す る （時刻 t 1s 、 第 1 3 図 （ k ) ) 0
他方、 T ERR 遅延回路 4 1 6 は S P 検出 回路 4 0 4 a の検出時点 （ t 15 ) を T ERR ( 「 E R R 」 コ ー ドの ビ ッ ト 数分） だ け遅延 し 、 該遅延信号を 内部 コ ン ト 口 ー ラ 6 5 0 へ入力す る （時刻 t 1S 、 第 1 3 図 （ j ) ) こ の 信号入力 に よ り 、 内部 コ ン ト ロ ー ラ は、 時刻 t 1S で ス イ ツ チ 回路 S W 1 1 の接点を初期状態 0 _ 2 に 切 替え る と と ち に、 ス ィ ッ チ 回路 S W 1 2 ， S W 1 4 を オ フ に し 、 さ ら に S W 1 3 をオ ン に す る こ れ に よ り 当該 ノ ー ド コ ン 卜 ロ ー ラ 4 q は次の フ レ ム 信号の 入 力 に 待機 し た状態 と な る 。
ま た 、 エ ラ ー チ エ ッ ク 回路 4 0 5 で は 時刻 t 10 t 16 の 間 の エ ラ ーチ ッ ク の 内容を示すエ ラ ー チ ヱ ッ ク 完了信号を内部 コ ン ト ロ ー ラ 6 5 0 へ入力す る 。 内 部 コ ン 卜 ロ ーラ 6 5 0 ではエ ラ 一チ ェ ッ ク 回路 4 0 5 か ら の正常なエ ラ 一チ ヱ ッ ク 完了信号の入力があ っ て は じ め て、 ス ィ ッ チ回路 S W 1 6 をオ ン と し 、 ラ ッ チ 回路 4 1 2 の ラ ツ チ デー タ を ァ ク チ ユ エ一 夕 駆動信 号 生 成 回 路 4 1 3 へ 取 り 込 む （ 第 1 3 図 （ q ) ， ( s ) ) o
すな わ ち 、 こ の第 3 の実施例では、 各 ノ ー ド コ ン ト ロ ー ラ に おい て、 i く k の制約を設け る と と も に 、 各 ノ ー ド コ ン ト ロ ーラ の 出力 フ レーム信号を、 遅延 し な い も の の 、 α ( = m ( k — i ) ) ピ ッ ト 遅延 シ フ ト し た も の お よ び + m i ( = m k ) ビ ッ ト シ フ ト し た も の を適宜組合わせて構成す る よ う に し た の で、 第 1 4 図 に示すよ う に、 「 S P 」 コ ー ド、 「 E R R 」 コ ー ド の 各 ノ ー ドでの受信時刻が全 く 同 じ にな り 、 こ れ に よ り ス ィ ツ チ 回路 S W 1 5 お よ び S W 1 6 の オ ン時刻が 各ノ ー ド コ ン ト ロ ーラ で全て同 じ に な り 、 各 ノ ー ドの ァ ク チ ユ エー タ に付与す る デ一夕 の 同時性を各 ノ 一 ド に わ た つ て完全に確保す る ； と ができ る 。
なお、 こ の第 3 の実施例 に おい ては、 t 1S 時点を検 出す る た め に は、 Τ 遅延回路 4 1 6 の 出力 およ び
E R R生成回路の E R R ' 送出完了信号の いずれを用 い て も よ い。
第 1 5 図 は、 第 4 の実施例 と し て、 直列制御装置構 成が前記く 口 > ま た は く ハ 〉 の構成であ り 、 ま た プ ロ ト コ ノレ と し て前記 く a 〉 ま た は く c 〉 ま た は く d 〉 ま た は く e 〉 ま た は く g 〉 の プ ロ ト コ ルを採用 す る 場合 に 、 セ ン サ群の み を管理す る ノ ー ド コ ン ト ロ ー ラ と し て好適な ノ ー ド コ ン ト ロ ー ラ 構成の一例を示す も の で あ o
こ こ で も 、 第 q 番 目 に あ る と す る こ の ノ ー ド コ ン ト ロ ー ラ 4 q は、 同第 1 5 図 に 示 さ れ る よ う に 、 入力 回 路 4 0 1 , S T I 検出 回路 4 0 2 、 第 1 お よ び第 2 の S P 検出 回路 4 0 4 a お よ び 4 0 4 b 、 エ ラ 一 チ エ ツ ク 回 路 4 0 5 、 m i ビ ッ ト シ フ ト 回路 4 0 7 、 E R R ' 生成回路 4 0 9 、 出力回路 4 1 0 、 デー タ 生成回 路 4 1 1 、 m i ビ ッ ト 遅延回路 4 1 4 、 お よ び T ERJ? 遅延回路 4 1 6 に加え て、 上記 S T I 検出 回路 4 0 2 、 m i ビ ッ ト 遅延回路 4 1 4 、 T ERR 遅延回路 4 1 6 、 お よ び第 2 S P 検出 回路 4 0 4 b か ら の 各出力 、 並び に エ ラ ーチ ェ ッ ク 回路 4 0 5 力、 ら の エ ラ 一 チ ヱ ッ ク 完 了信号、 E R R ' 生成回路 4 0 9 力、 ら の E R R ' 送出 完了信号を そ れぞれ受入 し て、 同 ノ ー ド コ ン ト ロ ー ラ 内部の第 1 〜第 4 の ス ィ ツ チ 回路 S W 2 1 〜 S W 2 4 の 切換制御 を行 な う 内部 コ ン ト ロ 一 ラ 4 2 0 、 を そ れ ぞれ具え て構成 さ れ る 。
第 1 6 図 は、 第 1 5 図 に示 し た ノ ー ド コ ン ト ロ ー ラ 4 q に お け る 上記 内部 コ ン ト ロ ー ラ 4 2 0 の入 出 力論 理を示す図表で あ り 、 該内部 コ ン ト ロ ー ラ 4 2 0 に よ る 同第 1 6 図 に示す如 く の ス ィ ツ チ 回路切換制御 に よ り 、 こ の ノ ー ド コ ン ト ロ ー ラ 4 q は、 前記 フ レ ーム 信 号の入力 に伴な い、 第 1 7 図 に示す態様を も っ て動作 す る よ う に な る 。
第 1 7 図 に お いて も こ れま での 実施例での説明 と 同 様、 斜線で示 す部分が、 次段 ノ ー ド コ ン ト ロ ー ラ 4 ( q + 1 ) への伝送フ レ ー ム 信号を構成す る 要素 と し て各々 選択出力 さ れ る 部分であ る 。
こ の第 1 7 図力、 ら 明 ら かな よ う に、 第 1 5 図 に示 し た ノ ー ド コ ン ト ロ 一 ラ で は、 入力フ レ ー ム 信号中の前 記 「 S T I 」 と 「 S P 」 の みを検出対象 と し て、 当該 セ ン サデ一 タ 「 D I q 」 の 「 S T I 」 直後への取 り 込 み を実現 し て お り 、 同 入力 フ レ ー ム 信号 中 に前記 の 「 S T P J や 「 D O J が存在 し てい て も 、 こ れ ら はそ の ま ま 次段 ノ ー ド コ ン ト ロ ーラ 4 ( q + 1 ) への伝送 信号 と し て通過 さ れ る 。
ま た、 こ の第 4 の実施例の場合、 先の第 1 お よ び第 2 の実施例 と 同様、 各 ノ ー ドに おけ る フ レ ーム信号へ の セ ンサ デー タ の取 り 込み時刻 は全て同一時刻 と な る 。 すなわ ち、 先の第 1 あ る い は第 2 の実施例 と 組み合わ ざれて利用 ざれ る 場合で も 、 デー タ 収集の 同時性は維 持 さ れる よ う に な る 。
第 1 8 図は第 5 の実施例 と し て、 直列制御装置構成 が前記く 口 > ま た は く 二 〉 ま た は く ホ 〉 の構成であ り 、 ま たプ ロ ト コ ノレ と し て前記 く a > ま た は く b > ま た は く d > ま た は く f 〉 ま た は く h 〉 の プ ロ ト コ ルを採用 す る 場合 に 、 ァ ク チ ユ エー タ 群の み を管理す る ノ ー ド コ ン ト ロ ー ラ と し て好適 な ノ ー ド コ ン ト ロ 一 ラ 構成の 一例を示す も ので あ る 。
第 q 番 目 に あ る と す る こ の ノ ー ド コ ン ト ロ 一 ラ 4 q は、 同第 1 8 図 に示 さ れ る よ う に 、 入力 回路 4 0 1 、 S T O 検出 回路 4 0 3 、 S P 検出回路 4 0 4 、 エ ラ ー チ ェ ッ ク 回 路 4 0 5 、 デ 一 夕 抽 出 回路 4 0 6 、 E R R ' 生成回路 4 0 9 、 出力回路 4 1 0 、 ラ ッ チ 回路 4 1 2 、 ァ ク チ ユ エ一 タ 駆動信号生成回路 4 1 3 、 ( k X i - 0.5 ) ビ ッ ト 遅延回路 4 1 5 、 お よ び T ERR 遅 延回路 4 1 6 に加え て、 入力 さ れ る フ レ ー ム 信号を m k ビ ッ ト だ け シ フ ト す る m k ビ ッ ト シ フ ト 回路 4 3 1 と 、 コ ー ド検出 出力 （ こ こ で は S T O 検出 回路 4 1 3 に よ る 「 S T O 」 検 出 出力 ） を受入 し て こ れを m k ビ ッ ト 分だ け遅延出力す る m k ビ ッ ト 遅延回路 4 3 2 と 、 同 じ く コ 一 ド検出 出力 （ こ こ で は S P 検出 回路 4 0 4 に よ る 「 S P 」 検出 出力） を受入 し て こ れを （ τ Εββ + m k ) 分だ け遅延出力す る （ T ERR + m k ) 遅延回 路 4 3 3 と 、 上記 S T O 検出 回路 4 0 3 、 m k ビ ッ ト 遅延回路 4 3 2 、 （ m k — 0.5 ) ビ ッ ト 遅延回路 4 1 5 、 S P 検 出 回路 4 0 4 、 T ERn 遅延回路 4 1 6 、 お よ び （ T ERR + m k ) 遅延回路 4 3 3 か ら の 各出力 、 並び に エ ラ 一 チ ェ ッ ク 回路 4 0 5 力、 ら の エ ラ 一 チ ェ ッ ク 完了信号、 E R R ' 生成回路 4 0 9 力、 ら の E R R ' 送出完了信号 を そ れぞれ受入 し て、 同 ノ ー ド コ ン ト 口 ー ラ 内部 の第 1 〜第 6 の ス ィ ツ チ 回路 S W 3 1 ~ S W 3 6 の 切換制御を行な う 内部 コ ン ト ロ 一ラ 4 3 0 と 、 をそれぞれ具えて構成 さ れ る。
第 1 9 図 は、 第 1 8 図 に示 し た ノ ー ド コ ン ト ロ ー ラ
4 q に お け る 上記内部 コ ン ト ロ ーラ 4 3 0 の入出力 ¾ 理を示す図表であ り 、 該内部 コ ン ト ロー ラ 4 3 0 に よ る 同第 1 9 図 に示す如 く の ス ィ ツ チ 回路切換制御 に よ り 、 こ の ノ 一 ド コ ン ト ロ ーラ 4 q は、 前記 フ レ ー ム 信 号の入力 に 伴な い、 第 2 0 図に示す態様を も っ て動作 す る ょ ラ に な る 。
第 2 0 図 に おいて も 、 斜線で示す部分が、 次段 ノ ー ド コ ン ト ロ ー ラ 4 ( q + 1 ) への伝送フ レ ーム信号を 構成す る 要素 と し て各々 選択出力 さ れ る 部分であ る 。
こ の第 2 0 図力、 ら 明 ら かな よ う に、 第 1 8 図 に示 し た ノ ー ド コ ン ト ローラ では、 入力 フ レーム 信号中 の前 記 「 S T O 」 と 「 S P 」 の みを検出対象 と し て、 当該 ァ ク チ ユ エ一 夕 制御 デー タ 「 D O q 」 の 「 S T O _( 直 後か ら の抽出を実現 し てお り 、 同入力 フ レ ーム 信号中 に前記の 「 S T I 」 や 「 D I 」 が存在 し て も 、 こ れ ら は そ の ま ま 次段 ノ ー ド コ ン ト 口 一 ラ 4 ( q + 1 ) への 伝送信号 と し て通過 さ れ る 。 上記制御デー タ 「 D O q 」 の ァ ク チ ユ エ一 タ 駆動信号生成回路 4 1 3 への取 り 込 み 等 に 関す る メ 力 ニ ズ ム は 、 先の 第 5 図 あ る い は第 1 1 図 に示 し た ノ ー ド コ ン ト ロ ーラ と 同様であ る 。
ま た 、 こ の第 5 の実施例の場合、 先の第 1 お よ び第 3 の実施例 と同様、 各 ノ ー ド に お け る ァ ク チ ユ エ一 夕 に 対 し ての デー タ 付与時刻は全て 同一時刻 と な る 。 す な わ ち 、 先の第 1 あ る い は第 3 の実施例 と 組み合わ さ れて利用 さ れ る 場合で も 、 制御デー タ 付与の 同時性は 維持 さ れ る よ う に な る 。
以上、 直列制御装置構成 < ィ 〉 〜 く ホ 〉 と プ ロ ト コ ル く a > ~ < h 〉 と の 各組み合わせの も と に、 こ れに 適用 さ れ る い く つ かの ノ 一 ド コ ン ト ロ 一 ラ 構成 に つ い て そ の一例を示 し たが、 上記 に お い て割愛 し た他の組 み合わせ に つ い て適用 さ れ る ノ ー ド コ ン ト ロ ー ラ 、 例 え ば前記 < ィ > ま た は < 口 > の 直列制御装置構成 に お い て 前 記 く b > ま た は く c > ま た は く d 〉 ま た は く e > ま た は く f > の プ ロ ト コ ルを採用す る 場合の セ ン サ群お よ びァ ク チ ユ エ一 夕 群双方を併せ管理す る ノ ー ド コ ン ト ロ ー ラ な ど、 につ い て も 、 上記例示 し た 各 ノ ー ド コ ン ト ロ ー ラ と 同様、 入力 フ レ ー ム 信号か ら の そ れぞれ 目 標 と す る コ 一 ド （ 「 S T I 」 、 「 S T O 」 、 「 S P 」 ） の検出 に基づい た 同 フ レ ー ム 信号の 任意の 位相調整等 に よ り 、 容易 に こ れを構成す る こ と がで き る
ま た 、 本発明 は上記実施例 に適宜の変更を加 え 得 る も の であ り 、 例え ば第 5 図、 第 1 1 図、 第 1 5 図お よ び第 1 8 図 に示 し た ノ ー ド コ ン ト ロ ー ラ 内 の 各回路 は、 そ れぞれ前述 し た も の と 実質的 に 同一の機能を達成す る も の で あ れば、 他の 任意の 回路 に変更 し て も よ い 。
ま た 、 第 4 図 に示 し た フ レ ー ム 構成で は、 発生 し た 各種エ ラ ーを メ ィ ン コ ン ト ロ ー ラ へ報告す る た め の ェ ラ 一 コ 一 ドを省略 し たが、 こ の エ ラ 一 コ 一 ドを例えば エラ ーチ ェ ッ ク コ 一 ド 「 E R R 」 の後に付加す る よ う に し て も よ い。
さ ら に、 上記の各実施例では先の第 2 表に示 し たデ 一夕 符号化をセ ン サ と ァ ク チ ユ エー タ につ いて同一 ビ ッ ト 数 m と し て説明 し たが、 セ ン サデ一 夕 に対す る 符 号化 ビ ッ ト 長 m と ァ ク チ ユ エ一タ データ に対す る符号 化 ビ ッ ト 長 m ' と を m ≠ m ' と し て も よ い こ と は勿論 であ る 。
と こ ろ で、 同直列制御装置を構成す る メ イ ン コ ン ト ロ ーラ 3 0 につ い て は、 そ の具体構成の 図示を割愛 し た が、 こ れ は 例 え ば 、 先 の 第 8 図 （ a ) あ る い は第 1 Q 図 （ a ) 等 に示 し た形態で信号 S 0 を 出力 し 、 同 第 8 図 （ f ) あ る い は第 1 0 図 （ f ) に示 し た態様で 帰還 さ れ る 信号 S 5 あ る い は信号 S n を取 り 込み得 る 回路であ ればよ く （前記 く ホ 〉 の デジ一チ ヱ 一 ン状 と な る 構成 に おい ては信号 S 0 の 出力の み と な る ） 、 第 4 図 に示 し た 各種フ レ ーム信号の形態に応 じ て、 こ れ も 任意かつ容易 に構成す る こ と がで き る 。 こ う し た 直 列制御装置 に あ っ ては、 各ノ ー ド コ ン ト ロ ー ラ の構成 に応 じ て そ の 信号授受に関す る プ ロ ト コ ルが決定 さ れ ま た 、 以上の説明 にお い て は、 各 ノ ー ド コ ン ト ロ ー ラ に よ っ て直接的 に管理さ れ る 端末要素が、 セ ン サ若 し く は ァ ク チ ユ エ一 夕 で あ る と し た が、 当該直列制御 装置 に対 し て デー タ 入力対象 と な る 端末要素、 若 し く は 同直列制御装置か ら の デー タ 出力対象 と な る 端末要 素で さ え あ れば、 他の い か な る 端末で あ っ て も よ い こ と は 勿論で あ る 。 産業上の利用可能性
以上説明 し た よ う に 、 こ の発明 に よ れば、
① 全て の ノ — ド コ ン ト ロ ー ラ の 回路構成を全 く 同 じ と す る 条件の も と で、 デー タ 収集、 デー タ 付与の 同 時性を各 ノ — ド コ ン ト π — ラ に わ た っ て確保す る こ と がで き 、 こ れに よ り 安価な 構成で シ ス テ ム の 信頼 向上 さ せ る こ と がで き る 。
② 非常 に 簡素 な 信号線配線構造 ち っ て 、 合理的か つ 问能率 な端末の運用管理が実現 さ れ る 。
③ ま た こ の た め、 端末数が非常 に多 い機械 に つ い て も、 配線 の た め の ス ぺ一 ス を削減で き 、 ひ い て は機 械 自 体の 小型化を図 る こ と も 可能 と な る 。
④ 直接的 に 端末を管理す る 各 ノ ー ド コ ン ト ロ ー ラ は 何 ら ァ ド レ ス 等を必要 と し な い た め、 端末 の追加、 削除、 あ る い は入れ換え 等 に 際 し て も 、 信号伝送系 に 対す る 配慮は不要 と な り 、 機械の改造等 ち ¾·易 と な る
等 々 の 多 く の 優れ た 効果を得 る こ と がで き る

Claims

請 求 の 範 囲
1 . 複数の ノ ー ドを各々信号線を介 し て直列 に接続す る と と も に、 各ノ ー ド に 、 デー タ 入力対象 と な る 1 乃 至複数の第 1 の端末お よ びデー タ 出力対象 と な る 1 乃 至複数の第 2 の端末の一方若 し く は両方を接続 し 、 前 記信号線を通 じ て こ れ ら 各 ノ 一 ドを伝播す る フ レ ー ム 信号 と の 間で、 前記第 1 の端末が接続 さ れ る ノ ー ドで は、 各該当す る 第 1 の端末の デー タ の フ レ ー ム 信号へ の 付加、 前記第 2 の端末が接続 さ れ る ノ ー ドでは、 各 該当す る 第 2 の端末へ出力す る デー タ の フ レ ー ム信号 か ら の抜き 取 り 、 を そ れぞれ行な う 直列制御装置にお い て、
前記フ レ ー ム信号は、 そ の 1 フ レ ー ム 中 に、 前記第 1 の端末の デー タ に関 し てそ の先頭位置を示すた めの 第 1 の識別 コ ー ド、 お よ び前記第 2 の端末へ出力す る デー タ に関 し てそ の先頭位置を示すた め の第 2 の識別 コ ー ド、 の 一方若 し く は両方を含み、
少な く と も 前記第 1 の端末が接続 さ れ る ノ ー ド は、 入力 さ れた フ レ ー ム信号を次段の ノ ー ド に 出力 し つ つ、 同入力 フ レ ー ム 信号か ら 前記第 1 の識別コ ー ドを 検出す る 第 1 の検出手段 と 、
こ の第 1 の識別コ ー ドの検出 に基づ き 、 自 ら に接続 さ れた第 1 の端末のデー タ の長 さ 分だけ前記入カ フ レ — ム 信号を シ フ ト す る 第 1 の シ フ ト 手段 と 、
同第 1 の識別 コ ー ド の検出に基づ き 、 前記入力 フ レ 一 ム 信号の 、 こ の検出 さ れた第 1 の識別 コ — ド の 直後 に 、 自 ら に 接続 さ れた第 1 の端末の デー タ を付加す る と と も に 、 こ の第 1 の端末の デ一 夕 が付加 さ れた フ レ 一ム 信号 に 引 き 続 き 、 前記第 1 の シ フ ト 手段 に て シ フ 卜 さ れ た フ レ ー ム 信号の 当該時点以降の 信号部分を次 段の ノ ー ド に 出力す る 第 1 の 制御手段 と 、
を具え 、
少な く と も 前記第 2 の端末が接続 さ れ る ノ ー ド は 、 自 ら に 接続 さ れた第 2 の端末への 出力 デー タ の長 さ 分だ け、 入力 さ れた フ レ ー ム 信号を シ フ 卜 す る 第 2 の シ フ ト 手段 と 、
同入力 さ れた フ レ ー ム 信号力、 ら 前記第 2 の識別 コ — ドを検出す る 第 2 の検出手段 と 、
の第 2 の識別 コ ー ド の検出 に基づ き 、 前言己入カ フ レ一 ム 信号の 、 こ の検出 さ れた第 2 の 識別 コ ー ドの 直 後か ら 、 自 ら に 接続 さ れた第 2 の端末への 出力 デー タ を抜 き 取 る と と も に 、 前記第 2 の シ フ 卜 手段 に て シ フ 卜 さ れ た フ レ ー ム 信号 に 引 き 続 き 、 こ の第 2 の端末へ の 出カ デー 夕 が抜 き 取 ら れた フ レ ー ム 信号を次段の ノ - ド に 出力す る 第 2 の 制御手段 と 、
を具え る
列制御
2 . 請求の範囲 1 . 記載の 直列制御装置 に お い て、 前記第 1 お よ び第 2 の 端末の両方が接続 さ れ る ノ 一 ド は、
自 ら に接続 さ れた第 1 の端末の デー タ の長さ と 自 ら に接続 さ れた第 2 の端末への 出力 デー タ の長 さ と の差 の分だけ、 前記入力 さ れた フ レ ー ム 信号を シ フ ト す る 第 3 の シ フ ト 手段と 、
こ の第 3 の シ フ ト 手段にて シ フ 卜 さ れた フ レ ー ム信 号を用 い て、 次段の ノ ー ドに出力す る フ レ ー ム 信号の 要素 に重複あ る い は離隔が生 じ る こ と の な い よ う 、 同 フ レ ー ム 信号構成を調整す る 第 3 の制御手段 と 、
を更に具え る —— 直列制御装置。
3 . 前記フ レ ー ム信号は、 その 1 フ レ ー ム 中 に、 前記 第 1 の識別コ 一 ドを前方に、 前記第 2 の識别コ 一 ドを そ の後方に 含み、
前記第 1 の端末の デー タ の長さ を m i 、 前記第 2 の 端末への 出力 デー タ の長 さ を m k と す る と き 、 こ れ ら m ΐ お よ び m k は
m i ≥ m k
の関係に あ り 、
前記第 3 の シ フ ト 手段は、
前記第 1 の端末の デー タ の長さ と 前記第 2 の端末へ の 出力 デー タ の長 さ と の差分
m i — m k
だけ、 前記入力 さ れた フ レ ー ム 信号を シ フ 卜 し 、 前記第 3 の制御手段 は、
前記第 1 の シ フ ト 手段 に て シ フ 卜 さ れた フ レ ー ム 信 号か ら 前記第 2 の識別 コ ー ド を検出す る と と も に 、 こ の検出 し た第 2 の識別 コ ー ド に 引 き 続 き 、 前記第 3 の シ フ ト 手段 に て シ フ 卜 さ れた フ レ ー ム 信号の 当該時点 以降の 信号部分を次段の ノ ー ド に 出力す る
請求の範囲 2 . 記載の 直列制御装置。
4 . 前記 フ レ ー ム 信号 は、 そ の 1 フ レ ー ム 中 に 、 前記 第 1 の識別 コ ー ドを前方 に、 前記第 2 の識別 コ ー ドを そ の後方 に 含み、
前記第 1 の端末の デー タ の長 さ を m i 、 前記第 2 の 端末への 出力 デー タ の長 さ を m k と す る と き 、 こ れ ら m i お よ び m k は
m i < m k
の関係 に あ り 、
前記第 3 の シ フ 卜 手段は、
α = m k — m i
な る α だ け 、 前記入力 さ れた フ レ ー ム 信号を予 め シ フ 卜 し 、
前記第 1 の検出手段、 お よ び前記第 1 の シ フ ト 手段 お よ び前記第 1 の制御手段 は、 こ の 第 3 の シ フ ト 手段 に よ り シ フ 卜 さ れた フ レ ー ム 信号を前記入力 フ レ ー ム 信号 と 見做 し て、 前記検出 、 お よ び前記 シ フ ト 、 お よ び前記制御 を そ れぞれ実行 し 、 前記前記第 3 の制御手段は、
前記第 3 お よ び第 1 の シ フ ト 手段に て シ ブ ト さ れた フ レ ー ム 信号力、 ら前記第 2 の識別 コ ー ドを検出す る と と も に 、 こ の検出 し た第 2 の識別 コ ー ド に引 き続 き 、 入力 さ れた フ レ ー ム信号の当該時点以降の信号部分を 次段の ノ ー ド に 出力す る
請求の範囲 2 . 記載の 直列制御装置。
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