JP3273206B2 - タスク処理方式 - Google Patents
タスク処理方式Info
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- JP3273206B2 JP3273206B2 JP08382893A JP8382893A JP3273206B2 JP 3273206 B2 JP3273206 B2 JP 3273206B2 JP 08382893 A JP08382893 A JP 08382893A JP 8382893 A JP8382893 A JP 8382893A JP 3273206 B2 JP3273206 B2 JP 3273206B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K17/00—Methods or arrangements for effecting co-operative working between equipments covered by two or more of main groups G06K1/00 - G06K15/00, e.g. automatic card files incorporating conveying and reading operations
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵから構成
され各々のＣＰＵがそれぞれ異なるタスクを実行するマ
ルチＣＰＵシステムのタスク処理方式に関する。
され各々のＣＰＵがそれぞれ異なるタスクを実行するマ
ルチＣＰＵシステムのタスク処理方式に関する。
【０００２】
【従来の技術】従来のこの種のタスク処理方式を適用し
た装置としては、図４に示すようなエンコーダ装置があ
る。この装置は、パソコン１、主ＣＰＵ２、通信ＣＰＵ
３、カード搬送系４から構成され、カード５に対し価値
情報の記録を行うものである。ここで実際にカード５を
搬送して価値情報の記録を行いカードを発行するカード
搬送系４は、カード取込部４１、記録・再生部４２及び
セレクタ部４３から構成され、これらの各部にはそれぞ
れ副ＣＰＵ４１Ａ、副ＣＰＵ４２Ａ、４２Ｂ及び副ＣＰ
Ｕ４３Ａが設けられている。
た装置としては、図４に示すようなエンコーダ装置があ
る。この装置は、パソコン１、主ＣＰＵ２、通信ＣＰＵ
３、カード搬送系４から構成され、カード５に対し価値
情報の記録を行うものである。ここで実際にカード５を
搬送して価値情報の記録を行いカードを発行するカード
搬送系４は、カード取込部４１、記録・再生部４２及び
セレクタ部４３から構成され、これらの各部にはそれぞ
れ副ＣＰＵ４１Ａ、副ＣＰＵ４２Ａ、４２Ｂ及び副ＣＰ
Ｕ４３Ａが設けられている。
【０００３】ここで、オペレータがパソコン１を用いて
カード発行操作を行うと、パソコン１から主ＣＰＵ２に
対しカード発行指示信号ａが送出される。主ＣＰＵ２
は、通信ＣＰＵ３を介しカード取込部４１の副ＣＰＵ４
１Ａに対しカード５の取り込み指示を行う。この結果、
カード取込部４１によりカードが取り込まれ、さらにこ
のカードが記録可能であることが副ＣＰＵ４１Ａで確認
されこの旨が通信ＣＰＵ３を介して主ＣＰＵ２へ伝達さ
れる。すると主ＣＰＵ２は、通信ＣＰＵ３を介し記録・
再生部４２の副ＣＰＵ４２Ａに価値情報の記録指示を行
い、その後、副ＣＰＵ４２Ａから記録終了の旨が伝達さ
れると、通信ＣＰＵ３を介し記録・再生部４２の副ＣＰ
Ｕ４２Ｂに対し記録情報の再生及びそのチェック指示を
行う。
カード発行操作を行うと、パソコン１から主ＣＰＵ２に
対しカード発行指示信号ａが送出される。主ＣＰＵ２
は、通信ＣＰＵ３を介しカード取込部４１の副ＣＰＵ４
１Ａに対しカード５の取り込み指示を行う。この結果、
カード取込部４１によりカードが取り込まれ、さらにこ
のカードが記録可能であることが副ＣＰＵ４１Ａで確認
されこの旨が通信ＣＰＵ３を介して主ＣＰＵ２へ伝達さ
れる。すると主ＣＰＵ２は、通信ＣＰＵ３を介し記録・
再生部４２の副ＣＰＵ４２Ａに価値情報の記録指示を行
い、その後、副ＣＰＵ４２Ａから記録終了の旨が伝達さ
れると、通信ＣＰＵ３を介し記録・再生部４２の副ＣＰ
Ｕ４２Ｂに対し記録情報の再生及びそのチェック指示を
行う。
【０００４】そしてこれらの指示に対し、副ＣＰＵ４２
Ｂから再生結果のチェック情報が通信ＣＰＵ３を介して
伝達されると、主ＣＰＵ２は、通信ＣＰＵ３を介しセレ
クタ部４３の副ＣＰＵ４３Ａに対し上記チェック情報に
応じたカードの良否情報を伝達し、価値情報の記録され
たカードを選別させる。副ＣＰＵ４３Ａはカードの選別
が終了すると、上記指示信号ａに対する応答信号ｂをパ
ソコン１へ送出する。こうした処理によりカードが所定
枚数分発行されると、カード発行処理は終了する。
Ｂから再生結果のチェック情報が通信ＣＰＵ３を介して
伝達されると、主ＣＰＵ２は、通信ＣＰＵ３を介しセレ
クタ部４３の副ＣＰＵ４３Ａに対し上記チェック情報に
応じたカードの良否情報を伝達し、価値情報の記録され
たカードを選別させる。副ＣＰＵ４３Ａはカードの選別
が終了すると、上記指示信号ａに対する応答信号ｂをパ
ソコン１へ送出する。こうした処理によりカードが所定
枚数分発行されると、カード発行処理は終了する。
【０００５】
【発明が解決しようとする課題】従来のタスク処理方式
は、例えばカードの発行を行う場合、カードへの価値情
報の記録処理及びカードの選別処理等、それぞれ異なる
各タスク処理を実行する各副ＣＰＵに対し、主ＣＰＵが
直接情報を伝達して制御しているため、主ＣＰＵの負荷
が増大し主ＣＰＵの処理に遅れが生じるという問題があ
った。また、主ＣＰＵと副ＣＰＵとの間の情報伝達に通
信ＣＰＵが必要になり、装置を経済的に構成できないと
いう問題もあった。したがって、本発明は、主ＣＰＵの
負荷を軽減すると共に通信ＣＰＵを不要とすることを目
的とする。
は、例えばカードの発行を行う場合、カードへの価値情
報の記録処理及びカードの選別処理等、それぞれ異なる
各タスク処理を実行する各副ＣＰＵに対し、主ＣＰＵが
直接情報を伝達して制御しているため、主ＣＰＵの負荷
が増大し主ＣＰＵの処理に遅れが生じるという問題があ
った。また、主ＣＰＵと副ＣＰＵとの間の情報伝達に通
信ＣＰＵが必要になり、装置を経済的に構成できないと
いう問題もあった。したがって、本発明は、主ＣＰＵの
負荷を軽減すると共に通信ＣＰＵを不要とすることを目
的とする。
【０００６】
【課題を解決するための手段】このような課題を解決す
るために、本発明は、主ＣＰＵは一定時間毎に最初のタ
スク処理を実行する初段の副ＣＰＵへ起動信号を送出す
る送出手段を有し、起動信号の受信に基づき最初のタス
ク処理を実行した初段の副ＣＰＵは、タスク処理が終了
すると処理結果のデータを次段の副ＣＰＵに伝達する伝
達手段を有し、次段の副ＣＰＵを含む後段の副ＣＰＵ
は、初段の副ＣＰＵを含む前段の副ＣＰＵから伝達され
た処理結果のデータに基づきタスク処理を実行する実行
手段を有し、実行手段の実行に基づくタスク処理が終了
した前記後段の副ＣＰＵが最終段の副ＣＰＵの場合は、
前記最終段のＣＰＵは処理結果のデータを主ＣＰＵへ通
知する通知手段を有し、各副ＣＰＵは、前段の副ＣＰＵ
により伝達された処理結果のデータの受信時点から前記
一定時間を上回る所定時間内に前記前段の副ＣＰＵから
処理結果のデータが伝達されない場合は前段の副ＣＰＵ
が異常であることを示すデータを生成するデータ生成手
段と、データ生成手段により生成されたデータを処理結
果のデータとして次段のＣＰＵに伝達する異常伝達手段
とを有し、主ＣＰＵは、初段の副ＣＰＵへの起動信号の
送出時点から前記所定時間内に最終段の副ＣＰＵからタ
スク処理の終了が通知されない場合は最終段の副ＣＰＵ
を含む複数の副ＣＰＵを故障と判定する判定手段を有す
るものである。
るために、本発明は、主ＣＰＵは一定時間毎に最初のタ
スク処理を実行する初段の副ＣＰＵへ起動信号を送出す
る送出手段を有し、起動信号の受信に基づき最初のタス
ク処理を実行した初段の副ＣＰＵは、タスク処理が終了
すると処理結果のデータを次段の副ＣＰＵに伝達する伝
達手段を有し、次段の副ＣＰＵを含む後段の副ＣＰＵ
は、初段の副ＣＰＵを含む前段の副ＣＰＵから伝達され
た処理結果のデータに基づきタスク処理を実行する実行
手段を有し、実行手段の実行に基づくタスク処理が終了
した前記後段の副ＣＰＵが最終段の副ＣＰＵの場合は、
前記最終段のＣＰＵは処理結果のデータを主ＣＰＵへ通
知する通知手段を有し、各副ＣＰＵは、前段の副ＣＰＵ
により伝達された処理結果のデータの受信時点から前記
一定時間を上回る所定時間内に前記前段の副ＣＰＵから
処理結果のデータが伝達されない場合は前段の副ＣＰＵ
が異常であることを示すデータを生成するデータ生成手
段と、データ生成手段により生成されたデータを処理結
果のデータとして次段のＣＰＵに伝達する異常伝達手段
とを有し、主ＣＰＵは、初段の副ＣＰＵへの起動信号の
送出時点から前記所定時間内に最終段の副ＣＰＵからタ
スク処理の終了が通知されない場合は最終段の副ＣＰＵ
を含む複数の副ＣＰＵを故障と判定する判定手段を有す
るものである。
【０００７】
【作用】例えばカードを発行する際の複数のタスク処理
を複数の副ＣＰＵで実行する場合、主ＣＰＵにより初段
の副ＣＰＵが起動され最初のタスク処理が行われる。そ
して、以降順次後続の副ＣＰＵが起動され、最終段の副
ＣＰＵが起動されて最終のタスクの処理が終了すると、
主ＣＰＵへ処理終了の旨が報知される。また、副ＣＰＵ
から一定時間内に起動信号が到来しない場合は、この副
ＣＰＵの異常が報知される。
を複数の副ＣＰＵで実行する場合、主ＣＰＵにより初段
の副ＣＰＵが起動され最初のタスク処理が行われる。そ
して、以降順次後続の副ＣＰＵが起動され、最終段の副
ＣＰＵが起動されて最終のタスクの処理が終了すると、
主ＣＰＵへ処理終了の旨が報知される。また、副ＣＰＵ
から一定時間内に起動信号が到来しない場合は、この副
ＣＰＵの異常が報知される。
【０００８】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るタスク処理方式を適用した装
置の一実施例を示し、カードに価値情報を記録して発行
するエンコーダの要部を示すブロック図である。本装置
は、図１に示すように、パソコン１、主ＣＰＵ２、それ
ぞれ副ＣＰＵを有するカード取込部４１，記録・再生部
４２及びセレクタ部４３からなるカード搬送系４、価値
情報の記録されていない生カードを蓄積する生カード蓄
積部６、及び価値情報が記録されたカードを収納するカ
ード収納部７から構成されており、図４の従来装置から
通信ＣＰＵ３を削除したものである。
る。図１は、本発明に係るタスク処理方式を適用した装
置の一実施例を示し、カードに価値情報を記録して発行
するエンコーダの要部を示すブロック図である。本装置
は、図１に示すように、パソコン１、主ＣＰＵ２、それ
ぞれ副ＣＰＵを有するカード取込部４１，記録・再生部
４２及びセレクタ部４３からなるカード搬送系４、価値
情報の記録されていない生カードを蓄積する生カード蓄
積部６、及び価値情報が記録されたカードを収納するカ
ード収納部７から構成されており、図４の従来装置から
通信ＣＰＵ３を削除したものである。
【０００９】また図１において、ｃ，ｄはそれぞれ主Ｃ
ＰＵ２と生カード蓄積部６及びカード収納部７との間で
伝達される信号、ｅはカード搬送系４内の後述する各モ
ータを駆動する駆動信号、ｆはカード搬送系４内の各部
に配設されカードの有無を検出する後述のセンサからの
信号、ｇはパソコン１からのカード発行指示信号ａに基
づき主ＣＰＵ２から副ＣＰＵ４１Ａに送出される制御信
号である。また、ｈは制御信号ｇに基づき副ＣＰＵ４１
Ａがカードに付与された情報を検出する処理を実行しこ
れの終了後に出力される信号、ｉは信号ｈに基づき副Ｃ
ＰＵ４２Ａがカードへの情報記録処理を実行しこれの終
了後に出力される信号、ｊは信号ｉに基づき副ＣＰＵ４
２Ｂが所定の再生処理を実行しこれの終了後に出力され
る信号、ｋは信号ｉを入力して副ＣＰＵ４３Ａがカード
の選別処理を行いこの選別結果を主ＣＰＵ２へ出力する
信号である。
ＰＵ２と生カード蓄積部６及びカード収納部７との間で
伝達される信号、ｅはカード搬送系４内の後述する各モ
ータを駆動する駆動信号、ｆはカード搬送系４内の各部
に配設されカードの有無を検出する後述のセンサからの
信号、ｇはパソコン１からのカード発行指示信号ａに基
づき主ＣＰＵ２から副ＣＰＵ４１Ａに送出される制御信
号である。また、ｈは制御信号ｇに基づき副ＣＰＵ４１
Ａがカードに付与された情報を検出する処理を実行しこ
れの終了後に出力される信号、ｉは信号ｈに基づき副Ｃ
ＰＵ４２Ａがカードへの情報記録処理を実行しこれの終
了後に出力される信号、ｊは信号ｉに基づき副ＣＰＵ４
２Ｂが所定の再生処理を実行しこれの終了後に出力され
る信号、ｋは信号ｉを入力して副ＣＰＵ４３Ａがカード
の選別処理を行いこの選別結果を主ＣＰＵ２へ出力する
信号である。
【００１０】なお、各副ＣＰＵ間で伝達される信号ｈ〜
ｊ及び副ＣＰＵ４３Ａから主ＣＰＵ２へ伝達される信号
ｋは、図３に示すようなデータフォーマットとなってい
る。ここで、コード格納部５１にはカード発行の際にそ
の良否に応じたコードが格納されると共に、ＣＰＵ番号
格納部５２，５３，５４，５５にはエラーが生じたそれ
ぞれの各副ＣＰＵ４１Ａ，４２Ａ，４２Ｂ，４３Ａに該
当する番号「１」，「２」，「３」，「４」が格納され
る。即ち例えば、生カードの記録情報を再生する際に再
生エラーが発生した場合には、これに該当するエラーコ
ードがコード格納部５１に格納され、このときの副ＣＰ
Ｕ４２Ｂの番号「３」がＣＰＵ番号格納部５４に格納さ
れる。
ｊ及び副ＣＰＵ４３Ａから主ＣＰＵ２へ伝達される信号
ｋは、図３に示すようなデータフォーマットとなってい
る。ここで、コード格納部５１にはカード発行の際にそ
の良否に応じたコードが格納されると共に、ＣＰＵ番号
格納部５２，５３，５４，５５にはエラーが生じたそれ
ぞれの各副ＣＰＵ４１Ａ，４２Ａ，４２Ｂ，４３Ａに該
当する番号「１」，「２」，「３」，「４」が格納され
る。即ち例えば、生カードの記録情報を再生する際に再
生エラーが発生した場合には、これに該当するエラーコ
ードがコード格納部５１に格納され、このときの副ＣＰ
Ｕ４２Ｂの番号「３」がＣＰＵ番号格納部５４に格納さ
れる。
【００１１】次に、図２は上記エンコーダの断面を模式
的に示す図であり、特にカード搬送系４の断面を示して
いる。同図において、５は生カード、４Ａ〜４Ｃはカー
ド搬送路、４１Ｂはカードに付与されているバーコード
を読み取るバーコード検出センサ、４２Ｃはカードに価
値情報を記録する記録ヘッド、４２Ｄは記録された価値
情報を再生する再生ヘッド、４３Ｂはカード搬送路４
Ｂ，４Ｃの切り替えを行うソレノイド、７１はカード収
納部７内に設けられた良カード収納部、７２は同じくカ
ード収納部７内に設けられた不良カード収納部、Ｍ１〜
Ｍ５は主ＣＰＵ２により駆動され後述するローラーを回
転させるモーター、Ｒ１〜Ｒ１０はカードの取り込み及
び搬送を行うためのローラーである。なお、Ｓ１〜Ｓ６
はカードの有無を検出するセンサで各副ＣＰＵ及び主Ｃ
ＰＵ２へ出力される。
的に示す図であり、特にカード搬送系４の断面を示して
いる。同図において、５は生カード、４Ａ〜４Ｃはカー
ド搬送路、４１Ｂはカードに付与されているバーコード
を読み取るバーコード検出センサ、４２Ｃはカードに価
値情報を記録する記録ヘッド、４２Ｄは記録された価値
情報を再生する再生ヘッド、４３Ｂはカード搬送路４
Ｂ，４Ｃの切り替えを行うソレノイド、７１はカード収
納部７内に設けられた良カード収納部、７２は同じくカ
ード収納部７内に設けられた不良カード収納部、Ｍ１〜
Ｍ５は主ＣＰＵ２により駆動され後述するローラーを回
転させるモーター、Ｒ１〜Ｒ１０はカードの取り込み及
び搬送を行うためのローラーである。なお、Ｓ１〜Ｓ６
はカードの有無を検出するセンサで各副ＣＰＵ及び主Ｃ
ＰＵ２へ出力される。
【００１２】ここでカードの発行を行う場合は、ローラ
ーＲ１の回転により生カード５をカード取込部４１に送
る。そして生カード５がカード取込部４１に送られる
と、カード取込部４１では、このカードに予め付与され
ているバーコードを検出してカードに対する記録の可否
を判定すると共に、カードへの記録が可能となれば、記
録・再生部４２において所定の価値情報が記録されたう
え再生される。そしてセレクタ部４３では、カードの再
生情報に応じてカードの良否を判定し、良カードであれ
ば良カード収納部７１へカードを収納してカードの発行
を行うと共に、不良カードであれば不良カード収納部７
２へ収納する。なお、カード１枚当たりの発行時間は５
００ｍｓｅｃとなっている。
ーＲ１の回転により生カード５をカード取込部４１に送
る。そして生カード５がカード取込部４１に送られる
と、カード取込部４１では、このカードに予め付与され
ているバーコードを検出してカードに対する記録の可否
を判定すると共に、カードへの記録が可能となれば、記
録・再生部４２において所定の価値情報が記録されたう
え再生される。そしてセレクタ部４３では、カードの再
生情報に応じてカードの良否を判定し、良カードであれ
ば良カード収納部７１へカードを収納してカードの発行
を行うと共に、不良カードであれば不良カード収納部７
２へ収納する。なお、カード１枚当たりの発行時間は５
００ｍｓｅｃとなっている。
【００１３】次に、図１，図２を用い本エンコーダの動
作を詳細に説明する。生カード蓄積部６に所定枚数の生
カードが蓄積され、オペレータがパソコン１を用いてカ
ード発行操作を行うと、カード発行指示信号ａが主ＣＰ
Ｕ２へ送出される。主ＣＰＵ２はカード発行時間が予め
５００ｍｓｅｃに設定されていることから、生カード蓄
積部６に対し５００ｍｓｅｃ毎に制御信号ｃを送出して
１枚づつ生カードの取り込みを行う。即ち、生カード蓄
積部６内のローラーＲ１の駆動により、生カード５が５
００ｍｓｅｃ毎に１枚づつカード取込部４１へ送られる
ようにする。
作を詳細に説明する。生カード蓄積部６に所定枚数の生
カードが蓄積され、オペレータがパソコン１を用いてカ
ード発行操作を行うと、カード発行指示信号ａが主ＣＰ
Ｕ２へ送出される。主ＣＰＵ２はカード発行時間が予め
５００ｍｓｅｃに設定されていることから、生カード蓄
積部６に対し５００ｍｓｅｃ毎に制御信号ｃを送出して
１枚づつ生カードの取り込みを行う。即ち、生カード蓄
積部６内のローラーＲ１の駆動により、生カード５が５
００ｍｓｅｃ毎に１枚づつカード取込部４１へ送られる
ようにする。
【００１４】生カード５がカード取込部４１へ送られる
と、主ＣＰＵ２はこれをカード取込部４１内のセンサＳ
１を介して検出する。そして、カードが検出された場合
に主ＣＰＵ２は、副ＣＰＵ４１Ａに対しカード発行の指
令を示す制御信号ｇを送出する。なお、この制御信号ｇ
もカード取り込みを制御する制御信号ｃと同様５００ｍ
ｓｅｃ毎に送出される（送出手段）。また、主ＣＰＵ２
はカードが一定の速度で搬送路４Ａを搬送されるよう
に、このとき同時に、各モーターＭ１〜Ｍ４に対し駆動
信号ｅを送出してこれらのモーターと連結する各ローラ
ーＲ２〜Ｒ８を一定速度で回転させ、かつカードの搬送
路４Ａの各点の通過をセンサＳ２〜Ｓ４により検出して
チェックする。
と、主ＣＰＵ２はこれをカード取込部４１内のセンサＳ
１を介して検出する。そして、カードが検出された場合
に主ＣＰＵ２は、副ＣＰＵ４１Ａに対しカード発行の指
令を示す制御信号ｇを送出する。なお、この制御信号ｇ
もカード取り込みを制御する制御信号ｃと同様５００ｍ
ｓｅｃ毎に送出される（送出手段）。また、主ＣＰＵ２
はカードが一定の速度で搬送路４Ａを搬送されるよう
に、このとき同時に、各モーターＭ１〜Ｍ４に対し駆動
信号ｅを送出してこれらのモーターと連結する各ローラ
ーＲ２〜Ｒ８を一定速度で回転させ、かつカードの搬送
路４Ａの各点の通過をセンサＳ２〜Ｓ４により検出して
チェックする。
【００１５】上記制御信号ｇを受信した副ＣＰＵ４１Ａ
は、センサＳ１を介しカードの存在を確認すると、この
生カードに予め付与されているバーコードをバーコード
検出センサ４１Ｂを介して検出し、これの良否に応じた
コードを図３に示すフォーマットにしたがって作成し信
号ｈとして記録・再生部４２内の副ＣＰＵ４２Ａへ伝達
する（伝達手段）。即ち、この場合、良カード，不良カ
ードに応じたコードがコード格納部５１に格納されると
共に、不良カードの場合はＣＰＵ番号格納部５２に副Ｃ
ＰＵ４１Ａの番号「１」が格納され、信号ｈとして送出
される。
は、センサＳ１を介しカードの存在を確認すると、この
生カードに予め付与されているバーコードをバーコード
検出センサ４１Ｂを介して検出し、これの良否に応じた
コードを図３に示すフォーマットにしたがって作成し信
号ｈとして記録・再生部４２内の副ＣＰＵ４２Ａへ伝達
する（伝達手段）。即ち、この場合、良カード，不良カ
ードに応じたコードがコード格納部５１に格納されると
共に、不良カードの場合はＣＰＵ番号格納部５２に副Ｃ
ＰＵ４１Ａの番号「１」が格納され、信号ｈとして送出
される。
【００１６】この信号ｈを受信した副ＣＰＵ４２Ａは、
搬送されてくる生カードに対し価値情報が記録可能か否
かを上記信号ｈ中のコード格納部５１の内容から判断
し、生カードが良カードであれば、生カードが搬送され
てきたか否かをセンサＳ２を介して確認のうえ、記録ヘ
ッド４２Ｃを駆動して所定の価値情報をこの良カードに
記録する（実行手段）。そして、カードの記録が終了す
ると、受信した信号ｈの内容を変更せずにそのまま信号
ｉとして副ＣＰＵ４２Ｂへ送出し、カードの記録が終了
したことを報知する。また、搬送されてきたカードが不
良カードであればカードへの記録を行わずにエラーコー
ドが付与された信号ｈを信号ｉとして副ＣＰＵ４２Ｂへ
送出する。
搬送されてくる生カードに対し価値情報が記録可能か否
かを上記信号ｈ中のコード格納部５１の内容から判断
し、生カードが良カードであれば、生カードが搬送され
てきたか否かをセンサＳ２を介して確認のうえ、記録ヘ
ッド４２Ｃを駆動して所定の価値情報をこの良カードに
記録する（実行手段）。そして、カードの記録が終了す
ると、受信した信号ｈの内容を変更せずにそのまま信号
ｉとして副ＣＰＵ４２Ｂへ送出し、カードの記録が終了
したことを報知する。また、搬送されてきたカードが不
良カードであればカードへの記録を行わずにエラーコー
ドが付与された信号ｈを信号ｉとして副ＣＰＵ４２Ｂへ
送出する。
【００１７】記録・再生部４２内の副ＣＰＵ４２Ｂは搬
送されてきたカードの記録情報を再生するものである
が、この場合記録情報の再生の有無を受信した信号ｉに
基づいて判断する。そして、再生を行うべきカードが不
良カードである場合はエラーコードが付与された信号ｉ
を信号ｊとしてセレクタ部４３内の副ＣＰＵ４３Ａに送
出する。また再生するカードが良カードであれば、セン
サＳ３を介してカードの到来を確認したうえ、再生ヘッ
ド４２Ｄを駆動しカードの記録情報を再生する（実行手
段）。そしてこの再生情報をチェックし、その良否に応
じたコードを図３に示すフォーマットにしたがって作成
して信号ｊとして上記副ＣＰＵ４３Ａに送出する。
送されてきたカードの記録情報を再生するものである
が、この場合記録情報の再生の有無を受信した信号ｉに
基づいて判断する。そして、再生を行うべきカードが不
良カードである場合はエラーコードが付与された信号ｉ
を信号ｊとしてセレクタ部４３内の副ＣＰＵ４３Ａに送
出する。また再生するカードが良カードであれば、セン
サＳ３を介してカードの到来を確認したうえ、再生ヘッ
ド４２Ｄを駆動しカードの記録情報を再生する（実行手
段）。そしてこの再生情報をチェックし、その良否に応
じたコードを図３に示すフォーマットにしたがって作成
して信号ｊとして上記副ＣＰＵ４３Ａに送出する。
【００１８】この信号ｊを受信したセレクタ部４３内の
副ＣＰＵ４３Ａでは、到来するカードの良否を上記信号
ｊの内容に基づいて判断し、良カードであれば、センサ
Ｓ４を介してカードの到来を確認のうえ、図示しないソ
レノイドを駆動してセレクタレバー４３Ｂを切り替え、
搬送路４Ｂにこの良カードを搬送させて良カード収納部
７１に収納する。また、不良カードであればこの不良カ
ードを搬送路４Ｃに搬送させて不良カード収納部７２へ
収納する。また、副ＣＰＵ４３Ａは、カード選別結果と
して、受信した上記信号ｊの内容をそのまま信号ｋとし
て主ＣＰＵ２へ送出する（通知手段）。この結果、主Ｃ
ＰＵ２において１枚のカードの発行がその良否に応じて
計数される。
副ＣＰＵ４３Ａでは、到来するカードの良否を上記信号
ｊの内容に基づいて判断し、良カードであれば、センサ
Ｓ４を介してカードの到来を確認のうえ、図示しないソ
レノイドを駆動してセレクタレバー４３Ｂを切り替え、
搬送路４Ｂにこの良カードを搬送させて良カード収納部
７１に収納する。また、不良カードであればこの不良カ
ードを搬送路４Ｃに搬送させて不良カード収納部７２へ
収納する。また、副ＣＰＵ４３Ａは、カード選別結果と
して、受信した上記信号ｊの内容をそのまま信号ｋとし
て主ＣＰＵ２へ送出する（通知手段）。この結果、主Ｃ
ＰＵ２において１枚のカードの発行がその良否に応じて
計数される。
【００１９】このようにして、それぞれ異なるタスクを
実行する各副ＣＰＵが各副ＣＰＵ間に伝達される信号に
より５００ｍｓｅｃ毎に順次起動されカードが１枚づつ
発行される。ここでカード発行の最中に副ＣＰＵのいず
れかが故障した場合には、次のような処理が行われる。
例えば副ＣＰＵ４２Ａが故障しなければ、副ＣＰＵ４２
Ｂは副ＣＰＵ４２Ａからの信号ｉを約５００ｍｓｅｃ毎
に受信しているが、副ＣＰＵ４２Ａが故障すれば副ＣＰ
Ｕ４２Ａからの信号ｉは到来せず受信することができな
い。そこでこのような場合、副ＣＰＵ４２Ｂは前回の信
号ｉの正常受信時から起動された所定時間（例えば、５
００ｍｓｅｃ＋α）のタイマーのタイムアウトを検出す
る。そして、このタイムアウトにより副ＣＰＵが異常で
あることを示すコードを図３のコード格納部５１に格納
すると共に、ＣＰＵ番号格納部５３に故障した副ＣＰＵ
４２Ａの番号「２」を格納したデータを生成し（データ
生成手段）、これを信号ｊとして次位の副ＣＰＵ４３Ａ
へ伝達する（異常伝達手段）。副ＣＰＵ４３Ａではこの
信号ｊの内容を変更せずにそのまま信号ｋとして主ＣＰ
Ｕ２へ伝達するため、主ＣＰＵ２で副ＣＰＵ４２Ａの故
障が認識され、この結果パソコン１上に副ＣＰＵ４２Ａ
の故障が表示される。
実行する各副ＣＰＵが各副ＣＰＵ間に伝達される信号に
より５００ｍｓｅｃ毎に順次起動されカードが１枚づつ
発行される。ここでカード発行の最中に副ＣＰＵのいず
れかが故障した場合には、次のような処理が行われる。
例えば副ＣＰＵ４２Ａが故障しなければ、副ＣＰＵ４２
Ｂは副ＣＰＵ４２Ａからの信号ｉを約５００ｍｓｅｃ毎
に受信しているが、副ＣＰＵ４２Ａが故障すれば副ＣＰ
Ｕ４２Ａからの信号ｉは到来せず受信することができな
い。そこでこのような場合、副ＣＰＵ４２Ｂは前回の信
号ｉの正常受信時から起動された所定時間（例えば、５
００ｍｓｅｃ＋α）のタイマーのタイムアウトを検出す
る。そして、このタイムアウトにより副ＣＰＵが異常で
あることを示すコードを図３のコード格納部５１に格納
すると共に、ＣＰＵ番号格納部５３に故障した副ＣＰＵ
４２Ａの番号「２」を格納したデータを生成し（データ
生成手段）、これを信号ｊとして次位の副ＣＰＵ４３Ａ
へ伝達する（異常伝達手段）。副ＣＰＵ４３Ａではこの
信号ｊの内容を変更せずにそのまま信号ｋとして主ＣＰ
Ｕ２へ伝達するため、主ＣＰＵ２で副ＣＰＵ４２Ａの故
障が認識され、この結果パソコン１上に副ＣＰＵ４２Ａ
の故障が表示される。
【００２０】また、最終段である副ＣＰＵ４３Ａ及び副
ＣＰＵ４３Ａを含む複数の副ＣＰＵが故障した場合は、
主ＣＰＵは次のような故障判定処理を行う。即ち、主Ｃ
ＰＵ２は制御信号ｇを初段である副ＣＰＵ４１Ａに送出
してから約５００ｍｓｅｃ後に最終段の副ＣＰＵ４３Ａ
から信号ｋが受信できれば、各副ＣＰＵは正常に動作し
ていると判定している。そこで制御信号ｇの送出時に所
定時間（例えば、５００ｍｓｅｃ＋α）のタイマーを起
動し、所定時間以上経過しても上記信号ｋが受信できな
い場合は、最終段の副ＣＰＵ４３Ａ及びこの副ＣＰＵ４
３Ａを含む複数の副ＣＰＵが故障していると判定し（判
定手段）、この旨をパソコン１へ報知し表示させる。
ＣＰＵ４３Ａを含む複数の副ＣＰＵが故障した場合は、
主ＣＰＵは次のような故障判定処理を行う。即ち、主Ｃ
ＰＵ２は制御信号ｇを初段である副ＣＰＵ４１Ａに送出
してから約５００ｍｓｅｃ後に最終段の副ＣＰＵ４３Ａ
から信号ｋが受信できれば、各副ＣＰＵは正常に動作し
ていると判定している。そこで制御信号ｇの送出時に所
定時間（例えば、５００ｍｓｅｃ＋α）のタイマーを起
動し、所定時間以上経過しても上記信号ｋが受信できな
い場合は、最終段の副ＣＰＵ４３Ａ及びこの副ＣＰＵ４
３Ａを含む複数の副ＣＰＵが故障していると判定し（判
定手段）、この旨をパソコン１へ報知し表示させる。
【００２１】
【発明の効果】以上説明したように、本発明は、例えば
カードを発行する場合の複数のタスク処理を複数の副Ｃ
ＰＵで実行する場合、主ＣＰＵにより初段の副ＣＰＵを
起動して最初のタスク処理を実行させると共に、このタ
スク処理の終了により後段の副ＣＰＵを起動するように
し、最終段の副ＣＰＵが起動されて最終のタスク処理が
終了すると、処理終了の旨を主ＣＰＵへ報知させるよう
にしたので、主ＣＰＵは各副ＣＰＵに対し各タスク処理
の起動毎に直接情報を伝達して制御する必要がなく、主
ＣＰＵの負荷が軽減すると共に、主ＣＰＵと副ＣＰＵと
の間の情報を伝達する通信ＣＰＵが不要になる。また、
副ＣＰＵの異常が検出できるため、異常が容易に特定で
きる。
カードを発行する場合の複数のタスク処理を複数の副Ｃ
ＰＵで実行する場合、主ＣＰＵにより初段の副ＣＰＵを
起動して最初のタスク処理を実行させると共に、このタ
スク処理の終了により後段の副ＣＰＵを起動するように
し、最終段の副ＣＰＵが起動されて最終のタスク処理が
終了すると、処理終了の旨を主ＣＰＵへ報知させるよう
にしたので、主ＣＰＵは各副ＣＰＵに対し各タスク処理
の起動毎に直接情報を伝達して制御する必要がなく、主
ＣＰＵの負荷が軽減すると共に、主ＣＰＵと副ＣＰＵと
の間の情報を伝達する通信ＣＰＵが不要になる。また、
副ＣＰＵの異常が検出できるため、異常が容易に特定で
きる。
【図１】本発明に係るタスク処理方式を適用した装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】上記装置の断面を模式的に示す図である。
【図３】上記装置内の各ＣＰＵ間で伝送されるデータの
フォーマットである。
フォーマットである。
【図４】従来のタスク処理方式を適用した装置のブロッ
ク図である。
ク図である。
１ パソコン ２ 主ＣＰＵ ４ カード搬送系 ４１ カード取込部 ４２ 記録・再生部 ４３ セレクタ部 ５１ コード格納部 ５２〜５５ ＣＰＵ番号格納部 ４１Ａ，４２Ａ，４２Ｂ，４３Ａ 副ＣＰＵ ａ〜ｋ 信号
フロントページの続き (72)発明者 加谷 知己 東京都目黒区下目黒二丁目２番３号 株 式会社田村電機製作所内 (72)発明者 渡辺 俊明 東京都千代田区東神田一丁目11番２号 株式会社ユーカード内 (72)発明者 深谷 新治 東京都千代田区東神田一丁目11番２号 株式会社ユーカード内 (56)参考文献 特開 平１−223557（ＪＰ，Ａ) 特開 平１−314368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 G06F 9/46
Claims (1)
- 【請求項１】 主ＣＰＵと、それぞれ異なるタスク処理
を実行する複数の副ＣＰＵとからなり、予め定めた一定
時間内に各副ＣＰＵが所定の順番にしたがいそれぞれタ
スク処理を実行することにより、所定の処理を行うタス
ク処理方式において、 前記主ＣＰＵは、前記一定時間毎に最初のタスク処理を
実行する初段の副ＣＰＵへ起動信号を送出する送出手段
を有し、 前記起動信号の受信に基づき最初のタスク処理を実行し
た初段の副ＣＰＵは、前記タスク処理が終了すると処理
結果のデータを次段の副ＣＰＵに伝達する伝達手段を有
し、 前記次段の副ＣＰＵを含む後段の副ＣＰＵは、前記初段
の副ＣＰＵを含む前段の副ＣＰＵから伝達された処理結
果のデータに基づきタスク処理を実行する実行手段を有
し、 前記実行手段の実行に基づくタスク処理が終了した前記
後段の副ＣＰＵが最終段の副ＣＰＵの場合は、前記最終
段の副ＣＰＵは処理結果のデータを前記主ＣＰＵへ通知
する通知手段を有し、 各副ＣＰＵは、前段の副ＣＰＵにより伝達された処理結
果のデータの受信時点から前記一定時間を上回る所定時
間内に前記前段の副ＣＰＵから次の処理結果のデータが
伝達されない場合は前記前段の副ＣＰＵが異常であるこ
とを示すデータを生成するデータ生成手段と、前記デー
タ生成手段により生成されたデータを処理結果のデータ
として次段のＣＰＵに伝達する異常伝達手段とを有し、 前記主ＣＰＵは、前記初段の副ＣＰＵへの起動信号の送
出時点から前記所定時間内に前記最終段の副ＣＰＵから
タスク処理の終了が通知されない場合は前記最終段の副
ＣＰＵを含む複数の副ＣＰＵを故障と判定する判定手段
を有することを特徴とするタスク処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08382893A JP3273206B2 (ja) | 1993-03-19 | 1993-03-19 | タスク処理方式 |
| US08/210,324 US5463208A (en) | 1993-03-19 | 1994-03-18 | Task processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08382893A JP3273206B2 (ja) | 1993-03-19 | 1993-03-19 | タスク処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07121485A JPH07121485A (ja) | 1995-05-12 |
| JP3273206B2 true JP3273206B2 (ja) | 2002-04-08 |
Family
ID=13813562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08382893A Expired - Fee Related JP3273206B2 (ja) | 1993-03-19 | 1993-03-19 | タスク処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463208A (ja) |
| JP (1) | JP3273206B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3557181B2 (ja) * | 2001-05-14 | 2004-08-25 | 株式会社東芝 | Ｉｃカード発行システム |
| US7454751B2 (en) * | 2001-06-07 | 2008-11-18 | Intel Corporation | Fault-tolerant system and methods with trusted message acknowledgement |
| US7412520B2 (en) | 2001-06-07 | 2008-08-12 | Intel Corporation | Systems and methods for recoverable workflow |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161506A (ja) * | 1985-01-11 | 1986-07-22 | Toshiba Mach Co Ltd | プログラマブルコントロ−ラのリンク方式 |
| FR2596552B1 (fr) * | 1986-03-25 | 1989-07-28 | Dassault Electronique | Distributeur-programmateur automatique de cartes a micro-circuit |
| US4827425A (en) * | 1986-10-31 | 1989-05-02 | Thorn Emi Malco, Incorporated | System for personalization of integrated circuit microchip cards |
| US4825054A (en) * | 1988-02-16 | 1989-04-25 | Datacard Corporation | Method and apparatus for parallel integrated circuit card initialization and embossing |
| JPH01223557A (ja) * | 1988-03-02 | 1989-09-06 | Yokogawa Electric Corp | マルチプロセッサ・システム |
| DE68925889T2 (de) * | 1988-05-17 | 1996-10-17 | Komatsu Mfg Co Ltd | Kontrollvorrichtung in reihe |
| US4992950A (en) * | 1988-12-30 | 1991-02-12 | Pitney Bowes Inc. | Multiple processing station message communication |
| US5266781A (en) * | 1991-08-15 | 1993-11-30 | Datacard Corporation | Modular card processing system |
-
1993
- 1993-03-19 JP JP08382893A patent/JP3273206B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-18 US US08/210,324 patent/US5463208A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5463208A (en) | 1995-10-31 |
| JPH07121485A (ja) | 1995-05-12 |
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