JPH0713764A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0713764A JPH0713764A JP5159321A JP15932193A JPH0713764A JP H0713764 A JPH0713764 A JP H0713764A JP 5159321 A JP5159321 A JP 5159321A JP 15932193 A JP15932193 A JP 15932193A JP H0713764 A JPH0713764 A JP H0713764A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- bit
- sqf
- storage device
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- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 複数の命令を並列処理する情報処理装置にお
いて、並列処理が可能である命令の組合せか、並列処理
が不可能な命令の組合せかを判別するビットのみでパリ
ティエラーが発生した場合、割込み処理を行わないよう
にし、性能低下を防止する。 【構成】 命令データのパリティチェックを行うのと並
行して、並列処理が可能である命令の組合せか、並列処
理が不可能な命令の組合せかを判別する判別ビットにつ
いて独自のパリティビットを生成して記憶装置に格納
し、命令データの読出しと並行して前記独自のパリティ
ビットと判別ビットとを読出し、その組合せを判別し、
該判別結果においてパリティエラーが発生した場合、逐
次処理として命令処理を続行させ、割込み処理は行わな
いようにする。
いて、並列処理が可能である命令の組合せか、並列処理
が不可能な命令の組合せかを判別するビットのみでパリ
ティエラーが発生した場合、割込み処理を行わないよう
にし、性能低下を防止する。 【構成】 命令データのパリティチェックを行うのと並
行して、並列処理が可能である命令の組合せか、並列処
理が不可能な命令の組合せかを判別する判別ビットにつ
いて独自のパリティビットを生成して記憶装置に格納
し、命令データの読出しと並行して前記独自のパリティ
ビットと判別ビットとを読出し、その組合せを判別し、
該判別結果においてパリティエラーが発生した場合、逐
次処理として命令処理を続行させ、割込み処理は行わな
いようにする。
Description
【０００１】
【産業上の利用分野】本発明は、複数の命令を記憶装置
から読出して並列処理する情報処理装置に関するもので
ある。
から読出して並列処理する情報処理装置に関するもので
ある。
【０００２】
【従来の技術】図３は、この種の情報処理装置における
記憶装置に障害が発生した場合に対処するためのパリテ
ィチェック方式を示す図であり、記憶装置２の障害など
により記憶装置２にデータ１２０を格納した時にデータ
エラーが発生することがある。
記憶装置に障害が発生した場合に対処するためのパリテ
ィチェック方式を示す図であり、記憶装置２の障害など
により記憶装置２にデータ１２０を格納した時にデータ
エラーが発生することがある。
【０００３】そこで、一般に、データ１２０を記憶装置
２に格納する際に、パリティジェネレータ１０によりデ
ータ１２０からパリティビット１２１を生成し、このパ
リティビット１２１をデータ１２０と共に記憶装置２に
格納する。その後、データ１２０とパリティビット１２
１が読出される時、パリティビット１２１をデータ１２
０に付加し、パリティチェッカ１１によりパリティチェ
ックを行い、データエラーがあった場合にはパリティチ
ェッカ１１が制御装置１２にパリティエラー報告１２４
を行う。
２に格納する際に、パリティジェネレータ１０によりデ
ータ１２０からパリティビット１２１を生成し、このパ
リティビット１２１をデータ１２０と共に記憶装置２に
格納する。その後、データ１２０とパリティビット１２
１が読出される時、パリティビット１２１をデータ１２
０に付加し、パリティチェッカ１１によりパリティチェ
ックを行い、データエラーがあった場合にはパリティチ
ェッカ１１が制御装置１２にパリティエラー報告１２４
を行う。
【０００４】このパリティエラー報告１２４を受けた制
御装置１２では障害割込みを発生させ割込み処理を行
う。
御装置１２では障害割込みを発生させ割込み処理を行
う。
【０００５】図４は複数の命令を並列処理する情報処理
装置における処理方式を示すもので、複数の命令を並列
処理する情報処理装置は、並列処理判別回路１により命
令データＡ１０１と命令データＢ１０２の組合せが並列
処理可能である命令の組合せか、不可能な命令の組合せ
かを判別し、その判別結果としてＳＱＦビット１０３を
生成し、命令データＡ１０１と命令データＢ１０２と共
に記憶装置２に格納する。その後、命令データＡ１０１
と命令データＢ１０２が読出される時、ＳＱＦビット１
０３も読出されて命令制御装置３に送られる。
装置における処理方式を示すもので、複数の命令を並列
処理する情報処理装置は、並列処理判別回路１により命
令データＡ１０１と命令データＢ１０２の組合せが並列
処理可能である命令の組合せか、不可能な命令の組合せ
かを判別し、その判別結果としてＳＱＦビット１０３を
生成し、命令データＡ１０１と命令データＢ１０２と共
に記憶装置２に格納する。その後、命令データＡ１０１
と命令データＢ１０２が読出される時、ＳＱＦビット１
０３も読出されて命令制御装置３に送られる。
【０００６】命令制御装置３では、ＳＱＦビット１０３
を参照し、命令の並列処理が可能であるか不可能である
かを判断し、命令処理の制御を行う。
を参照し、命令の並列処理が可能であるか不可能である
かを判断し、命令処理の制御を行う。
【０００７】図５は、このような複数の命令を並列処理
する情報処理装置におけるパリティチェック方式を示す
もので、命令データＡ１０１と命令データＢ１０２とＳ
ＱＦビット１０３を記憶装置２に格納する際に、命令デ
ータＡ１０１と命令データＢ１０２にＳＱＦビット１０
３を付加し、さらにパリティジェネレータ８によりパリ
ティビット１１３を生成して記憶装置２に格納する。そ
の後、命令が読出される時、命令データＡ１０１と命令
データＢ１０２とＳＱＦビット１０３にパリティビット
１１３を付加し、パリティチェッカ９によりパリティチ
ェックを行う。
する情報処理装置におけるパリティチェック方式を示す
もので、命令データＡ１０１と命令データＢ１０２とＳ
ＱＦビット１０３を記憶装置２に格納する際に、命令デ
ータＡ１０１と命令データＢ１０２にＳＱＦビット１０
３を付加し、さらにパリティジェネレータ８によりパリ
ティビット１１３を生成して記憶装置２に格納する。そ
の後、命令が読出される時、命令データＡ１０１と命令
データＢ１０２とＳＱＦビット１０３にパリティビット
１１３を付加し、パリティチェッカ９によりパリティチ
ェックを行う。
【０００８】この時、記憶装置２の障害などによりデー
タエラーが発生した場合には、パリティチェッカ９がパ
リティエラーを検出し、命令制御装置３にエラー報告１
１５を行う。このエラー報告１１５を受けた命令制御装
置３では障害割込みを発生させ割込み処理を行う。
タエラーが発生した場合には、パリティチェッカ９がパ
リティエラーを検出し、命令制御装置３にエラー報告１
１５を行う。このエラー報告１１５を受けた命令制御装
置３では障害割込みを発生させ割込み処理を行う。
【０００９】このように命令を並列に処理する例として
は、例えば特開平２−１３０６３４号に示される方式が
ある。
は、例えば特開平２−１３０６３４号に示される方式が
ある。
【００１０】
【発明が解決しようとする課題】ところで、図５におい
て命令データＡ１０１と命令データＢ１０２が並列処理
が可能な命令の組合せならば、ＳＱＦビット１０３は論
理値'０'に設定され、並列処理が不可能な（逐次処理を
行わなければならない）命令の組合せならばＳＱＦビッ
ト１０３は論理値'１'に設定されているものとする。
て命令データＡ１０１と命令データＢ１０２が並列処理
が可能な命令の組合せならば、ＳＱＦビット１０３は論
理値'０'に設定され、並列処理が不可能な（逐次処理を
行わなければならない）命令の組合せならばＳＱＦビッ
ト１０３は論理値'１'に設定されているものとする。
【００１１】この条件で、記憶装置２の障害などにより
ＳＱＦビット１０３の値のみが誤って変化し、命令デー
タＡ１０１と命令データＢ１０２とパリティビット１１
３は正常な値のままであった場合について以下に説明す
る。
ＳＱＦビット１０３の値のみが誤って変化し、命令デー
タＡ１０１と命令データＢ１０２とパリティビット１１
３は正常な値のままであった場合について以下に説明す
る。
【００１２】まず、ＳＱＦビット１０３６の値が記憶装
置２の障害などにより'０'から誤って'１'に変化してい
た場合は、並列処理が可能な命令の組合せに対し逐次処
理を行っても処理速度は遅くなるものの動作上問題はな
い。
置２の障害などにより'０'から誤って'１'に変化してい
た場合は、並列処理が可能な命令の組合せに対し逐次処
理を行っても処理速度は遅くなるものの動作上問題はな
い。
【００１３】しかし、従来方式ではパリティチェッカ９
がパリティエラーを検出し、命令制御装置３に対してエ
ラー報告１１５を行い割込み処理が行われる。
がパリティエラーを検出し、命令制御装置３に対してエ
ラー報告１１５を行い割込み処理が行われる。
【００１４】次に、ＳＱＦビット１０３の値が記憶装置
２の障害等により'１'から誤って'０'に変化していた場
合は、逐次処理を行わなければならない命令の組合せに
対し並列処理を行えば動作上問題があるが、この変化を
発見してＳＱＦビット１０３の値を強制的に'１'に変更
し、逐次処理を行えば動作上問題はない。
２の障害等により'１'から誤って'０'に変化していた場
合は、逐次処理を行わなければならない命令の組合せに
対し並列処理を行えば動作上問題があるが、この変化を
発見してＳＱＦビット１０３の値を強制的に'１'に変更
し、逐次処理を行えば動作上問題はない。
【００１５】しかし、従来方式ではパリティチェッカ９
がパリティエラーを検出し、命令制御装置３に対しエラ
ー報告１１５を行い割込み処理が行われる。
がパリティエラーを検出し、命令制御装置３に対しエラ
ー報告１１５を行い割込み処理が行われる。
【００１６】すなわち、ＳＱＦビット１０３のみにパリ
ティエラーがある場合は、並列処理を行わず逐次処理す
れば良いにもかかわらず、従来方式では必ず割込み処理
が行われるため性能低下につながるという問題がある。
ティエラーがある場合は、並列処理を行わず逐次処理す
れば良いにもかかわらず、従来方式では必ず割込み処理
が行われるため性能低下につながるという問題がある。
【００１７】本発明は、このような事情に鑑みてなされ
たものであり、ＳＱＦビットの値のみが誤って変化して
しまったことによるパリティエラーが原因で割込み処理
を行うことを排除し、性能の低下を防止することができ
る情報処理装置を提供することを目的とするものであ
る。
たものであり、ＳＱＦビットの値のみが誤って変化して
しまったことによるパリティエラーが原因で割込み処理
を行うことを排除し、性能の低下を防止することができ
る情報処理装置を提供することを目的とするものであ
る。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、記憶装置へ書き込む命令データに関する第
１のパリティビットを生成する第１のパリティジェネレ
ータとは別に、並列処理が可能である命令データの組合
せか、並列処理が不可能な命令データの組合せかを判別
する判別ビットに関する第２のパリティビットを生成
し、前記第１のパリティビットおよび判別ビットと共に
記憶装置に格納する第２のパリティジェネレータと、記
憶装置から読出した第２のパリティビットと前記判別ビ
ットとの組合せを判別し、パリティエラーの有無を逐次
処理と並列処理を制御する命令制御装置に通知する判別
手段とを設けたものである。
に本発明は、記憶装置へ書き込む命令データに関する第
１のパリティビットを生成する第１のパリティジェネレ
ータとは別に、並列処理が可能である命令データの組合
せか、並列処理が不可能な命令データの組合せかを判別
する判別ビットに関する第２のパリティビットを生成
し、前記第１のパリティビットおよび判別ビットと共に
記憶装置に格納する第２のパリティジェネレータと、記
憶装置から読出した第２のパリティビットと前記判別ビ
ットとの組合せを判別し、パリティエラーの有無を逐次
処理と並列処理を制御する命令制御装置に通知する判別
手段とを設けたものである。
【００１９】
【作用】上記手段によれば、命令データＡと命令データ
ＢとＳＱＦビットを記憶装置に格納する際、命令データ
Ａと命令データＢのみで第１のパリティジェネレータに
よりＤパリティビットを生成し、記憶装置に格納する。
これと並行してＳＱＦビット（判別ビット）のみから第
２のパリティジェネレータによりＳパリティビットを生
成し記憶装置に格納する。
ＢとＳＱＦビットを記憶装置に格納する際、命令データ
Ａと命令データＢのみで第１のパリティジェネレータに
よりＤパリティビットを生成し、記憶装置に格納する。
これと並行してＳＱＦビット（判別ビット）のみから第
２のパリティジェネレータによりＳパリティビットを生
成し記憶装置に格納する。
【００２０】その後、命令データを読出す時、まず命令
データＡと命令データＢとＤパリティビットのみで従来
と同様のパリティチェックを行い、パリティエラーの場
合には障害割込みを発生させて割込み処理を行う。
データＡと命令データＢとＤパリティビットのみで従来
と同様のパリティチェックを行い、パリティエラーの場
合には障害割込みを発生させて割込み処理を行う。
【００２１】一方、並行してＳＱＦビットとＳパリティ
ビットの値の組合せを判別する判別手段により命令制御
装置に組合せ判別結果を報告する。
ビットの値の組合せを判別する判別手段により命令制御
装置に組合せ判別結果を報告する。
【００２２】命令制御装置では記憶装置の障害などによ
りＳＱＦビットまたはＳパリティビットの値が誤って変
化してパリティエラーの報告を受けたとしても、命令デ
ータＡと命令データＢとＤパリティビットのパリティチ
ェックを行うパリティチェッカにおいてパリティエラー
が発生していない限り、割込み処理は行わず逐次処理と
して命令処理を続行する。
りＳＱＦビットまたはＳパリティビットの値が誤って変
化してパリティエラーの報告を受けたとしても、命令デ
ータＡと命令データＢとＤパリティビットのパリティチ
ェックを行うパリティチェッカにおいてパリティエラー
が発生していない限り、割込み処理は行わず逐次処理と
して命令処理を続行する。
【００２３】従って、ＳＱＦビットの誤りに起因する割
込み処理時間を削除することができる。
込み処理時間を削除することができる。
【００２４】
【実施例】以下、図面により本発明の一実施例について
説明する。
説明する。
【００２５】図１は、本発明による情報処理装置の一実
施例を示す構成図である。
施例を示す構成図である。
【００２６】本実施例における情報処理装置は、２命令
並列処理が可能で、並列処理が可能である命令の組合せ
か、並列処理が不可能な命令の組合せかを判別するＳＱ
Ｆビット１０３を有する。並列処理が可能な組合せなら
ばＳＱＦビット１０３は論理値'０'に設定され、並列処
理が不可能な（逐次処理を行わなければならない）組合
せならばＳＱＦビット１０３は論理値'１'に設定され
る。
並列処理が可能で、並列処理が可能である命令の組合せ
か、並列処理が不可能な命令の組合せかを判別するＳＱ
Ｆビット１０３を有する。並列処理が可能な組合せなら
ばＳＱＦビット１０３は論理値'０'に設定され、並列処
理が不可能な（逐次処理を行わなければならない）組合
せならばＳＱＦビット１０３は論理値'１'に設定され
る。
【００２７】また、命令データＡ１０１と命令データＢ
１０２からＤパリティビット１０５を生成するパリティ
ジェネレータ５と、記憶装置２から読出した命令データ
Ａ１０１と命令データＢ１０２にＤパリティビット１０
５を付加し、パリティチェックを行うパリティチェッカ
７と、ＳＱＦビット１０３からＳパリティビット１０４
を生成するパリティジェネレータ４と、記憶装置２から
読出したＳＱＦビット１０３とＳパリティビット１０４
の値の組合せを判別する判別回路６を備えている。
１０２からＤパリティビット１０５を生成するパリティ
ジェネレータ５と、記憶装置２から読出した命令データ
Ａ１０１と命令データＢ１０２にＤパリティビット１０
５を付加し、パリティチェックを行うパリティチェッカ
７と、ＳＱＦビット１０３からＳパリティビット１０４
を生成するパリティジェネレータ４と、記憶装置２から
読出したＳＱＦビット１０３とＳパリティビット１０４
の値の組合せを判別する判別回路６を備えている。
【００２８】次に動作について説明する。
【００２９】命令データＡ１０１と命令データＢ１０２
とＳＱＦビット１０３を記憶装置２に格納する場合、命
令データＡ１０１と命令データＢ１０２からパリティジ
ェネレータ５によりＤパリティビット１０５を生成し、
記憶装置２に格納する。並行してＳＱＦビット１０３か
らパリティジェネレータ４によりＳパリティビット１０
４を生成して記憶装置２に格納する。その後、命令デー
タを読出した時、まず命令データＡ１０１と命令データ
Ｂ１０２にＤパリティビット１０５を付加し、パリティ
チェッカ７によりパリティチェックを行う。
とＳＱＦビット１０３を記憶装置２に格納する場合、命
令データＡ１０１と命令データＢ１０２からパリティジ
ェネレータ５によりＤパリティビット１０５を生成し、
記憶装置２に格納する。並行してＳＱＦビット１０３か
らパリティジェネレータ４によりＳパリティビット１０
４を生成して記憶装置２に格納する。その後、命令デー
タを読出した時、まず命令データＡ１０１と命令データ
Ｂ１０２にＤパリティビット１０５を付加し、パリティ
チェッカ７によりパリティチェックを行う。
【００３０】パリティチェッカ７がパリティエラーを検
出した場合には、命令制御装置３にエラー報告１１２を
行い、命令制御装置３では障害割込みを発生させ割込み
処理を行う。
出した場合には、命令制御装置３にエラー報告１１２を
行い、命令制御装置３では障害割込みを発生させ割込み
処理を行う。
【００３１】一方、並行して記憶装置２から読出したＳ
ＱＦビット１０３にＳパリティビット１０４を付加し、
判別回路６により、ＳＱＦビット１０３とＳパリティビ
ット１０４の値の組合せを判別し、命令制御装置３に組
合せ判別結果１１１を報告する。
ＱＦビット１０３にＳパリティビット１０４を付加し、
判別回路６により、ＳＱＦビット１０３とＳパリティビ
ット１０４の値の組合せを判別し、命令制御装置３に組
合せ判別結果１１１を報告する。
【００３２】図２に、記憶装置２から読出したＳＱＦビ
ット１０３とＳパリティビット１０４の全ての組合せを
示す。
ット１０３とＳパリティビット１０４の全ての組合せを
示す。
【００３３】ここで、記憶装置２から読出した命令デー
タ１０１、１０２とＤパリティビット１０５のパリティ
チェックを行うパリティチェッカ７においてパリティエ
ラーが発生していないものとする。この時、図２の「組
合せ１」の場合には正常と判断し、ＳＱＦビット１０３
の値'１'に従いそのまま逐次処理を行う。
タ１０１、１０２とＤパリティビット１０５のパリティ
チェックを行うパリティチェッカ７においてパリティエ
ラーが発生していないものとする。この時、図２の「組
合せ１」の場合には正常と判断し、ＳＱＦビット１０３
の値'１'に従いそのまま逐次処理を行う。
【００３４】「組合せ２」の場合にも正常と判断し、Ｓ
ＱＦビット１０３の値'０'に従いそのまま並列処理を行
う。
ＱＦビット１０３の値'０'に従いそのまま並列処理を行
う。
【００３５】「組合せ３」の場合には、命令制御装置３
に対しパリティエラー報告１１１を行うが、命令制御装
置３においては割込み処理は行わず、ＳＱＦビット１０
３の値'１'に従いそのまま逐次処理を行う。
に対しパリティエラー報告１１１を行うが、命令制御装
置３においては割込み処理は行わず、ＳＱＦビット１０
３の値'１'に従いそのまま逐次処理を行う。
【００３６】「組合せ４」の場合には、命令制御装置３
に対しパリティエラー報告１１１を行うが、命令制御装
置３においては割込み処理は行わずＳＱＦビット１０３
の値を強制的に'１'に変更し逐次処理を行う。
に対しパリティエラー報告１１１を行うが、命令制御装
置３においては割込み処理は行わずＳＱＦビット１０３
の値を強制的に'１'に変更し逐次処理を行う。
【００３７】
【発明の効果】上述したように本発明によれば、記憶装
置の障害などからＳＱＦビットまたはＳパリティビット
の値が誤って変化した場合、ＳＱＦビットとＳパリティ
ビットの値の組合せの判別を判別手段により行い、命令
制御装置にパリティエラー報告をするが、命令データと
Ｄパリティビットのパリティチェックを行うパリティチ
ェッカにおいてパリティエラーが発生していない限り、
命令制御装置は割込み処理を行わず逐次処理として命令
処理を続行するため、ＳＱＦビットの誤りに起因する割
込み処理時間を削除することができ、性能低下を防止す
ることができる。
置の障害などからＳＱＦビットまたはＳパリティビット
の値が誤って変化した場合、ＳＱＦビットとＳパリティ
ビットの値の組合せの判別を判別手段により行い、命令
制御装置にパリティエラー報告をするが、命令データと
Ｄパリティビットのパリティチェックを行うパリティチ
ェッカにおいてパリティエラーが発生していない限り、
命令制御装置は割込み処理を行わず逐次処理として命令
処理を続行するため、ＳＱＦビットの誤りに起因する割
込み処理時間を削除することができ、性能低下を防止す
ることができる。
【図１】本発明による情報処理装置の一実施例を示す構
成図である。
成図である。
【図２】実施例におけるＳＱＦビットとＳパリティビッ
トの全ての組合せを示す図である。
トの全ての組合せを示す図である。
【図３】記憶装置における一般的なパリティチェック方
式の構成図である。
式の構成図である。
【図４】複数の命令を並列処理する情報処理装置の一般
的な構成図である。
的な構成図である。
【図５】複数の命令を並列処理する情報処理装置におけ
る従来のパリティチェック方式の構成図である。
る従来のパリティチェック方式の構成図である。
１…並列処理判別回路、２…記憶装置、３…命令制御装
置、４，５，８，１０パリティジェネレータ、６…判別
回路、７，９，１１…パリティチェッカ。
置、４，５，８，１０パリティジェネレータ、６…判別
回路、７，９，１１…パリティチェッカ。
Claims (2)
- 【請求項１】 複数の命令データを並列処理する情報処
理装置において、 記憶装置へ書き込む命令データに関する第１のパリティ
ビットを生成する第１のパリティジェネレータとは別
に、並列処理が可能である命令データの組合せか、並列
処理が不可能な命令データの組合せかを判別する判別ビ
ットに関する第２のパリティビットを生成し、前記第１
のパリティビットおよび判別ビットと共に記憶装置に格
納する第２のパリティジェネレータと、記憶装置から読
出した第２のパリティビットと前記判別ビットとの組合
せを判別し、パリティエラーの有無を逐次処理と並列処
理を制御する命令制御装置に通知する判別手段とを有す
ることを特徴とする情報処理装置。 - 【請求項２】 前記命令制御装置は前記判別手段からパ
リティエラー有りの通知を受けた時、逐次処理を行うこ
とを特徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159321A JPH0713764A (ja) | 1993-06-29 | 1993-06-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159321A JPH0713764A (ja) | 1993-06-29 | 1993-06-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713764A true JPH0713764A (ja) | 1995-01-17 |
Family
ID=15691254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159321A Pending JPH0713764A (ja) | 1993-06-29 | 1993-06-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436598B1 (en) | 1998-05-12 | 2002-08-20 | Nippon Zeon Co., Ltd. | Polymerization toner and process for producing the same |
-
1993
- 1993-06-29 JP JP5159321A patent/JPH0713764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436598B1 (en) | 1998-05-12 | 2002-08-20 | Nippon Zeon Co., Ltd. | Polymerization toner and process for producing the same |
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