UA45398C2 - Пристрій відновлення синхронізації для синхронної цифрової ієрархічної системи передачі даних - Google Patents
Пристрій відновлення синхронізації для синхронної цифрової ієрархічної системи передачі даних Download PDFInfo
- Publication number
- UA45398C2 UA45398C2 UA97115363A UA97115363A UA45398C2 UA 45398 C2 UA45398 C2 UA 45398C2 UA 97115363 A UA97115363 A UA 97115363A UA 97115363 A UA97115363 A UA 97115363A UA 45398 C2 UA45398 C2 UA 45398C2
- Authority
- UA
- Ukraine
- Prior art keywords
- signal
- synchronization
- data
- alignment
- restored
- Prior art date
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 title claims description 17
- 238000011084 recovery Methods 0.000 claims description 15
- 230000008030 elimination Effects 0.000 claims description 7
- 238000003379 elimination reaction Methods 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims description 2
- 230000005055 memory storage Effects 0.000 claims 1
- 238000012795 verification Methods 0.000 claims 1
- 230000004044 response Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002277 temperature effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Abstract
Пристрій відновлення синхронізації для застосування у пристрої розділення у системі передачі SDH-даних використовує дані вирівнювання бітів, а не дані покажчика, для модифікації відновленого сигналу синхронізації та генерування сигналу синхронізації з метою відновлення синхронізації. Винахід особливо корисний для користувачів третьої сторони для передачі даних синхронізації основної частоти по SDH-мережі.
Description
Опис винаходу
Даний винахід відноситься до пристрою відновлення синхронізації для використання в синхронній цифровій 2 ієрархічній (БОН) системі передачі даних. Зокрема, винахід стосується створення пристрою, за допомогою якого треті сторони, що бажають використовувати ЗОН лінію зв'язку, яка знаходиться під керуванням іншого оператору, можуть передавати сигнали власної синхронізації та іншу інформацію в такій мережі.
Синхронізація третьої сторони встановлюється, коли сигнали синхронізації, які повинні бути передані в сигналі основної швидкості передачі, походять від джерела, яке несинхронізоване із джерелом, що 70 використовується для синхронізації ЗОН мережі. Тому синхронізація третьої сторони виявляється плезіохронною відносно до тактового сигналу широкополосного каналу передачі даних.
У ЗОН мережі сигнали основної частоти відображуються в модулі синхронної передачі (ЗТМ-М) з високою швидкістю передачі бітів в точці вводу мережі з використанням віртуальних накопичувачів (МС) та підпорядкованих блоків (ТО), розмір і тип яких залежить від швидкості передачі даних підпорядкованих блоків 12 об'єднуються разом в єдиний модуль синхронної передачі. У точці виділення модуль синхронної передачі демультиплексується і відображується назад в сигнали основної швидкості передачі. Однак, сигнали піддаються фазовим та частотним викривленням, що впливають на якість сигналу, який використовується для передачі синхронізуючої інформації. Ключовим компонентом у 5ОН системах, що використовується для зменшення цих викривлень, є так званий десинхронізатор або пристрій відновлення синхронізації.
Даний винахід спрямований на удосконалення системи, розкритої в заявці на патент Великобританії 91148411, опублікованої під Мо СВ 2257603ЗА 13 січня 1993.
Задача даного винаходу полягає в забезпеченні можливості третім сторонам, які використовують своє власне джерело синхронізації для основної швидкості передачі, передавати синхронізуючу інформацію по ЗОН мережі, яка використовується першою стороною. В даний час це неможливо і, як показано на фіг.1В згаданого с вище документу, потребує окремого каналу для передачі цієї синхронізуючої інформації. Ге)
В згаданому вище документі для відновлення синхронізації використовуються як дані показчика, так і дані вирівнювання бітів, або ніякі з таких даних, причому синхронізація забезпечується на виході основної швидкості передачі в припущенні, що сигнал основної швидкості передачі синхронізований із широкополосним каналом передачі даних. Заявник виявив, що коли дані вирівнювання бітів використовуються без даних со покажчика, то ЗОН мережа може бути адаптована для передачі такої синхронізуючої інформації третьої сторони Фу для надання окремого каналу.
Винахід пропонує пристрій відновлення синхронізації для синхронної цифрової ієрархічної (ЗОН) системи о передачі даних, що забезпечує можливість третім сторонам використовувати 5ОН канал та містить вхід (5) для ою прийому мультиплексованого сигналу модуля синхронної передачі, схеми (20) відновлення синхронізації для відновлення синхронізуючого сигналу із сигналу модуля синхронної передачі, демультиплексор (21) для З демультиплексування сигналу модуля синхронної передачі на безліч сигналів підпорядкованих блоків, процесор показчика (25) для зчитування даних показчика із сигналу підпорядкованих блоків, пристрій усунення бітів вирівнювання (28) для зчитування даних вирівнювання бітів із сигналу підпорядкованих блоків, буферний « запам'ятовуючий пристрій (30) з монітором (34) запам'ятовуючого пристрою. У вказаному запам'ятовуючому З 50 пристрої (30) тимчасово зберігаються дані процесора підпорядкованих блоків, до того, як вони будуть с синхронізовані з відновленою частотою синхронізації, при чому вказаний пристрій відновлення синхронізації
Із» відрізняється тим, що має засіб (32) для генерування сигналу відновленої синхронізації (31), який містить в собі три входи підстройки фази (ф1, ф2, ф3), які з'єднані з процесором (25) показчика, пристроєм усунення бітів вирівнювання (28) та монітором запам'ятовуючого пристрою (34) відповідно, при цьому використовуються тільки зчитані дані усування бітів вирівнювання, сформовані пристроєм усування бітів вирівнювання (28) (на шк вході ф2 підстройки фази) для модифікації відновленого синхронізуючого сигналу (23) і генерування 4! відновленого сигналу синхронізації (31).
Варіант здійснення винаходу буде описаний за допомогою приклада з посиланням на креслення, на яких о показано наступне: (Те) 20 Фіг.1 - схематично показана ЗОМ-мережа, яка може бути використана користувачем як третя сторона; фіг.2 - блок-схема, що ілюструє пристрій відновлення синхронізації, який виконаний у відповідності до со винаходу.
ЗОМ-мережа (фіг.1) має джерело синхронізації 1 мережі, яке подає сигнал, наприклад, частотою 2 МГЦ, в пристрій обміну АТО-2. Пристрій обміну 2 подає сигнал із швидкістю 2Мбіт/сек на М сигнальних виходів З 29 (зображено два), зв'язаних із ЗОН-мультиплексором 4. Мультиплексований ЗТМ-М сигнал потім передають по
ГФ) широкополосному ЗОН-каналу 5 в 5ОН-демультиплексор 6. Пристрій обміну 2 також приєднаний до ЗОН- мультиплексору 4 за допомогою лінії управління 7, яка синхронізує широкополосний 5ОН- канал 5 із частотою о синхронізації 2Мгц. У демультиплексорі б сигнал перетворюється назад у формат основної швидкості передачі 2Мбіт/сек та подається по лінії 8 до пристрою обміну 9. Лінія 10, відповідна до лінії 7, призначена для 60 отримання синхронізуючої інформації із широкополосного каналу.
Додатково до цього, використовуючи пристрій відновлення синхронізації, який буде описаний, користувач третьої сторони може використовувати БОН-мережу для передачі синхронізуючої інформації та інших даних від приватної мережі 11. Джерело синхронізації 10 приватної мережі, яке не синхронізовано з джерелом синхронізації 1 мережі, передає синхронізуючі сигнали, тобто сигнали основної швидкості передачі бо 41,544Мбіт/сек чи 2.048Мбіт/сек по каналу 12 до 50ОН-мультиплексора 4. Після демультиплексування синхронізуючі сигнали передаються по каналу 13. до приватної мережі 14. Можна бачити, порівнюючи фіг.1 з фіг.15 у вищезгаданий заявці на патент Великобританії, що синхронізуюча інформація від третьої сторони у пристрої, який передував даному винаходу, повинна була передаватися по окремому каналу.
На фіг.2 більш докладно зображено демультишіексор б разом з пристроєм десинхронізації чи пристроєм відновлення синхронізації. Мультиплексований ЗТМ-М сигнал спочатку подається на схему відновлення синхронізації 20, в якому так званий синхронізуючий сигнал "ТО" подається на лінію 23. Після цього об'єднаний сигнал надходить на демультиплексор 21, де він поділяється на М сигналів низького порядку, позначених як дані
ТО-11 чи ТО-12 в залежності від частоти проходження бітів сигналів основної швидкості (1.544Мбіт/сек чи 70 2.048Мбіт/сек відповідно). Кожний з М сигналів основної швидкості 22 потім надходить на пристрій відновлення синхронізаціхі. Хоча зображено тільки один такий пристрій для одного демультиплексора, на практиці має існувати окремий пристрій для кожного з М каналів 22. Дані ТО підпорядкованих блоків спочатку надходять на процесор 25 показчика. Процесор показчика є частиною засобів адаптації канапу високого порядку, і його функція полягає в інтерпретації різниць фаз та частот між сигналами синхронізації в точці входу та точці /5 ВвихОДУ ЗОН-мережі, які закодовані показчиком подпорядкованих блоків. "Показчики" більш детально описані у зазначеній вище заявці на патент Великобританії. По суті, кожний віртуальний накопичувач або МС сигнал має можливість знаходитися у об'єднаному потоці байтів, так що початкова точка віртуального накопичувача у спільному БОН- сигналі може змінюватися для кадрів, що йдуть один за одним. Значення показчика встановлює початкову точку конкретного віртуального накопичувача. Процесор 25 показчика, крім того, приймає сигнал дозволу по лінії 26, який функціонує як динамічний флаг для вказування, чи є дані у будь-якому конкретному
ЗОН- сигналі істинними чи дійсними даними, чи відносяться до службових (непродуктивних) даних.
Після процесору показчика отримані дані віртуального накопичувача передаються на пристрій усунення бітів вирівнювання 28, який утворює частину службових даних каналу низького порядку.
Бітове вирівнювання визначено стандартами МККТТ. По суті, дані вирівнювання бітів забезпечують засіб, сч який вказує, де у віртуальному накопичувачі знаходиться сигнал зі швидкістю передачі 2Мбіт/сек. Наприклад, у точці входу до системи може бути більше даних графіка, ніж це може бути розміщено у байтовому просторі, і) призначеному для цієї мети. Будь-які дані переповнення можуть бути розміщені у додаткових байтах вирівнювання. Вирівнювання бітів використовується для отримання засобу вказування, що дані графіка розміщені у додаткових байтах вирівнювання, і що їх необхідно віднайти перш, ніж сигнал може бути надісланий со зо на подальшу обробку. Після усунення бітів вирівнювання дані, що залишилися, подаються до "еластичного" запам'ятовуючого пристрою З0, в якому поглинаються тимчасові фазові перехідні процеси, зумовлені Ме проміжками, викликаними виділенням службових (додаткових) байтів та байтів вирівнювання. Сигнал основної с швидкості 29 з відновленою синхронізацією за допомогою засобу, який буде описаний, а потім зчитується з "еластичного" запам'ятовуючого пристрою по лініям 8 чи 13 (фіг.1). о
Схема фазової автопідстройки частоти (ФАПЧ) 32 отримує як вхідний опорний сигнал синхронізації ТО «Е широкополосного каналу, відновлений пристроєм 20 та видає модифікований сигнал синхронізації зчитування для використання у даних відновленої синхронізації з "еластичного" запам'ятовуючого пристрою 30. Сигнал синхронізації зчитування 31 може бути отриманий будь-яким з множини способів. Схема фазової автопідстройки частоти 32 має три входи підстройки фази ф1, ф2 та ф3. Вони з'єднані з процесором 25 показчика, пристроєм « усунення вирівнювання бітів 28 та монітором 34 запам'ятовуючого пристрою, відповідно. Вибір конкретної з с комбінації для використання регулюється через селектор режиму 36, який керує відповідними перемикачами для кожного з входів підстройки фази. ;» Робота схеми спочатку буде описана у нормальному режимі роботи, тобто без участі третьої сторони. У першому режимі вибирається вхід фі, і монитор запам'ятовуючого пристрою 34 регулюється так, щоб
Гарантувати, що "еластичний" запам'ятовуючий пристрій залишиться напівзаповненим, так що швидкість даних, ї5» що видаються із запам'ятовуючого пристрою, дорівнювала швидкості, з якою вони поступають до запам'ятовуючого пристрою. Таким чином, синхронізуючий сигнал для основної швидкості передачі може бути о відтворений точно. 2) У другому режимі обираються входи фі та ф2, а вхід ф3 блокується. У цьому режимі сигнал відновленої 5р бинхронізації широкополосного каналу на лінії 23 використовується безпосередньо з фазовим регулюванням, що ік здійснена процесором 25 показчика та пристроєм усунення бітового вирівнювання 28. с Коли зазначена вище схема повинна бути використана для відновлення синхронізації основної швидкості для користувача третьої сторони, жоден з наведених вище режимів не може бути використаний. Робота вищезгаданого пристрою десинхронізації виконує регулювання показчика підпорядкованих блоків, призводячи дв до фазового перехідного процесу, що приблизно дорівнює З3,5мксек на один показчик, на виході ЗОН мережі. При належній конструкції десинхронізатора буде мати місце обмеження швидкості "відходу" цієї фази за рахунок
Ф) обмеження відповідного зсуву частоти пристрою ФАПЧ десинхронізатора. Це обмеження звичайно набуває ка фазової форми звуження смуги пропускання ФАПЧ, призводячи до близько розташованих настройок показчика протилежної полярності, що взаємно компенсуються та не виявляють результативної дії на кінцевий вихідний бо сигнал. Однак, настройки показчика протилежної полярності, не розділені великим проміжком (більше, ніж постійна часу КС схеми ФАПУ) не будуть взаємно скомпенсовані.
У синхронізованих ЗОН-мережах зміни показчика ТО-1 будуть мати місце в результаті факторів, що повільно змінюються, наприклад, температурних ефектів у оптичних волокнах та мультиплексорі.
Хоча обладнання в основному допускає такі стрибки фази, що вводиться до сигналів основної швидкості, 65 існують деякі системи, призначені для плезіосинхронної цифрової ієрархічної (РОН) передачі, що використовує тільки способи вирівнювання бітів, що мають припустиме відхилення менш, ніж Імксек. Винахід пропонує засіб,
за допомогою якого вплив змін показчика ТО-1 може бути виключений, що призводить до вихідного фазового відгуку десинхронізатору, що можна порівняти із фазовим відгуком пристрою усунення вирівнювання бітів.
У третьому режимі роботи для використання при відновленні синхронізації для основної швидкості для третіх сторін, селектор 36 режиму працює так, що при нормальному режимі роботи третьої сторони вводиться в дію тільки вхід ф2, так що використовуються тільки дані усунення бітів вирівнювання для настройки частоти синхронізації ТО. Хоча на кресленні вхід фі зображений як вимкнений, в альтернативному варіанті схема ФАПЧ може працювати у відповідь на сигнали настройки ф1, але компенсуючи кожну появу сигналом настройки рівної величини та протилежної полярності. Таким чином, робота аналогічна роботі РОН-демультиплексора. Вхід ф3 /о0 також може бути введений в дію як запобіжний захід, але монітор 34 запам'ятовуючого пристрою та "еластичне" запам'ятовуючого пристрою працюють по-різному, як буде описано нижче.
До тих пір, поки 5ОН-мережа залишається синхронізованою, ігнорування показчиків не матиме тривалого впливу на синхронізацію, що виконується для сигналу основної швидкості. Фактично, будь-які тимчасові втрати синхронізації чи великі значення дрейфа у мережі ЗОН будуть врегульовані у "еластичному" запам'ятовуючому 7/5 пристрої 30. Це допускається у відносно великих межах, звичайно більше 4Омксек для врегулювання максимально допустимого дрейфу у ЗОН-каналі. Якщо синхронізація 5ХОН-мережі втрачена та протязі тривалого часу, то в результаті, можливо, буде мати місце незаповнення чи переповнення "еластичного" запам'ятовуючого пристрою 30. Монітор 34 запам'ятовуючого пристрою буде потім ініціювати "відхід" фази для відновлення ємності "еластичнго" запам'ятовуючого пристрою 32. Таким чином, монітор 34 запам'ятовуючого пристрою працює відмінним способом у порівнянні із способом, описаним для нормального режиму, чи без використання третьої сторони. Як альтернатива, ємність може бути відновлена шляхом тимчасової заміни операції десинхронізації на один з перших двох режимів, тобто використання тільки монітору запам'ятовуючого пристрою на вході ф3 чи настройка з використанням фі та ф2 на протязі обмеженого періоду часу. с
Claims (6)
1. Пристрій відновлення синхронізації для синхронної цифрової ієрархічної (ЗОН) системи передачі даних, за допомогою якого треті сторони можуть використовувати ЗОН канал, що містить вхід для прийому со зо Мультиплексованого сигналу модуля синхронної передачі (ЗТМ), схему (20) відновлення синхронізації для відновлення синхронізуючого сигналу з ТМ сигналу, демультиплексор (21) для демультиплексування ЗМ б» сигналу на множину сигналів підпорядкованих блоків (ТО), процесор (25) показчика для зчитування даних со показчика з ТИ сигналу, пристрій усунення вірівнювання бітів (28) для зчитування даних вирівнювання бітів з ТИ сигналу, буферний запам'ятовуючий пристрій (ЗО) з монітором (34), причому у запам'ятовуючому пристрої іс) 35 (30) тимчасово зберігаються ТИ дані процесора, перш ніж вони будуть синхронізовані з відновленою частотою «т синхронізації, який відрізняється тим, що містить засіб фазового автопідстроювання частоти (32) для генерування сигналу відновленої синхронізації (31), причому засіб (32) включає в себе три входи підстроювання фази (ф1, ф2, ф3), які з'єднані з процесором показчика, пристроєм усунення вирівнювання бітів (28) та монітором (34) запам'ятовуючого пристрою відповідно, причому використовуються тільки зчитані дані усунення « вирівнювання бітів, зформовані пристроєм усунення вирівнювання бітів (28) (на вході ф2 підстройки фази) для з с змінення відновлюваного синхронізуючого сигналу (23) і генерування сигналу відновленої синхронізації (31).
2. Пристрій відновлення синхронізації за п. 1, який відрізняється тим, що запам'ятовуючий пристрій (30) є :з» "еластичним" запам'ятовуючим пристроєм, а вказані засоби (ф2, 32, 34) забезпечують перевірку умови недозаповнення чи переповнення запам'ятовуючого пристрою (30) для виконання підстроювання до сигналу відновленої синхронізації (31) так, щоб підтримати ємність запам'ятовуючого пристрою. їз З. Пристрій відновлення синхронізації за будь-яким з попередніх пунктів, який відрізняється тим, що відновлений сигнал синхронізації (31) модифікується у другому режимі (ф1т, ф2), використовуючи дані о вирівнювання бітів (28).
с
4. Пристрій відновлення синхронізації за будь-яким з попередніх пунктів, який відрізняється тим, що засіб (34) використовується в іншому режимі роботи (ф3) засобу фазового автопідстроювання частоти (32) для іс) перевірки того, що запам'ятовуючий пристрій (30) заповнено приблизно наполовину та для налагодження со швидкості передачі відновленого сигналу синхронізації так, щоб підтримати умову половинного заповнення.
5. Пристрій відновлення синхронізації за будь-яким з попередніх пунктів, який відрізняється тим, що містить пристрій фазової автопідстройки частоти (32), який використовує як вхідний відновлюваний синхронізуючий сигнал (23), що видає сигнал відновленої синхронізації (31) на виході, та включає один чи більше додаткових входів (ф1, ф2, ф3) для налагодження частоти вихідного сигналу. (Ф)
6. Пристрій відновлення синхронізації за будь-яким з попередніх пунктів, який відрізняється тим, що ефект ГІ використання даних покажчика обнульовується шляхом модифікації відновленого сигналу двічі з використанням даних покажчика, що мають однакову амплітуду, але протилежну полярність. 60 б5
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GBGB9509216.9A GB9509216D0 (en) | 1995-05-05 | 1995-05-05 | Retiming arrangement for SDH data transmission system |
PCT/GB1996/001071 WO1996035275A1 (en) | 1995-05-05 | 1996-05-03 | Retiming arrangement for sdh data transmission system |
Publications (1)
Publication Number | Publication Date |
---|---|
UA45398C2 true UA45398C2 (uk) | 2002-04-15 |
Family
ID=10774075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
UA97115363A UA45398C2 (uk) | 1995-05-05 | 1996-05-03 | Пристрій відновлення синхронізації для синхронної цифрової ієрархічної системи передачі даних |
Country Status (12)
Country | Link |
---|---|
US (1) | US6240106B1 (uk) |
EP (1) | EP0824807B1 (uk) |
JP (1) | JP3656140B2 (uk) |
CN (1) | CN1084989C (uk) |
AU (1) | AU704293B2 (uk) |
DE (1) | DE69611611T2 (uk) |
ES (1) | ES2153572T3 (uk) |
GB (2) | GB9509216D0 (uk) |
NO (1) | NO975088L (uk) |
RU (1) | RU2155452C2 (uk) |
UA (1) | UA45398C2 (uk) |
WO (1) | WO1996035275A1 (uk) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI965072A (fi) | 1996-12-17 | 1998-08-13 | Nokia Telecommunications Oy | Menetelmä tasaustapahtumien aiheuttamien transienttien vaimentamiseksi desynkronisaattorissa |
EP0935362A3 (de) * | 1998-02-06 | 2005-02-02 | Alcatel | Synchronisiereinrichtung für ein synchrones digitales Nachrichtenübertragungssystem und Verfahren zum Erzeugen eines synchronen Ausgangssignales |
US6389553B1 (en) * | 1998-05-26 | 2002-05-14 | Nortel Networks Limited | Redundant link delay maintenance circuit and method |
EP0982888A1 (de) * | 1998-08-28 | 2000-03-01 | Siemens Aktiengesellschaft | Telekommunikationssystem sowie Verfahren zum Synchronisieren desselben und zum Senden von Daten |
KR100397642B1 (ko) * | 2000-10-31 | 2003-09-13 | 엘지전자 주식회사 | 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로자동 결정장치 및 그 방법 |
CN1315280C (zh) * | 2001-05-15 | 2007-05-09 | 华为技术有限公司 | Sdh指针处理方法及电路 |
IL151144A (en) * | 2002-08-08 | 2003-10-31 | Eci Telecom Ltd | Switching device for telecommunication networks |
US7286568B2 (en) * | 2002-09-03 | 2007-10-23 | Intel Corporation | Techniques to generate a clock signal |
IL152314A (en) * | 2002-10-16 | 2007-07-04 | Eci Telecom Ltd | Handling traffic in a synchronous communication network |
CN1841978B (zh) * | 2005-04-01 | 2011-09-14 | 大唐电信科技股份有限公司 | 实现多路信号再定时的方法及装置 |
CN104219015B (zh) * | 2013-06-03 | 2018-05-25 | 中兴通讯股份有限公司 | 一种sdh中支路信号的时钟和数据恢复方法及装置 |
CN105356995B (zh) * | 2015-11-24 | 2018-06-26 | 山东胜开电子科技有限公司 | 一种同步码双向恢复方法及电路 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8623923D0 (en) * | 1986-10-06 | 1986-11-12 | Gen Electric Co Plc | Digital data transmission system |
US5359605A (en) * | 1989-06-22 | 1994-10-25 | U.S. Philips Corporation | Circuit arrangement for adjusting the bit rates of two signals |
DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
DE3942883A1 (de) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
GB9012436D0 (en) * | 1990-06-04 | 1990-07-25 | Plessey Telecomm | Sdh rejustification |
US5331641A (en) * | 1990-07-27 | 1994-07-19 | Transwitch Corp. | Methods and apparatus for retiming and realignment of STS-1 signals into STS-3 type signal |
DE4027968A1 (de) * | 1990-09-04 | 1992-03-05 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung zweier digitaler signale |
DE4027967A1 (de) * | 1990-09-04 | 1992-03-05 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
US5774509A (en) * | 1990-12-21 | 1998-06-30 | Alcatel Telettra S.P.A. | Method for the reduction of phase noise introduced by the SDH network (Synchronous Digital Hierarchy Network) by pointer justification and integrated circuits for the implementation of the method |
DE4108429A1 (de) * | 1991-03-15 | 1992-09-17 | Philips Patentverwaltung | Uebertragungssystem fuer die digitale synchrone hierarchie |
DE4110933A1 (de) * | 1991-04-04 | 1992-10-08 | Philips Patentverwaltung | Uebertragungssystem fuer die synchrone digitale hierachie |
US5268936A (en) * | 1991-07-08 | 1993-12-07 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
GB9114841D0 (en) * | 1991-07-10 | 1991-08-28 | Gpt Ltd | Sdh data transmission timing |
FI95636C (fi) * | 1992-02-14 | 1996-02-26 | Nokia Telecommunications Oy | Desynkronisaattori ja menetelmä osoitinvärinän vaimentamiseksi desynkronisaattorissa |
US5872780A (en) * | 1992-05-21 | 1999-02-16 | Alcatel Network Systems, Inc. | Sonet data transfer protocol between facility interfaces and cross-connect |
FI90486C (fi) * | 1992-06-03 | 1999-08-11 | Nokia Telecommunications Oy | Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä suoritettavan elastisen puskuroinnin toteuttamiseksi |
FI90485C (fi) * | 1992-06-03 | 1999-08-11 | Nokia Telecommunications Oy | Menetelmä osoittimia sisältävien kehysrakenteiden purkamiseksi ja muodostamiseksi |
FI91698C (fi) * | 1992-07-01 | 1994-07-25 | Nokia Telecommunications Oy | Menetelmä synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävän signaalin vastaanottamiseksi |
US5384774A (en) * | 1993-01-11 | 1995-01-24 | At&T Corp. | Asynchronous transfer mode (ATM) payload synchronizer |
GB2277235B (en) * | 1993-04-14 | 1998-01-07 | Plessey Telecomm | Apparatus and method for the digital transmission of data |
DE4326771A1 (de) * | 1993-08-10 | 1995-02-16 | Philips Patentverwaltung | Übertragungssystem |
EP0645914A1 (en) * | 1993-09-20 | 1995-03-29 | ALCATEL BELL Naamloze Vennootschap | Telecommunication network node |
DE4332761A1 (de) * | 1993-09-25 | 1995-03-30 | Philips Patentverwaltung | Übertragungssystem mit einer Anpassungsschaltung |
IT1265424B1 (it) * | 1993-12-22 | 1996-11-22 | Alcatel Italia | Metodo e disposizione ciruitale di realizzazione della funzione di hpa negli apparati sdh |
US5526359A (en) * | 1993-12-30 | 1996-06-11 | Dsc Communications Corporation | Integrated multi-fabric digital cross-connect timing architecture |
ES2102938B1 (es) * | 1994-03-28 | 1998-04-16 | Alcatel Standard Electrica | Sistema de reduccion de fluctuaciones de fase en demultiplexores digitales. |
US5579323A (en) * | 1994-07-22 | 1996-11-26 | Alcatel Network Systems, Inc. | Virtual tributary/tributary unit transport method and apparatus |
US5781597A (en) * | 1995-02-16 | 1998-07-14 | Alcatel Sel Aktiengesellschaft | Synchronous digital transmission system having justification circuit that counts frame bytes, calculates offsets, compares thresholds, and initiates justification action |
-
1995
- 1995-05-05 GB GBGB9509216.9A patent/GB9509216D0/en active Pending
-
1996
- 1996-05-03 EP EP96912157A patent/EP0824807B1/en not_active Expired - Lifetime
- 1996-05-03 RU RU97120125/09A patent/RU2155452C2/ru not_active IP Right Cessation
- 1996-05-03 US US08/945,898 patent/US6240106B1/en not_active Expired - Lifetime
- 1996-05-03 AU AU55096/96A patent/AU704293B2/en not_active Ceased
- 1996-05-03 JP JP53313296A patent/JP3656140B2/ja not_active Expired - Fee Related
- 1996-05-03 WO PCT/GB1996/001071 patent/WO1996035275A1/en active IP Right Grant
- 1996-05-03 ES ES96912157T patent/ES2153572T3/es not_active Expired - Lifetime
- 1996-05-03 CN CN96193720A patent/CN1084989C/zh not_active Expired - Fee Related
- 1996-05-03 UA UA97115363A patent/UA45398C2/uk unknown
- 1996-05-03 DE DE69611611T patent/DE69611611T2/de not_active Expired - Lifetime
- 1996-05-03 GB GB9609632A patent/GB2300543B/en not_active Expired - Fee Related
-
1997
- 1997-11-04 NO NO975088A patent/NO975088L/no not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
DE69611611D1 (de) | 2001-02-22 |
NO975088D0 (no) | 1997-11-04 |
JP3656140B2 (ja) | 2005-06-08 |
JPH11505079A (ja) | 1999-05-11 |
EP0824807B1 (en) | 2001-01-17 |
DE69611611T2 (de) | 2001-05-03 |
RU2155452C2 (ru) | 2000-08-27 |
GB2300543A (en) | 1996-11-06 |
CN1183867A (zh) | 1998-06-03 |
GB9509216D0 (en) | 1995-06-28 |
EP0824807A1 (en) | 1998-02-25 |
AU704293B2 (en) | 1999-04-15 |
US6240106B1 (en) | 2001-05-29 |
GB9609632D0 (en) | 1996-07-10 |
ES2153572T3 (es) | 2001-03-01 |
CN1084989C (zh) | 2002-05-15 |
NO975088L (no) | 1998-01-05 |
AU5509696A (en) | 1996-11-21 |
WO1996035275A1 (en) | 1996-11-07 |
GB2300543B (en) | 1999-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3337212B2 (ja) | ディジタルテレビジョン情報を伝送/受信する方法および装置 | |
JPH04261239A (ja) | デジタルtdmデータストリームをポインタ処理する方法およびシステム | |
JPH04211534A (ja) | データ伝送方法 | |
UA45398C2 (uk) | Пристрій відновлення синхронізації для синхронної цифрової ієрархічної системи передачі даних | |
JPH0779210A (ja) | 伝送システム | |
JPH0591076A (ja) | 同期デイジタルハイアラーキ用伝送装置 | |
EP0522748B1 (en) | SDH data transmission timing | |
CN1312894C (zh) | 同步数字层设备中高通路自适应功能实现方法和电路装置 | |
US5430659A (en) | Method and apparatus for generating signals | |
JPH11266221A (ja) | ペイロード相対位置変更要求装置及びそれを含む伝送装置 | |
US5703915A (en) | Transmission system and multiplexing/demultiplexing equipment involving a justifiable bit stream | |
US7058073B2 (en) | Arrangement and method for transmitting data over a TDM bus | |
KR100377505B1 (ko) | 비트 리킹 방식의 지터 제어 회로 | |
KR0152724B1 (ko) | E1-ds3 다중/역다중 장치 | |
JP3277080B2 (ja) | マスター・スレーブ多重通信システム | |
EP0674407B1 (en) | Complementary justification | |
KR940010201B1 (ko) | 전송장치의 병렬처리 방식에 의한 ds3/ds4 신호의 다중화 회로 | |
US5883900A (en) | Telecommunications transmission | |
JPH09247118A (ja) | ジッタ抑圧回路 | |
KR100338696B1 (ko) | 동기화 시스템 | |
KR100243696B1 (ko) | 분기 결합형 광전송 시스템에서의 다중화 장치 | |
KR100198947B1 (ko) | 저속클럭과 고속클럭간 위상차에 대한 별도의보상이 필요없는 광송신장치 | |
JP2730519B2 (ja) | スタッフ同期回路 | |
KR20030014076A (ko) | 비트 리킹 방식의 포인터 조정 동기 장치 | |
JPH0897793A (ja) | データ多重化装置 |