CN1084989C - 同步数字分级数据传输系统的重新定时装置 - Google Patents

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Abstract

用于SDH多路分用器中的重新定时装置，采用比特调整数据而不用指针数据来修改恢复的时钟信号并产生用于重新定时目的的时钟信号。本发明尤其用于允许第三方用户跨越SDH网络携带基本速率定时数据。

Description

同步数字分级数据传输系统的重新定时装置
本发明涉及用于SDH(同步数字分级)数据传输系统的重新定时装置，尤其是本发明涉及一种装置的规定，借助于该装置，希望利用SDH链路的第三方，可以跨越那个网络携带他们自己的定时和其它的信息，其中此SDH链路由别的操作者控制。
在基本速率信号上携带的定时从一个信源开始时定义第三方定时，该信源与用于定时SDH网络的信源不同步，因此第三方定时准同步于承载电路时钟。
在SDH中，基本速率信号在采用虚拟容器(VC)和分支单元(TU)的网络的插入点上被变换为高比特率同步传输模块(STM-N)，其大小及类型取决于所携带的信号的数据速率。许多TU一起多路复用为单一的STM-N。在提取点上，STM-N被多路分用及变换为基本速率信号。但是，这些信号遭受相位和频率的失真，当用于传输定时信息时，该失真影响信号的质量。SDH系统中用来减少这些失真的关键组成部分是所说的去同步器或重新定时装置。
本发明尝试改进在我们共同提交的英国专利申请911484.1中公开的、在1993年1月13日作为GB2257603A出版的系统，其内容在此引用到申请中作为参考。本发明的目的是允许使用他们自己的基本速率定时源的第三方通过由第一方操作的SDH网络来携带定时信息。这在当前是不可能的，并且如上述文献的图1b所示，需要提供一个单独的信道来携带这个定时信息。
在上面提到的文件中，或者采用指针数据和比特调整数据用于定时目的，或者假定基本速率信号同步于承载电路，(那么)在基本速率输出时提供定时，而不用任何一个这样的数据。申请人已意识到，如果使用比特调整数据而不使用指针数据，那么，SDH网络可以适合于携带这种第三方定时信息，而不需要提供单独的链路。
本发明为SDH(同步数字分级)数据传输系统提供重新定时装置，通过该装置第三方可以使用SDH链路，包括：输入端(5)，用于接收多路复用的STM(同步传输模块)信号；时钟恢复电路(20)，用于从STM信号中恢复时钟信号；多路分用器(21)，用于把STM信号多路分用为多个TU(分支单元)信号；指针处理器(25)，用于从TU信号中读指针数据；比特去调整器(28)，用于从TU信号中读比特调整数据；缓冲存储器(30)，具有存储监视器(34)，处理的TU数据在以重新定时的时钟速率计时之前暂时存贮在此缓冲存储器中，其中所说的重新定时装置的特征在于：提供用于产生重新定时时钟信号(31)的装置(32)，这个装置(32)包括三个相位调整输入(φ1，φ2，φ3)，分别连着指针处理器(25)、比特去调整器(28)和存储监视器(34)，从而只使用由比特去调整器(28)(在相位调整输入φ2上)产生的读比特调整数据来修改恢复的时钟信号(23)并产生重新定时的时钟信号(31)。
下面结合实例和附图来描述本发明的具体实施例。
图1  图解展示SDH网络和第三方用户，及
图2  是说明按照本发明的重新定时装置的方框图。
参考图1，一个SDH网络包括一个网络定时源1，它馈送给交换机2例如2MHZ信号。交换机通过N个(所示为2个)信号连接3把2Mbit信号馈送给SDH多路复用器4。多路复用的STM-N信号然后通过SDH承载电路5馈送给SDH多路分用器6。交换机2通过控制线路7也连接到SDH多路复用器4，控制线路7以2M的时钟速率和承载电路5同步。在多路分用器6内，信号送变回到2Mbit/s的基本速率格式，并通过线路8馈送给交换机9。提供与线路7对应的线路10用于从承载电路中获得定时信息。
另外，通过利用下面将要描述的重新定时装置，第三方用户可以使用SDH网络来传输定时信号和来自于专用网络11的其它数据。与网络定时源1不同步的专用定时源10通过链路12发送定时信号，即1.544Mbit/s或2.048Mbit/s的基本速率信号到SDH多路复用器4。多路分用后，定时信号沿线路13传到专用网络14。通过比较我们以前提到的共同提交的英国申请的图1至图1b，可以看出，来自于第三方的定时信息以前得沿单独的链路来携带。
现在参考图2，多路分用器6连同去同步器或重新定时装置一起展示得更为详细。多路复用的STM-N的信号首先输入到时钟恢复电路20，在电路20中，所谓的“T0”时钟信号分离到线路23上。此后，多路复用信号传送到多路分用器21，被多路分用成N个低阶信号，所说的TU-11或TU12数据取决于基本信号的比特率(分别为1.544Mbit/s或者2.048Mbit/s)。N个基本速率信号22中的每一个信号于是传送给重新定时装置。虽然所示的是为一个多路分用器只提供一个这样的装置，实际上，为N信道22中的每一个信道都会提供一个单独的电路。TU数据首先传送到指针处理器25。指针处理器是高阶路径适应(HPA)的一部分，其作用是解释(interpret)在SDH网络中插入点和提取点的各时钟信号之间频率和相位的差别，(各时钟信号)由TU指针编码。＂指针＂一词在我们前面提到的共同提交的英国申请中描述得更为详细。实质上，每一个虚拟容器或者VC信号允许在字节集合流中流动，使得在全部的SDH信号中的VC起始点可以从一个信号连续帧变为另一个。指针的值决定了特定的VC的起始点。另外，指针处理器25接收在线路26上的一个使能信号，该使能信号起动态标志作用，用来指示在任何特定TU信号中的数据与开销相比是真还是实数据。
指针处理器之后，所得到的VC数据传送到比特去调整器28，该比特去调整器28形成低阶路径开销(LPA)部分。
比特调整定义在CCITT标准中。实质上，比特调整数据提供了指示一个2Mbit数据信号位于VC中的什么位置一种方式。例如，在系统注入的点上，有比在为那个目的而分配的字节间隔中所能容纳的更多的话务量数据。任何溢出可在调整开销字节中调节。比特调整用来提供指示话务量数据正位于调整开销字节中的一种方式，而且指示在信号能发送用于进一步处理之前，这需要恢复。在比特去调整后面的剩余的数据传送给弹性存储器30，由开销的提取和调整字节导致的间隙所造成的暂时相位瞬态被吸收了。利用下面将要描述的装置重新定时的基本速率信号29，然后从弹性存储器读出到线路8或13上，使用图1所示的编号。
锁相环路32把在第20级恢复的承载电路基准T0时钟信号作为输入并输出一个已修改过的读时钟信号以便在来自弹性存储器30的重新定时数据中使用。读时钟信号31可以以许多方式中的任何一种获得。锁相环路32包括3个相位调整输入φ1、φ2和φ3，分别连着指针处理器25、比特去调整器28和存储监视器34。采用哪一种输入或什么样的组合输入由模式选择器36来控制，它操作每一种相位调整的各个输入开关。
首先描述一般的电路操作，即没有第三方使用的操作。在第一种模式中选择φ3输入，并且存储监视器34设计为用来保证弹性存储器30保持半充满状态，使得离开存储器的数据速率等于进入存储器的数据速率。以这种方式基本速率定时信号可以精确地进行再生。
在第二种模式中选择φ1和φ2输入，同时φ3不使用。在这种模式中，在线路23上恢复的承载电路时钟直接与指针处理器25和比特去调整器28进行的相位调整起使用。
当上面电路用于第三方用户的基本速率重新定时时，上述的任何模式都不能使用。上面提到的去同步器操作产生TU指针调整，这个指针调整导致SDH网络输出的每一指针大约3.5微秒的相位瞬态。一个好的去同步器的设计应该通过限制去同步器PLL的频移来试图限制这个相位的泄露的速率。这个限制一般采用使PLL带宽变窄的相位形式，导致极性相反间隔紧密的指针调整抵消掉或在最终输出上无净效应。然而未被一个大于PLL的RC时间常数因子远隔的相反极性的指针调整将不会抵消。
在同步的SDH网络中，缓慢变化现象的结果将会出现TU-1指针的变化，如同温度影响光纤和多路复用器设备一样。
虽然，许多设备可以经受引入到基本速率信号的相位跳跃，但有些设计用于仅采用比特调整技术的准同步数字分级(PDH)传输系统具有小于1微秒的容限。本发明提供一种装置，借助于该装置，TU-1指针变化的影响可以消除，留下去同步器的输出相位响应与比特去调整的输出相位响应类似。
在第三种模式操作中，为用于在第三方用户的基本速率重新定时，模式选择器36操作使得在正常的第三方操作中只有φ2输入可以允许，以致只有比特去调整数据用来调整T0时钟频率。虽然所示的φ1输入不允许，但在另一装置中，PLL可用于响应φ1的调整，但要抵消每一个具有相同大小和极性相反的情况。这种操作方式和PDH多路分用器操作方式相同。作为保护装置，输入φ3也能允许，但存储监视器34和弹性存储器30以此时下面将描述的不同方式来操作。
只要SDH网络保持同步，忽略指针将不会长时间地影响基本速率信号中携带的定时。事实上，SDH网络中任何同步的暂时丢失或大量的漫游(wander)会在弹性存储器30中调节。这设计为相对大，一般超过40微秒来调节SDH路径中最大允许的漫游(wander)(时间)。如果SDH网络同步已丢失了很长一段时间，造成的影响最终将是弹性存储器的下溢或上溢。存储监视器34就会开始相位泄漏(aleakoutofphase)，以恢复在弹性存储器32中的容量。因此，存储监视器34以不同于所描述的关于一般的或无第三方使用的方式来操作。作为替换，通过将去同步操作暂时回复到上面所提到的两种模式之一，即在φ3输入上只用存储监视器或者在一限定的时间期间同时用φ1和φ2调节来恢复容量。

Claims (6)

1.用于第三方可以使用同步数字系列链路的数据传输系统中的重新定时装置，包括接收多路复用同步传输模式信号的同步数字系列承载电路(5)，用于从同步传输模式信号恢复时钟信号的时钟恢复电路(20)，用于将同步传输模式信号解复用为多个分支单元信号的解复用器(21)，一个指针处理器(25)，用于从分支单元信号读取指针数据的指针处理器(25)，用于从分支单元信号读取比特调整数据的比特去调整器(28)，具有存储器监视器(34)的缓冲存储器(30)，在重定时时钟率到时之前，临时存储处理器分之单元数据，其中，所述重定时装置的特征在于，提供一个锁相环(32)，锁相环包括分别连接到指针处理器(25)，比特去调整器(28)和存储监视器(34)的三个相位调整输入端(φ1，φ2，φ3)，从而，只有比特去调整器(28)产生的读比特调整数据被用于调整恢复的时钟信号(23)和产生重定时的时钟信号(31)。
2.根据权利要求1所述的重定时装置，其中缓冲存储器(30)是弹性存储，提供相位调整输入(φ3)，相位锁定输入(32)和存储监视器(34)，以检查存储(30)的过低和溢出状态，并且调整重定时时钟信号(3)，以维持存储的容量。
3.根据权利要求1所述的重定时装置，进一步包括时钟信号调整装置，用于在第二模式，采用相位调整输入(φ1，φ2)来调整恢复的时钟信号(31)，比特去调整器(28)和指针(25)用来产生重新定时的时钟信号。
4.根据权利要求1或2的重新定时装置，进一步包括存储检查装置(34)并采用相位调整输入(φ3)提供另一种操作方式(φ3)，并调整重定时时钟信号的速率，以保持缓冲器存储处于半满状态。
5.如权利要求1或2所述的重定时装置，包括一个锁相环(32)，具有作为输入的恢复时钟信号(23)，在其输出端提供重定时时钟信号(31)，并还具有一或多个输入端(φ1，φ2，φ3)，以调整重定时时钟信号(31)的频率。
6.根据权利要求1所述的重定时装置，包括指针数据无效装置，其中，通过利用幅度相等极性相反的指针数据两次修改恢复的信号。
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