KR20030014076A

KR20030014076A - 비트 리킹 방식의 포인터 조정 동기 장치

Info

Publication number: KR20030014076A
Application number: KR1020010048848A
Authority: KR
Inventors: 최승국
Original assignee: 최승국
Priority date: 2001-08-10
Filing date: 2001-08-10
Publication date: 2003-02-15

Abstract

본 발명은 SDH 통신망에서 각 노드 클럭 간의 위상 시간 편차를 보정 하기 위한 포인터 조정 장치에 필요한 동기 제어 장치에 관한 것이다.

광대역 동기식 통신망에서 한 노드에서 다른 노드로 데이터가 전송될 때, 노드 클럭 간의 주파수 편차 때문에 에러가 발생된다. 그러므로 두 클럭 간의 주파수 편차로 인하여 발생되는 위상 차를 포인터 조정으로 보정한다.

이러한 과정에서 지터가 발생한다. 본 발명에서는 이와 같은 지터의 크기를 기존의 방법보다 작게 발생시키는 비트 리킹 방식의 포인터 동기 제어 장치를 개발하였다.

Description

비트 리킹 방식의 포인터 조정 동기 장치{Pointer adjustment synchronization system using bit leaking technique}

광대역 통신망의 망노드 접속(NNI: Network Node Interface)의 표준으로 동기식 디지털 계위(SDH: Synchronous Digital Hierarchy)가 제정되었으며 동기식 전송 장치가 상용화되었다. 동기식 통신망의 각 노드에 있는 클럭들은 이상적인 경우 그 주파수 및 위상이 모두 동기 되어 일치되어져야 한다. 그러나 각 노드 내 클럭들 자체의 위상 잡음과 클럭 동기망의 동작장애 및 온도 변화에 따른 클럭 신호의 전송 속도의 변화 등으로 인하여 각 노드 내 클럭들 간의 위상은 정확히 일치되지 못하여 지터(jitter)가 발생된다.

이와 같은 노드 클럭 간의 위상 변화는 버퍼(buffer)에 데이터를 임시로 저장(write)한 후에 다시 노드 내로 읽어(read)들이는 과정에서 슬립(slip)을 발생하게 하여 에러 없는 데이터 전송을 불가능하게 한다. 그러므로 동기식 전송 장치에서는 입력 클럭과 노드 클럭 간의 이러한 위상차 변화를 정/영/부 위치 맞춤(positive/zero/negative justification)으로 보정하여 주며 이와 같은 과정에서 포인터 조정 지터(pointer adjustment jitter)가 발생된다.

동기식 디지털 계위와 각 계위의 전송 속도 및 프레임 구조는 ITU-T 권고안 G.707, 708과 709에 의해 확정 권고되였다. 동기식 전송 방식에서 사용되는 다중화 단계에서 기본 요소는 STM-1(Synchronous Transport Module level-1)으로 이의 기본 주파수는 155.52 Mbit/s이며 프레임(frame)의 반복 주파수는 8 kHz이다. STM-1에 수용되는 신호들은 STM-1 프레임 내의 패이로드(payload)에 삽입된다. STM-1 프레임은 9 x 270 바이트의 사각형 구조로 되어있다. 각 행의 처음 9개 바이트는 구간 오버헤드(SOH: Section Over Head) 및 프레임의 패이로드 내에 데이터가 시작되는 위치를 알려주기 위한 포인터(PTR:Pointer)가 위치할 자리이다.

DS4급 139.264 Mbit/s 디지털 신호는 관련 오버 헤드가 부가되어 바이트 단위로 형성되며 여기에 경로 오버 헤드(POH: Path Over Head)가 추가되어 가상 콘테이너 VC-4를 형성하게 된다. 비동기 디지털 신호가 동기식 STM-1으로 전송되어지려면 이와 같이 가상 콘테이너에 각각의 DS급 주파수의 신호가 삽입되어 사상된다. 다중화 장치를 동작시키는 노드 클럭과 입력 신호의 클럭이 서로 동기 되지 아니하면 다중화 장치의 버퍼에 데이터를 써 넣고 이를 시스템 안으로 읽어 들이는 과정에서 에러가 발생한다. 그러므로 노드 클럭과 입력 클럭의 위상 차가 어떤 한계치 보다 크게 되면 그때마다 노드 클럭을 한 비트씩 멈추게 하고 그 자리에는 데이타 대신 의미없는 더미(dummy) 비트를 채워 놓음으로써 두 클럭 간의 위상 차가 어느 한계 내에서만 변하게 해주는 것이 스타핑 방식(stuffing synchronization technique)이다. 그러나 클럭이 갑자기 멈추게 되면 지터 성분이 크게 되므로 평활 PLL(smoothing Phase Locked Loop)을 사용하여 급작스럽게 크게 변동하는 위상의 움직임을 작게되도록 평활 시킨 후 이 평활 된 클럭으로 데이터를 읽어내도록 한다. 불연속성으로 인한 큰 크기의 지터는 PLL의 지터전달 함수(jitter transfer function)특성에 따라 필터링(filtering)되어 지터가 작은 클럭을 얻을 수 있다.

가상 콘테이너는 STM-1의 패이로드 내에 AU포인터에 의해 지시되는 위치에 규칙적으로 배열된다. 한 노드(노드 A)에서 신호가 사상된 후 동기식 STM에 다중화되여 다른 노드(노드 B)로 전송된다. 이 전송된 STM에서 VC가 분리되어 다른 STM에 다시 다중화 되어 다른 노드(노드 C등)로 전송된다. 이때 노드 A의 클럭으로 형성된 VC와 노드 B의 클럭으로 형성된 STM간의 위상 차가 계속 변화하게 되므로 동기식 다중 장치에서는 정/영/부 위치 맞춤으로 그 위상 차를 보정하여 준다.

정/영/부 위치 맞춤은 버퍼에 들어있는 데이터를 읽어내기 위하여 공급되는 노드 B의 클럭(read clock : node multiplex clock) 중 STM의 프레임 내에 있는 정 위치 맞춤 자리(positive justification opportunity)에 있는 클럭들을 AU-4의 경우 세 바이트씩 삭제시켜 gap이 있는 클럭을 만들어 그 자리에 더미 바이트를 삽입하거나(정 위치 맞춤) 또는 부 위치 맞춤 자리(negative justification opportunity)에 있는 gap 대신 그 자리에 클럭들을 세 바이트씩 생성시켜 그 자리에 데이터를 삽입하여(부 위치 맞춤) STM 프레임과 VC의 위상 차이가 상한과 하한 한계값(upper and lower threshold values) 사이에서만 변동하게 하여주는 방식이다. 이때 STM프레임 내에서 계속 변동되는 VC의 시작 위치는 위치맞춤에 따라 변화되는 포인터에 의해서 표시되며 이 과정에서 지터(바이트 스타핑 지터 또는 포인터 조정 지터)가 발생한다. 이와 같은 정/영/부 위치 맞춤은 매프레임마다 발생할 수 있는 것이 아니라 최대 매 4번째 프레임마다 발생할 수 있도록 ITU-T 권고안 G.709에서 규정하고 있다. 따라서 발생 가능한 최대 위치 맞춤의 주파수는 2kHz(8kHz/4)가 된다.

다른 노드에서 전송되어 역다증화(demultiplexing)된 가상 콘테이너(VC)를 다시 STM의 페이로드에 정/영/부 위치 맞춤을 이용하여 다른 신호와 함께 재다중화 시키기 위한 기존의 동기 장치의 구성도가 도 1에 도시되었다. 버퍼에 데이터를 순차적으로 보관시키기 위하여 입력 번지 발생기(write address generator)는 수신된입력 클럭(write clock with overhead gaps)에 의해서 카운트(count)된다. 버퍼에 저장된 데이터를 순차적으로 읽어내기 위한 출력번지 발생기(read address generator)는 오버 헤드 및 현 노드에서의 위치 맞춤으로 인한 gap이 포함된 노드 클럭(read clock)으로 카운트된다. STM의 프레임 내 일정한 위치(comparison position)때마다 두 번지 발생기의 출력값이 latch되어 저장된다. 이 저장된 두 발생기의 번지 값이 서로 비교되어 그 차이 값이 상한 값 보다 크거나 하한 값 보다 작게될 때마다 위치 맞춤이 요구된다.

동기식 통신망에서 각 노드 클럭의 주파수는 155.52 Mbit/s 보다 4.6 ppm 높거나 낮을 수 있다. 이러한 노드 클럭 간의 주파수 편차는 한번에 24비트씩 보정되는 위치 맞춤으로 조정되어야 하므로 실제 위치 맞춤이 행하여지는 빈도 대 최대로 위치 맞춤이 일어날 수 있는 빈도(1초당 2000번)의 비인 스타핑비는 +0.03에서 -0.03 사이의 값을 가진다.

스타핑 동기 제어(또는 위치 맞춤) 시 클럭이 멈추어질 수 있는 것은 프레임내 일정한 곳에서 만 가능하므로 두 클럭의 위상차가 한계치를 초과하는 즉시 클럭이 멈추어지는 것이 아니라 스타핑이 가능한 시간위치(스타핑 위치)까지 기다려야 만 멈추어질 수 있다. 이러한 대기 시간(waiting time)효과 때문에 스타핑 지터는 도 2에서와 같이 저주파의 주파수성분(low frequency envelope)이 나타난다. 도 2(a)에서와 같이 스타핑비가 정확히 1/2일 경우에 발생되는 지터는 높은 반복 주파수를 가지고 있어서 PLL에 의해 쉽게 감소되어질 수 있다. 그러나 클럭 주파수의 변동으로 스타핑비를 1/2로 유지하는 것은 불가능하다. 스타핑비가 1/2보다 약간높거나(S_r= 1/2⁺) 또는 낮을 경우(S_r= 1/2^-)에 대기시간 때문에 증가 또는 감소하는 기울기를 가진 저주파의 톱니파 지터(low freq. envelope)가 발생된다. 이때 스타핑비가 1/2에 접근하면 접근할수록 더욱 저주파의 지터가 발생하며 이 성분은 PLL에 의해 전혀 감소되지 못하여 장치의 출력에 그대로 나타난다.

Duttweiler에 의해 스타핑 지터가 처음 체계적으로 분석되었는데 그는 지터의 초기치에 랜덤 변수를 도입하여 지터의 전력스펙트럼 S_s(f)를 계산하였다. 이 지터는 평활 PLL에 의해 필터링되는데 필터링된 지터의 전력스펙트럼은 원래 스펙트럼 S_s(f)에 평활 PLL의 지터전달함수 H(f)의 크기의 자승을 곱하면 구할 수 있다. 이 스펙트럼을 모두 합하면 평활된 지터의 실효값 또는 rms 값 φ_rms(S_r)이 구해진다. 평활 PLL로는 보통 2차(second order) PLL이 사용되는데 그 댐핑 계수는 보통 7 정도로 크다.

포인터 프로세서를 위한 PLL의 3-dB 대역폭을 100 및 300Hz로 각각 선정하였다. 이 대역폭 값들은 스타핑 가능 주파수를 단위로 할 때 f_g는 각각 0.1/2 = 0.05, 0.3/2 = 0.15가 된다. 포인터 프로세서에 나타날 스타핑 지터의 스타핑비에 따른 실효치들이 Duttweiler에 의한 계산식을 이용하여 계산되었으며 결과치가 도 3에 도시되었다.

도 3과 위의 설명에서와 같이 포인터 조정 시 155.52Mbit/s의 클럭이 3바이트(24비트)씩 제어되므로 매우 큰 지터가 발생한다. 본 발명에서 포인터 조정 시 3바이트 대신 1비트씩 제어하는 방법인 비트 리킹(bit leaking) 방식을 사용하여 발생되는 지터의 크기가 작은 개선된 동기 제어장치를 개발한다.

도 1은 기존의 포인터 조정 동기 장치의 구성도

도 2는 대기 시간 효과에 의해 발생되는 저주파의 톱니파형 지터 성분

도 3은 평활된 포인터 조정 지터의 스타핑비에 따른 실효치

(━ : PLL의 3-dB 대역폭이 500Hz; - - - : 대역폭이 100Hz인 경우)

도 4는 포인터 조정 지터 φ_S(t)와 비트 리킹 시의 지터 파형 φ_SB(t)

도 5는 비트 리킹 방식을 이용한 시스템에서 발생되는 필터링된 저주파 톱니파 지터 φ_SB(t)의 rms값(1: PLL의 3-dB 대역폭이 300Hz; 2: 대역폭이 100Hz인 경우)

도 6은 AU-4에서 비트 리킹 소요 시간이 실제 바이트 스타핑 시간의 75%에 완료될 경우에 발생되는 평활된 지터의 시뮬레이션에 의한 파형(스타핑비는 0.01, PLL의 3-dB 대역폭은 300Hz).

정/영/부 포인터 조정 시 스타정비가 0 근처이므로 도 2에서와 같이 주기적인 톱니파 자체의 반복 주파수가 2000·S_r로 낮으므로 이 지터 성분도 평찰 PLL로 감소시키기가 어렵다. 본 발명에서는 이와 같은 지터를 도 4에 설명된 것처럼, 스타핑 시에 바이트 스타핑 시간 간격 T를 등 간격으로 나누어서 T/24 시간마다 한 비트씩 여러 번 멈추게 제어하는 방식인 비트 리킹 제어 방식을 사용한다. 이와 같은 방식의 포인터 조정 시스템에서 발생되는 지터는 그 크기가 우선 1/24로 작아지며 아울러 톱니파 지터 신호의 반복 주파수도 24배 높아지므로 평활 PLL로 감소가 용이해 진다.

그러나 앞에서 설명한 대기 시간 효과 때문에 포인터 조정 장치 경우 스타핑 지터는 반복 주파수가 2000·S_r인 톱니파 지터 성분 이외에 더욱 저주파의 대기 시간 지터 성분이 존재한다. 도 2에 보인 것처럼 더욱 저주파인 역시 톱니파 모양의 대기 시간 지터 성분(도 2의 low freq. envelope)이 역시 발생하며 이 성분은 PLL로도 감소되지 못 한다. 도 2는 비트 스타핑 시 발생하는 대기 시간 지터를 도시하였지 만 포인터 조정시에도 스타핑비가 0.02보다 조금 크거나 또는 조금 작으면 역시 높이가 24 ·(1/50) = 0.48UI인 큰 대기 시간 지터가 발생한다. 실제 장치에서는 도 4에 도시된 첨두치 24UI 크기의 톱니파 지터에 더불어 대기 시간 지터가 존재하므로 매 주기 T 때마다 도 4와는 달리 지터의 크기가 정확히 0이 되지는 못하며 이 대기 시간 지터 성분은 비트 리킹 제어 방식에 의해서도 영향을 받지 않고 그대로 실제 장치의 출력에 나타난다.

비트 리킹 방식을 사용 시 발생하는 지터는 도 4의 아래 부분 모양의 반복 주기 T_B가 1/(2000·S_r·24)인 톱니파 지터 φ_SB(t)가 평활 PLL로 감소된 성분과 도 2의 저주파의 대기 시간 지터의 합으로 분석된다. 도 5에 비트 리킹 방식을 이용한 포인터 조정 장치에서 발생되는 스타핑 지터의 실효치들이 이 방법에 의해 계산되었다. 이러한 지터의 rms값(도 5)은 비트 리킹 방식을 사용하지 않은 경우인 도 3의 경우보다 그 크기가 격감되어 유리하다.

그러나 송신기에 있는 포인터 조정 동기 장치에서 바이트씩 보정된 속도보다 역동기 장치에서 비트 리킹되는 속도가 늦게 되면 수신기의 버퍼(buffer)에 데이타가 넘치게 되어 에러가 발생한다. 그러므로 역동기화 장치에서는 지금까지의 포인터 조정 간격 시간(MTBP)을 통계적으로 계산한 후에 이 통계치에 여유를 주어서 동기화 장치에서 실행되었던 포인터 조정 시간 간격보다 더 짧은 시간 내에 AU-4의 경우 세 바이트를 나누어 24번씩 모두 비트 리킹 시켜야 한다. 이러한 비트 리킹 방식을 채택한 장치에서 발생되는 평활된 포인터 조정 지터가 도 6에 도시되었다. 이 그림에서 총 비트 리킹 시간 간격은 25%의 여유를 준 경우이다. 바이트 조정시의 지터보다 비트 리킹 시의 지퍼의 크기는 절반 이하로 감소된 것을 알 수 있다.그러나 이때 역시 큰 크기의 지터가 발생되는 것을 알 수 있다. 그러므로 비트 리킹 시 도 4에서와 같이 T/24의 등 시간 간격으로 비트 리킹시켜야 도 5와 같은 작은 크기의 지터가 발생한다(이상적인 비트 리킹).

이상에서 상술한 바와 같이 본 발명은 기존의 방식과 달리, 비트 리킹 방식을 사용하는 동기 제어 장치를 사용함으로서 지터가 작게 발생되는 우수한 장치를 고안하였다. 만일 디지털 화상 신호에 전송 도중 큰 크기의 지퍼가 발생되면, 특히 칼러 화질에 저하가 발생하게 된다. 그러므로 전송 장치에서 발생되는 지터에 대한 규격은 ITU-T에서도 엄격히 규정하고 있다. 새로운 동기 제어 장치를 사용함으로서 국제 규격에도 맞으며 지터 특성이 우수한 전송 장치를 제작할 수 있다.

Claims

SDH 통신망에서 각 노드 클럭 간의 위상 시간 편차를 보정 하기 위한 포인터 조정 동기 제어 장치에 있어서,

이 장치에서 발생되는 지터의 크기를 감소시키기 위하여 기존의 도 1과 같은 구조의 동기 제어 장치에서 스타핑 제어(justification control)를 세 바이트씩 하지 말고 한 비트씩 여러 번(24번) 제어하는 비트 리킹 방식을 사용하는데,

이때 이 도 4와 같이 비트 리킹 시 포인터 조정 간격 시간 T를 등 시간간격으로 나눈 T/24 시간 때마다 비트 리킹을 시행할 경우에 가장 작은 크기의 지터가 발생된다.