TWI785234B - 製備多層半導體元件之方法 - Google Patents

製備多層半導體元件之方法 Download PDF

Info

Publication number
TWI785234B
TWI785234B TW108114020A TW108114020A TWI785234B TW I785234 B TWI785234 B TW I785234B TW 108114020 A TW108114020 A TW 108114020A TW 108114020 A TW108114020 A TW 108114020A TW I785234 B TWI785234 B TW I785234B
Authority
TW
Taiwan
Prior art keywords
single crystal
donor substrate
crystal semiconductor
semiconductor donor
wafer
Prior art date
Application number
TW108114020A
Other languages
English (en)
Other versions
TW201946160A (zh
Inventor
王剛
查爾斯 樂堤斯
Original Assignee
環球晶圓股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 環球晶圓股份有限公司 filed Critical 環球晶圓股份有限公司
Publication of TW201946160A publication Critical patent/TW201946160A/zh
Application granted granted Critical
Publication of TWI785234B publication Critical patent/TWI785234B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00—Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006—Delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/14—Semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

本發明揭示一種用於藉由用光照射一單晶半導體施體基板來促進該單晶半導體施體基板中之均勻小晶片之形成的方法。光子吸收輔助小晶片形成程序導致具有最小內建應力之均勻分佈的小晶片，其等促進在後續層轉移程序中形成一良好界定的劈裂平面。

Description

製備多層半導體元件之方法
本發明大體係關於一種製備多層半導體元件之方法。更特定言之，本發明係關於一種在接合至一載體基板之前製備一半導體施體基板之方法。
半導體晶圓一般自一單晶錠(例如，一單晶矽錠)製備，該單晶錠經修整且研磨以具有用於在後續程序中恰當定向晶圓之一或多個平面或缺口。錠接著經切片成個別晶圓。雖然本文將參考自矽建構之半導體晶圓，但可使用其他材料來製備半導體晶圓，諸如鍺、碳化矽、矽鍺、砷化鎵及III族及V族元素之其他合金(諸如氮化鎵或磷化銦)或II族及VI族元素之合金(諸如硫化鎘或氧化鋅)。
半導體晶圓(例如，矽晶圓)可用於製備複合層結構。一複合層結構(例如，絕緣體上覆半導體，且更具體言之，絕緣體上覆矽(SOI)結構)一般包括處置晶圓或層、裝置層、及處置層與裝置層之間的絕緣(即，介電)膜(通常為氧化物層)。一般言之，裝置層之厚度介於0.01微米與20微米之間，諸如介於0.05微米與20微米之間。厚膜裝置層可具有在約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有在約0.01微 米與約0.20微米之間之一厚度。一般言之，複合層結構(諸如絕緣體上覆矽(SOI)、藍寶石上覆矽(SOS)及石英上覆矽)藉由將兩個晶圓放置為緊密接觸而產生，藉此藉由凡得瓦力起始接合，其後緊接熱處理以強化接合。退火可將末端矽醇基轉換為兩個介面之間的矽氧烷鍵，藉此強化接合。
在熱退火之後，經接合結構經歷進一步處理以移除施體晶圓之大部分以達成層轉移。例如，可使用晶圓薄化技術(例如蝕刻或研磨)，通常被稱為回蝕刻SOI(即，BESOI)，其中矽晶圓經束縛至處置晶圓且接著緩慢蝕刻掉，直至僅保留處置晶圓上之矽薄層。見例如美國專利案第5,189,500號，該案之揭示內容宛如全文闡述般以引用的方式併入本文中。此方法係費時且成本高的，浪費基板之一者且一般對於比數微米更薄之層不具有適當厚度均勻性。
達成層轉移之另一常見方法利用氫植入，其後緊接熱誘發層分離。在施體晶圓之前表面下方之特定深度處植入粒子(原子或離子化原子，例如，氫原子或氫原子與氦原子之組合)。植入粒子在施體晶圓中於其等所植入之特定深度處形成劈裂平面。清潔施體晶圓之表面以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物(諸如硼化合物)。
接著透過親水接合程序將施體晶圓之前表面接合至處置晶圓以形成經接合晶圓。在接合之前，施體晶圓及/或處置晶圓係藉由將晶圓之表面曝露於含有(例如)氧或氮之電漿而活化。曝露於電漿在通常被稱為表面活化之程序中使表面之結構改質，該活化程序使施體晶圓及處置晶圓之一者或兩者之表面親水。晶圓表面可另外藉由濕式處理(諸如SC1清潔或氫氟酸)化學活化。濕式處理及電漿活化可以任一順序發生，或晶圓可經受僅一個處理。接著將晶圓按壓在一起並在其間形成接合。此接合相 對弱(歸因於凡得瓦力)，且必須在可發生進一步處理之前加強。
在一些程序中，施體晶圓與處置晶圓(即，經接合晶圓)之間的親水接合藉由將經接合晶圓對加熱或退火而加強。在一些程序中，可在低溫下發生晶圓接合，諸如在約300℃與500℃之間。在一些程序中，可在高溫下發生晶圓接合，諸如在約800℃與1100℃之間。高溫導致在施體晶圓與處置晶圓之相鄰表面之間形成共價鍵，因此固化施體晶圓與處置晶圓之間的接合。在經接合晶圓之加熱或退火的同時，之前植入於施體晶圓中之粒子弱化劈裂平面。
接著施體晶圓之一部分沿劈裂平面從經接合晶圓分離(即，劈裂)以形成SOI晶圓。可藉由將經接合晶圓放置在夾具中而執行劈裂，在該夾具中垂直於經接合晶圓之相對側施加機械力，以便將施體晶圓之一部分拉離經接合晶圓。根據一些方法，使用吸盤來施加機械力。藉由在經接合晶圓的邊緣於劈裂平面處應用機械楔以起始裂縫沿劈裂平面之傳播而起始施體晶圓之部分的分離。接著由吸盤施加的機械力將施體晶圓之該部分拉離經接合晶圓，因此形成SOI晶圓。
根據其他方法，經接合對可替代地經受高溫一段時間內以使施體晶圓之一部分從經接合晶圓分離。曝露於高溫導致裂縫沿劈裂平面的起始及傳播，因此使施體晶圓之一部分分離。裂縫歸因於從藉由奧斯瓦爾德熟化(Ostwald ripening)生長之植入離子形成空隙而形成。使用氫及氦來充填空隙。空隙變為小晶片(platelet)。小晶片中之加壓氣體傳播微腔及微裂縫，其等弱化植入平面上之矽。若退火在恰當時間停止，則可藉由機械程序使弱化經接合晶圓劈裂。然而，若熱處理繼續進行達更長持續時間及/或在更高溫度下繼續進行，則微裂縫傳播達到所有裂縫沿著劈裂平 面合併之位準，因此分離施體晶圓之一部分。此方法容許轉移層之更佳均勻性且容許施體晶圓之回收利用，但通常需要加熱經植入及經接合對至接近500℃之溫度。
本發明之態樣中可提及一種製備一單晶半導體施體基板之方法。該方法包括：將氫離子、氦離子或氫離子及氦離子之一組合透過該單晶半導體施體基板之一前表面植入至如自該前表面朝向一中心平面量測之一平均深度D1，其中該單晶半導體施體基板包括：兩個大體平行之主表面，其等之一者係該單晶半導體施體基板之該前表面且其等之另一者係該單晶半導體施體基板之一後表面；一圓周邊緣，其結合該單晶半導體施體基板之該前表面及該後表面；及該中心平面，其在該單晶半導體施體基板之該前表面及該後表面之間；及使用足以將該單晶半導體施體基板之一溫度增加至高達450℃之一強度及持續時間之光照射該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者且藉此形成該單晶半導體施體基板中之一劈裂平面。
在另一態樣中，本發明係關於一種製備一多層結構之方法。該方法包括：將氫離子、氦離子或氫離子及氦離子之一組合透過一單晶半導體施體基板之一前表面植入至如自該前表面朝向一中心平面量測之一平均深度D1，其中該單晶半導體施體基板包括：兩個大體平行之主表面，其等之一者係該單晶半導體施體基板之該前表面且其等之另一者係該單晶半導體施體基板之一後表面；一圓周邊緣，其結合該單晶半導體施體基板之該前表面及該後表面；及該中心平面，其在該單晶半導體施體基板之該前表面及該後表面之間；使用足以將該單晶半導體施體基板之一溫度 增加至高達450℃之一強度及持續時間之光照射該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者且藉此形成該單晶半導體施體基板中之一劈裂平面；及經由氧電漿表面活化使在其中具有該劈裂平面之該單晶半導體施體基板活化；將其中具有該劈裂平面之該單晶半導體施體基板之該激活前表面接合至一載體基板之一表面以藉此形成包括該載體基板及具有該劈裂平面之該單晶半導體施體基板之一經接合結構；使該經接合結構退火；及沿著該劈裂平面劈裂該經接合結構以藉此形成包括該載體基板及自該單晶半導體施體基板轉移之一單晶半導體裝置層之一多層結構。
10:晶座
20:晶圓
30:照射
100:支撐銷
110:屏蔽環
120:晶圓
130:照射
圖1A及圖1B係適合於執行根據本發明之方法之儀器之替代性描繪。
圖2係描繪根據本發明之方法處理之一晶圓之一表面上之霧度之開始之一圖表。
圖3A及圖3B描繪藉由根據本發明之方法處理之一晶圓之原子力顯微術之表面粗糙度量測。
圖4係描繪根據本發明之方法處理之晶圓中偵測到之缺陷之減少之一圖表。
圖5係描繪自根據本發明之方法處理之晶圓所得之一劈裂結構之表面上之霧度之減少之一圖表。
相關申請案之交叉參考
本申請案主張2018年4月27日申請之美國臨時申請案第 62/663,357號的優先權，該案之揭示內容宛如全文闡述般係以引用的方式併入本文中。
本發明係關於一種製備一多層結構之方法。本發明之方法實現在一半導體施體結構中形成一均勻劈裂平面。根據本發明之方法促進藉由用光照射施體結構而在植入氫、植入氦或共同植入氫及氦之半導體施體晶圓中形成小晶片。在一些實施例中，使用紫外光、可見光或紅外光照射施體。在一些實施例中，使用具有在自0.3微米(μM)至3微米之範圍中之波長之光照射施體。藉由晶格及植入期間產生之點缺陷兩者吸收光子促進在一短時間尺度(諸如自數毫秒至高達數十秒)中形成小晶片。光子吸收輔助小晶片形成程序導致具有最小內建應力之均勻分佈之小晶片，其等促進在後續層轉移程序中形成一良好界定之劈裂平面，此有利地達成具有最小缺陷率之均勻層轉移。在一些實施例中，本發明提供一種適合於極其嚴苛之先進產品(諸如全空乏絕緣體上覆矽(FDSOI))之一製造程序。
根據本發明之方法之一些實施例，氫離子、氦離子或氫離子及氦離子之一組合之一植入在施體基板中形成一損害層。在一些實施例中，以光照射經植入半導體施體結構以藉此形成界定圍繞藉由植入形成之損害層之施體結構中之一劈裂平面之小晶片。在一些實施例中，此後，將施體結構接合至一載體結構，且經接合結構經受一劈裂操作以藉此將一層自施體結構轉移至載體結構。
習知層轉移方法無法提供對小晶片形成之精確控制。可在一預接合退火期間或在經接合結構之退火期間形成小晶片。由於爐退火程序係一相對長之程序，故藉由空位及植入物種之擴散促進小晶片形成。隨著熱預算增加，一小部分植入物種藉由向外擴散損失至環境氛圍。退火期 間之奧斯瓦爾德熟化程序導致待在後續劈裂程序中轉移之層中產生不均勻應力之不均勻小晶片。大型小晶片之過度生長可在劈裂之前或期間破裂，此導致一系列缺陷。層轉移缺陷基於根本原因及大小分類：
1.空隙。空隙之直徑係約數百微米或更大。其等歸因於截留在接合介面處之粒子或在接合介面處由不足之接合強度以及來自植入物種之氣體累積引起之腔。
2.拔出。此等缺陷之直徑通常在微米範圍中。形成之機制類似於空隙之機制。
3.大面積缺陷。此等缺陷之大小通常為次微米。其等缺陷由產生不均勻局部應力及層破裂之小晶片之不均勻形成及奧斯瓦爾德熟化程序造成；及
4.光點缺陷。此等缺陷包含當藉由垂直於晶圓表面固持之一窄光束光源照明晶圓時可見之反射光之個別精細點。此等缺陷之大小係約奈米至微米。此等缺陷最常在小晶片形成及生長之程序中形成。
鑑於此等潛在缺陷，導致小晶片形成且生長之習知退火無法產生最佳品質之轉移層。無關於各種缺陷之性質及形成機制，控制接合介面之清潔度及強度以及小晶片形成對減少或消除層轉移缺陷係關鍵的。
根據本發明之方法，可藉由光子輔助小晶片成核及生長形成一均勻劈裂平面。此一方法有利地降低可在習知方法中發生之上文陳述之缺陷之發生率。在一些實施例中，使用紫外光、可見光或紅外光照射施體。根據一些實施例，具有在自0.3微米(μM)至3微米之範圍中之波長之一光源用於處理植入施體晶圓。取決於所使用之光源，可將晶圓加熱至一特定溫度。藉由晶格、自由載子及點缺陷之光子吸收促進小晶片之均勻成 核及生長，此在遠低於如在一爐退火程序中發生之聲子(熱)輔助小晶片形成及生長之情況之一溫度下發生。
由於光子輔助小晶片形成程序涉及經植入氫以及空位兩者之最小長程擴散，故經植入氫及空位有效鎖定於小晶片中，而無不合意之向外擴散。此光子輔助小晶片形成之總體益處包含但不限於以下內容：1.待轉移之層中之小晶片大小及相關聯應力之均勻分佈；及2.植入物種之更有效利用，此進一步降低層轉移之熱預算且抑制小晶片生長中之奧斯瓦爾德熟化程序。
上述兩者之組合效應引致層轉移中實質上減少之缺陷。例如，迄今為止之經驗結果已經展示，特定言之，光點缺陷歸因於由本發明之方法達成之更佳小晶片形成控制而實質上減少。
I.根據本發明之方法之使用的結構
本發明中使用之基板包含一單晶半導體施體基板及一載體基板。一般言之，單晶半導體施體基板包括：兩個大體平行之主表面，其等之一者為基板之一前表面，且其等之另一者為基板之一後表面；一圓周邊緣，其結合前表面及後表面；一塊體區，其在前表面與後表面之間；及一中心平面，其在前表面與後表面之間大致等距。由於半導體晶圓(例如，矽晶圓)通常具有一些總厚度變化(TTV)、翹曲及彎曲，前表面上之每一點與後表面上之每一點之間的中點無法精確落在一平面內。然而，實際上，TTV、翹曲及彎曲通常係輕微的，使得中心點可據稱接近近似落入在前表面與後表面之間近似等距之一虛構中心平面內。
在如本文描述之任何操作之前，單晶半導體施體基板之前表面及後表面可係實質上相同的。僅為方便起見且一般言之，一表面被稱 為一「前表面」或一「後表面」以區分對其執行本發明之方法之操作的表面。如貫穿本說明書描述，操作(例如，離子植入、照射、氧電漿活化等)據稱出現在基板之前表面上。此命名慣例不排除對施體基板之後表面執行相同之此等操作或不同操作。在一些實施例中，特定操作(例如，照射)可出現在前表面及後表面上。在本發明之內容背景中，可在載體基板及單晶半導體施體基板之任一者或兩者的前表面上製備一或多個絕緣層。在習知接合及晶圓薄化步驟完成之後，單晶半導體施體基板形成絕緣體上覆半導體(例如絕緣體上覆矽)複合結構的半導體裝置層。
在一些實施例中，單晶半導體施體基板包括一半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、藍寶石、砷化鎵、氮化鎵、氧化鎵、氮化鋁鎵、磷化銦、碳化矽、矽鍺、鍺及其等之組合構成之群組之一材料。本發明之單晶半導體施體基板通常具有至少約150mm、至少約200mm、至少約300mm或至少約450mm之一標稱直徑。晶圓厚度可自約250微米變化至約1500微米，諸如在約300微米與約1000微米之間，適合地在約500微米與約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為約725微米。在一些實施例中，晶圓厚度可為約775微米。
在尤其較佳之實施例中，半導體晶圓包括自一單晶矽晶圓切片之一晶圓，該單晶矽晶圓已經自根據習知丘克拉斯基晶體生長方法生長之一單晶錠切片。此等方法以及標準矽切片、研光、蝕刻及拋光技術揭示於(例如)F.Shimura之Semiconductor Silicon Crystal Technology，Academic Press，1989年及Silicon Chemical Etching，(J.Grabmaier編輯)Springer-Verlag，N.Y.，1982年(其等以引用之方式併入)。若需要，則可(例如)在一標準SC1/SC2溶液中清潔晶圓。在一些實施例中，本發明 之單晶矽晶圓係已經自根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶錠切片之單晶矽晶圓，通常具有至少約150mm、至少約200mm、至少約300mm或至少約450mm之一標稱直徑。較佳地，單晶矽處置晶圓(例如施體晶圓及載體晶圓)具有不含表面缺陷(諸如刮擦、大粒子等)之鏡面拋光前表面光度。晶圓厚度可自約250微米變化至約1500微米，諸如在約300微米與約1000微米之間，適合地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可在約725微米與約800微米之間，諸如在約750微米與約800微米之間。在一些實施例中，晶圓厚度可為約725微米。在一些實施例中，晶圓厚度可為約775微米。
在一些實施例中，單晶半導體施體基板包括藉由丘克拉斯基生長方法大體達成之濃度之間隙氧。在一些實施例中，單晶半導體施體基板包括在約4PPMA與約18PPMA之間的一濃度之氧。在一些實施例中，單晶半導體施體基板包括在約10PPMA與約35PPMA之間的一濃度之氧。在一些實施例中，單晶半導體施體基板包括不大於約12PPMA(諸如小於約10PPMA)之一濃度之氧。可根據SEMI MF 1188-1105量測間隙氧。
單晶半導體施體基板可具有可藉由丘克拉斯基或浮動區方法獲得之任何電阻率。因此，單晶半導體施體基板之電阻率係基於本發明之結構之最終用途/應用之需求。因此，電阻率可自毫歐姆或更小變化至百萬歐姆或更大。在一些實施例中，單晶半導體施體基板包括一p型或一n型摻雜劑。適當摻雜劑包含硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。基於處置晶圓之所需電阻率選擇摻雜劑濃度。在一些實施例中，單晶半導體處置基板包括一p型摻雜劑。在一些實施例 中，單晶半導體施體基板係包括一p型摻雜劑(諸如硼)之一單晶矽晶圓。在一些實施例中，單晶半導體施體基板具有一相對低之最小體電阻率，諸如低於約100ohm-cm，低於約50ohm-cm，低於約1ohm-cm，低於約0.1ohm-cm，或甚至低於約0.01ohm-cm。
在一些實施例中，單晶半導體施體基板具有一相對高之最小體電阻率。高電阻率晶圓一般自藉由丘克拉斯基方法或浮動區方法生長之單晶錠切片。高電阻率晶圓可包括電活性摻雜劑，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)(一般以非常低之濃度)。Cz生長矽晶圓可經受在自約600℃至約1000℃之範圍中之一溫度之一熱退火，以便消去藉由晶體生長期間併入之氧造成之熱施體。在一些實施例中，單晶半導體施體基板具有至少100Ohm-cm或甚至至少約500Ohm-cm(諸如在約100Ohm-cm與約100,000Ohm-cm之間，或在約500Ohm-cm與約100,000Ohm-cm之間，或在約1000Ohm-cm與約100,000Ohm-cm之間，或在約500Ohm-cm與約10,000Ohm-cm之間，或在約750Ohm-cm與約10,000Ohm-cm之間，在約1000Ohm-cm與約10,000Ohm-cm之間，在約1000Ohm-cm與約6000Ohm-cm之間，在約2000Ohm-cm與約10,000Ohm-cm之間，在約3000Ohm-cm與約10,000Ohm-cm之間，或在約3000Ohm-cm與約5,000Ohm-cm之間)之一最小體電阻率。技術中已知用於製備高電阻率晶圓之方法，且此等高電阻率晶圓可自商用供應商獲得，諸如SunEdison Semiconductor Ltd.(St.Peters,MO；之前為MEMC Electronic Materials,Inc.)。
單晶半導體施體基板可包括單晶矽。單晶半導體施體基板可具有(例如)(100)、(110)或(111)晶體定向之任一者，且晶體定向之選擇 可藉由結構之最終用途指定。
在一些實施例中，單晶半導體施體基板之主表面在本發明之方法之操作之前可係未經處理的。即，單晶半導體施體基板可經切片且拋光，但未經進一步處理以具有一氧化或氮化層。在一些實施例中，單晶半導體施體基板僅包括一原生氧化矽層。在一些實施例中，單晶半導體施體基板之主表面之一或多者可在離子植入之前氧化。在較佳實施例中，前表面層(即，氫離子或氫離子及氦離子之組合透過其植入之層)在離子植入之前氧化。期望在頂部矽/BOX介面處具有一熱介面以保持介面密度較低。單晶半導體施體基板不應在植入之後在一高溫下氧化，此可造成晶圓起泡。在一些實施例中，單晶半導體施體基板之主表面之一或多者可在離子植入之前氮化。在較佳實施例中，前表面層(即，氦離子及氫離子透過其植入之層)在離子植入之前氮化。
單晶半導體施體基板可在一爐(諸如一ASM A400)中熱氧化。在一氧化氣氛中，溫度可在自750℃至1100℃之範圍中。氧化環境氛圍可為惰性氣體(諸如Ar或N2及O2)之一混合物。氧含量可自百分之1變化至百分之10或更高。在一些實施例中，氧化環境氛圍可高達100%(一「乾氧化」)。在一些實施例中，環境氛圍可包括惰性氣體(諸如Ar或N2)及氧化氣體(諸如O2及水蒸氣)之一混合物(一「濕氧化」)。在一例示性實施例中，施體晶圓可裝載於一垂直爐(諸如一A400)中。溫度用N2及O2之一混合物升溫至氧化溫度。在預期溫度下，將水蒸氣引入至氣流中。在已經獲得預期氧化物厚度之後，關閉水蒸氣及O2，且爐溫降低，且自爐卸除晶圓。在一些實施例中，氧化層具有在約1奈米與約5000奈米之間，諸如在約1奈米與約1000奈米之間，或在約1奈米與約100奈米之間，在約1奈 米與約50奈米之間之一厚度。
在氧化之後，晶圓清潔係可選的。若需要，則可(例如)在一標準SC1/SC2溶液中清潔晶圓。
II.離子植入
根據本發明之方法，已經蝕刻且拋光且可選地氧化之一單晶半導體施體基板(諸如一半導體晶圓)經受離子植入以在施體基板中形成一損害層。離子植入可在一商業可購得儀器中執行，諸如一Applied Materials Quantum II、一Quantum LEAP或一Quantum X。植入離子包含氦離子或氫離子或其等之一組合。植入離子可包含He+、H+、H2 +或其等之組合。在一些實施例中，氫離子、氦離子或氫離子及氦離子之一組合透過單晶半導體施體基板之一前表面植入至如自該前表面朝向一中心平面量測之一平均深度D1。按足以在半導體施體基板中形成一損害層之一密度及持續時間執行離子植入。植入密度可在自約1012個離子/cm2至約1017個離子/cm2之範圍中，諸如自約1014個離子/cm2至約1017個離子/cm2，諸如自約1015個離子/cm2至約1016個離子/cm2。植入能量可在自約1keV至約3,000keV之範圍中，諸如自約10keV至約3,000keV。植入能量可在自約1keV至約3,000keV之範圍中，諸如自約5keV至約1,000keV，或自約5keV至約200keV，或自約5keV至約100keV，或自約5keV至約80keV。植入深度D1判定最終SOI結構中之單晶半導體裝置層之厚度。離子可經植入至約100埃與約30,000埃之間的一深度D1，諸如在約200埃與約20,000埃之間，諸如在約2000埃與約15,000埃之間，或在約15,000埃與約30,000埃之間。若植入氫及氦兩者，則較佳地，He植入峰值濃度應在氫植入之峰值之約+/- 1000埃內，更佳地在約+/- 500埃內，且又更佳地在氫 植入之峰值之約+/- 100埃內。氦植入可在氫植入之前、同時或之後發生。
在一些實施例中，可預期使單晶半導體施體基板(例如，單晶矽施體晶圓)在植入之後經歷一清潔。在一些較佳實施例中，清潔可包含一Piranha清潔，其後緊接一DI水洗及SC1/SC2清潔。在一些實施例中，可預期使晶圓在植入之後經歷一清潔。在一些較佳實施例中，清潔可包含一Piranha清潔，其後緊接一DI水洗及SC1/SC2清潔。
III.經植入單晶半導體施體基板之照射
根據本發明之方法，使用光照射經植入單晶半導體施體基板以藉此在藉由離子植入造成之損害層處或其附近形成一劈裂平面。劈裂平面包括均勻小晶片，該等均勻小晶片減少轉移裝置層上之缺陷。藉由晶格、自由載子及點缺陷之光子吸收促進小晶片之均勻成核及生長，此發生於遠低於如在一爐退火程序中發生之聲子(熱)輔助小晶片形成及生長之情況之一溫度。根據一些實施例中，單晶半導體施體基板之前表面、後表面或前表面及後表面兩者使用足以將單晶半導體施體基板之一溫度增大至高達450℃之一強度及持續時間之光照射且藉此在單晶半導體施體基板中形成一劈裂平面。
在一些實施例中，單晶半導體施體結構經裝載於一快速熱處理工具中。一適當例示性工具係來自Applied Materials之RTP CenturaTM。單晶半導體施體結構(例如，一單晶半導體晶圓)在室溫下藉由一機器人拾取且放置於反應器之腔室中之一晶座(susceptor)(例如，一塗佈SiC之石墨晶座)上。見圖1A，其描繪在一晶圓20被照射30時固持晶圓20之一晶座10。參考圖1B，在一些工具中，一晶圓120在其被照射130 時可藉由(例如)3個支撐銷100支撐且藉由一屏蔽環110屏蔽，如通常在許多行業快速熱處理工具中使用。在一些實施例中，光為紫外光或可見光，或紫外光及可見光之一組合。在一些實施例中，光為紅外光或紫外光及紅外光之一組合，此可藉由使用UV及IR燈之一組合達成。一旦將一晶圓120放置於工具中，便開啟燈。本發明之方法之適當燈包含鎢絲鹵素石英燈、氙弧電漿燈及二氧化碳雷射。鎢絲鹵素燈適用於大體高於約500奈米(0.5微米)(諸如在約500奈米(0.5微米)至約2000奈米(2.0微米)之間，或在約500奈米(0.5微米)與約1500奈米(1.5微米)之間，或在約500奈米(0.5微米)至約2500奈米(2.5微米)之間)之一光譜中之照射。適當燈包含來自Rhenium Alloy及Ushio之石英鹵素IR燈。氙弧電漿燈適用於大體高於約300奈米(0.3微米)(諸如在約300奈米(0.3微米)與約1100奈米(1.1微米)之間)之一光譜中之照射。在一些實施例中，光具有在約0.3微米與約3微米之間的一波長。在一些實施例中，光具有在約0.5微米與約2微米之間的一波長。
在一些實施例中，照射持續時間在約1毫秒與約5分鐘之間，諸如在約10秒與約5分鐘之間，或在約30秒與約5分鐘之間，或在約30秒與約180秒之間，或在約60秒與約120秒之間。取決於光源之類型及晶圓支撐機構之熱質量，相應控制處理時間。在一些實施例中，單晶半導體施體結構在照射期間(例如)在一晶座上旋轉。單晶半導體施體結構可按約每分鐘5次旋轉至約每分鐘100次旋轉之間的一速率旋轉。
在一些實施例中，照射造成晶圓溫度增大，該溫度增大可在晶圓之表面處或其塊體中量測。在一些實施例中，單晶半導體施體基板之溫度增大至約200℃與約450℃之間，諸如在約250℃與約350℃之間之 一溫度。在一些實施例中，單晶半導體施體基板之溫度增大至高達約350℃，諸如在約30℃與約350℃之間，或在約200℃與約350℃之間之一溫度。
照射的持續時間足以增加單晶半導體施體基板之前表面、後表面或前表面及後表面兩者上的表面霧度。表面霧度之一可感知增大可充當晶圓照射之一結束點。見(例如)圖2，其描繪在照射期間當晶圓溫度增大時霧度之一顯著增大。表面霧度可由一商用表面檢視工具(諸如KLA-Tencor Surface ScanTM)離線量測，且判定霧度改變的開始。小晶片形成之開始可係使用AFM量測來量測，如在圖3A中展示。可因小晶片成核及生長而發現高達約一微米之直徑及自約1nm至約5nm之範圍中之高度的凸塊。例如，可觀察凸塊側向尺寸可在1至2微米之範圍中，諸如約1.6微米。高度可在自約1奈米至約5奈米之範圍中，諸如約4奈米。表面之均方根粗糙度可在約1奈米與約2奈米之間，諸如約1.4奈米。平均表面粗糙度可在約0.1奈米與約1奈米之間，諸如約0.4奈米。霧度增大達20%的開始被視為照射的結束點。當過度處理時，小晶片生長至足夠大以形成氣泡且造成接合空隙或層轉移缺陷。霧度控制被建議為一生產友好非破壞性線上監測方法。霧度增大指示劈裂平面中之均勻小晶片的生長。
IV.電漿活化
在一些實施例中，於其中具有劈裂平面的離子植入及可選清潔單晶半導體施體基板經受氧電漿及/或氮電漿表面活化。在一些實施例中，氧電漿表面活化工具係一商業可購得工具，諸如自EV Group可購得之工具，諸如EVG®810LT Low Temp Plasma Activation System(低溫電漿活化系統)。離子植入及可選清潔單晶半導體施體基板經裝載於腔室 中。腔室經排空且使用O2或N2回填至低於大氣壓之一壓力，以藉此產生電漿。單晶半導體施體基板係曝露於此電漿達預期時間，該預期時間可在自約1秒至約120秒之範圍中。執行氧或氮電漿表面氧化以便使單晶半導體施體基板之前表面親水，且適於被接合至根據上文描述之方法製備之一單晶半導體處置基板。在電漿活化之後，活化表面使用去離子水沖洗。單晶半導體施體基板接著在接合之前旋轉乾燥。執行氧電漿表面氧化以便使單晶半導體施體基板之前表面親水且適於接合至一載體基板。
V.晶圓間接合
接著使單晶半導體施體基板之親水前表面層及一載體基板之一親水表面(例如，前表面)緊密接觸以藉此形成一經接合結構。
載體基板類似於施體基板一般包括：兩個大體平行之主表面，其等之一者為基板之一前表面且其等之另一者為基板之一後表面；一圓周邊緣，其結合前表面及後表面；及一中心平面，其在前表面與後表面之間。在一些實施例中，載體基板包括一半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、藍寶石、石英、砷化鎵、碳化矽、矽鍺、鍺、鈮酸鋰(LiNbO3)、鈦酸鋇(BaTiO3)及其等之組合構成之群組之一材料。在尤其較佳之實施例中，半導體晶圓包括自一單晶矽晶圓切片之一晶圓，該單晶矽晶圓已經自根據習知丘克拉斯基晶體生長方法生長之一單晶錠切片。在一些較佳實施例中，載體基板包括一矽晶圓，該矽晶圓在其之一表面上具有氧化層。在一些較佳實施例中，施體基板之前表面及載體基板之前表面具有實質上相同之尺寸。載體基板亦可為具有實質上不同於矽之一熱膨脹係數之一材料。例如，載體基板可為一藍寶石晶圓或一石英晶圓。
在一些實施例中，載體晶圓可包括多個絕緣材料層。載體 晶圓可包括兩個絕緣層、三個絕緣層或更多。在一些實施例中，各絕緣層可包括選自由二氧化矽、氮化矽、氮氧化矽及其等之任何組合構成之群組之一材料。各絕緣層可具有至少約10奈米厚，諸如在約10奈米與約10,000奈米之間，在約10奈米與約5,000奈米之間，在50奈米與約500奈米之間，或在約100奈米與約400奈米之間(諸如約50奈米、約75奈米、約85奈米、約100奈米、約150奈米、約175奈米、或約200奈米)之一厚度。
載體基板(例如，矽、藍寶石或石英)可經受氧化程序及氧電漿活化。換言之，單晶半導體施體基板及載體晶圓之前表面兩者可經受類似於預處理且可皆含有活化氧化前表面。
由於機械接合係相對弱的，故經接合結構經進一步退火以固化施體晶圓與載體晶圓之間的接合。一適當工具之一實例可為一簡單箱式爐，諸如一Blue M型號。在一些實施例中，經接合結構在自約300℃至約700℃，自約400℃至約600℃，諸如在約400℃與約450℃之間，或甚至在約450℃與約600℃之間，或在約350℃與約450℃之間之一溫度下退火。增加熱預算將對接合強度具有一積極效應。經接合結構可在約150℃與約500℃之間，或在約150℃與約350℃之間，諸如約150℃與約300℃之間之一溫度下，較佳地在約225℃之一溫度下退火。此等溫度範圍內之熱退火足以形成一熱活化劈裂平面。熱退火可發生達自約0.5小時至約10小時，諸如在約30分鐘與約5小時之間，或在約30分鐘與約3小時之間，諸如約1小時或約2小時之一持續時間。
在一些實施例中，退火可發生在相對高壓下，諸如在約0.5MPa與約200MPa之間，諸如在約0.5MPa與約100MPa之間，諸如在約0.5MPa與約50MPa之間，或在約0.5MPa與約10MPa之間，或在約0.5 MPa與約5MPa之間。在習知接合方法中，溫度可能受「自動劈裂」限制。此在植入平面處之小晶片之壓力超過外部均壓時發生。因此，習知退火可因為自動劈裂而限於約350℃與約400℃之間的接合溫度。在植入及接合之後，晶圓較弱地固持在一起。但晶圓之間的間隙足以防止氣體穿透或逸出。弱接合可藉由熱處理強化，但植入期間形成之腔使用氣體充填。在加熱時，腔內側之氣體增壓。估計，壓力可達到0.2至1GPa(Cherkashin等人之J.Appl.Phys.118,245301(2015))，此取決於劑量。當壓力超過一臨界值時，層分層。此被稱為一自動劈裂或熱劈裂。其防止退火中之更高溫度或更長時間。根據本發明之一些實施例，接合可發生在高壓下，諸如在約0.5MPa與約200MPa之間，諸如在約0.5MPa與約100MPa之間，或在約0.5MPa與約50MPa之間，或在約0.5MPa與約10MPa之間，或在約0.5MPa與約5MPa之間，此藉此實現高溫下之接合。在習知接合退火中，處置晶圓及施體晶圓兩者之邊緣可歸因於邊緣下降(roll off)而變得相距甚遠。在此區域中，無層轉移。其被稱為階梯。增壓接合預期減小此階梯，從而將SOI層進一步向外朝向邊緣延伸。機制係基於捕捉氣囊被壓縮且向外「拉鍊運動」。在活化劈裂平面之熱退火之後，可劈裂經接合結構。
在熱退火之後，施體基板與載體基板之間的接合足夠強以經由在劈裂平面處劈裂經接合結構而起始層轉移。劈裂可根據技術中已知之技術發生。在一些實施例中，經接合晶圓可放置於在一個側上附著至固定吸杯且在另一側上藉由額外吸杯附著於一絞鏈臂上之一習知劈裂台中。一裂縫起始於吸杯附接附近且可移動臂圍繞鉸鏈樞轉，從而劈裂晶圓。劈裂移除單晶半導體施體基板之一部分，藉此在絕緣體上覆半導體複合結構 上保留一單晶半導體裝置層。
所揭示之技術可用於其中要求在一低溫下實現層轉移之一系列層轉移應用。此等包含矽層至不同基板(諸如藍寶石、晶體或玻璃石英或其他絕緣及半導體基板)之層轉移。若半導體可經離子劈裂，則技術亦可用於容許其他半導體頂部層至一基板之層轉移。一些實例可為GaAs、SiC、SiGe或Ge。此等應用之可應用熱處理溫度及時間及劑量範圍此時未知。
經劈裂、多層結構可經受經設計以自表面移除薄熱氧化物且清潔粒子之一清潔程序。在一些實施例中，經轉移半導體裝置層可藉由經受將H2用作一載氣之一水平流單晶圓磊晶反應器中之一氣相HCl蝕刻程序而達到預期厚度及平滑度。在一些實施例中，半導體裝置層可具有在約10奈米與約20微米之間，在約20奈米與約3微米之間，諸如在約20奈米與約2微米之間，諸如在約20奈米與約1.5微米之間或在約1.5微米與約3微米之間之一厚度。厚膜裝置層可具有在約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有在約0.01微米與約0.20微米之間之一厚度。
在一些實施例中，一磊晶層可經沈積於轉移裝置層上。一沈積磊晶層可包括與下層裝置層實質上相同之電特性。或者，磊晶層可包括與下層裝置層不同之電特性。磊晶層可包括選自由矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合構成之群組之材料。取決於最終積體電路裝置之預期性質，磊晶層可包括選自硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)之一摻雜劑。磊晶層之電阻率可在1Ohm-cm至50Ohm-cm之範圍中(通常自5Ohm-cm至25Ohm-cm)。在一些實施例中，磊晶層可具有在約10奈米與約20微米之 間，在約20奈米與約3微米之間，諸如約20奈米與約2微米之間，諸如在約20奈米與約1.5微米之間或在約1.5微米與約3微米之間之一厚度。
已詳細描述本發明，應瞭解修改及變化可行而不脫離隨附發明申請專利範圍中定義之本發明之範疇。
提供以下非限制性實例以進一步繪示本發明。
實例 實例1
在一快速熱處理工具(來自Applied Materials之RTP CenturaTM)中處理氫及氦共同植入之施體晶圓。反應器中之鎢絲鹵素燈提供自0.5um至2um之一光譜。晶圓在室溫下藉由一機器人拾取且放置於反應器之腔室中之一塗佈SiC之石墨晶座上，如在圖1A中展示。開啟燈。晶圓溫度因光吸收快速上升。藉由燈功率及處理時間將最終溫度控制至小於350℃。總照射持續時間為約120秒。
小晶片生長之開始藉由表面霧度之上升指示，如在圖2中展示。圖2描繪在藉由KLA-Tencor SP2量測之H2/He共同植入之後之施體晶圓之表面霧度。小晶片生長引發之表面形貌藉由圖3A、圖3B及圖3C中展示之AFM量測確認。圖3A及圖3B描繪藉由原子力顯微術對被照射至315℃之一溫度達120s之一樣本進行之表面粗糙度量測。圖3A展示如圖3B中指示之兩個凸塊之橫截面。AFM用於確認如藉由KLA-Tencor表面掃描工具偵測之表面霧度改變以及導致表面凸塊之小晶片形成。一些小晶片已經生長至數微米之直徑及4nm之高度。
經處理晶圓經接合至載體基板且經劈裂。圖4中展示藉由光輔助小晶片形成進行之轉移層之表面上之光點缺陷之改良。藉由一KLA- Tencor SP2獲得資料，且量測50nm LPD。使用相較於參考更佳之受控小晶片形成程序實質上減少光點缺陷。圖4展示50nm大小之表面缺陷之分佈。垂直軸以百分比標記HAZE(霧度)。圖4展示憑藉此申請案中揭示之方法，相較於其中不涉及光子輔助小晶片形成機制之參考程序，SOI處理結束時之矽裝置層之表面上存在更少缺陷計數。更少之表面缺陷導致更佳品質之裝置層表面。
實例2
在一快速熱處理工具中處理氫及氦共同植入之施體晶圓。反應器中之鎢絲鹵素燈提供自0.5um至2um之一光譜。晶圓在室溫下藉由一機器人拾取且放置於反應器之腔室中之一塗佈SiC之石墨晶座上，如在圖1中展示。開啟燈。晶圓溫度因光吸收快速上升。藉由燈功率及處理時間將最終溫度控制至230℃或300℃。總照射持續時間為約60秒。
經處理晶圓經接合至載體基板且經劈裂。圖5中展示藉由光輔助小晶片形成進行之轉移層之表面上之霧度改良(相較於參考晶圓)。藉由一KLA-Tencor SP2獲得資料。經照射晶圓中達成之更高溫度導致轉移層之表面上之更低霧度。更低霧度指示最終裝置形成之一更佳表面結構。
鑑於上文，可見本發明之數個目標達成。由於在不脫離本發明之範疇之情況下可在上文描述之程序中做出各種改變，故含於上文描述中之所有事物旨在被解釋為繪示性且並非一限制性含義。另外，當介紹本發明或其之(若干)較佳實施例之元件時，冠詞「一(a、an)」及「該(the、said)」旨在意謂存在一或多個元件。術語「包括」、「包含」及「具有」旨在係包含性的且意謂可存在除列出元件外之額外元件。
此書面描述使用實例來揭示本發明，且亦使任何熟習此項 技術者能夠實踐本發明(包含製作及使用任何裝置或系統及執行任何併入方法)。本發明之可專利性範疇藉由發明申請專利範圍定義且可包含熟習此項技術者想到之其他實例。若此等其他實例具有無異於發明申請專利範圍之字面語言之結構元件，或若此等其他實例包含與發明申請專利範圍之字面語言無實質差異之等效結構元件，則此等其他實例旨在處於發明申請專利範圍之範疇內。
10‧‧‧晶座
20‧‧‧晶圓
30‧‧‧照射

Claims (43)

  1. 一種製備一單晶半導體施體基板之方法，該方法包括：將氫離子、氦離子或氫離子及氦離子之一組合透過該單晶半導體施體基板之一前表面植入至如自該前表面朝向一中心平面量測之一平均深度D1，其中該單晶半導體施體基板包括：兩個大體平行之主表面，其等之一者係該單晶半導體施體基板之該前表面，且其等之另一者係該單晶半導體施體基板之一後表面；一圓周邊緣，其結合該單晶半導體施體基板之該前表面及該後表面；及該中心平面，其在該單晶半導體施體基板之該前表面及該後表面之間；及使用足以將該單晶半導體施體基板之一溫度增加至約200℃與約450℃之間之一強度及持續時間之光來照射該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者，且藉此形成該單晶半導體施體基板中之一劈裂平面，其中該單晶半導體施體基板於一照射持續時間，係按約每分鐘5次旋轉至約每分鐘100次旋轉之間之一速率被旋轉。
  2. 如請求項1之方法，其中該單晶半導體施體基板包括一半導體晶圓。
  3. 如請求項2之方法，其中該半導體晶圓包括選自由矽、藍寶石、砷化鎵、氮化鎵、氧化鎵、氮化鋁鎵、磷化銦、碳化矽、矽鍺、鍺及其等之組合構成之群組之一材料。
  4. 如請求項2之方法，其中該半導體晶圓包括自藉由丘克拉斯基方法生 長之一單晶矽錠切片之一晶圓。
  5. 如請求項1之方法，其中在植入氫離子、氦離子或氫離子及氦離子之一組合之前，該單晶半導體施體基板之該前表面包括氧化層。
  6. 如請求項5之方法，其中該氧化層具有在約1奈米與約5000奈米之間之一厚度。
  7. 如請求項1之方法，其中該光係紫外光、可見光或紫外光及可見光之一組合。
  8. 如請求項1之方法，其中該光係紫外光、紅外光或紅外光及紫外光之一組合。
  9. 如請求項1之方法，其中該光具有在約0.3微米與約3微米之間之一波長。
  10. 如請求項1之方法，其中該光具有在約0.5微米與約2微米之間之一波長。
  11. 如請求項1之方法，其中該照射持續時間在約1毫秒與約5分鐘之間。
  12. 如請求項1之方法，其中該照射持續時間在約30秒與約5分鐘之間。
  13. 如請求項1之方法，其中該照射持續時間足以增加該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者上的表面霧度。
  14. 如請求項1之方法，其中增加該單晶半導體施體基板之該溫度係至約350℃。
  15. 如請求項1之方法，進一步包括經由氧電漿表面活化來活化其中具有劈裂平面之該單晶半導體施體基板。
  16. 如請求項15之方法，進一步包括將其中具有該劈裂平面之該單晶半導體施體基板之該活化前表面接合至一載體基板之一表面，以藉此形成包括該載體基板及具有該劈裂平面之該單晶半導體施體基板之一經接合結構。
  17. 如請求項16之方法，其中該載體基板係一矽晶圓。
  18. 如請求項17之方法，其中該矽晶圓包括一SiO2表面層。
  19. 如請求項17之方法，進一步包括使該經接合結構退火。
  20. 如請求項17之方法，其中該經接合結構係在約150℃與約500℃之間之一溫度下退火。
  21. 如請求項17之方法，進一步沿著該劈裂平面劈裂該經接合結構，以藉此形成包括該載體基板及自該單晶半導體施體基板轉移之一單晶半導體裝置層之一多層結構。
  22. 如請求項16之方法，其中該載體基板係一藍寶石晶圓。
  23. 如請求項16之方法，其中該載體基板係一石英晶圓。
  24. 一種製備一多層結構之方法，該方法包括：將氫離子、氦離子或氫離子及氦離子之一組合透過一單晶半導體施體基板之一前表面植入至如自該前表面朝向一中心平面量測之一平均深度D1，其中該單晶半導體施體基板包括：兩個大體平行之主表面，其等之一者係該單晶半導體施體基板之該前表面，且其等之另一者係該單晶半導體施體基板之一後表面；一圓周邊緣，其結合該單晶半導體施體基板之該前表面及該後表面；及該中心平面，其在該單晶半導體施體基板之該前表面及該後表面之間；使用足以將該單晶半導體施體基板之一溫度增加至約200℃與約450℃之間之一強度及持續時間之光來照射該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者，且藉此形成該單晶半導體施體基板中之一劈裂平面，其中一照射持續時間在約1毫秒與約5分鐘之間；經由氧電漿表面活化來活化其中具有該劈裂平面之該單晶半導體施體基板； 將在其中具有該劈裂平面之該單晶半導體施體基板之該活化前表面接合至一載體基板之一表面，以藉此形成包括該載體基板及具有該劈裂平面之該單晶半導體施體基板之一經接合結構；使該經接合結構退火；及沿著該劈裂平面劈裂該經接合結構，以藉此形成包括該載體基板及自該單晶半導體施體基板轉移之一單晶半導體裝置層之一多層結構。
  25. 如請求項24之方法，其中該單晶半導體施體基板包括一半導體晶圓。
  26. 如請求項25之方法，其中該半導體晶圓包括選自由矽、藍寶石、砷化鎵、氮化鎵、氧化鎵、氮化鋁鎵、磷化銦、碳化矽、矽鍺、鍺及其等之組合構成之群組之一材料。
  27. 如請求項26之方法，其中該半導體晶圓包括自藉由丘克拉斯基方法生長之一單晶矽錠切片之一晶圓。
  28. 如請求項24之方法，其中在植入氫離子、氦離子或氫離子及氦離子之一組合之前，該單晶半導體施體基板之該前表面包括氧化層。
  29. 如請求項28之方法，其中該氧化層具有在約1奈米與約5000奈米之間之一厚度。
  30. 如請求項24之方法，其中該光係紫外光、可見光或紫外光及可見光之一組合。
  31. 如請求項24之方法，其中該光係紫外光、紅外光或紅外光及紫外光之一組合。
  32. 如請求項24之方法，其中該光具有在約0.3微米與約3微米之間之一波長。
  33. 如請求項24之方法，其中該光具有在約0.5微米與約2微米之間之一波長。
  34. 如請求項24之方法，其中該照射持續時間在約30秒與約5分鐘之間。
  35. 如請求項24之方法，其中該單晶半導體施體基板在照射期間被旋轉。
  36. 如請求項35之方法，其中該單晶半導體施體基板按約每分鐘5次旋轉至約每分鐘100次旋轉之間之一速率被旋轉。
  37. 如請求項24之方法，其中該照射持續時間足以增加該單晶半導體施體基板之該前表面、該後表面或該前表面及該後表面兩者上的表面霧度。
  38. 如請求項24之方法，其中增加該單晶半導體施體基板之該溫度係至約350℃。
  39. 如請求項24之方法，其中該載體基板係一矽晶圓。
  40. 如請求項39之方法，其中該矽晶圓包括一SiO2表面層。
  41. 如請求項24之方法，其中該載體基板係一藍寶石晶圓。
  42. 如請求項24之方法，其中該載體基板係一石英晶圓。
  43. 如請求項24之方法，其中該經接合結構係在約150℃與約500℃之間之一溫度下退火。
TW108114020A 2018-04-27 2019-04-22 製備多層半導體元件之方法 TWI785234B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862663357P 2018-04-27 2018-04-27
US62/663,357 2018-04-27

Publications (2)

Publication Number Publication Date
TW201946160A TW201946160A (zh) 2019-12-01
TWI785234B true TWI785234B (zh) 2022-12-01

Family

ID=66286998

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108114020A TWI785234B (zh) 2018-04-27 2019-04-22 製備多層半導體元件之方法

Country Status (8)

Country Link
US (1) US11173697B2 (zh)
EP (1) EP3785293B1 (zh)
JP (1) JP7160943B2 (zh)
KR (1) KR102562239B1 (zh)
CN (1) CN112655083A (zh)
SG (1) SG11202009989YA (zh)
TW (1) TWI785234B (zh)
WO (1) WO2019209492A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240095343A (ko) 2021-11-10 2024-06-25 실라나 유브이 테크놀로지스 피티이 리미티드 에피택셜 산화물 물질, 구조 및 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201421584A (zh) * 2012-07-25 2014-06-01 Shinetsu Chemical Co 混成基板之製造方法及混成基板

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
TW589415B (en) 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
JP4228419B2 (ja) 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
EP1624482B1 (en) 1998-09-02 2009-07-29 MEMC Electronic Materials, Inc. Thermally annealed silicon wafers having improved intrinsic gettering
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
FR2847075B1 (fr) 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
JP2004193490A (ja) 2002-12-13 2004-07-08 Seiko Epson Corp レーザー照射装置、レーザーの照射方法、及び半導体装置の製造方法
KR100531552B1 (ko) 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005223293A (ja) 2004-02-09 2005-08-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの熱処理方法およびシリコンウェーハ
JP4794137B2 (ja) 2004-04-23 2011-10-19 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコン半導体基板の熱処理方法
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
DE102005028202B4 (de) 2005-06-17 2010-04-15 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben aus Silizium
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
FR2898431B1 (fr) 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008016652A (ja) 2006-07-06 2008-01-24 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
US7575988B2 (en) 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
JP2008244435A (ja) 2007-01-29 2008-10-09 Silicon Genesis Corp 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5167654B2 (ja) 2007-02-26 2013-03-21 信越半導体株式会社 シリコン単結晶ウエーハの製造方法
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US7915706B1 (en) 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
US20090033110A1 (en) 2007-07-30 2009-02-05 John Chris Fragale Device for carrying bags without the use of hands
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
JP5496608B2 (ja) * 2008-11-12 2014-05-21 信越化学工業株式会社 Ｓｏｉ基板の作製方法
US9257328B2 (en) 2008-11-26 2016-02-09 Corning Incorporated Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
JP2009177194A (ja) 2009-03-19 2009-08-06 Sumco Corp シリコンウェーハの製造方法、シリコンウェーハ
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
JP2010278337A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8367519B2 (en) 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
US20110174362A1 (en) 2010-01-18 2011-07-21 Applied Materials, Inc. Manufacture of thin film solar cells with high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
FR2961719B1 (fr) * 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
JP5439305B2 (ja) 2010-07-14 2014-03-12 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
US9433753B2 (en) 2010-07-16 2016-09-06 Barbara R. Holliday Medical tubing stabilizer
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5688709B2 (ja) * 2010-09-24 2015-03-25 国立大学法人東京農工大学 薄膜半導体基板の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP6228462B2 (ja) 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US10381260B2 (en) 2014-11-18 2019-08-13 GlobalWafers Co., Inc. Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
JP6822146B2 (ja) * 2015-01-16 2021-01-27 住友電気工業株式会社 半導体基板の製造方法及び複合半導体基板の製造方法
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6454606B2 (ja) 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
EP3378094B1 (en) * 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
JP6757953B2 (ja) 2016-08-09 2020-09-23 学校法人 名古屋電気学園 表面加工方法、構造体の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201421584A (zh) * 2012-07-25 2014-06-01 Shinetsu Chemical Co 混成基板之製造方法及混成基板

Also Published As

Publication number Publication date
KR102562239B1 (ko) 2023-07-31
CN112655083A (zh) 2021-04-13
JP2021522682A (ja) 2021-08-30
SG11202009989YA (en) 2020-11-27
US11173697B2 (en) 2021-11-16
WO2019209492A1 (en) 2019-10-31
TW201946160A (zh) 2019-12-01
JP7160943B2 (ja) 2022-10-25
EP3785293B1 (en) 2023-06-07
US20190329542A1 (en) 2019-10-31
EP3785293A1 (en) 2021-03-03
KR20210018792A (ko) 2021-02-18

Similar Documents

Publication Publication Date Title
US20130089968A1 (en) Method for finishing silicon on insulator substrates
US9209069B2 (en) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
JP7351987B2 (ja) シリコン箔層の移転方法
TWI785234B (zh) 製備多層半導體元件之方法
JP2018085536A (ja) 多層半導体デバイス作製時の低温層転写方法
US10796946B2 (en) Method of manufacture of a semiconductor on insulator structure