KR20210018792A - 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성 - Google Patents

반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성 Download PDF

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Abstract

단결정 반도체 도너 기판에 광을 조사함으로써 단결정 반도체 도너 기판에서 균일한 소판들의 형성을 촉진하기 위한 방법이 개시된다. 광자 흡수 지원형 소판 형성 공정은 후속 층 전이 공정에서 잘 정의된 클리브 면의 형성을 촉진하는 최소 빌트인 응력을 갖는 균일하게 분포된 소판들을 초래한다.

Description

반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성
관련 출원들에 대한 상호 참조
본 출원은 2018년 4월 27일자로 출원된 미국 가출원 제62/663,357호에 대한 우선권의 이익을 주장하며, 그 개시 내용은 그 전체가 기재된 것처럼 이로써 참조로 포함된다.
발명의 분야
본 발명은 일반적으로 다층 반도체 디바이스들(multilayer semiconductor devices)을 제조(preparing)하는 방법에 관한 것이다. 더 구체적으로, 본 발명은 캐리어 기판(carrier substrate)으로의 본딩(bonding) 이전에 반도체 도너 기판(semiconductor donor substrate)을 제조하는 방법에 관한 것이다.
반도체 웨이퍼들은 일반적으로 후속 절차들에서의 웨이퍼의 올바른 배향(orientation)을 위해 하나 이상의 플랫(flats) 또는 노치(notches)를 가지도록 트리밍되고 그라인딩되는 단일 결정 잉곳(single crystal ingot)(예를 들어, 단일 결정 실리콘 잉곳)으로부터 제조된다. 잉곳은 다음으로 개별 웨이퍼들로 슬라이싱된다. 본 명세서에서는 실리콘으로부터 구성되는 반도체 웨이퍼들이 언급될 것이지만, 다른 재료들, 이를테면 게르마늄, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물 또는 인듐 인화물과 같은 III 족 및 V 족 원소들의 다른 합금들, 또는 카드뮴 황화물 또는 아연 산화물과 같은 II 족 및 VI 족 원소들의 합금들이 반도체 웨이퍼들을 제조하기 위해 사용될 수 있다.
반도체 웨이퍼들(예를 들어, 실리콘 웨이퍼들)은 복합 층 구조체들(composite layer structures)의 제조 시에 활용될 수 있다. 복합 층 구조체(예를 들어, 반도체 온 인슐레이터, 보다 구체적으로는 실리콘 온 인슐레이터(SOI) 구조체)는 일반적으로 핸들 웨이퍼 또는 층, 디바이스 층, 및 핸들 층과 디바이스 층 간의 절연(즉, 유전체) 막(전형적으로 산화물 층)을 포함한다. 일반적으로, 디바이스 층은 0.01 내지 20 마이크로미터 두께, 예컨대 0.05 내지 20 마이크로미터 두께를 가진다. 후막 디바이스 층들은 약 1.5 마이크로미터 내지 약 20 마이크로미터의 디바이스 층 두께를 가질 수 있다. 박막 디바이스 층들은 약 0.01 마이크로미터 내지 약 0.20 마이크로미터의 두께를 가질 수 있다. 일반적으로, 실리콘 온 인슐레이터(SOI: silicon-on-insulator), 실리콘 온 사파이어(SOS: silicon-on-sapphire), 및 실리콘 온 석영(silicon-on-quartz)과 같은 복합 층 구조체들은, 2개의 웨이퍼를 밀접하게 접촉하여 위치시키고, 그에 의해 반 데르 발스 힘으로 본드를 개시시키고, 이어서 본딩을 강화시키기 위한 열 처리(thermal treatment)에 의하여 제조된다. 어닐링은 터미널 실라놀 기(terminal silanol group)를 2개의 계면 사이의 실록산 본드들로 변환하고, 그에 의해 본드를 강화시킬 수 있다.
열 어닐링(thermal anneal) 후, 본딩된 구조체는 층 전이(layer transfer)를 달성하기 위해 도너 웨이퍼의 상당한 부분을 제거하기 위한 추가 처리를 겪는다. 예를 들어, 웨이퍼 씨닝 기법(wafer thinning techniques), 예컨대, 종종 백 에치 SOI(back etch SOI)(즉, BESOI)로 지칭되는 에칭 또는 그라인딩이 사용될 수 있으며, 여기서 실리콘 웨이퍼는 핸들 웨이퍼에 구속되고 그 후 핸들 웨이퍼 상의 실리콘의 얇은 층만이 잔류할 때까지 천천히 에칭 제거된다. 예를 들어, 미국 특허 번호 제5,189,500호를 참조하고, 그 개시내용은 그 전체가 기재된 것처럼 참조로 본 명세서에 포함된다. 본 방법은 시간 소모적이고 고가이며, 기판들 중 하나를 낭비하고, 일반적으로 수 마이크론보다 얇은 층의 경우 적절한 두께 균일성을 가질 수 없다.
층 전이를 성취하는 다른 통상의 방법은 수소 주입(hydrogen implant), 및 그에 후속하는 열적으로 유발된 층 분리(thermally induced layer splitting)를 활용한다. 입자들(예를 들어, 수소 원자 또는 수소와 헬륨 원자의 조합인 원자들 또는 이온화된 원자들)이 도너 웨이퍼의 전방 표면 아래의 특정 깊이에 주입된다. 주입된 입자들은 그들이 주입된 특정 깊이에서 도너 웨이퍼에 클리브 면(cleave plane)을 형성한다. 도너 웨이퍼의 표면은 주입 공정 동안 웨이퍼 상에 퇴적되는 붕소 화합물들과 같은 유기 화합물들 또는 다른 오염물들을 제거하도록 세정된다.
이후 도너 웨이퍼의 전방 표면은 핸들 웨이퍼에 본딩되어 친수성 본딩 공정을 통해 본딩된 웨이퍼를 형성한다. 본딩에 앞서서, 도너 웨이퍼 및/또는 핸들 웨이퍼는 웨이퍼들의 표면들을, 예를 들어, 산소 또는 질소를 포함하는 플라즈마에 노출시킴으로써 활성화된다. 플라즈마에 대한 노출은 종종 표면 활성화(surface activation)로 지칭되는 공정에서 표면들의 구조체를 수정하는데, 이 활성화 공정은 도너 웨이퍼 및 핸들 웨이퍼 중 하나 또는 둘 다의 표면들을 친수성이 되게 한다. 웨이퍼의 표면들은 SC1 세정 또는 불화 수소산(hydrofluoric acid)과 같은 습식 처리에 의해 추가적으로 화학적으로 활성화될 수 있다. 습식 처리 및 플라즈마 활성화는 어느 순서로든 발생할 수 있거나, 웨이퍼들은 단지 하나의 처리를 받을 수 있다. 다음으로, 웨이퍼들이 함께 눌리어지고, 그들 사이에 본드(bond)가 형성된다. 이러한 본드는 반 데르 발스 힘으로 인해 비교적 약하고, 추가 처리가 일어날 수 있기 전에 강화되어야만 한다.
일부 공정들에서, 도너 웨이퍼와 핸들 웨이퍼(즉, 본딩된 웨이퍼) 간의 친수성 본드는 본딩된 웨이퍼 쌍을 가열하거나 어닐링함으로써 강화된다. 일부 공정들에서, 웨이퍼 본딩은, 예컨대 약 300°C와 500°C 사이의 저온에서 일어날 수 있다. 일부 공정들에서, 웨이퍼 본딩은, 예컨대 약 800°C와 1100°C 사이의 고온에서 일어날 수 있다. 상승된 온도는 도너 웨이퍼와 핸들 웨이퍼의 인접한 표면들 사이의 공유 본드들의 형성을 유도하고, 그에 따라 도너 웨이퍼와 핸들 웨이퍼 사이의 본드를 단단하게 만든다(solidifying). 본딩된 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼에 초기에 주입된 입자들은 클리브 면을 약화시킨다.
그 후, 도너 웨이퍼의 일부가 본딩 웨이퍼로부터 클리브 면을 따라 분리(즉, 클리빙(cleave))되어 SOI 웨이퍼를 형성한다. 클리빙(cleaving)은 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 당겨서 분리시키기 위해 기계적인 힘이 본딩된 웨이퍼의 대향 측들에 수직하게 인가되는 설비(fixture)에 본딩된 웨이퍼를 배치함으로써 수행될 수 있다. 어떤 방법에 따르면, 흡입 컵(suction cups)을 이용하여 기계적 힘을 가한다. 도너 웨이퍼의 일부의 분리는 그 클리브 면에서 본딩된 웨이퍼의 에지에 기계적인 쐐기를 가함으로써 개시되어, 클리브 면을 따라 크랙(crack)의 진행을 개시시킨다. 다음으로, 흡입 컵들에 의해 인가되는 기계적 힘은 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 당기고, 이에 따라 SOI 웨이퍼를 형성한다.
다른 방법에 따르면, 본딩된 쌍은 대신 일정 시간에 걸쳐 상승된 온도에 처하여 도너 웨이퍼의 일부를 본딩된 웨이퍼로부터 분리되게 할 수 있다. 상승된 온도에 노출시키는 것은 클리브 면을 따른 크랙의 개시 및 진행을 야기하고, 따라서 도너 웨이퍼의 일부를 분리한다. 주입된 이온들로부터의 보이드들의 형성으로 인해 크랙이 형성되고, 이는 오스트발드 숙성(Ostwald ripening)에 의해 성장한다. 보이드들은 수소 및 헬륨으로 채워진다. 보이드들은 소판(platelet)이 된다. 소판 내의 가압된 가스들은 마이크로-캐비티들 및 마이크로-크랙들을 진행시키고, 이것은 주입 평면상의 실리콘을 약화시킨다. 어닐링이 적절한 시간에 정지되면, 약화된 본딩된 웨이퍼는 기계적 공정에 의해 클리빙될 수 있다. 그러나, 열 처리가 더 긴 지속기간 동안 및/또는 더 높은 온도로 계속되는 경우, 마이크로 크랙 진행은 모든 크랙이 클리브 면을 따라 병합되는 레벨에 도달하고, 따라서 도너 웨이퍼의 일부를 분리시킨다. 이 방법은 전이된 층의 더 나은 균일성을 가능하게 하고, 도너 웨이퍼의 재활용을 가능하게 하지만, 일반적으로 주입되고 본딩된 쌍을 500°C에 가까운 온도로 가열하는 것을 요구한다.
본 발명의 양태들 중에서 단결정 반도체 도너 기판을 제조하는 방법이 주목될 수 있다. 방법은, 수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 단결정 반도체 도너 기판의 전방 표면을 통해 전방 표면으로부터 중앙 평면을 향해 측정되는 평균 깊이 D1까지 주입시키는 단계 - 단결정 반도체 도너 기판은 2개의 주요한, 일반적으로 평행한 표면- 그 중 하나는 단결정 반도체 도너 기판의 전방 표면이고 그 중 다른 하나는 단결정 반도체 도너 기판의 후방 표면임 -, 단결정 반도체 도너 기판의 전방 표면과 후방 표면을 연결하는 둘레 에지, 및 단결정 반도체 도너 기판의 전방 표면과 후방 표면 사이의 중앙 평면을 포함함 -; 및 단결정 반도체 도너 기판의 전방 표면, 후방 표면, 또는 전방 표면과 후방 표면 둘 다에, 단결정 반도체 도너 기판의 온도를 최대 450°C까지 증가시키고 그에 의해 단결정 반도체 도너 기판에 클리브 면을 형성하기에 충분한 강도 및 지속기간의 광을 조사하는 단계를 포함한다.
다른 양태에서, 본 발명은 다층 구조체를 제조하는 방법에 관한 것이다. 방법은, 수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 단결정 반도체 도너 기판의 전방 표면을 통해 전방 표면으로부터 중앙 평면을 향해 측정되는 평균 깊이 D1까지 주입시키는 단계 - 단결정 반도체 도너 기판은 2개의 주요한, 일반적으로 평행한 표면- 그 중 하나는 단결정 반도체 도너 기판의 전방 표면이고 그 중 다른 하나는 단결정 반도체 도너 기판의 후방 표면임 -, 단결정 반도체 도너 기판의 전방 표면과 후방 표면을 연결하는 둘레 에지, 및 단결정 반도체 도너 기판의 전방 표면과 후방 표면 사이의 중앙 평면을 포함함 -; 단결정 반도체 도너 기판의 전방 표면, 후방 표면, 또는 전방 표면과 후방 표면 둘 다에, 단결정 반도체 도너 기판의 온도를 최대 450°C까지 증가시키고 그에 의해 단결정 반도체 도너 기판에 클리브 면을 형성하기에 충분한 강도 및 지속기간의 광을 조사하는 단계; 내부에 클리브 면을 갖는 단결정 반도체 도너 기판을 산소 플라즈마 표면 활성화를 통해 활성화시키는 단계; 내부에 클리브 면을 갖는 단결정 반도체 도너 기판의 활성화된 전방 표면을 캐리어 기판의 표면에 본딩함으로써 캐리어 기판 및 클리브 면을 갖는 단결정 반도체 도너 기판을 포함하는 본딩된 구조체를 형성하는 단계; 본딩된 구조체를 어닐링하는 단계; 및 본딩된 구조체를 클리브 면을 따라 클리빙함으로써 캐리어 기판 및 단결정 반도체 도너 기판으로부터 전이된 단결정 반도체 디바이스 층을 포함하는 다층 구조체를 형성하는 단계를 포함한다.
도 1a 및 1b는 본 발명에 따른 방법을 수행하기에 적합한 기기의 대안적인 도시들이다.
도 2는 본 발명의 방법에 따라 처리된 웨이퍼의 표면 상의 헤이즈의 개시를 도시한 차트이다.
도 3a 및 3b는 본 발명의 방법에 따라 처리된 웨이퍼의 원자력 현미경검사에 의한 표면 거칠기 측정을 도시한다.
도 4는 본 발명의 방법에 따라 처리된 웨이퍼들에서 검출된 결함들의 감소를 도시하는 차트이다.
도 5는 본 발명의 방법에 따라 처리된 웨이퍼들로부터 초래하는 유사-클리빙형 구조체(as-cleaved structure)의 표면 상의 헤이즈의 감소를 도시하는 차트이다.
본 발명은 다층 구조체를 제조하는 방법에 관한 것이다. 본 발명의 방법은 반도체 도너 구조체에서 균일한 클리브 면의 형성을 가능하게 한다. 본 발명에 따른 방법은 도너 구조체에 광을 조사함으로써 수소 주입된, 헬륨 주입된, 또는 수소 및 헬륨 공동 주입된 반도체 도너 웨이퍼들에서의 소판들의 형성을 촉진한다. 일부 실시예들에서, 도너들은 자외선 광, 가시 광 또는 적외선 광으로 조사된다. 일부 실시예들에서, 도너들은 0.3 마이크로미터(μM) 내지 3 마이크로미터 범위의 파장을 갖는 광으로 조사된다. 주입 동안 생성되는 결정 격자 및 점 결함들 둘 다에 의한 광자들의 흡수는 밀리초로부터 최대 수십 초까지와 같은 짧은 시간 스케일에서의 소판들의 형성을 촉진한다. 광자 흡수 지원형 소판 형성 공정은 후속 층 전이 공정에서 잘 정의된 클리브 면의 형성을 촉진하는 최소 빌트인 응력을 갖는 균일하게 분포된 소판들을 초래하고, 이는 최소의 결함으로 균일한 층 전이를 유리하게 달성한다. 일부 실시예들에서, 본 발명은 FDSOI(Fully-Depleted Silicon-on-Insulator)와 같은 진보된 생성물들을 극도로 요구하기에 적합한 제조 공정을 제공한다.
본 발명의 방법의 일부 실시예들에 따르면, 수소 이온들, 헬륨 이온들, 또는 헬륨 이온들과 수소 이온들의 조합의 주입은 도너 기판에서 손상 층을 형성한다. 일부 실시예들에서, 주입된 반도체 도너 구조체는 광에 조사됨으로써, 주입에 의해 형성된 손상 층 주위의 도너 구조체 내에 클리브 면을 정의하는 소판들을 형성한다. 일부 실시예들에서, 도너 구조체는 그 후에 캐리어 구조체에 본딩되고, 본딩된 구조체는 클리빙 동작을 겪음으로써 도너 구조체로부터 캐리어 구조체로 층을 전이한다.
종래의 층 전이 방법들은 소판 형성의 정확한 제어를 제공하지 않을 수 있다. 소판들은 본딩된 구조체의 어닐링 동안 또는 사전-본딩 어닐링 동안 형성될 수 있다. 퍼니스(furnace) 어닐링 공정이 비교적 긴 공정이므로, 소판 형성은 공공(vacancy)들 및 주입된 종들의 확산에 의해 용이하게 된다. 열 예산이 증가함에 따라, 주입된 종들의 분율이 주변 대기로의 외부 확산에 의해 손실된다. 어닐링 동안의 오스트발드 숙성 공정은, 후속 클리빙 공정에서 전이될 층에 불균일한 응력을 생성했던 불균일한 소판들을 초래한다. 큰 소판들의 과성장은 클리빙 전에 또는 클리빙 동안 파열될 수 있으며, 이는 다양한 결함들을 초래한다. 층 전이 결함들은 근본 원인 및 크기에 기초하여 분류된다:
1. 보이드들. 보이드들은 직경이 약 수백 마이크로미터 이상이다. 보이드들은 주입된 종들로부터의 가스 축적의 조합에서 불충분한 본드 강도에 의해 야기되는 본드 계면에서의 캐비티들 또는 본드 계면에 트래핑된 입자들로 인해 형성된다;
2. 풀아웃(Pullout)들. 이러한 결함들은 통상적으로 직경이 마이크로미터의 범위에 있다. 형성 메커니즘은 보이드의 것과 유사하다;
3. 큰 면적 결함들. 이러한 결함들은 전형적으로 크기가 서브-마이크로미터이다. 이러한 결함들은 불균일한 국부적 응력 및 층 파열을 생성했던 소판들의 오스트발드 숙성 공정 및 불균질한 정보에 의해 야기된다; 및
4. 광점 결함들. 이러한 결함들은 웨이퍼가 웨이퍼 표면에 수직으로 유지되는 좁은 빔 광원에 의해 조명될 때 보여지는 반사된 광의 개별 미세 점들을 포함한다. 이러한 결함들은 크기가 약 나노미터 내지 마이크로미터이다. 이러한 결함들은 소판 형성 및 성장의 공정에서 가장 자주 형성된다.
이러한 잠재적 결함들을 고려하여, 소판 형성 및 성장을 야기하는 종래의 어닐링들은 최상의 품질의 전이 층들을 생성하지 않을 수 있다. 다양한 결함들의 특성 및 형성 메커니즘에 관계없이, 본드 계면의 청정도 및 강도뿐만 아니라 소판 형성을 제어하는 것은 층 전이 결함들을 감소시키거나 제거하는 데에 중요하다.
본 발명의 방법에 따르면, 광자 지원형 소판 핵형성 및 성장에 의해 균일한 클리브 면이 형성될 수 있다. 이러한 방법은 유리하게는 종래의 방법들에서 발생할 수 있는 위에 언급된 결함들의 발생을 감소시킨다. 일부 실시예들에서, 도너들은 자외선 광, 가시 광 또는 적외선 광으로 조사된다. 일부 실시예들에 따르면, 0.3 마이크로미터(μM) 내지 3 마이크로미터 범위의 파장을 갖는 광원이 사용되어 주입된 도너 웨이퍼를 처리한다. 사용되는 광원에 따라, 웨이퍼는 특정 온도까지 가열될 수 있다. 소판들의 균일한 핵형성 및 성장은 결정 격자, 자유 캐리어들, 및 점 결함들 둘 다의 광자 흡수에 의해 촉진되는데, 이는 퍼니스 어닐링 공정에서 발생하는 것과 같은 광자(열적) 지원형 소판 형성 및 성장의 경우보다 훨씬 더 낮은 온도에서 발생한다.
광자 지원형 소판 형성 공정은 공공들뿐만 아니라 주입된 수소 둘 다의 최소 장거리 확산을 수반하기 때문에, 주입된 수소 및 공공들은 원하지 않는 외부 확산 없이 소판들에서 효율적으로 잠긴다. 이 광자 지원형 소판 형성의 전체적인 이점들은 다음을 포함하지만 이에 제한되지 않는다:
1. 전이될 층에서의 연관된 응력 및 소판 크기의 균일한 분포; 및
2. 주입된 종들의 보다 효율적인 이용- 이는 층 전이를 위한 열 예산을 더 낮추고, 소판 성장에서 오스트발드 숙성 공정을 억제함 -.
위의 둘의 조합된 효과는 층 전이에서 실질적으로 감소된 결함들로 이어진다. 예를 들어, 지금까지의 경험적 결과들은, 본 발명의 방법에 의해 달성되는 더 양호한 소판 형성 제어로 인해, 특히, 광점 결함들이 실질적으로 감소되는 것을 보여주었다.
I. 본 발명의 방법에 따라 사용하기 위한 구조체들
본 발명에서의 사용을 위한 기판들은 단결정 반도체 도너 기판 및 캐리어 기판을 포함한다. 일반적으로, 단결정 반도체 도너 기판은 2개의 주요한, 일반적으로 평행한 표면- 표면들 중 하나는 기판의 전방 표면이고, 표면들 중 다른 하나는 기판의 후방 표면임 -, 전방 표면과 후방 표면을 연결하는 주변 에지, 전방 표면과 후방 표면 사이의 벌크 영역, 및 전방 표면과 후방 표면 사이의 대략적으로 등거리의 중앙 평면을 포함한다. 반도체 웨이퍼, 예를 들어, 실리콘 웨이퍼는, 전형적으로, 소정의 전체 두께 변화(TTV), 비틀림(warp) 및 휘어짐(bow)을 가지므로, 전방 표면 상의 모든 지점과 후방 표면 상의 모든 지점 사이의 중간 지점은 평면 내에 정확하게 떨어지지 않을 수 있다. 그러나, 실용적인 문제로서, TTV, 비틀림 및 휘어짐은 전형적으로 매우 작아서, 매우 근사적으로 말하면, 중간 지점들은 전방 표면과 후방 표면 사이에서 대략 등거리인 가상의 중앙 평면 내에 있다고 말할 수 있다.
본 명세서에서 설명되는 것과 같은 임의의 동작 이전에, 단결정 반도체 도너 기판의 전방 표면 및 후방 표면은 실질적으로 동일할 수 있다. 표면은, 단지 편의상 및 일반적으로 본 발명의 방법의 동작들이 수행되는 표면을 구별하기 위해, "전방 표면" 또는 "후방 표면"으로 지칭된다. 본 명세서 전반에서 설명되는 것과 같이, 동작, 예를 들어, 이온 주입, 조사, 산소 플라즈마 활성화(oxygen plasma activation) 등은 기판의 전방 표면에서 일어나는 것으로 기술된다. 이 명명 협약은 도너 기판의 후방 표면 상에서의 동일한 그러한 동작들, 또는 상이한 동작들을 수행하는 것을 배제하지 않는다. 일부 실시예들에서, 특정 동작들, 예를 들어, 조사가 전방 표면 및 후방 표면 상에서 발생할 수 있다. 본 발명의 맥락에서, 캐리어 기판 및 단결정 반도체 도너 기판 중 어느 하나 또는 둘 다의 전방 표면들 상에 하나 이상의 절연 층이 제조될 수 있다. 종래의 본딩 및 웨이퍼 씨닝 단계들이 완료되면, 단결정 반도체 도너 기판은 반도체-온-절연체(예를 들어, 실리콘-온-절연체) 복합 구조체의 반도체 디바이스 층을 형성한다.
일부 실시예들에서, 단결정 반도체 도너 기판은 반도체 웨이퍼를 포함한다. 바람직한 실시예들에서, 반도체 웨이퍼는 실리콘, 사파이어, 갈륨 비화물, 갈륨 질화물, 갈륨 산화물, 알루미늄 갈륨 질화물, 인듐 인화물, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄 및 이들의 조합들로 구성되는 그룹으로부터 선택된 재료를 포함한다. 본 발명의 단결정 반도체 도너 기판은 전형적으로 적어도 약 150mm, 적어도 약 200mm, 적어도 약 300mm, 또는 적어도 약 450mm의 공칭 직경을 갖는다. 웨이퍼 두께들은 약 250 마이크로미터 내지 약 1500 마이크로미터, 예컨대 약 300 마이크로미터 내지 약 1000 마이크로미터, 적합하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내에서 변화할 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예들에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
특별히 바람직한 실시예들에서, 반도체 웨이퍼는, 종래의 초크랄스키(Czochralski) 결정 성장 방법에 따라 성장된 단결정 잉곳(single crystal ingot)으로부터 슬라이싱된 단결정 실리콘 웨이퍼로부터 슬라이싱된 웨이퍼를 포함한다. 이러한 방법뿐만 아니라, 표준 실리콘 슬라이싱, 랩핑, 에칭, 및 연마 기술들은, 예를 들어, F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, and Silicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982(참조로 본 명세서에 포함됨)에 개시된다. 원한다면, 웨이퍼들은, 예를 들어, 표준 SC1/SC2 용액에서 세정될 수 있다. 일부 실시예들에서, 본 발명의 단결정 실리콘 웨이퍼들은 종래의 초크랄스키("Cz") 결정 성장 방법에 따라 성장된 단결정 잉곳으로부터 슬라이싱된 단결정 실리콘 웨이퍼들이며, 전형적으로, 적어도 약 150mm, 적어도 약 200mm, 적어도 약 300mm, 또는 적어도 약 450mm의 공칭 직경을 갖는다. 바람직하게는, 단결정 실리콘 핸들 웨이퍼들, 예를 들어, 도너 웨이퍼 및 캐리어 웨이퍼는 스크래치들, 큰 입자들 등과 같은 표면 결함들이 없는 미러-연마된(mirror-polished) 전방 표면 마감들을 갖는다. 웨이퍼 두께는 약 250 마이크로미터 내지 약 1500 마이크로미터, 예컨대 약 300 마이크로미터 내지 약 1000 마이크로미터, 적합하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내에서 변화할 수 있다. 일부 특정 실시예들에서, 웨이퍼 두께는 약 725 마이크로미터 내지 약 800 마이크로미터, 예컨대 약 750 마이크로미터 내지 약 800 마이크로미터일 수 있다. 일부 실시예들에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예들에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
일부 실시예들에서, 단결정 반도체 도너 기판은 일반적으로 초크랄스키-성장 방법에 의해 달성되는 농도들에서 격자간 산소(interstitial oxygen)를 포함한다. 일부 실시예들에서, 단결정 반도체 도너 기판은 약 4PPMA 내지 약 18PPMA의 농도의 산소를 포함한다. 일부 실시예들에서, 단결정 반도체 도너 기판은 약 10PPMA 내지 약 35PPMA의 농도의 산소를 포함한다. 일부 실시예들에서, 단결정 반도체 도너 기판은 약 12PPMA 이하, 예컨대 약 10PPMA 미만의 농도의 산소를 포함한다. 격자간 산소는 SEMI MF1188-1105에 따라 측정될 수 있다.
단결정 반도체 도너 기판은 초크랄스키 또는 부동 구역(float zone) 방법들에 의해 획득가능한 임의의 저항률을 가질 수 있다. 따라서, 단결정 반도체 도너 기판의 저항률은 본 발명의 구조체의 최종 사용/응용의 요건들에 기초한다. 저항률은 그러므로 밀리옴(milliohm) 이하로부터 메가옴(megaohm) 이상으로 가변할 수 있다. 일부 실시예들에서, 단결정 반도체 도너 기판은 p형 또는 n형 도펀트를 포함한다. 적합한 도펀트들은 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형), 및 비소(n형)를 포함할 수 있다. 도펀트 농도는 핸들 웨이퍼의 원하는 저항률에 기초하여 선택된다. 일부 실시예들에서, 단결정 반도체 핸들 기판은 p형 도펀트를 포함한다. 일부 실시예들에서, 단결정 반도체 도너 기판은 붕소와 같은 p형 도펀트를 포함하는 단결정 실리콘 웨이퍼이다. 일부 실시예들에서, 단결정 반도체 도너 기판은, 약 100ohm-cm 미만, 약 50ohm-cm 미만, 약 1ohm-cm 미만, 약 0.1ohm-cm 미만 또는 심지어 약 0.01ohm-cm 미만 등의, 비교적 낮은 최소 벌크 저항률을 갖는다.
일부 실시예들에서, 단결정 반도체 도너 기판은 비교적 높은 최소 벌크 저항률을 갖는다. 높은 저항률 웨이퍼들은 일반적으로 초크랄스키법 또는 부동 구역(float zone) 방법에 의해 성장된 단결정 잉곳들로부터 슬라이싱된다. 고 저항률 웨이퍼들은, 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형) 및 비소(n형) 등의, 전기적 활성 도펀트들을 일반적으로 매우 낮은 농도들로 포함할 수 있다. Cz-성장된 실리콘 웨이퍼들은 결정 성장 동안에 혼입되는 산소에 의해 야기된 열 도너(thermal donors)를 전멸시키기 위해 약 600°C 내지 약 1000°C 범위의 온도에서 열 어닐링을 겪을 수 있다. 일부 실시예들에서, 단결정 반도체 도너 기판은 적어도 100 옴-cm, 또는 심지어 적어도 약 500 옴-cm의, 예컨대 약 100 옴-cm 내지 약 100,000 옴-cm, 또는 약 500 옴-cm 내지 약 100,000 옴-cm, 또는 약 1000 옴-cm 내지 약 100,000 옴-cm, 또는 약 500 옴-cm 내지 약 10,000 옴-cm, 또는 약 750 옴-cm 내지 약 10,000 옴-cm, 약 1000 옴-cm 내지 약 10,000 옴-cm, 약 1000 옴-cm 내지 약 6000 옴-cm, 약 2000 옴-cm 내지 약 10,000 옴-cm, 약 3000 옴-cm 내지 약 10,000 옴-cm, 또는 약 3000 옴-cm 내지 약 5,000 옴-cm의 최소 벌크 저항률을 갖는다. 고 저항률 웨이퍼들을 제조하는 방법들은 본 기술 분야에 공지되어 있고, 그러한 고 저항률 웨이퍼들은 SunEdison Semiconductor Ltd.(St. Peters, MO; 이전에는 MEMC Electronic Materials, Inc.)와 같은 상업적 공급자들로부터 획득될 수 있다.
단결정 반도체 도너 기판은 단결정 실리콘을 포함할 수 있다. 단결정 반도체 도너 기판은, 예를 들어, (100), (110) 또는 (111) 결정 배향 중 임의의 결정 배향을 가질 수 있고, 결정 배향의 선택은 구조체의 최종 용도에 의해 지시될 수 있다.
일부 실시예들에서, 단결정 반도체 도너 기판의 주요 표면들은 본 발명의 방법의 동작들 이전에는 미처리(untreated)될 수 있다. 즉, 단결정 반도체 도너 기판은 슬라이싱되고, 연마될 수 있지만, 산화 또는 질화 층을 갖도록 추가적으로 처리되지 않는다. 일부 실시예들에서, 단결정 반도체 도너 기판은 하나 이하의 네이티브 실리콘 산화물 층을 포함한다. 일부 실시예들에서, 단결정 반도체 도너 기판의 주요 표면들 중 하나 이상은 이온 주입 이전에 산화될 것이다. 바람직한 실시예들에서, 전방 표면 층, 즉 그것을 통하여 수소 이온들 또는 수소 이온들과 헬륨 이온들의 조합이 주입되는 층은 이온 주입 이전에 산화된다. 계면 밀도(interface density)를 낮게 유지하기 위하여 상부 실리콘/박스 계면(top Silicon/BOX interface)에서 열 계면을 갖는 것이 바람직하다. 단결정 반도체 도너 기판은 주입 후의 상승된 온도에서 산화되어서는 안되며, 이는 웨이퍼 블리스터(blister)를 야기할 수 있다. 일부 실시예들에서, 단결정 반도체 도너 기판의 주요 표면들 중 하나 이상은 이온 주입 이전에 질화될 수 있다. 바람직한 실시예들에서, 전방 표면 층, 즉 그것을 통하여 헬륨 및 수소 이온들이 주입되는 층은 이온 주입 이전에 질화된다.
단결정 반도체 도너 기판은 ASM A400과 같은 퍼니스(furnace)에서 열적으로 산화될 수 있다. 온도는 산화 환경에서 750°C 내지 1100°C 범위일 수 있다. 산화 환경 대기는 Ar 또는 N2와 같은 비활성 기체 및 O2의 혼합물일 수 있다. 산소 함량은 1 내지 10 퍼센트 또는 그보다 더 높게 변할 수 있다. 일부 실시예들에서, 산화 환경 대기는 최대 100%까지일 수 있다("건식 산화(dry oxidation)"). 일부 실시예들에서, 환경 대기는 Ar 또는 N2와 같은 비활성 기체 및 O2 및 수증기와 같은 산화 기체들의 혼합물을 포함할 수 있다("습식 산화(wet oxidation)"). 예시적인 실시예에서, 도너 웨이퍼들은 A400과 같은 수직형 퍼니스 내로 로딩될 수 있다. 온도는 N2 및 O2의 혼합물과 함께 산화 온도로 증가된다. 요구되는 온도에서, 수증기는 기체 흐름(gas flow) 내로 도입된다. 요구되는 산화물 두께가 획득된 후, 수증기 및 O2는 공급 중지되고, 퍼니스 온도는 감소되며, 웨이퍼들은 퍼니스로부터 언로딩된다. 일부 실시예들에서, 산화 층은 약 1 나노미터 내지 약 5000 나노미터, 예컨대 약 1 나노미터 내지 약 1000 나노미터, 또는 약 1 나노미터 내지 약 100 나노미터, 약 1 나노미터 내지 약 50 나노미터의 두께를 갖는다.
산화 후, 웨이퍼 세정은 선택적이다. 원한다면, 웨이퍼들은, 예를 들어, 표준 SC1/SC2 용액에서 세정될 수 있다.
II. 이온 주입
본 발명의 방법에 따르면, 에칭되고 연마되며 선택적으로 산화된 반도체 웨이퍼와 같은 단결정 반도체 도너 기판은 도너 기판에서 손상 층을 형성하기 위하여 이온 주입을 겪는다. 이온 주입은 Applied Materials Quantum II, Quantum LEAP, 또는 Quantum X와 같은 상업적으로 이용가능한 기기에서 수행될 수 있다. 주입된 이온들은 헬륨 이온들 또는 수소 이온들 또는 이들의 조합을 포함한다. 주입된 이온들은 He+, H+, H2 +, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합은 단결정 반도체 도너 기판의 전방 표면을 통해 전방 표면으로부터 중앙 평면을 향해 측정되는 평균 깊이 D1까지 주입된다. 이온 주입은 반도체 도너 기판에서 손상 층을 형성하기에 충분한 밀도 및 지속기간으로서 수행된다. 주입 밀도는 약 1012이온/cm2 내지 약 1017이온/cm2, 예컨대, 약 1014이온/cm2 내지 약 1017이온/cm2, 예컨대 약 1015이온/cm2 내지 약 1016이온/cm2의 범위일 수 있다. 주입 에너지들은 약 1keV 내지 약 3,000keV, 예컨대 약 10keV 내지 약 3,000keV의 범위일 수 있다. 주입 에너지들은 약 1keV 내지 약 3,000keV, 예컨대 약 5keV 내지 약 1,000keV, 또는 약 5keV 내지 약 200keV, 또는 5keV 내지 약 100keV, 또는 5keV 내지 약 80keV의 범위일 수 있다. 주입의 깊이 D1은 최종 SOI 구조체에서 단결정 반도체 디바이스 층의 두께를 결정한다. 이온들은 약 100 옹스트롬 내지 약 30,000 옹스트롬, 예컨대 약 200 옹스트롬 내지 약 20,000 옹스트롬, 예컨대 약 2000 옹스트롬 내지 약 15,000 옹스트롬, 또는 약 15,000 옹스트롬 내지 약 30,000 옹스트롬의 깊이 D1로 주입될 수 있다. 수소 및 헬륨 둘 다가 주입되는 경우, 바람직하게는, He 주입 피크 집중(peak concentration)은 수소 주입의 피크의 약 +/- 1000 옹스트롱 이내에 있어야 하고, 더 바람직하게는 약 +/- 500 옹스트롱 이내에 있어야 하며, 더욱 더 바람직하게는 수소 주입의 피크의 약 +/- 100 옹스트롱 이내에 있어야 할 것이다. 헬륨 주입은 수소 주입 이전에, 그와 동시에 또는 이후에 일어날 수 있다.
일부 실시예들에서, 주입 이후에, 단결정 반도체 도너 기판들, 예를 들어, 단결정 실리콘 도너 웨이퍼들에게 세정을 받게 하는 것이 바람직할 수 있다. 일부 바람직한 실시예들에서, 세정은 DI수 린스(DI water rinse) 및 SC1/SC2 세정들이 뒤따르는 피라나(Piranha) 세정을 포함할 수 있다. 일부 실시예들에서, 주입 후에 웨이퍼들에게 세정을 받게 하는 것이 바람직할 수 있다. 일부 바람직한 실시예들에서, 세정은 DI수 린스(DI water rinse) 및 SC1/SC2 세정들이 뒤따르는 피라나(Piranha) 세정을 포함할 수 있다.
III. 주입된 단결정 반도체 도너 기판의 조사
본 발명의 방법에 따르면, 주입된 단결정 반도체 도너 기판은 광으로 조사됨으로써 이온 주입에 의해 야기된 손상 층에 또는 그 근처에 클리브 면을 형성한다. 클리브 면은 전이된 디바이스 층 상의 결함들을 감소시키는 균일한 소판들을 포함한다. 소판들의 균일한 핵형성 및 성장은 결정 격자, 자유 캐리어들, 및 점 결함들 둘 다의 광자 흡수에 의해 촉진되는데, 이는 퍼니스 어닐링 공정에서 발생하는 것과 같은 광자(열적) 지원형 소판 형성 및 성장의 경우보다 훨씬 더 낮은 온도에서 발생한다. 일부 실시예들에 따르면, 단결정 반도체 도너 기판의 전방 표면, 후방 표면, 또는 전방 표면과 후방 표면 둘 다는, 단결정 반도체 도너 기판의 온도를 최대 450°C까지 증가시키고 그에 의해 단결정 반도체 도너 기판에 클리브 면을 형성하기에 충분한 강도 및 지속기간의 광으로 조사된다.
일부 실시예들에서, 단결정 반도체 도너 구조체는 급속 열 처리 툴(tool) 내로 로딩된다. 적합한 예시적인 툴은 Applied Materials로부터의 RTP CenturaTM이다. 단결정 반도체 도너 구조체, 예를 들어, 단결정 반도체 웨이퍼는 실온에서 로봇에 의해 피킹(pick)되고 반응기의 챔버 내의 서셉터, 예를 들어, SiC 코팅된 흑연 서셉터 상에 배치된다. 웨이퍼(20)가 조사(30)되는 동안 웨이퍼(20)를 유지하는 서셉터(10)를 도시하는 도 1a를 참조한다. 도 1b를 참조하면, 일부 툴들에서, 웨이퍼(120)는, 많은 산업적 급속 열 처리 툴들에서 전형적으로 사용되는 바와 같이, 예를 들어, 3개의 지지 핀(100)에 의해 지지되고, 웨이퍼(120)가 조사(130)되는 동안 차폐 링(110)에 의해 차폐될 수 있다. 일부 실시예들에서, 광은 자외선 광 또는 가시 광, 또는 자외선 광과 가시 광의 조합이다. 일부 실시예들에서, 광은 적외선 광, 또는 자외선 광과 적외선 광의 조합이며, 이는 UV 및 IR 램프들의 조합을 사용하는 것에 의해 달성가능하다. 일단 웨이퍼(120)가 툴 내에 배치되면, 램프들이 턴 온된다. 본 발명의 방법에 적합한 램프들은 텅스텐 할로겐 석영 램프들, 크세논 아크 플라즈마 램프들, 및 이산화탄소 레이저를 포함한다. 텅스텐 할로겐 램프들은 일반적으로 약 500 나노미터(0.5 마이크로미터) 초과, 예컨대 약 500 나노미터(0.5 마이크로미터) 내지 약 2000 나노미터(2.0 마이크로미터), 또는 약 500 나노미터(0.5 마이크로미터) 내지 약 1500 나노미터(1.5 마이크로미터), 또는 약 500 나노미터(0.5 마이크로미터) 내지 약 2500 나노미터(2.5 마이크로미터)의 스펙트럼에서의 조사에 적합하다. 적합한 램프들은 레늄 합금 및 우시오(Ushio)로부터의 석영 할로겐 IR 램프들을 포함한다. 크세논 아크 플라즈마 램프들은 일반적으로 약 300 나노미터(0.3 마이크로미터) 초과, 예컨대 약 300 나노미터(0.3 마이크로미터) 내지 약 1100 나노미터(1.1 마이크로미터)의 스펙트럼에서의 조사에 적합하다. 일부 실시예들에서, 광은 약 0.3 마이크로미터 내지 약 3 마이크로미터의 파장을 갖는다. 일부 실시예들에서, 광은 약 0.5 마이크로미터 내지 약 2 마이크로미터의 파장을 갖는다.
일부 실시예들에서, 조사의 지속기간은 약 1밀리초 내지 약 5분, 예컨대 약 10초 내지 약 5분, 또는 약 30초 내지 약 5분, 또는 약 30초 내지 약 180초, 또는 약 60초 내지 약 120초이다. 광원들의 유형 및 웨이퍼 지지 메커니즘들의 열 질량에 따라, 처리 시간이 그에 따라 제어된다. 일부 실시예들에서, 단결정 반도체 도너 구조체는 조사 동안, 예를 들어, 서셉터 상에서 회전된다. 단결정 반도체 도너 구조체는 분당 약 5회전 내지 분당 약 100회전의 속도로 회전될 수 있다.
일부 실시예들에서, 조사는 웨이퍼의 온도의 증가를 야기하는데, 이는 웨이퍼의 표면 또는 벌크에서 측정될 수 있다. 일부 실시예들에서, 단결정 반도체 도너 기판의 온도는 약 200°C 내지 약 450°C, 예컨대 약 250°C 내지 약 350°C의 온도로 증가된다. 일부 실시예들에서, 단결정 반도체 도너 기판의 온도는 최대 약 350°C, 예컨대 약 30°C 내지 약 350°C, 또는 약 200°C 내지 약 350°C의 온도로 증가된다.
조사의 지속기간은 단결정 반도체 도너 기판의 전방 표면, 후방 표면, 또는 전방 표면과 후방 표면 둘 다 상의 표면 헤이즈를 증가시키기에 충분하다. 표면 헤이즈의 감지가능한 증가는 웨이퍼 조사에 대한 종점으로서 역할을 할 수 있다. 예를 들어, 조사 동안에 웨이퍼의 온도가 증가함에 따라 헤이즈의 현저한 증가를 나타내는 도 2를 참조한다. 표면 헤이즈는 KLA-Tencor Surface ScanTM와 같은 상업적 표면 검사 툴에 의해 오프라인으로 측정되고 헤이즈 변화의 개시를 결정할 수 있다. 소판 형성의 개시는 도 3a에 도시된 바와 같이 AFM 측정에 의해 측정될 수 있다. 직경이 최대 약 1 마이크로미터까지이고 높이가 약 1 내지 약 5nm 범위인 범프들이 소판 핵형성 및 성장의 결과로서 발견될 수 있다. 예를 들어, 관찰가능한 범프 측방향 치수는 1 내지 2 마이크로미터의 범위, 예컨대 약 1.6 마이크로미터일 수 있다. 높이는 약 1 내지 약 5 나노미터 범위, 예컨대 약 4 나노미터일 수 있다. 표면의 제곱 평균 제곱근(root mean square) 거칠기는 약 1 나노미터 내지 약 2 나노미터, 예컨대 약 1.4 나노미터일 수 있다. 평균 표면 거칠기는 약 0.1 내지 약 1 나노미터, 예컨대 약 0.4 나노미터일 수 있다. 20%만큼의 헤이즈 증가의 개시는 조사를 위한 종점으로 간주된다. 과처리될 때, 소판들은 본딩 보이드들 또는 층 전이 결함들을 야기하고 블리스터들을 형성하기에 충분히 크게 성장한다. 헤이즈 제어는 생산 친화적 비파괴적 인라인 모니터 방법으로서 권장된다. 헤이즈의 증가는 클리브 면에서 균일한 소판들의 성장을 나타낸다.
IV. 플라즈마 활성화
일부 실시예들에서, 내부에 클리브 면을 갖는 이온 주입되고 선택적으로 세정된 단결정 반도체 도너 기판은 산소 플라즈마 및/또는 질소 플라즈마 표면 활성화를 겪는다. 일부 실시예들에서, 산소 플라즈마 표면 활성화 툴은, EVG®810LT 저온 플라즈마 활성화 시스템과 같은 EV 그룹으로부터 활용가능한 것들과 같은, 상업적으로 활용가능한 툴이다. 이온 주입되고 선택적으로 세정된 단결정 반도체 도너 기판이 챔버 내로 로딩된다. 챔버는 진공화되고 대기보다 낮은 압력까지 다시 O2 또는 N2로 백필됨으로써, 플라즈마를 생성한다. 단결정 반도체 도너 기판은 약 1초 내지 약 120초의 범위를 가질 수 있는 원하는 시간 동안 이 플라즈마에 노출된다. 단결정 반도체 도너 기판의 전방 표면을 위에 설명된 방법에 따라 제조된 단결정 반도체 핸들 기판에 잘 본딩될 수 있고 친수성이 되게 하기 위해 산소 또는 질소 플라즈마 표면 산화가 수행된다. 플라즈마 활성화 후에, 활성화된 표면은 탈이온수로 린스된다. 단결정 반도체 도너 기판은 이어서 본딩 이전에 스핀 건조된다. 산소 플라즈마 표면 산화는 단결정 반도체 도너 기판의 전방 표면을 친수성으로 만들고 캐리어 기판에 잘 본딩할 수 있게 하기 위하여 수행된다.
V. 웨이퍼 대 웨이퍼 본딩
단결정 반도체 도너 기판의 친수성의 전방 표면 층 및 캐리어 기판의 친수성의 표면, 예를 들어, 전방 표면은, 다음으로 밀접하게 접촉되고, 이에 의하여 본딩된 구조체를 형성한다.
일반적으로, 도너 기판과 마찬가지로, 캐리어 기판은 일반적으로 평행한 2개의 주요 표면(표면들 중 하나는 기판의 전방 표면이고, 표면들 중 다른 하나는 기판의 후방 표면임), 전방과 후방 표면을 연결하는 주변 에지, 및 전방과 후방 표면 사이의 중앙 평면을 포함한다. 일부 실시예들에서, 캐리어 기판은 반도체 웨이퍼를 포함한다. 바람직한 실시예들에서, 반도체 웨이퍼는 실리콘, 사파이어, 석영, 갈륨 비소, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄, 리튬 니오베이트(LiNbO3), 바륨 티타네이트(BaTiO3), 및 그들의 조합들로 구성되는 그룹으로부터 선택된 재료를 포함한다. 특별히 바람직한 실시예들에서, 반도체 웨이퍼는, 종래의 초크랄스키 결정 성장 방법에 따라 성장된 단결정 잉곳(single crystal ingot)으로부터 슬라이싱된 단결정 실리콘 웨이퍼로부터 슬라이싱된 웨이퍼를 포함한다. 일부 바람직한 실시예들에서, 캐리어 기판은 그들의 표면 상에 산화 층을 가지는 실리콘 웨이퍼를 포함한다. 일부 바람직한 실시예들에서, 도너 기판의 전방 표면 및 캐리어 기판의 전방 표면은 실질적으로 동일한 치수들을 가진다. 캐리어 기판은 또한 실리콘과는 실질적으로 상이한 열 팽창 계수를 가지는 재료일 수 있다. 예를 들어, 캐리어 기판은 사파이어 웨이퍼 또는 석영 웨이퍼일 수 있다.
일부 실시예들에서, 캐리어 웨이퍼는 절연 재료의 다수의 층을 포함할 수 있다. 캐리어 웨이퍼는 2개의 절연 층, 3개의 절연 층, 또는 그 이상을 포함할 수 있다. 일부 실시예들에서, 각각의 절연 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택된 재료를 포함할 수 있다. 각각의 절연 층은 적어도 약 10 나노미터 두께, 예컨대 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 50 나노미터 내지 약 500 나노미터, 또는 약 100 나노미터 내지 약 400 나노미터, 예컨대 약 50 나노미터, 약 75 나노미터, 약 85 나노미터, 약 100 나노미터, 약 150 나노미터, 약 175 나노미터, 또는 약 200 나노미터의 두께를 가질 수 있다.
캐리어 웨이퍼, 예를 들어, 실리콘, 사파이어 또는 석영은 산화 공정 및 산화 플라즈마 활성화의 대상이 될 수 있다. 다른 방식으로 기술하자면, 단결정 반도체 도너 기판 및 캐리어 웨이퍼의 전방 표면들 모두는 유사한 사전처리들의 대상이 될 수 있고, 활성화되고 산화된 전방 표면들을 모두 포함할 수 있다.
기계적 본드가 비교적 약하기 때문에, 본딩된 구조체는 도너 웨이퍼와 캐리어 웨이퍼 사이의 본드를 확고하게 하기 위하여 추가적으로 어닐링된다. 적합한 툴의 일 예시는(Blue M model)과 같은 단순한 Box 퍼니스(furnace)일 수 있다. 일부 실시예들에서, 본딩된 구조체는 약 300°C 내지 약 700°C, 약 400°C 내지 약 600°C, 예컨대 약 400°C 내지 약 450°C, 또는 심지어 약 450°C 내지 약 600°C, 또는 약 350°C 내지 약 450°C의 온도에서 어닐링된다. 열 예산을 증가시키는 것은 본드 강도에 긍정적인 영향을 미칠 것이다. 본딩된 구조체는 약 150°C 내지 약 500°C, 또는 약 150°C 내지 약 350°C, 예컨대 약 150°C 내지 약 300°C, 바람직하게는 약 225°C의 온도에서 어닐링될 수 있다. 이러한 온도 범위 내에서의 열 어닐링은 열적으로 활성화된 클리브 면을 형성하기에 충분하다. 열 어닐링은 약 0.5 시간 내지 약 10 시간, 예컨대 약 30 분 내지 약 5 시간, 또는 30 분 내지 3 시간, 예컨대 약 1 시간 또는 약 2 시간의 지속기간 동안 발생할 수 있다.
일부 실시예들에서, 어닐링은 예컨대 약 0.5MPa 내지 약 200MPa, 예컨대 약 0.5MPa 내지 약 100MPa, 예컨대 약 0.5MPa 내지 약 50MPa, 또는 약 0.5MPa 내지 약 10MPa, 또는 약 0.5MPa 내지 약 5MPa의 비교적 높은 압력들에서 발생할 수 있다. 종래의 본딩 방법들에서, 온도는 "자동클리빙(autocleave)"에 의해 제한될 가능성이 있다. 이는 주입 평면에서의 소판들의 압력이 외부 등압(external isostatic pressure)을 초과할 때 발생한다. 따라서, 종래의 어닐링은 자동클리빙 때문에 약 350°C 내지 약 400°C의 본딩 온도들로 제한될 수 있다. 주입 및 본딩 후에, 웨이퍼들은 약하게 함께 유지된다. 그러나 웨이퍼들 사이의 갭은 가스 침투 또는 탈출을 방지하기에 충분하다. 약한 본드들은 열 처리들에 의해 강화될 수 있지만, 주입 동안 형성된 캐비티들은 가스로 채워진다. 가열하는 동안, 캐비티들 내부의 가스는 가압된다. 압력은 투여량에 따라 0.2 내지 1GPa에 도달할 수 있는 것으로 추정된다(Cherkashin et al., J. Appl. Phys. 118, 245301 (2015)). 압력이 임계값을 초과할 때, 층은 박리된다. 이는 자동클리빙 또는 열 클리빙이라고 지칭된다. 이는 어닐링에서 더 높은 온도 또는 더 긴 시간을 방지한다. 본 발명의 일부 실시예들에 따르면, 본딩은 예컨대, 약 0.5MPa 내지 약 200MPa, 예컨대 약 0.5MPa 내지 약 100MPa, 예컨대 약 0.5MPa 내지 약 50MPa, 또는 약 0.5MPa 내지 약 10MPa, 또는 약 0.5MPa 내지 약 5MPa의 상승된 압력들에서 발생하고, 그에 의해 상승된 온도들에서 본딩을 가능하게 한다. 종래의 본딩 어닐링에서, 핸들 웨이퍼 및 도너 웨이퍼 둘 다의 에지는 롤 오프로 인해 멀리 떨어지게 될 수 있다. 이 영역에는, 층 전이가 존재하지 않는다. 이는 테라스(terrace)라고 불린다. 가압된 본딩은 이러한 테라스를 감소시켜, SOI 층을 에지를 향해 더 멀리 연장시킬 것으로 예상된다. 이 메커니즘은 공기의 트래핑된 포켓들이 압축되어 바깥쪽으로 "지퍼링" 하는 것에 기초한다. 클리브 면을 활성화시키기 위한 열 어닐링 후에, 본딩된 구조체는 클리빙될 수 있다.
열 어닐링 후, 도너 기판과 캐리어 기판 사이의 본드는 클리브 면에서 본딩된 구조체를 클리빙하는 것을 통해 층 전이를 시작하기에 충분히 강건하다. 클리빙은 본 기술분야에서 공지된 기술들을 통해 일어날 수 있다. 일부 실시예들에서, 본딩된 웨이퍼는, 일 측 상에서 정적 흡입 컵들(stationary suction cups)에 부착되고 다른 측 상에서 경첩된 팔(hinged arm) 상의 추가적인 흡입 컵들에 의해 부착된, 종래의 클리브 스테이션에 위치될 수 있다. 크랙(crack)은 흡입 컵 부착 부근에서 시작되고, 이동가능한 팔은 웨이퍼를 클리빙 분리하는 경첩에 대하여 회전한다. 클리빙은 단결정 반도체 도너 기판의 일부를 제거함으로써, 반도체-온-절연체 복합 구조체 상에 단결정 반도체 디바이스 층을 남긴다.
개시된 기술은 저온에서 층 전이를 가능하게 하는 것이 요구되는 층 전이 응용들의 범위에 대해서 사용될 수 있다. 이들은 사파이어, 결정질 또는 유리 석영, 또는 다른 절연 및 반도체 기판들과 같은 다른 기판들로의 실리콘 층들의 층 전이를 포함한다. 반도체가 이온 분리될 수 있는 경우, 기술은 기판으로의 다른 반도체 상부 층들의 층 전이를 가능하게 하기 위하여 사용될 수 있다. 일부 예시들은 GaAs, SiC, SiGe, 또는 Ge일 수 있다. 이들 응용들에 대하여 적용가능한 열 처리 온도들 및 시간들 및 투여량 범위들은 이번에는 알려지지 않는다.
클리빙된, 다층 구조체는 얇은 열 산화물을 제거하고 표면으로부터 미립자들을 세정하도록 설계된 세정 공정을 겪을 수 있다. 일부 실시예들에서, 전이된 반도체 디바이스 층은, H2를 캐리어 가스로서 사용하는 수평 흐름 단일 웨이퍼 에피택셜 반응기에서 기상 HCl 에칭 공정을 겪음으로써 원하는 두께 및 평활도로 될 수 있다. 일부 실시예들에서, 반도체 디바이스 층은 약 10 나노미터 내지 약 20 마이크로미터, 약 20 나노미터 내지 약 3 마이크로미터, 예컨대 약 20 나노미터 내지 약 2 마이크로미터, 예컨대 약 20 나노미터 내지 약 1.5 마이크로미터 또는 약 1.5 마이크로미터 내지 약 3 마이크로미터의 두께를 가질 수 있다. 후막 디바이스 층들은 약 1.5 마이크로미터 내지 약 20 마이크로미터의 디바이스 층 두께를 가질 수 있다. 박막 디바이스 층들은 약 0.01 마이크로미터 내지 약 0.20 마이크로미터의 두께를 가질 수 있다.
일부 실시예들에서, 에피택셜 층은 전이된 디바이스층 위에 퇴적될 수 있다. 퇴적된 에피택셜 층은 밑에 있는 디바이스 층과 실질적으로 동일한 전기적 특성들을 포함할 수 있다. 대안적으로, 에피택셜 층은 밑에 있는 디바이스 층과 상이한 전기적 특성들을 포함할 수 있다. 에피택셜 층은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄, 및 이들의 조합으로 구성되는 그룹으로부터 선택된 재료를 포함할 수 있다. 최종 집적 회로 디바이스의 원하는 속성들에 따라, 에피택셜 층은 붕소(p형), 갈륨(p형), 알루미늄(p형), 인듐(p형), 인(n형), 안티몬(n형), 및 비소(n형) 중에서 선택된 도펀트를 포함할 수 있다. 에피택셜 층의 저항률은 1 내지 50Ohm-cm, 통상적으로는 5 내지 25Ohm-cm의 범위일 수 있다. 일부 실시예들에서, 에피택셜 층은 약 10 나노미터 내지 약 20 마이크로미터, 약 20 나노미터 내지 약 3 마이크로미터, 예컨대 약 20 나노미터 내지 약 2 마이크로미터, 예컨대 약 20 나노미터 내지 약 1.5 마이크로미터 또는 약 1.5 마이크로미터 내지 약 3 마이크로미터의 두께를 가질 수 있다.
본 발명을 상세히 설명하였고, 수정들 및 변형들이 첨부되는 청구항들에서 정의된 본 발명의 범주를 벗어남이 없이도 가능한 것이 명백할 것이다.
이하의 비-제한적 예들은 본 발명을 더 설명하기 위해 제공된다.
예들
예 1.
수소 및 헬륨 공동 주입된 도너 웨이퍼들은 Applied Materials(어플라이드 머티어리얼스)로부터의 RTP CenturaTM인 급속 열 처리 툴에서 처리되었다. 반응기 내의 텅스텐 할로겐 램프들은 0.5 내지 2um의 광 스펙트럼을 제공하였다. 웨이퍼는 실온에서 로봇에 의해 피킹되었고 도 1a에 도시된 바와 같이 반응기의 챔버에서 SiC 코팅된 흑연 서셉터 상에 배치되었다. 램프들은 턴 온되었다. 웨이퍼 온도는 광 흡수의 결과로서 빠르게 상승한다. 최종 온도는 램프 전력 및 공정 시간에 의해 350°C보다 작도록 제어되었다. 전체 조사 지속기간은 약 120초였다.
소판 성장의 개시는 도 2에 도시된 바와 같이 표면 헤이즈의 상승에 의해 나타내어졌다. 도 2는 KLA-Tencor SP2에 의해 측정된 H2/He 공동 주입 후의 도너 웨이퍼들의 표면 헤이즈를 나타낸다. 소판 성장 유도 표면 토포그래피는 도 3a 및 3b 및 3c에 도시된 AFM 측정에 의해 확인되었다. 도 3a 및 3b는 120초 동안 315°C의 온도로 조사되는 샘플에 대한 원자력 현미경검사에 의한 표면 거칠기 측정을 도시한다. 도 3a는 도 3b에 표시된 2개의 범프의 단면을 도시한다. AFM은 KLA-Tencor 표면 스캔 툴에 의해 검출된 표면 헤이즈 변화뿐만 아니라 표면 범프들을 초래하는 소판 형성을 확인하기 위해 사용된다. 소판들의 일부는 직경이 마이크로미터, 높이가 4nm까지 성장하였다.
처리된 웨이퍼들은 캐리어 기판들에 본딩되고 클리빙되었다. 광-지원형 소판 형성에 의한 전이 층들의 표면 상의 광점 결함들의 개선이 도 4에 도시된다. 데이터는 KLA-Tencor SP2에 의해 획득되었고, 50nm LPD들이 측정되었다. 광점 결함들은 참조에 비해 더 양호하게 제어되는 소판 형성 공정에 의해 실질적으로 감소된다. 도 4는 50nm 크기의 표면 결함들의 분포를 도시한다. 수직 축은 백분율로 라벨링된 헤이즈(HAZE)이다. 도 4는 본 출원에 개시된 방법에 의해, 광자 지원형 소판 형성 메커니즘이 수반되지 않는 참조 공정에 비해 SOI 처리의 종료 시에 실리콘 디바이스 층의 표면 상에 결함 카운트들이 적다는 것을 도시한다. 더 적은 표면 결함들은 더 양호한 품질의 디바이스 층 표면들을 초래한다.
예 2.
수소 및 헬륨 공동 주입된 도너 웨이퍼들은 급속 열 처리 툴에서 처리되었다. 반응기 내의 텅스텐 할로겐 램프들은 0.5 내지 2um의 광 스펙트럼을 제공하였다. 웨이퍼는 실온에서 로봇에 의해 피킹되었고 도 1a에 도시된 바와 같이 반응기의 챔버에서 SiC 코팅된 흑연 서셉터 상에 배치되었다. 램프들은 턴 온되었다. 웨이퍼 온도는 광 흡수의 결과로서 빠르게 상승한다. 최종 온도는 램프 전력 및 공정 시간에 의해 230°C 또는 300°C가 되도록 제어되었다. 전체 조사 지속기간은 약 60초였다.
처리된 웨이퍼들은 캐리어 기판들에 본딩되고 클리빙되었다. 광-지원형 소판 형성에 의한 전이 층들의 표면 상에서의, 참조 웨이퍼들과 비교한 헤이즈의 개선이 도 5에 도시된다. 데이터는 KLA-Tencor SP2에 의해 획득되었다. 조사되는 웨이퍼들에서 달성되는 더 높은 온도들은 전이 층의 표면 상에 더 낮은 헤이즈를 초래했다. 더 낮은 헤이즈는 최종 디바이스 형성을 위한 더 양호한 표면 구조체를 나타낸다.
앞서 말한 것에 비추어, 본 발명의 몇몇 목적이 달성된다는 것을 알게 될 것이다. 본 발명의 범주를 벗어남이 없이도, 다양한 변화들이 위에서 설명된 공정 내에서 행해질 수 있기 때문에, 위의 설명에 포함된 모든 사항들은 예시적인 것으로서 그리고 한정하는 의미가 아닌 것으로 해석되는 것이 의도된다. 또한, 본 발명 또는 그의 바람직한 실시예(들)의 요소들을 도입할 때, 단수 표현("a," "an," "the") 및 상기("said")는 요소들 중 하나 이상이 존재함을 의미하도록 의도된다. "포함"("comprising," "including") 및 "갖는"("having")이라는 용어들은, 포괄적이며, 열거된 요소들 이외에 부가적인 요소들이 존재할 수 있음을 의미하도록 의도된다.
이 기술된 설명은 본 발명을 개시하고 또한 본 기술분야의 기술자가 본 발명을 실시하는 것을 가능하게 하기 위하여, 임의의 디바이스들 및 시스템들을 만들고 사용하며 임의의 포함된 방법들을 수행하는 것을 포함하는 예시들을 사용한다. 본 발명의 특허가능한 범위는, 청구항들에 의해 정의되며, 통상의 기술자에게 떠오르는 다른 예들을 포함할 수 있다. 이러한 다른 예들은, 청구항의 자구(literal language)와 상이하지 않은 구조체적 요소를 포함하거나, 청구항의 자구와 사소한 차이를 갖는 균등한 구조체적 요소를 포함한다면, 청구항의 범위 내에 드는 것이다.

Claims (49)

  1. 단결정 반도체 도너 기판을 제조하는 방법으로서,
    수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 상기 단결정 반도체 도너 기판의 전방 표면을 통해 상기 전방 표면으로부터 중앙 평면을 향해 측정되는 평균 깊이 D1까지 주입시키는 단계- 상기 단결정 반도체 도너 기판은 2개의 주요한, 일반적으로 평행한 표면- 그 중 하나는 상기 단결정 반도체 도너 기판의 상기 전방 표면이고 그 중 다른 하나는 상기 단결정 반도체 도너 기판의 후방 표면임 -, 상기 단결정 반도체 도너 기판의 상기 전방 표면과 상기 후방 표면을 연결하는 둘레 에지, 및 상기 단결정 반도체 도너 기판의 상기 전방 표면과 상기 후방 표면 사이의 상기 중앙 평면을 포함함 -; 및
    상기 단결정 반도체 도너 기판의 상기 전방 표면, 상기 후방 표면, 또는 상기 전방 표면과 상기 후방 표면 둘 다에, 상기 단결정 반도체 도너 기판의 온도를 최대 450°C까지 증가시키고 그에 의해 상기 단결정 반도체 도너 기판에 클리브 면을 형성하기에 충분한 강도 및 지속기간의 광을 조사하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 단결정 반도체 도너 기판은 반도체 웨이퍼를 포함하는 방법.
  3. 제2항에 있어서,
    상기 반도체 웨이퍼는 실리콘, 사파이어, 갈륨 비화물, 갈륨 질화물, 갈륨 산화물, 알루미늄 갈륨 질화물, 인듐 인화물, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄 및 이들의 조합들로 구성되는 그룹으로부터 선택된 재료를 포함하는 방법.
  4. 제2항에 있어서,
    상기 반도체 웨이퍼는 초크랄스키법(Czochralski method)에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 웨이퍼를 포함하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 상기 전방 표면은 수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 주입하기 전에 산화 층을 포함하는 방법.
  6. 제5항에 있어서,
    상기 산화 층은 약 1 나노미터 내지 약 5000 나노미터, 예컨대 약 1 나노미터 내지 약 1000 나노미터, 또는 약 1 나노미터 내지 약 100 나노미터, 또는 약 1 나노미터 내지 약 50 나노미터의 두께를 갖는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 광은 자외선 광, 가시 광, 또는 자외선 광과 가시 광의 조합인 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 광은 자외선 광, 적외선 광, 또는 적외선 광과 가시 광의 조합인 방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 광은 약 0.3 마이크로미터 내지 약 3 마이크로미터의 파장을 갖는 방법.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 광은 약 0.5 마이크로미터 내지 약 2 마이크로미터의 파장을 갖는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    조사의 지속기간은 약 1밀리초 내지 약 5분인 방법.
  12. 제1항 내지 제10항 중 어느 한 항에 있어서,
    조사의 지속기간은 약 30초 내지 약 5분인 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판은 조사 동안 회전되는 방법.
  14. 제13항에 있어서,
    상기 단결정 반도체 도너 기판은 분당 약 5회전 내지 분당 약 100회전의 속도로 회전되는 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    조사의 지속기간은 상기 단결정 반도체 도너 기판의 상기 전방 표면, 상기 후방 표면, 또는 상기 전방 표면과 상기 후방 표면 둘 다 상의 표면 헤이즈를 증가시키기에 충분한 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 온도는 약 200°C 내지 약 450°C, 예컨대 약 250°C 내지 약 350°C의 온도로 증가되는 방법.
  17. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 온도는 최대 약 350°C, 예컨대 약 30°C 내지 약 350°C, 또는 약 200°C 내지 약 350°C의 온도로 증가되는 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    내부에 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판을 산소 플라즈마 표면 활성화를 통해 활성화시키는 단계를 추가로 포함하는 방법.
  19. 제18항에 있어서,
    내부에 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판의 상기 활성화된 전방 표면을 캐리어 기판의 표면에 본딩함으로써 상기 캐리어 기판 및 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판을 포함하는 본딩된 구조체를 형성하는 단계를 추가로 포함하는 방법.
  20. 제19항에 있어서,
    상기 캐리어 기판은 실리콘 웨이퍼인 방법.
  21. 제20항에 있어서,
    상기 실리콘 웨이퍼는 SiO2 표면 층을 포함하는 방법.
  22. 제20항에 있어서,
    상기 캐리어 기판은 사파이어 웨이퍼인 방법.
  23. 제20항에 있어서,
    상기 캐리어 기판은 석영 웨이퍼인 방법.
  24. 제20항에 있어서,
    상기 본딩된 구조체를 어닐링하는 단계를 추가로 포함하는 방법.
  25. 제20항에 있어서,
    상기 본딩된 구조체는 약 150°C 내지 약 500°C의 온도에서 어닐링되는 방법.
  26. 제20항에 있어서,
    상기 본딩된 구조체를 상기 클리브 면을 따라 클리빙함으로써 상기 캐리어 기판 및 상기 단결정 반도체 도너 기판으로부터 전이된 단결정 반도체 디바이스 층을 포함하는 다층 구조체를 형성하는 단계를 추가로 포함하는 방법.
  27. 다층 구조체를 제조하는 방법으로서,
    수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 단결정 반도체 도너 기판의 전방 표면을 통해 상기 전방 표면으로부터 중앙 평면을 향해 측정되는 평균 깊이 D1까지 주입시키는 단계- 상기 단결정 반도체 도너 기판은 2개의 주요한, 일반적으로 평행한 표면- 그 중 하나는 상기 단결정 반도체 도너 기판의 상기 전방 표면이고 그 중 다른 하나는 상기 단결정 반도체 도너 기판의 후방 표면임 -, 상기 단결정 반도체 도너 기판의 상기 전방 표면과 상기 후방 표면을 연결하는 둘레 에지, 및 상기 단결정 반도체 도너 기판의 상기 전방 표면과 상기 후방 표면 사이의 상기 중앙 평면을 포함함 -;
    상기 단결정 반도체 도너 기판의 상기 전방 표면, 상기 후방 표면, 또는 상기 전방 표면과 상기 후방 표면 둘 다에, 상기 단결정 반도체 도너 기판의 온도를 최대 450°C까지 증가시키고 그에 의해 상기 단결정 반도체 도너 기판에 클리브 면을 형성하기에 충분한 강도 및 지속기간의 광을 조사하는 단계;
    내부에 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판을 산소 플라즈마 표면 활성화를 통해 활성화시키는 단계;
    내부에 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판의 상기 활성화된 전방 표면을 캐리어 기판의 표면에 본딩함으로써 상기 캐리어 기판 및 상기 클리브 면을 갖는 상기 단결정 반도체 도너 기판을 포함하는 본딩된 구조체를 형성하는 단계;
    상기 본딩된 구조체를 어닐링하는 단계; 및
    상기 본딩된 구조체를 상기 클리브 면을 따라 클리빙함으로써 상기 캐리어 기판 및 상기 단결정 반도체 도너 기판으로부터 전이된 단결정 반도체 디바이스 층을 포함하는 다층 구조체를 형성하는 단계를 포함하는 방법.
  28. 제27항에 있어서,
    상기 단결정 반도체 도너 기판은 반도체 웨이퍼를 포함하는 방법.
  29. 제28항에 있어서,
    상기 반도체 웨이퍼는 실리콘, 사파이어, 갈륨 비화물, 갈륨 질화물, 갈륨 산화물, 알루미늄 갈륨 질화물, 인듐 인화물, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄 및 이들의 조합들로 구성되는 그룹으로부터 선택된 재료를 포함하는 방법.
  30. 제28항에 있어서,
    상기 반도체 웨이퍼는 초크랄스키법에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 웨이퍼를 포함하는 방법.
  31. 제27항 내지 제30항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 상기 전방 표면은 수소 이온들, 헬륨 이온들, 또는 수소 이온들과 헬륨 이온들의 조합을 주입하기 전에 산화 층을 포함하는 방법.
  32. 제31항에 있어서,
    상기 산화 층은 약 1 나노미터 내지 약 5000 나노미터, 예컨대 약 1 나노미터 내지 약 1000 나노미터, 또는 약 1 나노미터 내지 약 100 나노미터, 또는 약 1 나노미터 내지 약 50 나노미터의 두께를 갖는 방법.
  33. 제27항 내지 제32항 중 어느 한 항에 있어서,
    상기 광은 자외선 광, 가시 광, 또는 자외선 광과 가시 광의 조합인 방법.
  34. 제27항 내지 제32항 중 어느 한 항에 있어서,
    상기 광은 자외선 광, 적외선 광, 또는 적외선 광과 가시 광의 조합인 방법.
  35. 제27항 내지 제32항 중 어느 한 항에 있어서,
    상기 광은 약 0.3 마이크로미터 내지 약 3 마이크로미터의 파장을 갖는 방법.
  36. 제27항 내지 제32항 중 어느 한 항에 있어서,
    상기 광은 약 0.5 마이크로미터 내지 약 2 마이크로미터의 파장을 갖는 방법.
  37. 제27항 내지 제36항 중 어느 한 항에 있어서,
    조사의 지속기간은 약 1밀리초 내지 약 5분인 방법.
  38. 제27항 내지 제36항 중 어느 한 항에 있어서,
    조사의 지속기간은 약 30초 내지 약 5분인 방법.
  39. 제27항 내지 제38항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판은 조사 동안 회전되는 방법.
  40. 제39항에 있어서,
    상기 단결정 반도체 도너 기판은 분당 약 5회전 내지 분당 약 100회전의 속도로 회전되는 방법.
  41. 제27항 내지 제40항 중 어느 한 항에 있어서,
    조사의 지속기간은 상기 단결정 반도체 도너 기판의 상기 전방 표면, 상기 후방 표면, 또는 상기 전방 표면과 상기 후방 표면 둘 다 상의 표면 헤이즈를 증가시키기에 충분한 방법.
  42. 제27항 내지 제41항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 온도는 약 200°C 내지 약 450°C, 예컨대 약 250°C 내지 약 350°C의 온도로 증가되는 방법.
  43. 제27항 내지 제41항 중 어느 한 항에 있어서,
    상기 단결정 반도체 도너 기판의 온도는 최대 약 350°C, 예컨대 약 30°C 내지 약 350°C, 또는 약 200°C 내지 약 350°C의 온도로 증가되는 방법.
  44. 제27항 내지 제43항 중 어느 한 항에 있어서,
    상기 캐리어 기판은 실리콘 웨이퍼인 방법.
  45. 제44항에 있어서,
    상기 실리콘 웨이퍼는 SiO2 표면 층을 포함하는 방법.
  46. 제27항 내지 제43항 중 어느 한 항에 있어서,
    상기 캐리어 기판은 사파이어 웨이퍼인 방법.
  47. 제27항 내지 제43항 중 어느 한 항에 있어서,
    상기 캐리어 기판은 석영 웨이퍼인 방법.
  48. 제27항 내지 제43항 중 어느 한 항에 있어서,
    상기 본딩 구조체를 어닐링하는 단계를 추가로 포함하는 방법.
  49. 제27항 내지 제48항 중 어느 한 항에 있어서,
    상기 본딩된 구조체는 약 150°C 내지 약 500°C의 온도에서 어닐링되는 방법.
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