TWI712808B

TWI712808B - 半導體裝置

Info

Publication number: TWI712808B
Application number: TW106128234A
Authority: TW
Inventors: 挽地友生; 有山稔; 飯島功造; 志賀聖史
Original assignee: 日商艾普凌科有限公司
Priority date: 2016-08-26
Filing date: 2017-08-21
Publication date: 2020-12-11
Also published as: KR102399143B1; KR20180023851A; TW201825918A; JP6902947B2; JP2018036253A

Abstract

本發明為一種半導體裝置，其即便是電流驅動能力低的檢查裝置亦可測試、且於兼用作測試端子的輸出端子具備電流驅動能力高的輸出驅動器，所述半導體裝置具備：各臨限值不同的多個電壓判定電路，於半導體裝置的輸出端子連接有輸入端子；編碼電路，輸出連接於多個電壓判定電路的編碼訊號；以及模式切換電路，根據編碼訊號與內部電路的訊號而將模式訊號輸出至內部電路。

Description

半導體裝置

本發明是有關於一種半導體裝置，尤其是有關於一種將具備驅動能力高的輸出驅動器的輸出端子兼用作測試端子的半導體裝置。

於因端子數的限制而無法設置專用的測試端子的半導體裝置中搭載有將測試端子兼用作輸出端子的電路，所述測試端子用於投入至為了進行量產檢查的測試模式中。

例如專利文獻1中揭示了一種對因自輸出端子強制性地輸入電壓而產生的、通常動作下不會發生的狀態進行檢測而轉換為測試模式的技術。 [現有技術文獻] [專利文獻]

[專利文獻1]日本專利特開2009-31225號公報

[發明所欲解決之課題] 然而，專利文獻1的技術未設想到電流驅動能力低的檢查裝置與在輸出端子具備電流驅動能力高的輸出驅動器的半導體裝置的組合。

本發明的目的在於提供一種半導體裝置，其即便是電流驅動能力低的檢查裝置亦可測試、且於兼用作測試端子的輸出端子具備電流驅動能力高的輸出驅動器。 [解決課題之手段]

本發明的半導體裝置的特徵在於具備：各臨限值不同的多個電壓判定電路，連接於半導體裝置的輸出端子；編碼電路，根據自多個電壓判定電路輸入的訊號輸出二進制（Binary）編碼訊號；以及模式切換電路，根據輸入的編碼訊號與內部電路的訊號而將模式訊號輸出至內部電路。 [發明的效果]

根據本發明的半導體裝置，由於具備多個電壓判定電路與編碼電路，因此即便是電流驅動能力低的檢查裝置，亦可自外部驅動具備電流驅動能力高的輸出驅動器的輸出端子而切換為測試模式。

以下，參照圖式對本發明的半導體裝置進行說明。

＜第1實施形態＞圖1為第1實施形態的半導體裝置100的方塊圖。第1實施形態的半導體裝置100包含電壓判定電路10a、電壓判定電路10b、電壓判定電路10c、輸出驅動器20、編碼電路30、模式切換電路40及內部電路50。

輸出驅動器20的輸入連接於內部電路50的輸出，輸出驅動器20的輸出連接於半導體裝置100的輸出端子OUT。輸出端子OUT連接於電壓判定電路10a、電壓判定電路10b、電壓判定電路10c的輸入。電壓判定電路10a、電壓判定電路10b、電壓判定電路10c的輸出分別連接於編碼電路30的輸入。編碼電路30的輸出連接於模式切換電路40的第一輸入。模式切換電路40的第二輸入連接於內部電路50的輸出，模式切換電路40的輸出連接於內部電路50的輸入。

電壓判定電路10a具有臨限值Vt1，且輸出輸出訊號V10a。電壓判定電路10a的輸出訊號V10a，於輸出端子OUT的電位VOUT為臨限值Vt1以上時成為高（High，H）位準，於輸出端子OUT的電位VOUT未滿臨限值Vt1時成為低（Low，L）位準。

電壓判定電路10b具有臨限值Vt2，且輸出輸出訊號V10b。電壓判定電路10b的輸出訊號V10b，於輸出端子OUT的電位VOUT為臨限值Vt2以上時成為H位準，於輸出端子OUT的電位VOUT未滿臨限值Vt2時成為L位準。

電壓判定電路10c具有臨限值Vt3，且輸出輸出訊號V10c。電壓判定電路10c的輸出訊號V10c，於輸出端子OUT的電位VOUT為臨限值Vt3以上時成為H位準，於輸出端子OUT的電位VOUT未滿臨限值Vt3時成為L位準。

此處，臨限值Vt1～臨限值Vt3滿足Vt1＜Vt2＜Vt3的關係。

編碼電路30為二進制邏輯電路，輸入有電壓判定電路10a～電壓判定電路10c的輸出訊號，並根據所述輸出訊號輸出二進制訊號。此處，例如於電壓判定電路10a的輸出訊號為L位準、電壓判定電路10b的輸出訊號為L位準、電壓判定電路10c的輸出訊號為L位準時，記載為LLL。編碼電路30輸出的二進制訊號於電壓判定電路10a～電壓判定電路10c的輸出訊號為LLL時是L位準，於為HLL時是H位準，於為HHL時是L位準，於為HHH時是H位準。

模式切換電路40輸入內部電路50的輸出電位與編碼電路30的二進制訊號，於該些的訊號為相同電位時，將切換為測試模式的模式訊號輸出至內部電路50。

內部電路50若根據自模式切換電路40輸入的模式訊號而為通常模式，則例如輸出物理量的大小的判定結果，若為測試模式，則執行規定的測試動作。

輸出驅動器20為包含P通道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體與N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體的互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）輸出驅動器。此處，輸出驅動器20具有高的電流驅動能力。

其次，對第1實施形態的半導體裝置100的動作進行說明。

首先，於內部電路50輸出L位準的訊號時，對強制性地使輸出端子OUT的電位VOUT為L位準並使內部電路50為測試模式的動作進行說明。

於內部電路50輸出L位準的訊號時，輸出驅動器20導通PMOS電晶體，輸出端子OUT的電位VOUT成為H位準。

此處，若利用電流驅動能力低的檢查裝置將拉驅動電流（source drive current）供給至輸出端子OUT，則由於輸出驅動器20的PMOS電晶體的導通電阻與檢查裝置的電流驅動能力的關係輸出端子OUT的電位VOUT無法成為L位準。而且，電位VOUT為臨限值Vt2以上且未滿臨限值Vt3。

電壓判定電路10a，由於輸出端子OUT的電位VOUT為臨限值Vt1以上，因此輸出H位準的輸出訊號V10a。電壓判定電路10b，由於輸出端子OUT的電位VOUT為臨限值Vt2以上，因此輸出H位準的輸出訊號V10b。電壓判定電路10c，由於輸出端子OUT的電位VOUT未滿臨限值Vt3，因此輸出L位準的輸出訊號V10c。即，編碼電路30自電壓判定電路10a～電壓判定電路10c輸入HHL的訊號。

編碼電路30，若自電壓判定電路10a～電壓判定電路10c輸入HHL的訊號，則輸出L位準的訊號。即，編碼電路30，與電位VOUT未滿臨限值Vt1時同樣地輸出L位準的訊號。

模式切換電路40於內部電路50輸出L位準的訊號時，若自編碼電路30接收L位準的訊號，則識別到輸出端子OUT的電位VOUT被強制性地變為了L位準，模式切換電路40輸出使內部電路50為測試模式的模式訊號。

其次，於內部電路50輸出H位準的訊號時，對強制性地使輸出端子OUT的電位VOUT為H位準並使內部電路50為測試模式的動作進行說明。

於內部電路50輸出H位準的訊號時，輸出驅動器20導通NMOS電晶體，輸出端子OUT的電位VOUT成為L位準。此處，若利用電流驅動能力低的檢查裝置將灌驅動電流（sink drive current）供給至輸出端子OUT，則由於輸出驅動器20的NMOS電晶體的導通電阻與檢查裝置的電流驅動能力的關係輸出端子OUT的電位VOUT無法成為H位準。而且，電位VOUT為臨限值Vt1以上且未滿臨限值Vt2。

電壓判定電路10a，由於輸出端子OUT的電位VOUT為臨限值Vt1以上，因此輸出H位準的輸出訊號V10a。電壓判定電路10b，由於輸出端子OUT的電位VOUT未滿臨限值Vt2，因此輸出L位準的輸出訊號V10b。電壓判定電路10c，由於輸出端子OUT的電位VOUT未滿臨限值Vt3，因此輸出L位準的輸出訊號V10c。即，編碼電路30自電壓判定電路10a～電壓判定電路10c輸入HLL的訊號。

編碼電路30，若自電壓判定電路10a～電壓判定電路10c輸入HLL的訊號，則輸出H位準的訊號。即，編碼電路30與電位VOUT為臨限值Vt3以上時同樣地輸出H位準的訊號。

模式切換電路40，於內部電路50輸出H位準的訊號時，若自編碼電路30接收H位準的訊號，則識別到輸出端子OUT的電位VOUT被強制性地變為了H位準，模式切換電路40輸出使內部電路50為測試模式的模式訊號。

如以上所說明般，具備高的電流驅動能力的輸出驅動器20的第1實施形態的半導體裝置100具備電壓判定電路10a～電壓判定電路10c與編碼電路30，因此即便是電流驅動能力低的檢查裝置，亦可使內部電路50為測試模式。

＜第2實施形態＞圖2為第2實施形態的半導體裝置200的方塊圖。第2實施形態的半導體裝置200在圖1的半導體裝置100中追加具備低通濾波器(LPF)60。關於其他構成，與圖1的半導體裝置100相同，因此對相同構成要素標注相同符號，並省略說明。

低通濾波器60連接於輸出端子OUT與電壓判定電路10a～電壓判定電路10c之間。低通濾波器60具備如下功能：於在輸出端子OUT重疊有脈衝狀雜訊時，使輸入至電壓判定電路10a～電壓判定電路10c的輸出端子OUT的電位VOUT不會受到所述雜訊所引起的電位的變動。

於內部電路50輸出H位準的訊號時，輸出驅動器20導通NMOS電晶體，輸出端子OUT的電位VOUT成為L位準。此處，於在輸出端子OUT重疊有脈衝狀的H位準的雜訊時，由於與輸出驅動器20的NMOS電晶體的導通電阻的關係輸出端子OUT的電位VOUT呈脈衝狀、為臨限值Vt1以上且未滿臨限值Vt2。

低通濾波器60，即便輸入的電位VOUT變動為脈衝狀，亦根據一定的時間常數而發生響應，因此所述輸出電位亦不會超過臨限值Vt1。

第1實施形態的半導體裝置100為了應對電流驅動能力低的檢查裝置而藉由電壓判定電路10a的低臨限值Vt1檢測輸出端子OUT的強制H位準輸入，因此有受到施加至輸出端子OUT的雜訊的影響之虞。本實施形態的半導體裝置200於輸出端子OUT與電壓判定電路10a～電壓判定電路10c之間設置低通濾波器60，藉此可排除自外部施加至輸出端子OUT的雜訊的影響。

如以上所說明般，根據第2實施形態的半導體裝置200，具有與第1實施形態的半導體裝置100同樣的效果，進而由於可排除施加至輸出端子OUT的雜訊的影響，因此可提供可靠性更高的半導體裝置。

＜第3實施形態＞圖3為第3實施形態的半導體裝置300的方塊圖。第3實施形態的半導體裝置300在圖1的半導體裝置100中追加進而具備電壓判定電路10d、電壓判定電路10e與編碼電路31。關於其他構成，與圖1的半導體裝置100相同，因此對相同構成要素標注相同符號，並省略說明。

電壓判定電路10d具有臨限值Vt4，且輸出輸出訊號V10d。電壓判定電路10d的輸出訊號V10d，於輸出端子OUT的電位VOUT為臨限值Vt4以上時成為H位準，於輸出端子OUT的電位VOUT未滿臨限值Vt4時成為L位準。

電壓判定電路10e具有臨限值Vt5，且輸出輸出訊號V10e。電壓判定電路10e的輸出訊號V10e，於輸出端子OUT的電位VOUT為臨限值Vt5以上時成為H位準，於輸出端子OUT的電位VOUT未滿臨限值Vt5時成為L位準。

此處，臨限值Vt1～臨限值Vt5滿足Vt1＜Vt2＜Vt3＜Vt4＜Vt5的關係。

編碼電路31為二進制邏輯電路，輸入有電壓判定電路10a～電壓判定電路10e的輸出訊號，並根據所述輸出訊號輸出二進制訊號。此處，二進制訊號於電壓判定電路10a～電壓判定電路10e的輸出訊號為LLLLL時是L位準，於為HLLLL時是H位準，於為HHLLL時是L位準，於為HHHLL時是H位準，於為HHHHL時是L位準，於為HHHHH時是H位準。

其次，對第3實施形態的半導體裝置300的動作進行說明。

若利用電流驅動能力低的檢查裝置將拉驅動電流供給至輸出端子OUT，則電位VOUT為臨限值Vt4以上且未滿臨限值Vt5。編碼電路31，若自電壓判定電路10a～電壓判定電路10e輸入HHHHL的訊號，則輸出L位準的訊號。

另外，若輸出端子OUT的電位VOUT為臨限值Vt3以上且未滿臨限值Vt4，則編碼電路31自電壓判定電路10a～電壓判定電路10e輸入HHHLL的訊號，因此輸出H位準的訊號。

因此，若將臨限值Vt4與臨限值Vt5設定為接近的值，則為了使內部電路50為測試模式，必須使輸出端子OUT的電位VOUT正確地為臨限值Vt4以上且未滿臨限值Vt5。即，編碼電路31具有不易受到自外部施加至輸出端子OUT的雜訊的影響這一效果。

進而，若編碼電路31構成為以適當的週期對自電壓判定電路10a～電壓判定電路10e輸入的訊號進行採樣並輸出二進制訊號，則更不易受到雜訊的影響。

第1實施形態的半導體裝置100為了應對電流驅動能力低的檢查裝置而藉由電壓判定電路10a的低臨限值Vt1檢測輸出端子OUT的強制H位準輸入，因此有受到施加至輸出端子OUT的雜訊的影響之虞。第3實施形態的半導體裝置300進而設置有電壓判定電路10d、電壓判定電路10e，藉此可排除自外部施加至輸出端子OUT的雜訊的影響。

如以上所說明般，根據第3實施形態的半導體裝置300，具有與第1實施形態的半導體裝置100同樣的效果，進而由於可排除施加至輸出端子OUT的雜訊的影響，因此可提供可靠性更高的半導體裝置。

以上，對本發明的實施形態進行了說明，但本發明並不限定於所述實施形態，可在不脫離本發明的主旨的範圍內進行各種變更或組合。例如，亦可於第三實施形態的半導體裝置中設置低通濾波器。另外，示出了輸出驅動器使用CMOS驅動器的例子，但可應用任何種的電路的輸出驅動器。另外，亦可設為如下構成：應用於多個輸出端子，將包含多個位元的並聯形式的測試訊號供給至模式切換電路。

10a～10e‧‧‧電壓判定電路20‧‧‧輸出驅動器30、31‧‧‧編碼電路40‧‧‧模式切換電路50‧‧‧內部電路60‧‧‧低通濾波器100、200、300‧‧‧半導體裝置OUT‧‧‧輸出端子

圖1為第1實施形態的半導體裝置的方塊圖。圖2為第2實施形態的半導體裝置的方塊圖。圖3為第3實施形態的半導體裝置的方塊圖。

10a~10c‧‧‧電壓判定電路

20‧‧‧輸出驅動器

30‧‧‧編碼電路

40‧‧‧模式切換電路

50‧‧‧內部電路

100‧‧‧半導體裝置

OUT‧‧‧輸出端子

Claims

一種半導體裝置，其特徵在於具備：輸出驅動器，將自內部電路輸入的訊號輸出至半導體裝置的輸出端子；第1電壓判定電路，具有第1臨限值，所述第1電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第2電壓判定電路，具有比所述第1臨限值高的第2臨限值，所述第2電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第3電壓判定電路，具有比所述第2臨限值高的第3臨限值，所述第3電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；編碼電路，所述編碼電路的輸入端子連接於所述第1電壓判定電路~所述第3電壓判定電路的輸出端子，根據所述第1電壓判定電路~所述第3電壓判定電路的輸出訊號輸出二進制編碼訊號；以及模式切換電路，所述模式切換電路的輸入端子連接於所述編碼電路的輸出端子，根據輸入的所述編碼訊號與所述內部電路的所述訊號而將模式訊號輸出至所述內部電路。
如申請專利範圍第1項所述的半導體裝置，其中所述編碼電路，於所述半導體裝置的輸出端子的電位低於所述第1臨限值的情況下輸出第1邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第1臨限值以上且低於所述第2臨限值的情況下輸出第2邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第2臨限值以上且低於所述第3臨限值的情況下輸出所述第1邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第3臨限值以上的情況下輸出所述第2邏輯訊號。
如申請專利範圍第1項或第2項所述的半導體裝置，其中：於所述半導體裝置的輸出端子與所述第1電壓判定電路~第3電壓判定電路的輸入端子之間設置低通濾波器。
一種半導體裝置，其特徵在於具備：輸出驅動器，將自內部電路輸入的訊號輸出至半導體裝置的輸出端子；第1電壓判定電路，具有第1臨限值，所述第1電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第2電壓判定電路，具有比所述第1臨限值高的第2臨限值，所述第2電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第3電壓判定電路，具有比所述第2臨限值高的第3臨限值，所述第3電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第4電壓判定電路，具有比所述第3臨限值高的第4臨限值，所述第4電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；第5電壓判定電路，具有比所述第4臨限值高的第5臨限值，所述第5電壓判定電路的輸入端子連接於所述半導體裝置的輸出端子；編碼電路，所述編碼電路的輸入端子連接於所述第1電壓判定電路~所述第5電壓判定電路的輸出端子，根據所述第1電壓判定電路~所述第5電壓判定電路的輸出訊號輸出二進制編碼訊號；以及模式切換電路，所述模式切換電路的輸入端子連接於所述編碼電路的輸出端子，根據輸入的所述編碼訊號與所述內部電路的所述訊號而將模式訊號輸出至所述內部電路。
如申請專利範圍第4項所述的半導體裝置，其中：所述編碼電路，於所述半導體裝置的輸出端子的電位低於所述第1臨限值的情況下輸出第1邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第1臨限值以上且低於所述第2臨限值的情況下輸出第2邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第2臨限值以上且低於所述第3臨限值的情況下輸出所述第1邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第3臨限值以上且低於所述第4臨限值的情況下輸出所述第2邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第4臨限值以上且低於所述第5臨限值的情況下輸出所述第1邏輯訊號，於所述半導體裝置的輸出端子的電位為所述第5臨限值以上的情況下輸出所述第2邏輯訊號。
如申請專利範圍第4項或第5項所述的半導體裝置，其中：於所述半導體裝置的輸出端子與所述第1電壓判定電路~所述第5電壓判定電路的輸入端子之間設置低通濾波器。