TW202315321A - 具有防止誤警機制的比較器電路及其操作方法 - Google Patents

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Abstract

一種具有防止誤警機制的比較器電路。輸入對電路在操作狀態中自第一及第二輸入端接收第一及第二輸入電壓。輸入對電路與栓鎖電路在操作狀態中共同運作以對第一及第二輸入電壓進行比較，在第一及第二輸出端分別產生第一及第二輸出電壓。栓鎖電路包含第一及第二栓鎖電晶體。第一栓鎖電晶體的閘極及汲極分別電性耦接於第一及第二輸出端。第二栓鎖電晶體的閘極及汲極分別電性耦接於第二及第一輸出端。導通調整電路在被觸發時強化栓鎖電路之導通程度。電壓偵測電路在第一及第二輸出電壓不位於預設範圍時，觸發導通調整電路。

Description

具有防止誤警機制的比較器電路及其操作方法
本發明是關於比較器技術，尤其是關於一種具有防止誤警機制的比較器電路及其操作方法。
在現代的電子技術中，發展出許多比較器電路，用以比較兩個類比輸入訊號後產生數位輸出訊號。其中，數位輸出訊號是表示兩個類比輸入訊號何者較大的比較結果。比較器電路為常用以將類比訊號數位化的非線性電路，並可與栓鎖電路結合，以儲存前述的數位輸出訊號的數值。
然而，栓鎖電路在運作時，將使用以產生比較結果的輸出端初始於準穩態，並經過一段時間才轉為穩定態。如果自準穩態轉為穩定態的時間過長，將容易導致誤警的結果。
鑑於先前技術的問題，本發明之一目的在於提供一種具有防止誤警機制的比較器電路及其操作方法，以改善先前技術。
本發明包含一種具有防止誤警機制的比較器電路，包含：輸入對電路、栓鎖電路、導通調整電路以及電壓偵測電路。輸入對電路對應於第一輸入端、第二輸入端、第一輸出端以及第二輸出端，配置以在操作狀態中自第一輸入端以及第二輸入端分別接收第一輸入電壓以及第二輸入電壓。輸入對電路與栓鎖電路在操作狀態中共同運作以對第一輸入電壓以及第二輸入電壓進行比較，在第一輸出端以及第二輸出端分別產生第一輸出電壓以及第二輸出電壓。栓鎖電路包含：第一栓鎖電晶體以及第二栓鎖電晶體。第一栓鎖電晶體具有電性耦接於第一輸出端之閘極以及電性耦接於第二輸出端之汲極。第二栓鎖電晶體具有電性耦接於第二輸出端之閘極以及電性耦接於第一輸出端之汲極。導通調整電路配置以在被觸發時強化栓鎖電路之導通程度。電壓偵測電路配置以偵測第一輸出電壓以及第二輸出電壓，以在第一輸出電壓及第二輸出電壓不位於預設範圍時，觸發導通調整電路。
本發明另包含一種具有防止誤警機制的比較器電路操作方法，包含：使輸入對電路在操作狀態中自第一輸入端以及第二輸入端分別接收第一輸入電壓以及第二輸入電壓；使輸入對電路與栓鎖電路在操作狀態中共同運作以對第一輸入電壓以及第二輸入電壓進行比較，在第一輸出端以及第二輸出端分別產生第一輸出電壓以及第二輸出電壓，其中栓鎖電路包含第一栓鎖電晶體以及第二栓鎖電晶體，第一栓鎖電晶體具有電性耦接於第一輸出端之閘極以及電性耦接於第二輸出端之汲極，第二栓鎖電晶體具有電性耦接於第二輸出端之閘極以及電性耦接於第一輸出端之汲極；使電壓偵測電路偵測第一輸出電壓以及第二輸出電壓，以在第一輸出電壓及第二輸出電壓不位於預設範圍時，觸發導通調整電路；以及使導通調整電路在被觸發時強化栓鎖電路之導通程度。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供具有防止誤警機制的比較器電路及其操作方法，藉由電壓偵測電路以及導通調整電路的設置，對輸入對電路以及栓鎖電路間的輸出端電壓進行偵測，以在輸出端電壓不位於預設範圍時，觸發導通調整電路以強化栓鎖電路之導通程度，進而對輸出端電壓調整而防止誤警。
圖1顯示本發明之一實施例中，一種具有防止誤警機制的比較器電路100的電路圖。比較器電路100包含：輸入對電路110、栓鎖電路120、導通調整電路130以及電壓偵測電路140。
輸入對電路110對應於第一輸入端IN1、第二輸入端IN2、第一輸出端OUT1以及第二輸出端OUT2。
於一實施例中，輸入對電路110包含第一輸入電晶體MI1以及第二輸入電晶體MI2。於本實施例中，輸入對電路110為P型電晶體電路，因此第一輸入電晶體MI1以及第二輸入電晶體MI2分別為P型電晶體。
第一輸入電晶體MI1具有閘極、汲極以及源極。其中，閘極電性耦接於第一輸入端IN1，汲極電性耦接於第一輸出端OUT1。第二輸入電晶體MI2亦具有閘極、汲極以及源極。其中，閘極電性耦接於第二輸入端IN2，汲極電性耦接於第二輸出端OUT2。
栓鎖電路120包含第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2。於本實施例中，第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2分別為N型電晶體。
第一栓鎖電晶體ML1具有閘極、汲極以及源極。其中，閘極電性耦接於第一輸出端OUT1，汲極電性耦接於第二輸出端OUT2，源極電性耦接於第一供應電源端。在本實施例中，第一供應電源端為接地端GND。第二栓鎖電晶體ML2亦具有閘極、汲極以及源極。其中，閘極電性耦接於第二輸出端OUT2，汲極電性耦接於第一輸出端OUT1，源極電性耦接於第一供應電源端。
於一實施例中，比較器電路100選擇性地包含第一輸出反相器150A以及第二輸出反相器150B。第一輸出反相器150A電性耦接於第一輸出端OUT1，以將第一輸出端OUT1的電壓反相輸出至第一實際輸出端AOU1。第二輸出反相器150B電性耦接於第二輸出端OUT2，以將第二輸出端OUT2的電壓反相輸出至第二實際輸出端AOU2。
導通調整電路130配置以在被觸發時強化栓鎖電路120之導通程度。於一實施例中，導通調整電路130包含第一導通調整電晶體MA1、第二導通調整電晶體MA2以及開關電路160。
第一導通調整電晶體MA1具有閘極、汲極以及源極。其中，閘極電性耦接於第一連接端NO1，汲極電性耦接於第二連接端NO2，源極電性耦接於第一供應電源端。第二導通調整電晶體MA2具有閘極、汲極以及源極。其中，閘極電性耦接於第二連接端NO2，汲極電性耦接於第一連接端NO1，源極電性耦接於第一供應電源端。
開關電路160在被觸發時，使第一連接端NO1與第一輸出端OUT1電性耦接，並使第二連接端NO2與第二輸出端OUT2電性耦接，以使第一導通調整電晶體MA1與第一栓鎖電晶體ML1並聯，以及使第二導通調整電晶體MA2與第二栓鎖電晶體ML2並聯。
並且，開關電路160在未被觸發時，使第一連接端NO1與第一輸出端OUT1電性隔離，並使第二連接端NO2與第二輸出端OUT2電性隔離，以使第一導通調整電晶體MA1與第一栓鎖電晶體ML1電性隔離，以及使第二導通調整電晶體MA2與第二栓鎖電晶體ML2電性隔離。
電壓偵測電路140配置以對第一輸出端OUT1以及第二輸出端OUT2的電壓進行偵測，以根據第一輸出端OUT1以及第二輸出端OUT2的電壓，控制是否觸發導通調整電路130。更詳細地說，電壓偵測電路140實際上是根據第一輸出端OUT1以及第二輸出端OUT2的電壓，控制是否觸發開關電路160。
於一實施例中，電壓偵測電路140配置以在第一輸出端OUT1以及第二輸出端OUT2的電壓不位於預設範圍時，觸發導通調整電路130以強化第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之導通程度。並且，電壓偵測電路140配置以在第一輸出端OUT1以及第二輸出端OUT2的電壓位於預設範圍時，不觸發導通調整電路130而不對第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之導通程度進行調整。
在本實施例中，電壓偵測電路140是在第一輸出端OUT1以及第二輸出端OUT2的電壓不小於預設值時，判斷此些電壓不位於預設範圍。
須注意的是，在圖1中，為使圖面整齊，對應輸入對電路110與栓鎖電路120間、導通調整電路130以及電壓偵測電路140均分別繪示有第一輸出端OUT1，然而實際上此些第一輸出端OUT1均為同一點。類似地，對應輸入對電路110與栓鎖電路120間、導通調整電路130以及電壓偵測電路140均分別繪示有第二輸出端OUT2，然而實際上此些第二輸出端OUT2均為同一點。
以下將針對比較器電路100的運作進行更詳細的說明。
於一實施例中，比較器電路100可選擇性地包含第一運作控制電晶體MC1、第二運作控制電晶體MC2以及第三運作控制電晶體MC3，以根據控制時脈訊號CLK進行切換，使比較器電路100運作於重置狀態以及操作狀態中。
更詳細地說，第一運作控制電晶體MC1電性耦接於第一輸出端OUT1以及第一供應電源端間。第二運作控制電晶體MC2電性耦接於第二輸出端OUT2以及第一供應電源端間。第三運作控制電晶體MC3電性耦接於第一供應電源端以及輸入對電路110間。其中，第一供應電源端為供應電源VDD，而第三運作控制電晶體MC3是電性耦接於供應電源VDD以及第一輸入電晶體MI1與第二輸入電晶體MI2的源極間。
於本實施例中，第一運作控制電晶體MC1以及第二運作控制電晶體MC2為N型電晶體，第三運作控制電晶體MC3為P型電晶體。
在重置狀態中，控制時脈訊號CLK為高態準位。因此，第一運作控制電晶體MC1以及第二運作控制電晶體MC2將根據控制時脈訊號CLK致能，而第三運作控制電晶體MC3則根據控制時脈訊號CLK抑能。
輸入對電路110將由於第三運作控制電晶體MC3的抑能而不會接收到供應電源VDD的電源。因此，無論第一輸入端IN1以及第二輸入端IN2接收到的電壓為何，輸入對電路110均不會運作。然而，第一輸出端OUT1以及第二輸出端OUT2則由於第一運作控制電晶體MC1以及第二運作控制電晶體MC2的致能而被重置到低態準位。
第一輸出反相器150A以及第二輸出反相器150B分別將第一輸出端OUT1以及第二輸出端OUT2的電壓反相輸出，使第一實際輸出端AOU1以及第二實際輸出端AOU2被重置到高態準位。
此時，電壓偵測電路140將由於第一輸出端OUT1以及第二輸出端OUT2的電壓位於低態準位，判斷其小於預設值而位於預設範圍。因此，電壓偵測電路140不觸發導通調整電路130而不對第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之導通程度進行調整。
在操作狀態中，控制時脈訊號CLK為低態準位。因此，第一運作控制電晶體MC1以及第二運作控制電晶體MC2將根據控制時脈訊號CLK抑能，而第三運作控制電晶體MC3則根據控制時脈訊號CLK致能。
輸入對電路110將由於第三運作控制電晶體MC3的致能而接收到供應電源VDD的電源，而第一輸出端OUT1以及第二輸出端OUT2則由於第一運作控制電晶體MC1以及第二運作控制電晶體MC2的抑能而不受到其影響。
此時，輸入對電路110以及栓鎖電路120將共同運作，以根據第一輸入端IN1接收到的第一輸入電壓Vin1以及第二輸入端IN2接收到的第二輸入電壓Vin2，對第一輸入電壓Vin1以及第二輸入電壓Vin2進行比較，並在第一輸出端OUT1產生第一輸出電壓Vout1以及在第二輸出端OUT2產生第二輸出電壓Vout2。
第一輸出反相器150A進一步將第一輸出電壓Vout1反相輸出至第一實際輸出端AOU1成為第一比較結果VC1。第二輸出反相器150B進一步將第二輸出電壓Vout2反相輸出至第二實際輸出端AOU2成為第二比較結果VC2。
於本實施例中，當第一輸入電壓Vin1大於第二輸入電壓Vin2時，將使第一輸出電壓Vout1為低態電壓並使第二輸出電壓Vout2為高態電壓。因此，第一比較結果VC1成為高態電壓，並使第二比較結果VC2成為低態電壓。
而當第一輸入電壓Vin1小於第二輸入電壓Vin2時，第一輸出電壓Vout1為高態電壓並使第二輸出電壓Vout2為低態電壓。因此，第一比較結果VC1成為低態電壓，並使第二比較結果VC2成為高態電壓。
然而，在操作狀態中，第一輸入端IN1以及第二輸入端IN2剛接收到第一輸入電壓Vin1以及第二輸入電壓Vin2，栓鎖電路120將使第一輸出電壓Vout1以及第二輸出電壓Vout2均先升高至準穩態（metastable）後，再逐步依第一輸入電壓Vin1以及第二輸入電壓Vin2的大小拉開成為高態電壓與低態電壓其中之一的穩定態。如果應成為低態電壓者從準穩態下降的速度過慢，導致電壓不夠低，則會使最終的比較結果產生錯誤。
因此，電壓偵測電路140將偵測第一輸入電壓Vin1以及第二輸入電壓Vin2，以在第一輸入電壓Vin1以及第二輸入電壓Vin2不位於預設範圍時，觸發導通調整電路130。
如前所述，在本實施例中，電壓偵測電路140是在第一輸入電壓Vin1以及第二輸入電壓Vin2的電壓不小於預設值時，判斷其不位於預設範圍，以觸發導通調整電路130中的開關電路160，進而使第一導通調整電晶體MA1與第一栓鎖電晶體ML1並聯，以及使第二導通調整電晶體MA2與第二栓鎖電晶體ML2並聯。
藉由這樣的方式，導通調整電路130的第一導通調整電晶體MA1以及第二導通調整電晶體MA2等效上加大第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2的寬長比（W/L ratio），達到使栓鎖電路120之導通程度強化的功效。第一輸出電壓Vout1以及第二輸出電壓Vout2將可被拉低，以加速自準穩態至穩定態的過程，防止錯誤的比較結果造成誤警（false trigger）的產生。
另一方面，在操作狀態中，當電壓偵測電路140偵測並判斷第一輸入電壓Vin1以及第二輸入電壓Vin2位於預設範圍時，則不觸發導通調整電路130而不對栓鎖電路120之導通程度進行調整。
因此，本發明具有防止誤警機制的比較器電路可藉由電壓偵測電路以及導通調整電路的設置，對輸入對電路以及栓鎖電路間的輸出端電壓進行偵測，以在輸出端電壓不位於預設範圍時，觸發導通調整電路以強化栓鎖電路之導通程度，進而對輸出端電壓調整而防止誤警。
請參照圖2。圖2顯示本發明另一實施例中，比較器電路200的電路圖。圖2的比較器電路200與圖1的比較器電路100大同小異，包含輸入對電路110、栓鎖電路120以及電壓偵測電路140，因此不再就相同的元件贅述。
於本實施例中，比較器電路200包含導通調整電路210，且導通調整電路210為電壓饋入電路。於一實施例中，此電壓饋入電路包含電壓源VA以及分壓電路220。電壓源VA配置以產生源頭電壓。分壓電路220配置以對源頭電壓VA進行分壓以產生饋入電壓VS。
電壓偵測電路140配置以在第一輸出電壓Vin1及第二輸出電壓Vin2不位於預設範圍時，觸發此電壓饋入電路，使饋入電壓VS具有強化準位，並饋入至各第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之基極，以調整各第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之閾值電壓。須注意的是，為使圖面整齊，在圖2中僅將饋入電壓VS以指向第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2的形式繪示。實際上，饋入電壓VS是傳送至第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2的基極。
於一實施例中，由於各第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2為N型電晶體，當饋入電壓VS愈大時，將使第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之閾值電壓下降，進而強化其導通程度。
另一方面，電壓偵測電路140在第一輸出電壓Vin1及第二輸出電壓Vin2位於預設範圍時，不饋入具有強化準位的饋入電壓VS至的第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2基極。
因此，本實施例中的比較器電路200可在輸出端電壓不位於預設範圍時，藉由以電壓饋入電路實現的導通調整電路210對輸出端電壓調整，進而達成防止誤警的機制。
請參照圖3。圖3顯示本發明又一實施例中，比較器電路300的電路圖。圖3的比較器電路300與圖1的比較器電路100大同小異，包含輸入對電路110、栓鎖電路120、導通調整電路130以及電壓偵測電路140。
在本實施例中，輸入對電路110為N型電晶體電路，並包含分別為N型電晶體的第一輸入電晶體MI1以及第二輸入電晶體MI2。栓鎖電路120包含分別為P型電晶體的第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2。
進一步的，導通調整電路130則包含分別為P型電晶體的第一導通調整電晶體MA1以及第二導通調整電晶體MA2。第一運作控制電晶體MC1以及第二運作控制電晶體MC2分別為P型電晶體，第三運作控制電晶體MC3則為N型電晶體。並且，第一供應電源端為供應電源VDD。第二供應電源端為接地端VDD。
因此，比較器電路300的運作機制將相反於比較電路100，使電壓偵測電路140在第一輸入電壓Vin1以及第二輸入電壓Vin2不大於預設值時，判斷其不位於預設範圍，並觸發導通調整電路130，強化栓鎖電路120的導通程度。詳細的運作方式在此不再贅述。
須注意的是，圖2所繪示的導通調整電路210亦可應用於圖3的架構中，以藉由對栓鎖電路120中各第一栓鎖電晶體ML1以及第二栓鎖電晶體ML2之基極施加電壓對輸出端電壓調整，達成防止誤警的機制。
請參照圖4。圖4顯示本發明一實施例中，具有防止誤警機制的比較器電路操作方法400的流程圖。
於步驟S410，使輸入對電路110在操作狀態中自第一輸入端IN1以及第二輸入端IN2分別接收第一輸入電壓以及第二輸入電壓。
於步驟S420，使輸入對電路110與栓鎖電路120在操作狀態中共同運作以對第一輸入電壓Vin1以及第二輸入電壓Vin2進行比較，在第一輸出端OUT1以及第二輸出端OUT2分別產生第一輸出電壓Vout1以及第二輸出電壓Vout2。
於步驟S430，使電壓偵測電路140偵測第一輸出電壓以及第二輸出電壓，以在第一輸出電壓Vout1及第二輸出電壓Vout2不位於預設範圍時，觸發導通調整電路130。
於步驟S440，使導通調整電路在被觸發時強化栓鎖電路之導通程度。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中具有防止誤警機制的比較器電路及其操作方法藉由電壓偵測電路以及導通調整電路的設置，對輸入對電路以及栓鎖電路間的輸出端電壓進行偵測，以在輸出端電壓不位於預設範圍時，觸發導通調整電路以強化栓鎖電路之導通程度，進而對輸出端電壓調整而防止誤警。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:比較器電路 110:輸入對電路 120:栓鎖電路 130:導通調整電路 140:電壓偵測電路 150A:第一輸出反相器 150B:第二輸出反相器 160:開關電路 200:比較器電路 210:導通調整電路 220:分壓電路 300:比較器電路 400:比較器電路操作方法 S410~S440:步驟 AOU1:第一實際輸出端 AOU2:第二實際輸出端 CLK:控制時脈訊號 GND:接地端 IN1:第一輸入端 IN2:第二輸入端 MA1:第一導通調整電晶體 MA2:第二導通調整電晶體 MC1:第一運作控制電晶體 MC2:第二運作控制電晶體 MC3:第三運作控制電晶體 MI1:第一輸入電晶體 MI2:第二輸入電晶體 ML1:第一栓鎖電晶體 ML2:第二栓鎖電晶體 NO1:第一連接端 NO2:第二連接端 OUT1:第一輸出端 OUT2:第二輸出端 VA:電壓源 VC1:第一比較結果 VC2:第二比較結果 VDD:供應電源 Vin1:第一輸入電壓 Vin2:第二輸入電壓 Vout1:第一輸出電壓 Vout2:第二輸出電壓 VS:饋入電壓
［圖1］顯示本發明之一實施例中，一種具有防止誤警機制的比較器電路的電路圖； ［圖2］顯示本發明另一實施例中，比較器電路的電路圖； ［圖3］顯示本發明又一實施例中，比較器電路的電路圖；以及 ［圖4］顯示本發明一實施例中，具有防止誤警機制的比較器電路操作方法的流程圖。
100:比較器電路
110:輸入對電路
120:栓鎖電路
130:導通調整電路
140:電壓偵測電路
150A:第一輸出反相器
150B:第二輸出反相器
160:開關電路
AOU1:第一實際輸出端
AOU2:第二實際輸出端
CLK:控制時脈訊號
GND:接地端
IN1:第一輸入端
IN2:第二輸入端
MA1:第一導通調整電晶體
MA2:第二導通調整電晶體
MC1:第一運作控制電晶體
MC2:第二運作控制電晶體
MC3:第三運作控制電晶體
MI1:第一輸入電晶體
MI2:第二輸入電晶體
ML1:第一栓鎖電晶體
ML2:第二栓鎖電晶體
NO1:第一連接端
NO2:第二連接端
OUT1:第一輸出端
OUT2:第二輸出端
VC1:第一比較結果
VC2:第二比較結果
VDD:供應電源
Vin1:第一輸入電壓
Vin2:第二輸入電壓
Vout1:第一輸出電壓
Vout2:第二輸出電壓

Claims (10)

  1. 一種具有防止誤警機制的比較器電路，包含： 一輸入對電路，對應於一第一輸入端、一第二輸入端、一第一輸出端以及一第二輸出端，配置以自該第一輸入端以及該第二輸入端分別接收一第一輸入電壓以及一第二輸入電壓； 一栓鎖電路，該輸入對電路與該栓鎖電路在一操作狀態中共同運作以對該第一輸入電壓以及該第二輸入電壓進行比較，在該第一輸出端以及該第二輸出端分別產生一第一輸出電壓以及一第二輸出電壓，其中該栓鎖電路包含： 一第一栓鎖電晶體，具有電性耦接於該第一輸出端之一閘極以及電性耦接於該第二輸出端之一汲極；以及 一第二栓鎖電晶體，具有電性耦接於該第二輸出端之一閘極以及電性耦接於該第一輸出端之一汲極； 一導通調整電路，配置以在被觸發時強化該栓鎖電路之導通程度；以及 一電壓偵測電路，配置以偵測該第一輸出電壓以及該第二輸出電壓，以在該第一輸出電壓及該第二輸出電壓不位於一預設範圍時，觸發該導通調整電路。
  2. 如請求項1所述之比較器電路，其中該導通調整電路包含： 一第一導通調整電晶體，具有電性耦接於一第一連接端之一閘極以及電性耦接於一第二連接端之一汲極； 一第二導通調整電晶體，具有電性耦接於該第二連接端之一閘極以及電性耦接於該第一連接端之一汲極；以及 一開關電路； 其中該電壓偵測電路配置以在該第一輸出電壓及該第二輸出電壓不位於該預設範圍時，觸發該開關電路而使該第一連接端以及該第二連接端與該第一輸出端以及該第二輸出端電性耦接，以使該第一導通調整電晶體與該第一栓鎖電晶體並聯，以及使該第二導通調整電晶體與該第二栓鎖電晶體並聯； 該電壓偵測電路更配置以並在該第一輸出電壓以及該第二輸出電壓位於該預設範圍時，不觸發該開關電路而使該第一連接端以及該第二連接端與該第一輸出端以及該第二輸出端電性隔離，以使該第一導通調整電晶體與該第一栓鎖電晶體電性隔離，以及使該第二導通調整電晶體與該第二栓鎖電晶體電性隔離。
  3. 如請求項1所述之比較器電路，其中該導通調整電路為一電壓饋入電路，該電壓偵測電路配置以在該第一輸出電壓及該第二輸出電壓不位於該預設範圍時，觸發該電壓饋入電路饋入具有一強化準位的一饋入電壓至各該第一栓鎖電晶體以及該第二栓鎖電晶體之一基極，以調整各該第一栓鎖電晶體以及該第二栓鎖電晶體之一閾值電壓，並在該第一輸出電壓以及該第二輸出電壓位於該預設範圍時，不觸發該電壓饋入電路而不饋入具有該強化準位的該饋入電壓至該基極。
  4. 如請求項1所述之比較器電路，其中該電壓饋入電路包含： 一電壓源，配置以產生一源頭電壓；以及 一分壓電路，配置以對該源頭電壓進行分壓以產生該饋入電壓。
  5. 如請求項1所述之比較器電路，其中該輸入對電路包含： 一第一輸入電晶體，具有電性耦接於該第一輸入端之一閘極以及電性耦接於該第一輸出端之一汲極；以及 一第二輸入電晶體，具有電性耦接於該第二輸入端之一閘極以及電性耦接於該第二輸出端之一汲極。
  6. 如請求項1所述之比較器電路，其中該第一栓鎖電晶體以及該第二栓鎖電晶體分別為一N型電晶體，且該輸入對電路為一P型電晶體電路，該電壓偵測電路配置以在該第一輸出電壓及該第二輸出電壓不小於一預設值時，使該導通調整電路強化該栓鎖電路之導通程度。
  7. 如請求項1所述之比較器電路，其中該第一栓鎖電晶體以及該第二栓鎖電晶體分別為一P型電晶體，且該輸入對電路為一N型電晶體電路，該電壓偵測電路配置以在該第一輸出電壓及該第二輸出電壓不大於一預設值時，使該導通調整電路強化該栓鎖電路之導通程度。
  8. 如請求項1所述之比較器電路，其中該第一栓鎖電晶體更具有電性耦接於一第一供應電源端一源極，該第二栓鎖電晶體更具有電性耦接於該第一供應電源端之一源極，該比較器更包含： 一第一運作控制電晶體，電性耦接於該第一輸出端以及該第一供應電源端間； 一第二運作控制電晶體，電性耦接於該第二輸出端以及該第一供應電源端間；以及 一第三運作控制電晶體，電性耦接於一第二供應電源端以及該輸入對電路間； 其中在一重置狀態中，該第一運作控制電晶體以及該第二運作控制電晶體根據一控制時脈訊號致能，該第三運作控制電晶體根據該控制時脈訊號抑能； 在該操作狀態中，該第一運作控制電晶體以及該第二運作控制電晶體根據該控制時脈訊號抑能，該第三運作控制電晶體根據該控制時脈訊號致能。
  9. 如請求項1所述之比較器電路，更包含： 一第一輸出反相器，電性耦接於該第一輸出端，根據該第一輸出電壓輸出一第一比較結果至一第一實際輸出端；以及 一第二輸出反相器，電性耦接於該第二輸出端，根據該第二輸出電壓輸出一第二比較結果至一第二實際輸出端。
  10. 一種具有防止誤警機制的比較器電路操作方法，包含： 使一輸入對電路自該第一輸入端以及該第二輸入端分別接收一第一輸入電壓以及一第二輸入電壓； 使該輸入對電路與一栓鎖電路在一操作狀態中共同運作以對該第一輸入電壓以及該第二輸入電壓進行比較，在該第一輸出端以及該第二輸出端分別產生一第一輸出電壓以及一第二輸出電壓，其中該栓鎖電路包含一第一栓鎖電晶體以及一第二栓鎖電晶體，該第一栓鎖電晶體具有電性耦接於該第一輸出端之一閘極以及電性耦接於該第二輸出端之一汲極，該第二栓鎖電晶體具有電性耦接於該第二輸出端之一閘極以及電性耦接於該第一輸出端之一汲極； 使一電壓偵測電路偵測該第一輸出電壓以及該第二輸出電壓，以在該第一輸出電壓及該第二輸出電壓不位於一預設範圍時，觸發一導通調整電路；以及 使該導通調整電路在被觸發時強化該栓鎖電路之導通程度。
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US20050162193A1 (en) * 2004-01-27 2005-07-28 Texas Instruments Incorporated High performance sense amplifiers
JP2006277867A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体記憶装置
JP2008092106A (ja) * 2006-09-29 2008-04-17 Nec Electronics Corp 差動増幅回路
TWI349425B (en) * 2008-07-18 2011-09-21 Novatek Microelectronics Corp Driving circuit for enhancing response speed and related method
US8736310B2 (en) * 2010-12-17 2014-05-27 Stmicroelectronics Asia Pacific Pte. Ltd. Comparator with offset compensation and improved dynamic range
TWI635700B (zh) * 2015-12-10 2018-09-11 矽創電子股份有限公司 運算放大器
TWI672002B (zh) * 2018-09-17 2019-09-11 創意電子股份有限公司 比較器電路系統
TWI748800B (zh) * 2020-12-17 2021-12-01 瑞昱半導體股份有限公司 電流導向式比較器與電容控制方法

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