JP2002026269A - モード制御回路 - Google Patents

モード制御回路

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JP2002026269A
JP2002026269A JP2000208852A JP2000208852A JP2002026269A JP 2002026269 A JP2002026269 A JP 2002026269A JP 2000208852 A JP2000208852 A JP 2000208852A JP 2000208852 A JP2000208852 A JP 2000208852A JP 2002026269 A JP2002026269 A JP 2002026269A
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JP2000208852A
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Tsutomu Kawano
努 川野
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof
    • H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio

Abstract

(57)【要約】 【課題】 信号出力端子と制御端子を共用することで、
半導体集積回路の入出力端子の数を削減させる半導体集
積回路を得ること。 【解決手段】 スイッチＳＷ１をオンにすることで信号
出力端子１０に外部より電流を与えたり、スイッチＳＷ
２をオンにすることで信号出力端子１０から外部に電流
を吸い出すことで、ノードＮにおいて後段の第１の比較
器１０１および第２の比較器１０２に与える電位レベル
を変化させる。これにより、信号出力端子１０を、半導
体集積回路内で生成された信号を外部に出力するための
端子としてだけでなく、外部における電流制御により制
御端子として兼用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
内において、外部から制御信号を与えて半導体集積回路
内の動作・機能を制御するモード制御回路に関するもの
である。
【０００２】
【従来の技術】半導体集積回路（以下、ＩＣと称す
る。）は、高機能化にともなって入出力端子の数を増加
させる必要がある反面、小型化の要請を満たす必要があ
ることから、その入出力端子のピッチに必然と制限を受
ける。
【０００３】そこで、ＩＣは、従来とおりの機能を維持
しながらも入出力端子の数を減少させるために、複数の
機能や状態を外部から選択するための制御端子について
は、ＩＣ内にエンコード回路を設けることにより、その
制御端子の数以上の機能や状態の制御を可能としてい
る。
【０００４】特に近年においては、制御端子に入力する
制御信号の電圧レベルを変化させたり、パルス間隔を時
系列的に変化させることで、制御端子の数を１〜３のみ
で従来とおりの複数の機能や状態を制御することのでき
るシリアル制御がおこなわれている。このシリアル制御
は、一般に、ＩＣ内にモード制御回路を設けることで実
現される。
【０００５】図５は、従来のモード制御回路の回路図で
あり、特に、一つの制御端子に入力する制御信号の電圧
レベルに応じて機能の選択を可能とするものである。図
５において、従来のモード制御回路は、制御端子１００
に入力された制御信号の電圧レベルと所定のスレッショ
ルド電圧Ｖ1とを比較してその比較結果を論理レベルと
して出力する第１の比較器１０１と、制御端子１００に
入力された制御信号の電圧レベルと所定のスレッショル
ド電圧Ｖ2とを比較してその比較結果を論理レベルとし
て出力する第２の比較器１０２と、第１の比較器１０１
および第２の比較器１０２の比較結果を入力して三つの
出力のうちの一つのみを有効なものとして選択するエン
コード部１１０と、を備えて構成される。
【０００６】また、エンコード部１１０は、第１の比較
器１０１の比較結果となる論理レベルを反転させるイン
バータ１０６と、第２の比較器１０２の比較結果となる
論理レベルを反転させるインバータ１０５と、第１の比
較器１０１の比較結果と第２の比較器１０２の比較結果
を入力する２入力ＮＡＮＤゲート１０７と、インバータ
１０５の出力とインバータ１０６の出力を入力する２入
力ＮＡＮＤゲート１０８と、インバータ１０６の出力と
第２の比較器１０２の比較結果を入力する２入力ＮＡＮ
Ｄゲート１０９と、から構成され、ＮＡＮＤゲート１０
７、１０８および１０９から順に信号ＯＵＴ１、ＯＵＴ
２およびＯＵＴ３が出力される。すなわち、このモード
制御回路は、一つの制御端子１００に対して、三つの機
能のうちのいずれかを選択することができる。
【０００７】図６は、第１の比較器１０１および第２の
比較器１０２の回路図である。図６において、第１の比
較器１０１および第２の比較器１０２はともに、定電流
源１１と、ＰＮＰトランジスタＴＮ１１およびＴＮ１２
によりなる差動対と、ＮＰＮトランジスタＴＰ１１およ
びＴＰ１２によりなるカレントミラー回路と、抵抗Ｒ１
１およびＰＮＰトランジスタＴＮ１３によりなる第１の
エミッタフォロワ回路（レベルシフト回路）と、抵抗Ｒ
１２およびＰＮＰトランジスタＴＮ１４によりなる第２
のエミッタフォロワ回路（レベルシフト回路）と、スレ
ッショルド電圧を生成するために電源電圧ＶCCを分圧す
る抵抗Ｒ１３およびＲ１４と、から構成される。
【０００８】すなわち、図６に示す比較器は、入力端子
ＩＮ（制御端子１００）の電圧レベルと抵抗Ｒ１４の両
端の所定の電圧（スレッショルド電圧）との差分に比例
した電流をノードＯＵＴから出力する差動増幅回路であ
る。なお、第１のエミッタフォロワ回路および第２のエ
ミッタフォロワ回路は、それぞれ入力端子ＩＮに接地電
位ＧＮＤ近くの低い電圧が与えられても、ＰＮＰトラン
ジスタＴＮ１１およびＴＮ１２が飽和しないために設け
てある。
【０００９】ここで、図６に示す比較器の動作について
簡単に説明する。まず、入力端子ＩＮに与えられた電圧
レベルが、ＰＮＰトランジスタＴＮ１４のベース電位よ
りも低い場合、すなわち制御端子１００に入力される制
御信号の電圧レベルが比較器のスレッショルド電圧より
低い場合には、ＰＮＰトランジスタＴＮ１１のベース電
位はＰＮＰトランジスタＴＮ１２のベース電位よりも大
きくなるため、定電流源１２の電流のほとんどがＰＮＰ
トランジスタＴＮ１１に流れる。
【００１０】この際、ＰＮＰトランジスタＴＮ１１およ
びＴＮ１２からなるカレントミラー回路の作用により、
ＰＮＰトランジスタＴＰ１２は、ＰＮＰトランジスタＴ
Ｎ１１を介してＰＮＰトランジスタＴＰ１１に流れる電
流と同じ電流が流れるように、ＰＮＰトランジスタＴＮ
１２から電流を引き出そうとするが、上記したように定
電流源１２の電流のほとんどがＰＮＰトランジスタＴＮ
１１に流れるため、ＰＮＰトランジスタＴＮ１２から供
給される電流は小さくなり、結果的にノードＯＵＴから
はほとんど電流が取り出されずに、比較器の比較結果と
して論理レベル“Ｌ”が出力される。
【００１１】逆に、入力端子ＩＮに与えられた電圧レベ
ルが、ＰＮＰトランジスタＴＮ１４のベース電位より高
い場合、すなわち制御端子１００に入力される制御信号
の電圧レベルが比較器のスレッショルド電圧より高い場
合には、ＰＮＰトランジスタＴＮ１１のベース電位はＰ
ＮＰトランジスタＴＮ１２のベース電位よりも小さくな
るため、定電流源１２の電流のほとんどがＰＮＰトラン
ジスタＴＮ１２に流れる。
【００１２】すなわち、ＰＮＰトランジスタＴＮ１１に
はほとんど電流が流れず、ＰＮＰトランジスタＴＮ１１
およびＴＮ１２からなるカレントミラー回路の作用によ
り、ＰＮＰトランジスタＴＰ１２は、ＰＮＰトランジス
タＴＮ１１を介してＰＮＰトランジスタＴＰ１１に流れ
る電流と同じわずかな電流をＰＮＰトランジスタＴＮ１
２から引き出す。よって、ＰＮＰトランジスタＴＮ１２
から供給される大部分の電流はノードＯＵＴから取り出
され、結果的に比較器の比較結果として論理レベル
“Ｈ”が出力される。
【００１３】つぎに、第１の比較器１０１のスレッショ
ルド電圧Ｖ1を電源電圧ＶCCの２／３とし、第２の比較
器１０２のスレッショルド電圧Ｖ2を電源電圧ＶCCの１
／３として、図５に示すモード制御回路の動作について
説明する。
【００１４】まず、制御信号が第１の比較器１０１のス
レッショルド電圧Ｖ1である２／３ＶCCより大きい場合
には、第１の比較器１０１および第２の比較器１０２は
ともに論理レベル“Ｈ”を出力する。これにより、エン
コード部１１０内のＮＡＮＤゲート１０８および１０９
は、論理レベル“Ｌ”を出力し、ＮＡＮＤゲート１０７
は、論理レベル“Ｈ”を出力する。すなわち、信号ＯＵ
Ｔ１が選択された状態となる。
【００１５】また、制御信号が第２の比較器１０２のス
レッショルド電圧Ｖ2である１／３ＶCCより低い場合に
は、第１の比較器１０１および第２の比較器１０２はと
もに論理レベル“Ｌ”を出力する。これにより、エンコ
ード部１１０内のＮＡＮＤゲート１０７および１０９
は、論理レベル“Ｌ”を出力し、ＮＡＮＤゲート１０８
は、論理レベル“Ｈ”を出力する。すなわち、信号ＯＵ
Ｔ２が選択された状態となる。
【００１６】また、制御信号が第２の比較器１０２のス
レッショルド電圧Ｖ2である１／３ＶCCと第１の比較器
１０１のスレッショルド電圧Ｖ1である２／３ＶCCの間
にある場合には、第１の比較器１０１は論理レベル
“Ｌ”を出力し、第２の比較器１０２は論理レベル
“Ｈ”を出力する。これにより、エンコード部１１０内
のＮＡＮＤゲート１０７および１０８は、論理レベル
“Ｌ”を出力し、ＮＡＮＤゲート１０９は、論理レベル
“Ｈ”を出力する。すなわち、信号ＯＵＴ３が選択され
た状態となる。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のモード制御回路では、わずかな数の制御
端子を設けるのみで、半導体集積回路の複数の機能や状
態を制御することを可能としているが、それでも少なく
とも制御信号を入力するための専用の制御端子が必要で
あった。
【００１８】この発明は、上記問題点を解決するために
なされたもので、信号出力端子と制御端子を共用するこ
とで、制御信号を入力するための専用の端子を排除し、
結果的に半導体集積回路の入出力端子の数を削減させる
モード制御回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかるモード制御回路
にあっては、与えられた電位レベルに応じて複数の信号
出力のうちのいずれか一つを有効にするエンコード手段
と、半導体集積回路内部において生成された内部生成信
号を外部に出力するための信号出力端子に、外部からの
所定の電流の入力、または前記信号出力端子から外部へ
の所定の電流の出力に応じて、前記エンコード部に与え
る電位レベルを変化させるモード制御手段と、を備えた
ことを特徴とする。
【００２０】この発明によれば、信号出力端子に外部よ
り電流を与えたり、信号出力端子から外部に電流を吸い
出したりすることで、モード制御手段が、後段のエンコ
ード部に与える電位レベルを変化させるので、信号出力
端子を、半導体集積回路内で生成された信号を外部に出
力するための端子としてだけでなく、外部における電流
制御により制御端子として兼用することができる。
【００２１】つぎの発明にかかるモード制御回路にあっ
ては、上記発明において、前記モード制御手段が、ダイ
オード接続された第１のトランジスタと、コレクタの電
位レベルを前記エンコード部に与える第２のトランジス
タと、により構成されるカレントミラー部と、前記第１
のトランジスタとコレクタ同士を接続するとともに前記
内部生成信号を、エミッタを介して前記信号出力端子か
ら出力するための第３のトランジスタと、前記第３のト
ランジスタのエミッタに接続された第１の定電流源と、
前記第２のトランジスタのコレクタに接続された第２の
定電流源と、前記第２のトランジスタのエミッタ−コレ
クタ間に並列に接続された第１の負荷抵抗と、前記第２
の定電流源に並列に接続された第２の負荷抵抗と、を備
えたことを特徴とする。
【００２２】この発明によれば、三つのトランジスタ
と、二つの定電流源と、二つの負荷抵抗により、簡単に
上記したモード制御手段を構成することができる。
【００２３】つぎの発明にかかるモード制御回路にあっ
ては、上記発明において、外部から前記信号出力端子へ
の所定の電流の入力、または前記信号出力端子から外部
への所定の電流の出力を実現する手段として、一端が電
源ラインに接続された第３の負荷抵抗と、接点端子の一
方が前記第３の負荷抵抗の他端に接続され、接点端子の
他方が前記信号出力端子に接続された第１のスイッチン
グ手段と、一端が接地ラインに接続された第４の負荷抵
抗と、接点端子の一方が前記第４の負荷抵抗の他端に接
続され、接点端子の他方が前記信号出力端子に接続され
た第２のスイッチング手段と、から構成された制御信号
生成手段を、前記信号出力端子の外部に接続したことを
特徴とする。
【００２４】この発明によれば、電源ラインから信号出
力端子に電流を与える負荷抵抗と、接地ラインへと信号
出力端子から電流を吸い出す負荷抵抗と、それぞれの電
流の流出入を制御する二つのスイッチング手段といった
簡単な構成により、信号出力端子に、外部から所定の電
流を入力し、または信号出力端子から外部に所定の電流
を出力させる手段を実現することができる。
【００２５】つぎの発明にかかるモード制御回路にあっ
ては、上記発明において、外部から前記信号出力端子へ
の所定の電流の入力、または前記信号出力端子から外部
への所定の電流の出力を実現する手段として、一端が接
地ラインに接続された第３の負荷抵抗と、接点端子の一
方が前記第３の負荷抵抗の他端に接続され、接点端子の
他方が前記信号出力端子に接続された第１のスイッチン
グ手段と、一端が接地ラインに接続された第４の負荷抵
抗と、接点端子の一方が前記第４の負荷抵抗の他端に接
続され、接点端子の他方が前記信号出力端子に接続され
た第２のスイッチング手段と、から構成された制御信号
生成手段を、前記信号出力端子の外部に接続したことを
特徴とする。
【００２６】この発明によれば、接地ラインへと信号出
力端子から電流を吸い出す二つの負荷抵抗と、それぞれ
の電流の吸い出しを制御する二つのスイッチング手段と
いった簡単な構成により、信号出力端子に、信号出力端
子から外部に所定の電流を出力させる手段を実現するこ
とができる。
【００２７】つぎの発明にかかるモード制御回路にあっ
ては、上記発明において、外部から前記信号出力端子へ
の所定の電流の入力、または前記信号出力端子から外部
への所定の電流の出力を実現する手段として、一端が電
源ラインに接続された第３の負荷抵抗と、接点端子の一
方が前記第３の負荷抵抗の他端に接続され、接点端子の
他方が前記信号出力端子に接続された第１のスイッチン
グ手段と、一端が電源ラインに接続された第４の負荷抵
抗と、接点端子の一方が前記第４の負荷抵抗の他端に接
続され、接点端子の他方が前記信号出力端子に接続され
た第２のスイッチング手段と、から構成された制御信号
生成手段を、前記信号出力端子の外部に接続したことを
特徴とする。
【００２８】この発明によれば、電源ラインから信号出
力端子に電流を与える二つの負荷抵抗と、それぞれの電
流の流入を制御する二つのスイッチング手段といった簡
単な構成により、信号出力端子に、外部から所定の電流
を入力する手段を実現することができる。
【００２９】つぎの発明にかかるモード制御回路にあっ
ては、上記発明において、前記第２のトランジスタのエ
ミッタと接地ラインとの間に接続されたコンデンサを備
え、前記第１のトランジスタと前記第２のトランジスタ
とのトランジスタサイズ比がｎ対１であり、前記第１の
定電流源と前記第２の定電流源との電流比がｎ対１であ
ることを特徴とする。
【００３０】この発明によれば、第２の定電流源の電流
が第１の定電流源の電流よりも１／ｎだけ十分に小さく
できるので、後段のエンコード手段に安定した電位レベ
ルの信号を与えるために第１および第２の負荷抵抗の値
を大きくすることができ、これによりコンデンサＣの容
量を小さくすることができる。
【００３１】
【発明の実施の形態】以下に、この発明にかかるモード
制御回路の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００３２】実施の形態１．まず、実施の形態１にかか
るモード制御回路について説明する。図１は、実施の形
態１にかかるモード制御回路の回路図である。図１にお
いて、モード制御回路は、エミッタが電源ラインに接続
され、ベースとコレクタが互いに接続されたＰＮＰトラ
ンジスタＴＮ１と、エミッタが電源ラインに接続され、
ベースがＰＮＰトランジスタＴＮ１のベースに接続され
たＰＮＰトランジスタＴＮ２と、によって構成されたカ
レントミラー回路を備えている。
【００３３】また、このモード制御回路は、半導体集積
回路内部において生成されて外部へと出力するための各
種の信号（以下、内部生成信号と称する。）をベースに
入力し、コレクタがＰＮＰトランジスタＴＮ１のコレク
タに接続され、エミッタが上記内部生成信号を外部に出
力するための信号出力端子１０に接続されたＮＰＮトラ
ンジスタＴＰを備えている。
【００３４】また、このモード制御回路は、ＮＰＮトラ
ンジスタＴＰのエミッタと接地ラインとの間に配置され
た定電流源１１と、ＰＮＰトランジスタＴＮ２のコレク
タと接地ラインとの間に配置された定電流源１２と、一
端が電源ラインに接続され、他端がＰＮＰトランジスタ
ＴＮ２のコレクタに接続された負荷抵抗Ｒ５と、一端が
ＰＮＰトランジスタＴＮ２のコレクタに接続され、他端
が接地ラインに接続された負荷抵抗Ｒ６と、一端がＰＮ
ＰトランジスタＴＮ２のコレクタに接続され、他端が接
地ラインに接続されたコンデンサＣと、を備えている。
ここで、ＰＮＰトランジスタＴＮ２のコレクタと上記各
素子との接続点をノードＮと称する。
【００３５】さらに、上記したノードＮは、図５に示し
た従来のモード制御回路の制御端子１００に相当するノ
ードに接続され、図１において、図５と共通する部分に
ついては同一の符号を付して、ここではその説明を省略
する。
【００３６】ここで特に、上記した信号出力端子１０
は、内部生成信号を出力するために機能するとともに、
後述するように、外部においてこの信号出力端子１０に
負荷抵抗とスイッチとから構成される制御信号生成回路
を接続することで、制御端子としても機能する。
【００３７】つぎに、本実施の形態にかかるモード制御
回路の動作について説明する。ここで、このモード制御
回路の特徴となる機能を発現させるためには、半導体集
積回路の外部において信号出力端子１０に、制御信号生
成回路を接続する必要がある。この制御信号生成回路
は、一端が電源ラインに接続された負荷抵抗Ｒ１と、接
点端子の一方が負荷抵抗Ｒ１の他端に接続され、接点端
子の他方が信号出力端子１０に接続されたスイッチＳＷ
１と、一端が接地ラインに接続された負荷抵抗Ｒ２と、
接点端子の一方が負荷抵抗Ｒ２の他端に接続され、接点
端子の他方が信号出力端子１０に接続されたスイッチＳ
Ｗ２と、から構成される。
【００３８】（１）スイッチＳＷ１およびＳＷ２がとも
にオフの場合 まず、上記したスイッチＳＷ１およびＳＷ２がともにオ
フの場合についてのモード制御回路の動作について説明
する。ここで、定電流源１１によって供給される電流値
をＩ1とし、定電流源１２によって供給される電流値を
Ｉ2とする。
【００３９】上記したスイッチＳＷ１およびＳＷ２がと
もにオフであるために、モード制御回路の動作は、信号
出力端子１０に制御信号生成回路を接続していない状態
と等価である。よって、定電流源１１によって供給され
る電流Ｉ1は、ＮＰＮトランジスタＴＰを介して、ほぼ
減衰なくＰＮＰトランジスタＴＮ１を流れる。ＰＮＰト
ランジスタＴＮ１およびＴＮ２は、カレントミラー回路
を構成しているので、ＰＮＰトランジスタＴＮ２におい
ても同じ電流Ｉ1が流れる。
【００４０】この際、定電流源１２によって供給される
電流値Ｉ2をＩ2＝Ｉ1に設定すると、ノードＮにおいて
流出入する電流は“０”となり、その結果、ノードＮの
電位は、単に、電源電圧ＶCCを負荷抵抗Ｒ５およびＲ６
で分圧した際の負荷抵抗Ｒ６の印加電圧に等しくなる。
【００４１】ここで、負荷抵抗Ｒ５の抵抗値＝負荷抵抗
Ｒ６の抵抗値とすれば、ノードＮの電位は、１／２ＶCC
（電源電圧の１／２の電圧）となる。よって、この１／
２Ｖ CCは、第１の比較器１０１および第２の比較器１０
２に入力され、上述したとおりの動作をおこなうので、
ここでも第１の比較器１０１のスレッショルド電圧Ｖ 1
を２／３ＶCCとし、第２の比較器１０２のスレッショル
ド電圧Ｖ1を１／３ＶCCとすると、信号ＯＵＴ３のみが
論理レベル“Ｈ”を示して、選択された状態となる。
【００４２】（２）スイッチＳＷ１がオン、ＳＷ２がオ
フの場合 つぎに、スイッチＳＷ１がオンとなり、ＳＷ２がオフで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ１がオンであるため、信号出力端子１０に
は、負荷抵抗Ｒ１を介して電源ラインより電流が流れ込
む。その電流値Ｉinは、 Ｉin＝（電源電圧ＶCC−信号出力端子１０の電位）／負
荷抵抗Ｒ１の抵抗値 として表すことができる。
【００４３】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ１を流れる電流はＩ1−Ｉin
となり、カレントミラー回路の作用により、ＰＮＰトラ
ンジスタＴＮ２においてもＩ1−Ｉinの電流が流れる。
ここで、定電流源１２の電流値Ｉ2は、電流値Ｉ1と等し
く設定していることから、電流値Ｉ2−（Ｉ1−Ｉin）＝
Ｉin分の電流が不足してしまう。そこで、定電流源１２
は、この不足分を、ノードＮ負荷抵抗Ｒ５およびＲ６か
ら吸い込むことになる。
【００４４】図２は、この場合の負荷抵抗Ｒ１およびＲ
２の等価回路を説明する図である。図２に示すように、
ノードＮの電位は、１／２ＶCC−（（負荷抵抗Ｒ１およ
びＲ２の抵抗値ｒ／２）×Ｉin）となる。よって、ノー
ドＮの電位は、制御信号生成回路の負荷抵抗Ｒ１とＩin
（すなわち、信号出力端子１０の電位）で決まる。
【００４５】これは、負荷抵抗Ｒ１を適当な抵抗値に選
択することで、第１の比較器１０１および第２の比較器
１０２に入力する電圧レベルが調整可能となり、結果的
に信号ＯＵＴ１〜ＯＵＴ３のうちのいずれかの選択が可
能となることを意味する。例えば、信号ＯＵＴ１のみを
論理レベル“Ｈ”として選択することができる。
【００４６】（３）スイッチＳＷ１がオフ、ＳＷ２がオ
ンの場合 つぎに、スイッチＳＷ１がオフとなり、ＳＷ２がオンで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ２がオンであるため、半導体集積回路内部に
おいて信号出力端子１０に流れ込んでいた電流が、負荷
抵抗Ｒ２を介して接地ラインに流れ出る。
【００４７】この接地ラインに流れ出る電流Ｉoutは、 Ｉout＝信号出力端子１０の電位／負荷抵抗Ｒ２の抵抗
値 として表すことができる。
【００４８】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ１を流れる電流はＩ1＋Ｉout
となり、カレントミラー回路の作用により、ＰＮＰトラ
ンジスタＴＮ２においてもＩ1＋Ｉoutの電流が流れる。
ここで、定電流源１２の電流値Ｉ2は、電流値Ｉ1と等し
く設定していることから、電流値（Ｉ1＋Ｉout）−Ｉ 2
＝Ｉout分の電流が余分となる。そこで、この余分は、
ノードＮを介して負荷抵抗Ｒ５およびＲ６へと流れ出る
ことになる。
【００４９】よって、ノードＮの電位は、（（負荷抵抗
Ｒ１およびＲ２の抵抗値ｒ／２）×Ｉout）＋１／２Ｖ
CCとなる。すなわち、ノードＮの電位は、制御信号生成
回路の負荷抵抗Ｒ２とＩout（すなわち、信号出力端子
１０の電位）で決まる。
【００５０】これは、負荷抵抗Ｒ２を適当な抵抗値に選
択することで、第１の比較器１０１および第２の比較器
１０２に入力する電圧レベルが調整可能となり、結果的
に信号ＯＵＴ１〜ＯＵＴ３のうちのいずれかの選択が可
能となることを意味する。例えば、信号ＯＵＴ２のみを
論理レベル“Ｈ”として選択することができる。
【００５１】なお、後段の第１の比較器１０１のスレッ
ショルド電圧Ｖ1および第２の比較器１０２のスレッシ
ョルド電圧Ｖ2をそれぞれ２／３ＶCC、１／３ＶCCとし
た場合、上記（２）および（３）の場合のそれぞれにお
いて異なる制御状態を選択するためには、上記した電流
ＩinおよびＩoutを、負荷抵抗Ｒ５およびＲ６の抵抗値
を考慮して、十分大きな電流に設定する必要がある。具
体的には、 １／３ＶCC＞＞（２）の場合のノードＮの電位 ２／３ＶCC＜＜（３）の場合のノードＮの電位 とする必要がある。
【００５２】また、信号出力端子１０の電位は、内部生
成信号に応じて変動するため、上記電流ＩinおよびＩ
outの電流もまた変動する。したがって、例えば、内部
生成信号が正弦波であれば、ノードＮにも正弦波が現れ
てしまう。そこで、後段の第１の比較器１０１および第
２の比較器１０２において安定した比較動作をおこなわ
せるためにも、このような変動する信号成分は、コンデ
ンサＣにおいて積分され直流成分として伝達される。
【００５３】以上に説明したとおり、実施の形態１にか
かるモード制御回路によれば、ダイオード接続されたＰ
ＮＰトランジスタＴＮ１とＰＮＰトランジスタＴＮ２と
により構成されるカレントミラー回路と、ＰＮＰトラン
ジスタＴＮ１とコレクタ同士を接続するとともにＩＣ内
部において生成された内部生成信号を信号出力端子１０
から出力するＮＰＮトランジスタＴＰと、ＮＰＮトラン
ジスタＴＰのエミッタに接続された定電流源１１と、Ｐ
ＮＰトランジスタＴＮ２のコレクタに接続された定電流
源１２と、ＰＮＰトランジスタＴＮ２のエミッタ−コレ
クタ間に並列に接続された負荷抵抗Ｒ５と、定電流源１
２に並列に接続された負荷抵抗Ｒ６と、第１の比較器１
０１と第２の比較器１０２とエンコード部１１０とによ
り構成されるとともにＰＮＰトランジスタＴＮ２のコレ
クタの電位レベルに応じて複数の状態のいずれか一つを
選択するエンコード手段と、を備えているので、このモ
ード制御回路の外部、すなわちＩＣ外部において、信号
出力端子１０に制御信号生成回路を接続して、信号出力
端子１０に流出入させる電流を調整することで、上記エ
ンコード手段に与える電位レベルを変化させることがで
き、信号出力端子１０を内部生成信号の出力用と制御信
号の入力用とに兼用することができる。
【００５４】すなわち、これにより、ＩＣの端子数を削
減できることが可能となる。特に、一般的に端子を兼用
すると、複数（３以上）の状態を確実に制御することは
難しいが、本実施の形態では複数状態を確実に制御する
ことが可能となる。
【００５５】また、上記した制御信号生成回路を、一端
が電源ラインに接続された負荷抵抗Ｒ１と、接点端子の
一方が負荷抵抗Ｒ１の他端に接続され、接点端子の他方
が信号出力端子１０に接続されたスイッチＳＷ１と、一
端が接地ラインに接続された負荷抵抗Ｒ２と、接点端子
の一方が負荷抵抗Ｒ２の他端に接続され、接点端子の他
方が信号出力端子１０に接続されたスイッチＳＷ２と、
のように簡単な構成により実現しているので、ＩＣ周辺
の面積を大きく占有することなく、信号出力端子１０を
制御端子として機能させるための切換えを容易にしてい
る。
【００５６】実施の形態２．つぎに、実施の形態２にか
かるモード制御回路について説明する。図３は、実施の
形態２にかかるモード制御回路の回路図である。なお、
図３において、図１と共通する部分には同一符号を付し
て、その説明を省略する。特に、実施の形態２にかかる
モード制御回路は、上述した制御信号生成回路が、一端
が接地ラインに接続された負荷抵抗Ｒ３と、接点端子の
一方が負荷抵抗Ｒ３の他端に接続され、接点端子の他方
が信号出力端子１０に接続されたスイッチＳＷ３と、一
端が接地ラインに接続された負荷抵抗Ｒ４と、接点端子
の一方が負荷抵抗Ｒ４の他端に接続され、接点端子の他
方が信号出力端子１０に接続されたスイッチＳＷ４と、
から構成される点が図１と異なる。つぎに、本実施の形
態にかかるモード制御回路の動作について説明する。
【００５７】（１）スイッチＳＷ１およびＳＷ２がとも
にオフの場合 まず、上記したスイッチＳＷ３およびＳＷ４がともにオ
フの場合についてのモード制御回路の動作について説明
する。ここで、定電流源１１によって供給される電流値
をＩ1とし、定電流源１２によって供給される電流値を
Ｉ2とする。
【００５８】上記したスイッチＳＷ３およびＳＷ４がと
もにオフであるために、モード制御回路の動作は、信号
出力端子１０に制御信号生成回路を接続していない状態
と等価である。よって、定電流源１１によって供給され
る電流Ｉ1は、ＮＰＮトランジスタＴＰを介して、ほぼ
減衰なくＰＮＰトランジスタＴＮ１を流れる。ＰＮＰト
ランジスタＴＮ１およびＴＮ２は、カレントミラー回路
を構成しているので、ＰＮＰトランジスタＴＮ２におい
ても同じ電流Ｉ1が流れる。
【００５９】この際、定電流源１２によって供給される
電流値Ｉ2をＩ2＞Ｉ1に設定すると、カレントミラー回
路の作用により、ＰＮＰトランジスタＴＮ２においては
Ｉ1の電流が流れるため、電流値Ｉ2−Ｉ1＝Ｉdiff1分の
電流が不足してしまう。そこで、定電流源１２は、この
不足分を、ノードＮ負荷抵抗Ｒ５およびＲ６から吸い込
むことになる。なお、この際の負荷抵抗Ｒ１およびＲ２
の等価回路を図２に示したとおりである。
【００６０】よって、ノードＮの電位は、１／２ＶCC−
（（負荷抵抗Ｒ１およびＲ２の抵抗値ｒ／２）×Ｉ
diff1）となる。すなわち、ノードＮの電位は、定電流
源１１の電流値Ｉ1と定電流源１２の電流値Ｉ2との差で
決まる。
【００６１】これは、定電流源１１および定電流源１２
の各電流値を適当な値に選択することで、第１の比較器
１０１および第２の比較器１０２に入力する電圧レベル
が調整可能となり、結果的に信号ＯＵＴ１〜ＯＵＴ３の
うちのいずれかの選択が可能となることを意味する。例
えば、信号ＯＵＴ１のみを論理レベル“Ｈ”として選択
することができる。
【００６２】（２）スイッチＳＷ３がオン、ＳＷ４がオ
フの場合 つぎに、スイッチＳＷ３がオンとなり、ＳＷ４がオフで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ３がオンであるため、半導体集積回路内部に
おいて信号出力端子１０に流れ込んでいた電流が、負荷
抵抗Ｒ３を介して接地ラインに流れ出る。
【００６３】この接地ラインに流れ出る電流Ｉout1は、 Ｉout1＝信号出力端子１０の電位／負荷抵抗Ｒ３の抵抗
値 として表すことができる。
【００６４】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ１を流れる電流はＩ1＋Ｉ
out1となり、カレントミラー回路の作用により、ＰＮＰ
トランジスタＴＮ２においてもＩ1＋Ｉout1の電流が流
れる。ここで、定電流源１２の電流値Ｉ2は、電流値Ｉ1
より大きく設定されているが、これらの関係をＩ2＝Ｉ1
＋Ｉout1とすることで、ノードＮにおいて流出入する電
流は“０”となり、その結果、ノードＮの電位は、単
に、電源電圧ＶCCを負荷抵抗Ｒ５およびＲ６で分圧した
際の負荷抵抗Ｒ６の印加電圧に等しくなる。
【００６５】ここで、負荷抵抗Ｒ５の抵抗値＝負荷抵抗
Ｒ６の抵抗値とすれば、ノードＮの電位は、１／２ＶCC
（電源電圧の１／２の電圧）となる。よって、この１／
２Ｖ CCは、第１の比較器１０１および第２の比較器１０
２に入力され、上述したとおりの動作をおこなうので、
ここでも第１の比較器１０１のスレッショルド電圧Ｖ 1
を２／３ＶCCとし、第２の比較器１０２のスレッショル
ド電圧Ｖ1を１／３ＶCCとすると、信号ＯＵＴ３のみが
論理レベル“Ｈ”を示して、選択された状態となる。
【００６６】（３）スイッチＳＷ３がオフ、ＳＷ４がオ
ンの場合 つぎに、スイッチＳＷ３がオフとなり、ＳＷ４がオンで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ４がオンであるため、半導体集積回路内部に
おいて信号出力端子１０に流れ込んでいた電流が、負荷
抵抗Ｒ４を介して接地ラインに流れ出る。
【００６７】この接地ラインに流れ出る電流Ｉout2は、 Ｉout2＝信号出力端子１０の電位／負荷抵抗Ｒ４の抵抗
値 として表すことができる。
【００６８】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ１を流れる電流はＩ1＋Ｉ
out2となり、カレントミラー回路の作用により、ＰＮＰ
トランジスタＴＮ２においてもＩ1＋Ｉout2の電流が流
れる。ここで、定電流源１２の電流値Ｉ2は、電流値Ｉ1
より大きく設定されているが、これらの関係を上記した
ようにＩ2＝Ｉ1＋Ｉout1とし、かつＩ2＜Ｉ1＋Ｉout2と
することで、電流値（Ｉ 1＋Ｉout2）−Ｉ2＝（Ｉ1＋Ｉ
out2）−（Ｉ1＋Ｉout1）＝Ｉout2−Ｉout1＝Ｉdi ff2分
の電流が余分となる。そこで、この余分は、ノードＮを
介して負荷抵抗Ｒ５およびＲ６へと流れ出ることにな
る。
【００６９】よって、ノードＮの電位は、（（負荷抵抗
Ｒ１およびＲ２の抵抗値ｒ／２）×Ｉdiff2）＋１／２
ＶCCとなる。すなわち、ノードＮの電位は、制御信号生
成回路の負荷抵抗Ｒ３およびＲ４と信号出力端子１０の
電位で決まる。
【００７０】これは、負荷抵抗Ｒ３およびＲ４を適当な
抵抗値に選択することで、第１の比較器１０１および第
２の比較器１０２に入力する電圧レベルが調整可能とな
り、結果的に信号ＯＵＴ１〜ＯＵＴ３のうちのいずれか
の選択が可能となることを意味する。例えば、信号ＯＵ
Ｔ２のみを論理レベル“Ｈ”として選択することができ
る。
【００７１】なお、後段の第１の比較器１０１スレッシ
ョルド電圧Ｖ1および第２の比較器１０２のスレッショ
ルド電圧電圧Ｖ2をそれぞれ２／３ＶCC、１／３ＶCCと
した場合、上記（１）および（３）の場合のそれぞれに
おいて異なる制御状態を選択するためには、上記した電
流Ｉdiff1およびＩdiff2を、負荷抵抗Ｒ５およびＲ６の
抵抗値を考慮して、十分大きな電流に設定する必要があ
る。具体的には、 １／３ＶCC＞＞（１）の場合のノードＮの電位 ２／３ＶCC＜＜（３）の場合のノードＮの電位 とする必要がある。
【００７２】また、信号出力端子１０の電位は、内部生
成信号に応じて変動するため、上記電流Ｉout1およびＩ
out2の電流もまた変動する。したがって、例えば、内部
生成信号が正弦波であれば、ノードＮにも正弦波が現れ
てしまう。そこで、後段の第１の比較器１０１および第
２の比較器１０２において安定した比較動作をおこなわ
せるためにも、このような変動する信号成分は、コンデ
ンサＣにおいて積分され直流成分として伝達される。
【００７３】以上に説明したとおり、実施の形態２にか
かるモード制御回路によれば、実施の形態１による効果
を享受することができるとともに、上記した制御信号生
成回路を、一端が接地ラインに接続された負荷抵抗Ｒ３
と、接点端子の一方が負荷抵抗Ｒ３の他端に接続され、
接点端子の他方が信号出力端子１０に接続されたスイッ
チＳＷ３と、一端が接地ラインに接続された負荷抵抗Ｒ
４と、接点端子の一方が負荷抵抗Ｒ４の他端に接続さ
れ、接点端子の他方が信号出力端子１０に接続されたス
イッチＳＷ４と、のように簡単な構成により実現してい
るので、ＩＣ周辺の面積を大きく占有することなく、信
号出力端子１０を制御端子として機能させるための切換
えを容易にしている。特に、負荷抵抗Ｒ４およびＲ５を
ともに接地ライン側に配置しているため、より設計を簡
単にすることができ、制御も容易である。なお、負荷抵
抗Ｒ４およびＲ５をともに電源ライン側に配置しても同
様な効果を享受できることは言うまでもない。
【００７４】実施の形態３．つぎに、実施の形態３にか
かるモード制御回路について説明する。図４は、実施の
形態２にかかるモード制御回路の回路図である。なお、
図４において、図１と共通する部分には同一符号を付し
て、その説明を省略する。特に、実施の形態３にかかる
モード制御回路は、回路構成は実施の形態１と変わりは
ないが、図１に示したＰＮＰトランジスタＴＮ１および
ＴＮ２が、それぞれトランジスタサイズ比がｎ対１とな
るＰＮＰトランジスタＴＮ３およびＴＮ４に置換されて
いる点が異なる。つぎに、本実施の形態にかかるモード
制御回路の動作について説明する。
【００７５】（１）スイッチＳＷ１およびＳＷ２がとも
にオフの場合 まず、上記したスイッチＳＷ１およびＳＷ２がともにオ
フの場合についてのモード制御回路の動作について説明
する。ここで、定電流源１１によって供給される電流値
をＩ1とし、定電流源１２によって供給される電流値を
Ｉ2とする。
【００７６】上記したスイッチＳＷ１およびＳＷ２がと
もにオフであるために、モード制御回路の動作は、信号
出力端子１０に制御信号生成回路を接続していない状態
と等価である。よって、定電流源１１によって供給され
る電流Ｉ1は、ＮＰＮトランジスタＴＰを介して、ほぼ
減衰なくＰＮＰトランジスタＴＮ１を流れる。ＰＮＰト
ランジスタＴＮ１およびＴＮ２は、カレントミラー回路
を構成しているので、ＰＮＰトランジスタＴＮ２におい
ても同じ電流Ｉ1が流れる。
【００７７】ここで、ＰＮＰトランジスタＴＮ３のサイ
ズ：ＰＮＰトランジスタＴＮ４のサイズ＝ｎ：１である
ため、ＰＮＰトランジスタＴＮ４には、ＰＮＰトランジ
スタＴＮ３に流れる電流の１／ｎの電流が流れる。そこ
で、定電流源１２によって供給される電流値Ｉ2をＩ2＝
Ｉ1／ｎに設定することで、ＰＮＰトランジスタＴＮ４
のコレクタ電流がＩ2となる。これにより、ノードＮに
おいて流出入する電流は“０”となり、その結果、ノー
ドＮの電位は、単に、電源電圧ＶCCを負荷抵抗Ｒ５およ
びＲ６で分圧した際の負荷抵抗Ｒ６の印加電圧に等しく
なる。
【００７８】ここで、負荷抵抗Ｒ５の抵抗値＝負荷抵抗
Ｒ６の抵抗値とすれば、ノードＮの電位は、１／２ＶCC
（電源電圧の１／２の電圧）となる。よって、この１／
２Ｖ CCは、第１の比較器１０１および第２の比較器１０
２に入力され、上述したとおりの動作をおこなうので、
ここでも第１の比較器１０１のスレッショルド電圧Ｖ 1
を２／３ＶCCとし、第２の比較器１０２のスレッショル
ド電圧Ｖ1を１／３ＶCCとすると、信号ＯＵＴ３のみが
論理レベル“Ｈ”を示して、選択された状態となる。
【００７９】（２）スイッチＳＷ１がオン、ＳＷ２がオ
フの場合 つぎに、スイッチＳＷ１がオンとなり、ＳＷ２がオフで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ１がオンであるため、信号出力端子１０に
は、負荷抵抗Ｒ１を介して電源ラインより電流が流れ込
む。その電流値Ｉinは、 Ｉin＝（電源電圧ＶCC−信号出力端子１０の電位）／負
荷抵抗Ｒ１の抵抗値 として表すことができる。
【００８０】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ３を流れる電流はＩ1−Ｉin
となり、カレントミラー回路の作用とトランジスタサイ
ズ比により、ＰＮＰトランジスタＴＮ４においては（Ｉ
1−Ｉin）／ｎの電流が流れる。ここで、定電流源１２
の電流値Ｉ2は、電流値Ｉ1／ｎに設定していることか
ら、電流値Ｉ2−（Ｉ1−Ｉin）／ｎ＝Ｉin／ｎ分の電流
が不足してしまう。そこで、定電流源１２は、この不足
分を、ノードＮ負荷抵抗Ｒ５およびＲ６から吸い込むこ
とになる。
【００８１】また、図２に示したように、ノードＮの電
位は、１／２ＶCC−（（負荷抵抗Ｒ１およびＲ２の抵抗
値ｒ／２）×Ｉin／ｎ）となる。よって、ノードＮの電
位は、制御信号生成回路の負荷抵抗Ｒ１とＩin／ｎ（す
なわち、信号出力端子１０の電位）で決まる。
【００８２】これは、負荷抵抗Ｒ１を適当な抵抗値に選
択することで、第１の比較器１０１および第２の比較器
１０２に入力する電圧レベルが調整可能となり、結果的
に信号ＯＵＴ１〜ＯＵＴ３のうちのいずれかの選択が可
能となることを意味する。例えば、信号ＯＵＴ１のみを
論理レベル“Ｈ”として選択することができる。
【００８３】（３）スイッチＳＷ１がオフ、ＳＷ２がオ
ンの場合 つぎに、スイッチＳＷ１がオフとなり、ＳＷ２がオンで
ある場合のモード制御回路の動作について説明する。ス
イッチＳＷ２がオンであるため、半導体集積回路内部に
おいて信号出力端子１０に流れ込んでいた電流が、負荷
抵抗Ｒ２を介して接地ラインに流れ出る。
【００８４】この接地ラインに流れ出る電流Ｉoutは、 Ｉout＝信号出力端子１０の電位／負荷抵抗Ｒ２の抵抗
値 として表すことができる。
【００８５】したがって、ＮＰＮトランジスタＴＰおよ
びＰＮＰトランジスタＴＮ３を流れる電流はＩ1＋Ｉout
となり、カレントミラー回路の作用とトランジスタサイ
ズ比により、ＰＮＰトランジスタＴＮ４においては（Ｉ
1＋Ｉout）／ｎの電流が流れる。ここで、定電流源１２
の電流値Ｉ2は、電流値Ｉ1／ｎに設定されていることか
ら、電流値（Ｉ1＋Ｉout）／ｎ−Ｉ2＝Ｉout／ｎ分の電
流が余分となる。そこで、この余分は、ノードＮを介し
て負荷抵抗Ｒ５およびＲ６へと流れ出ることになる。
【００８６】よって、ノードＮの電位は、（（負荷抵抗
Ｒ１およびＲ２の抵抗値ｒ／２）×Ｉout／ｎ）＋１／
２ＶCCとなる。すなわち、ノードＮの電位は、制御信号
生成回路の負荷抵抗Ｒ２とＩout／ｎ（すなわち、信号
出力端子１０の電位）で決まる。
【００８７】これは、負荷抵抗Ｒ２を適当な抵抗値に選
択することで、第１の比較器１０１および第２の比較器
１０２に入力する電圧レベルが調整可能となり、結果的
に信号ＯＵＴ１〜ＯＵＴ３のうちのいずれかの選択が可
能となることを意味する。例えば、信号ＯＵＴ２のみを
論理レベル“Ｈ”として選択することができる。
【００８８】なお、後段の第１の比較器１０１スレッシ
ョルド電圧Ｖ1および第２の比較器１０２のスレッショ
ルド電圧電圧Ｖ2をそれぞれ２／３ＶCC、１／３ＶCCと
した場合、上記（２）および（３）の場合のそれぞれに
おいて異なる制御状態を選択するためには、上記した電
流ＩinおよびＩoutを、負荷抵抗Ｒ５およびＲ６の抵抗
値を考慮して、十分大きな電流に設定する必要がある。
具体的には、 １／３ＶCC＞＞（２）の場合のノードＮの電位 ２／３ＶCC＜＜（３）の場合のノードＮの電位 とする必要がある。
【００８９】また、信号出力端子１０の電位は、内部生
成信号に応じて変動するため、上記電流ＩinおよびＩ
outの電流もまた変動する。したがって、例えば、内部
生成信号が正弦波であれば、ノードＮにも正弦波が現れ
てしまう。そこで、後段の第１の比較器１０１および第
２の比較器１０２において安定した比較動作をおこなわ
せるためにも、このような変動する信号成分は、コンデ
ンサＣにおいて積分され直流成分として伝達される。
【００９０】以上に説明したとおり、実施の形態３にか
かるモード制御回路によれば、ダイオード接続されたＰ
ＮＰトランジスタＴＮ１とＰＮＰトランジスタＴＮ３の
サイズの１／ｎのＰＮＰトランジスタＴＮ４とにより構
成されるカレントミラー回路と、ＰＮＰトランジスタＴ
Ｎ１とコレクタ同士を接続するとともにＩＣ内部におい
て生成された内部生成信号を信号出力端子１０から出力
するＮＰＮトランジスタＴＰと、ＮＰＮトランジスタＴ
Ｐのエミッタに接続された定電流源１１と、ＰＮＰトラ
ンジスタＴＮ２のコレクタに接続された定電流源１２
と、ＰＮＰトランジスタＴＮ２のエミッタ−コレクタ間
に並列に接続された負荷抵抗Ｒ５と、定電流源１２に並
列に接続された負荷抵抗Ｒ６と、第１の比較器１０１と
第２の比較器１０２とエンコード部１１０とにより構成
されるとともにＰＮＰトランジスタＴＮ２のコレクタの
電位レベルに応じて複数の状態のいずれか一つを選択す
るエンコード手段と、を備えているので、このモード制
御回路の外部、すなわちＩＣ外部において、信号出力端
子１０に制御信号生成回路を接続して、信号出力端子１
０に流出入させる電流を調整することで、上記エンコー
ド手段に与える電位レベルを変化させることができ、信
号出力端子１０を内部生成信号の出力用と制御信号の入
力用とに兼用することができる。すなわち、これによ
り、実施の形態１と同様の効果を享受することができ
る。
【００９１】また、負荷抵抗Ｒ５およびＲ６に流出入す
る電流が１／ｎとなるため、後段のエンコード手段の比
較動作を安定させるためにも、負荷抵抗Ｒ５およびＲ６
の抵抗値を大きくする必要があり、負荷抵抗Ｒ５および
Ｒ６の抵抗値を大きくすることで、ノードＮのインピー
ダンスを大きくすることができ、不要な信号成分を除去
するためのコンデンサＣの容量値を小さくすることがで
きる。一般的に、ＩＣ内に実装されるコンデンサは大き
な面積を占有するため、ＩＣサイズの縮小化を妨げる要
因となることが多い。そこで、本実施の形態にかかるモ
ード制御回路では、上記したようにコンデンサＣの容量
値を小さくすることができるため、ＩＣサイズの縮小化
を図ることも可能となる。
【００９２】
【発明の効果】以上、説明したとおり、この発明によれ
ば、信号出力端子に外部より電流を与えたり、信号出力
端子から外部に電流を吸い出したりすることで、モード
制御手段が、後段のエンコード部に与える電位レベルを
変化させるので、信号出力端子を、半導体集積回路内で
生成された信号を外部に出力するための端子としてだけ
でなく、外部における電流制御により制御端子として兼
用することができ、半導体集積回路の端子数を削減でき
ることが可能になるという効果を奏する。
【００９３】つぎの発明によれば、三つのトランジスタ
と、二つの定電流源と、二つの負荷抵抗により、簡単に
上記したモード制御手段を構成することができるので、
このモード制御回路の実装により、半導体集積回路内部
の他の回路の占有面積が圧迫されるのを防ぐことができ
るという効果を奏する。
【００９４】つぎの発明によれば、電源ラインから信号
出力端子に電流を与える負荷抵抗と、接地ラインへと信
号出力端子から電流を吸い出す負荷抵抗と、それぞれの
電流の流出入を制御する二つのスイッチング手段といっ
た簡単な構成により、信号出力端子に、外部から所定の
電流を入力し、または信号出力端子から外部に所定の電
流を出力させる手段を実現することができるので、半導
体集積回路周辺の面積を大きく占有することなく、信号
出力端子を制御端子として機能させるための切換えを容
易にすることができるという効果を奏する。
【００９５】つぎの発明によれば、接地ラインへと信号
出力端子から電流を吸い出す二つの負荷抵抗と、それぞ
れの電流の吸い出しを制御する二つのスイッチング手段
といった簡単な構成により、信号出力端子に、信号出力
端子から外部に所定の電流を出力させる手段を実現する
ことができるので、半導体集積回路周辺の面積を大きく
占有することなく、信号出力端子を制御端子として機能
させるための切換えを容易にすることができるという効
果を奏する。
【００９６】つぎの発明によれば、電源ラインから信号
出力端子に電流を与える二つの負荷抵抗と、それぞれの
電流の流入を制御する二つのスイッチング手段といった
簡単な構成により、信号出力端子に、外部から所定の電
流を入力する手段を実現することができるので、半導体
集積回路周辺の面積を大きく占有することなく、信号出
力端子を制御端子として機能させるための切換えを容易
にすることができるという効果を奏する。
【００９７】つぎの発明によれば、第２の定電流源の電
流が第１の定電流源の電流よりも１／ｎだけ十分に小さ
くできるので、後段のエンコード手段に安定した電位レ
ベルの信号を与えるために第１および第２の負荷抵抗の
値を大きくすることができ、これによりコンデンサＣの
容量を小さくすることができ、半導体集積回路のサイズ
の縮小化を図ることも可能となるという効果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１にかかるモード制御回路の回路
図である。
【図２】 実施の形態１にかかるモード制御回路におい
て、負荷抵抗部の等価回路を説明する図である。
【図３】 実施の形態２にかかるモード制御回路の回路
図である。
【図４】 実施の形態２にかかるモード制御回路の回路
図である。
【図５】 従来のモード制御回路の回路図である。
【図６】 従来のモード制御回路における比較器の回路
図である。
【符号の説明】
１０ 信号出力端子、１１，１２ 定電流源、１００
制御端子、１０１ 第１の比較器、１０２ 第２の比較
器、１０５，１０６ インバータ、１０７，１０８，１
０９ ＮＡＮＤゲート、１１０ エンコード部、１１
０，１２０ 定電流源、Ｃ コンデンサ、Ｒ１，Ｒ２，
Ｒ３，Ｒ４，Ｒ５，Ｒ６ 負荷抵抗、Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４ 抵抗、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ
４ スイッチ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ
１１，ＴＮ１２，ＴＮ１３，ＴＮ１４ ＰＮＰトランジ
スタ、ＴＰ，ＴＰ１１，ＴＰ１２ ＮＰＮトランジス
タ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 与えられた電位レベルに応じて複数の信
    号出力のうちのいずれか一つを有効にするエンコード手
    段と、 半導体集積回路内部において生成された内部生成信号を
    外部に出力するための信号出力端子に、外部からの所定
    の電流の入力、または前記信号出力端子から外部への所
    定の電流の出力に応じて、前記エンコード部に与える電
    位レベルを変化させるモード制御手段と、 を備えたことを特徴とするモード制御回路。
  2. 【請求項２】 前記モード制御手段は、 ダイオード接続された第１のトランジスタとコレクタの
    電位レベルを前記エンコード部に与える第２のトランジ
    スタとにより構成されるカレントミラー部と、 前記第１のトランジスタとコレクタ同士を接続するとと
    もに前記内部生成信号を、エミッタを介して前記信号出
    力端子から出力するための第３のトランジスタと、 前記第３のトランジスタのエミッタに接続された第１の
    定電流源と、 前記第２のトランジスタのコレクタに接続された第２の
    定電流源と、 前記第２のトランジスタのエミッタ−コレクタ間に並列
    に接続された第１の負荷抵抗と、 前記第２の定電流源に並列に接続された第２の負荷抵抗
    と、 を備えたことを特徴とするモード制御回路。
  3. 【請求項３】 外部から前記信号出力端子への所定の電
    流の入力、または前記信号出力端子から外部への所定の
    電流の出力を実現する手段として、 一端が電源ラインに接続された第３の負荷抵抗と、 接点端子の一方が前記第３の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    １のスイッチング手段と、 一端が接地ラインに接続された第４の負荷抵抗と、 接点端子の一方が前記第４の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    ２のスイッチング手段と、 から構成された制御信号生成手段を、前記信号出力端子
    の外部に接続したことを特徴とする請求項１または２に
    記載のモード制御回路。
  4. 【請求項４】 外部から前記信号出力端子への所定の電
    流の入力、または前記信号出力端子から外部への所定の
    電流の出力を実現する手段として、 一端が接地ラインに接続された第３の負荷抵抗と、 接点端子の一方が前記第３の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    １のスイッチング手段と、 一端が接地ラインに接続された第４の負荷抵抗と、 接点端子の一方が前記第４の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    ２のスイッチング手段と、 から構成された制御信号生成手段を、前記信号出力端子
    の外部に接続したことを特徴とする請求項１または２に
    記載のモード制御回路。
  5. 【請求項５】 外部から前記信号出力端子への所定の電
    流の入力、または前記信号出力端子から外部への所定の
    電流の出力を実現する手段として、 一端が電源ラインに接続された第３の負荷抵抗と、 接点端子の一方が前記第３の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    １のスイッチング手段と、 一端が電源ラインに接続された第４の負荷抵抗と、 接点端子の一方が前記第４の負荷抵抗の他端に接続さ
    れ、接点端子の他方が前記信号出力端子に接続された第
    ２のスイッチング手段と、 から構成された制御信号生成手段を、前記信号出力端子
    の外部に接続したことを特徴とする請求項１または２に
    記載のモード制御回路。
  6. 【請求項６】 前記第２のトランジスタのエミッタと接
    地ラインとの間に接続されたコンデンサを備え、 前記第１のトランジスタと前記第２のトランジスタとの
    トランジスタサイズ比はｎ対１であり、 前記第１の定電流源と前記第２の定電流源との電流比は
    ｎ対１であることを特徴とする請求項２〜５のいずれか
    一つに記載のモード制御回路。
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