KR102399143B1

KR102399143B1 - 반도체 장치

Info

Publication number: KR102399143B1
Application number: KR1020170107289A
Authority: KR
Inventors: 도모키 히키치; 미노루 아리야마; 고조 이이지마; 마사시 시가
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2016-08-26
Filing date: 2017-08-24
Publication date: 2022-05-17
Also published as: TWI712808B; KR20180023851A; TW201825918A; JP6902947B2; JP2018036253A

Abstract

전류 구동 능력이 낮은 검사 장치라 하더라도 테스트가 가능한, 테스트 단자와 겸용한 출력 단자에 전류 구동 능력이 높은 출력 드라이버를 구비한 반도체 장치이며, 반도체 장치의 출력 단자에 입력 단자가 접속된 각각 임계값이 상이한 복수의 전압 판정 회로와, 복수의 전압 판정 회로에 접속된 부호화 신호를 출력하는 부호화 회로와, 부호화 신호와 내부 회로의 신호에 따라 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것이고, 특히 구동 능력이 높은 출력 드라이버를 구비한 출력 단자를 테스트 단자와 겸용하는 반도체 장치에 관한 것이다.

단자 수의 제한으로부터 전용의 테스트 단자를 형성할 수 없는 반도체 장치에 있어서, 양산 검사를 위한 테스트 모드에 투입하기 위한 테스트 단자를 출력 단자와 겸용하는 회로가 탑재되어 있다.

예를 들어 특허문헌 1 에는, 출력 단자로부터 강제적으로 전압을 입력함으로써 발생하는, 통상 동작에서는 일어날 수 없는 상태를 검출하여, 테스트 모드로 이행하는 기술이 개시되어 있다.

일본 공개특허공보 2009-31225호

그러나, 특허문헌 1 의 기술은, 전류 구동 능력이 낮은 검사 장치와, 출력 단자에 전류 구동 능력이 높은 출력 드라이버를 구비한 반도체 장치의 조합은 상정하고 있지 않았다.

본 발명은, 전류 구동 능력이 낮은 검사 장치라 하더라도 테스트가 가능한, 테스트 단자와 겸용한 출력 단자에 전류 구동 능력이 높은 출력 드라이버를 구비한 반도체 장치를 제공하는 것을 목적으로 하고 있다.

본 발명의 반도체 장치는, 반도체 장치의 출력 단자에 접속되고 각각 임계값이 상이한 복수의 전압 판정 회로와, 복수의 전압 판정 회로로부터 입력되는 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와, 입력되는 부호화 신호와 내부 회로의 신호에 따라 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 한다.

본 발명의 반도체 장치에 의하면, 복수의 전압 판정 회로와 부호화 회로를 구비하였기 때문에, 전류 구동 능력이 낮은 검사 장치라 하더라도, 전류 구동 능력이 높은 출력 드라이버를 구비한 출력 단자를 외부로부터 구동시켜, 테스트 모드로 전환하는 것이 가능해진다.

도 1 은, 제 1 실시형태의 반도체 장치의 블록도이다.
도 2 는, 제 2 실시형태의 반도체 장치의 블록도이다.
도 3 은, 제 3 실시형태의 반도체 장치의 블록도이다.

이하, 본 발명의 반도체 장치에 대해 도면을 참조하여 설명한다.

＜제 1 실시형태＞

도 1 은, 제 1 실시형태의 반도체 장치 (100) 의 블록도이다.

제 1 실시형태의 반도체 장치 (100) 는, 전압 판정 회로 (10a, 10b, 10c) 와, 출력 드라이버 (20) 와, 부호화 회로 (30) 와, 모드 전환 회로 (40), 내부 회로 (50) 로 구성된다.

출력 드라이버 (20) 는, 입력이 내부 회로 (50) 의 출력에 접속되고, 출력이 반도체 장치 (100) 의 출력 단자 (OUT) 에 접속된다. 출력 단자 (OUT) 는, 전압 판정 회로 (10a, 10b, 10c) 의 입력에 접속된다. 전압 판정 회로 (10a, 10b, 10c) 는, 출력이 각각 부호화 회로 (30) 의 입력에 접속된다. 부호화 회로 (30) 는, 출력이 모드 전환 회로 (40) 의 제 1 입력에 접속된다. 모드 전환 회로 (40) 는, 제 2 입력이 내부 회로 (50) 의 출력에 접속되고, 출력이 내부 회로 (50) 의 입력에 접속된다.

전압 판정 회로 (10a) 는, 임계값 (Vt1) 을 갖고, 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10a) 의 출력 신호 (V10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 미만일 때에 L 레벨이 된다.

전압 판정 회로 (10b) 는, 임계값 (Vt2) 을 갖고, 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10b) 의 출력 신호 (V10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 미만일 때에 L 레벨이 된다.

전압 판정 회로 (10c) 는, 임계값 (Vt3) 을 갖고, 출력 신호 (V10c) 를 출력한다. 전압 판정 회로 (10c) 의 출력 신호 (V10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만일 때에 L 레벨이 된다.

여기서, 임계값 (Vt1 ∼ Vt3) 은, Vt1 ＜ Vt2 ＜ Vt3 의 관계를 만족시키고 있다.

부호화 회로 (30) 는, 2 치 논리 회로이며, 전압 판정 회로 (10a ∼ 10c) 의 출력 신호가 입력되고, 그 출력 신호에 따라 2 치 신호를 출력한다. 여기서, 예를 들어, 전압 판정 회로 (10a) 의 출력 신호가 L 레벨, 10b 의 출력 신호가 L 레벨, 10c 의 출력 신호가 L 레벨일 때, LLL 로 기재한다. 부호화 회로 (30) 가 출력하는 2 치 신호는, 전압 판정 회로 (10a ∼ 10c) 의 출력 신호가, LLL 일 때에는 L 레벨, HLL 일 때에는 H 레벨, HHL 일 때에는 L 레벨, HHH 일 때에는 H 레벨이다.

모드 전환 회로 (40) 는, 내부 회로 (50) 의 출력 전위와 부호화 회로 (30) 의 2 치 신호를 입력하고, 이들 신호가 동일한 전위일 때, 테스트 모드로 전환하는 모드 신호를 내부 회로 (50) 에 출력한다.

내부 회로 (50) 는, 모드 전환 회로 (40) 로부터 입력되는 모드 신호에 따라, 통상 모드이면, 예를 들어, 물리량의 대소의 판정 결과를 출력하고, 테스트 모드이면 소정의 테스트 동작을 실행한다.

출력 드라이버 (20) 는, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 출력 드라이버이다. 여기서는, 출력 드라이버 (20) 는, 높은 전류 구동 능력을 갖는다.

다음으로, 제 1 실시형태의 반도체 장치 (100) 의 동작에 대해 설명한다.

먼저, 내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에, 출력 단자 (OUT) 의 전위 (VOUT) 를 강제적으로 L 레벨로 하여, 내부 회로 (50) 를 테스트 모드로 하는 동작에 대해 설명한다.

내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 PMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 H 레벨이 되어 있다.

여기서, 출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 소스 구동 전류가 공급되면, 출력 드라이버 (20) 의 PMOS 트랜지스터의 온 저항과 검사 장치의 전류 구동 능력의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨로 할 수 없다. 그리고, 전위 (VOUT) 는, 임계값 (Vt2) 이상, 임계값 (Vt3) 미만이 된다.

전압 판정 회로 (10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상이므로 H 레벨의 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 이상이므로 H 레벨의 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만이므로 L 레벨의 출력 신호 (V10c) 를 출력한다. 즉, 부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HHL 의 신호가 입력된다.

부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HHL 의 신호가 입력되면, L 레벨의 신호를 출력한다. 즉, 부호화 회로 (30) 는, 전위 (VOUT) 가 임계값 (Vt1) 미만이 되었을 때와 마찬가지로 L 레벨의 신호를 출력한다.

모드 전환 회로 (40) 는, 내부 회로 (50) 가 L 레벨의 신호를 출력하고 있을 때에, 부호화 회로 (30) 로부터 L 레벨의 신호를 받으면, 출력 단자 (OUT) 의 전위 (VOUT) 가 강제적으로 L 레벨이 된 것으로 인식하여, 내부 회로 (50) 를 테스트 모드로 하는 모드 신호를 출력한다.

다음으로, 내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에, 출력 단자 (OUT) 의 전위 (VOUT) 를 강제적으로 H 레벨로 하여, 내부 회로 (50) 를 테스트 모드로 하는 동작에 대해 설명한다.

내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 NMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨이 되어 있다.

여기서, 출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 싱크 구동 전류가 공급되면, 출력 드라이버 (20) 의 NMOS 트랜지스터의 온 저항과 검사 장치의 전류 구동 능력의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 H 레벨로 할 수 없다. 그리고, 전위 (VOUT) 는, 임계값 (Vt1) 이상, 임계값 (Vt2) 미만이 된다.

전압 판정 회로 (10a) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt1) 이상이므로 H 레벨의 출력 신호 (V10a) 를 출력한다. 전압 판정 회로 (10b) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt2) 미만이므로 L 레벨의 출력 신호 (V10b) 를 출력한다. 전압 판정 회로 (10c) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 미만이므로 L 레벨의 출력 신호 (V10c) 를 출력한다. 즉, 부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HLL 의 신호가 입력된다.

부호화 회로 (30) 는, 전압 판정 회로 (10a ∼ 10c) 로부터 HLL 의 신호가 입력되면, H 레벨의 신호를 출력한다. 즉, 부호화 회로 (30) 는, 전위 (VOUT) 가 임계값 (Vt3) 이상이 되었을 때와 마찬가지로 H 레벨의 신호를 출력한다.

모드 전환 회로 (40) 는, 내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에, 부호화 회로 (30) 로부터 H 레벨의 신호를 받으면, 출력 단자 (OUT) 의 전위 (VOUT) 가 강제적으로 H 레벨이 된 것으로 인식하여, 내부 회로 (50) 를 테스트 모드로 하는 모드 신호를 출력한다.

이상 설명한 바와 같이, 높은 전류 구동 능력의 출력 드라이버 (20) 를 구비한 제 1 실시형태의 반도체 장치 (100) 는, 전압 판정 회로 (10a ∼ 10c) 와 부호화 회로 (30) 를 구비하였으므로, 전류 구동 능력이 낮은 검사 장치라 하더라도, 내부 회로 (50) 를 테스트 모드로 하는 것이 가능하다.

＜제 2 실시형태＞

도 2 는, 제 2 실시형태의 반도체 장치 (200) 의 블록도이다. 제 2 실시형태의 반도체 장치 (200) 는, 도 1 의 반도체 장치 (100) 에 추가하여 저역 통과 필터 (60) 를 구비한다. 그 밖의 구성에 대해서는, 도 1 의 반도체 장치 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 붙이고, 설명은 생략한다.

저역 통과 필터 (60) 는, 출력 단자 (OUT) 와 전압 판정 회로 (10a ∼ 10c) 사이에 접속된다. 저역 통과 필터 (60) 는, 출력 단자 (OUT) 에 펄스상의 노이즈가 중첩된 경우에, 전압 판정 회로 (10a ∼ 10c) 에 입력되는 출력 단자 (OUT) 의 전위 (VOUT) 에 그 노이즈에 의한 전위의 변동을 받지 않게 하는 기능을 갖는다.

내부 회로 (50) 가 H 레벨의 신호를 출력하고 있을 때에는, 출력 드라이버 (20) 는 NMOS 트랜지스터가 온이 되어, 출력 단자 (OUT) 의 전위 (VOUT) 는 L 레벨이 되어 있다. 여기서, 출력 단자 (OUT) 에 펄스상의 H 레벨의 노이즈가 중첩된 경우, 출력 드라이버 (20) 의 NMOS 트랜지스터의 온 저항과의 관계에 의해 출력 단자 (OUT) 의 전위 (VOUT) 는 펄스상으로 임계값 (Vt1) 이상, 임계값 (Vt2) 미만이 된다.

저역 통과 필터 (60) 는, 입력되는 전위 (VOUT) 가 펄스상으로 변동되어도, 일정한 시정수에 따라 응답하기 때문에, 그 출력 전위는 임계값 (Vt1) 을 초과하는 경우가 없다.

제 1 실시형태의 반도체 장치 (100) 는, 전류 구동 능력이 낮은 검사 장치에 대응하기 위해서, 전압 판정 회로 (10a) 의 낮은 임계값 (Vt1) 에 의해 출력 단자 (OUT) 의 강제 H 레벨 입력을 검출하도록 하였으므로, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 받을 가능성이 있다. 본 실시형태의 반도체 장치 (200) 는 출력 단자 (OUT) 와 전압 판정 회로 (10a ∼ 10c) 사이에 저역 통과 필터 (60) 를 형성함으로써, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하다.

이상 설명한 바와 같이, 제 2 실시형태의 반도체 장치 (200) 에 의하면, 제 1 실시형태의 반도체 장치 (100) 와 동일한 효과를 갖고, 또한, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하므로, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있다.

＜제 3 실시형태＞

도 3 은, 제 3 실시형태의 반도체 장치 (300) 의 블록도이다. 제 3 실시형태의 반도체 장치 (300) 는, 도 1 의 반도체 장치 (100) 에 추가하여 또한 전압 판정 회로 (10d, 10e) 와 부호화 회로 (31) 를 구비한다. 그 밖의 구성에 대해서는, 도 1 의 반도체 장치 (100) 와 동일하기 때문에, 동일한 구성 요소에는 동일한 부호를 붙이고, 설명은 생략한다.

전압 판정 회로 (10d) 는, 임계값 (Vt4) 을 갖고, 출력 신호 (V10d) 를 출력한다. 전압 판정 회로 (10d) 의 출력 신호 (V10d) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt4) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt4) 미만일 때에 L 레벨이 된다.

전압 판정 회로 (10e) 는, 임계값 (Vt5) 을 갖고, 출력 신호 (V10e) 를 출력한다. 전압 판정 회로 (10e) 의 출력 신호 (V10e) 는, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt5) 이상일 때에 H 레벨이 되고, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt5) 미만일 때에 L 레벨이 된다.

여기서, 임계값 (Vt1 ∼ Vt5) 은, Vt1 ＜ Vt2 ＜ Vt3 ＜ Vt4 ＜ Vt5 의 관계를 만족시키고 있다.

부호화 회로 (31) 는, 2 치 논리 회로이며, 전압 판정 회로 (10a ∼ 10e) 의 출력 신호가 입력되고, 그 출력 신호에 따라 2 치 신호를 출력한다. 여기서, 2 치 신호는, 전압 판정 회로 (10a ∼ 10e) 의 출력 신호가, LLLLL 일 때에는 L 레벨, HLLLL 일 때에는 H 레벨, HHLLL 일 때에는 L 레벨, HHHLL 일 때에는 H 레벨, HHHHL 일 때에는 L 레벨, HHHHH 일 때에는 H 레벨이다.

다음으로, 제 3 실시형태의 반도체 장치 (300) 의 동작에 대해 설명한다.

출력 단자 (OUT) 에 전류 구동 능력이 낮은 검사 장치에서 소스 구동 전류가 공급되면, 전위 (VOUT) 는 임계값 (Vt4) 이상, 임계값 (Vt5) 미만이 된다. 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 HHHHL 의 신호가 입력되면, L 레벨의 신호를 출력한다.

또, 출력 단자 (OUT) 의 전위 (VOUT) 가 임계값 (Vt3) 이상, 임계값 (Vt4) 미만이 되면, 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 HHHLL 의 신호가 입력되므로, H 레벨의 신호를 출력한다.

따라서, 임계값 (Vt4) 과 임계값 (Vt5) 을 가까운 값으로 설정하면, 내부 회로 (50) 를 테스트 모드로 하기 위해서는, 출력 단자 (OUT) 의 전위 (VOUT) 를 정확하게 임계값 (Vt4) 이상, 임계값 (Vt5) 미만으로 할 필요가 있다. 즉, 부호화 회로 (31) 는, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 잘 받지 않게 된다는 효과가 있다.

또한, 부호화 회로 (31) 는, 전압 판정 회로 (10a ∼ 10e) 로부터 입력되는 신호를 적절한 주기로 샘플링하여, 2 치 신호를 출력하도록 구성하면, 보다 노이즈의 영향을 잘 받지 않게 된다.

제 1 실시형태의 반도체 장치 (100) 는, 전류 구동 능력이 낮은 검사 장치에 대응하기 위해서, 전압 판정 회로 (10a) 의 낮은 임계값 (Vt1) 에 의해 출력 단자 (OUT) 의 강제 H 레벨 입력을 검출하도록 하였으므로, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 받을 가능성이 있다. 제 3 실시형태의 반도체 장치 (300) 는, 전압 판정 회로 (10d, 10e) 를 추가로 형성함으로써, 외부로부터 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하다.

이상 설명한 바와 같이, 제 3 실시형태의 반도체 장치 (300) 에 의하면, 제 1 실시형태의 반도체 장치 (100) 와 동일한 효과를 갖고, 또한, 출력 단자 (OUT) 에 인가되는 노이즈의 영향을 배제하는 것이 가능하므로, 보다 신뢰성이 높은 반도체 장치를 제공할 수 있다.

이상, 본 발명의 실시형태에 대해 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 다양한 변경이나 조합이 가능하다. 예를 들어, 제３ 실시형태의 반도체 장치에 저역 통과 필터를 형성해도 된다. 또, 출력 드라이버에는 CMOS 드라이버를 사용한 예를 나타냈지만, 어떠한 회로의 출력 드라이버여도 적용이 가능하다. 또, 복수의 출력 단자에 적용하여, 복수 비트로 이루어지는 패러렐 형식의 테스트 모드 신호를 모드 전환 회로에 공급하는 구성으로 해도 된다.

10a ∼ 10e : 전압 판정 회로
20 : 출력 드라이버
30, 31 : 부호화 회로
40 : 모드 전환 회로
50 : 내부 회로
60 : 저역 통과 필터

Claims

내부 회로로부터 입력된 신호를 반도체 장치의 출력 단자에 출력하는 출력 드라이버와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 제 1 임계값을 갖는 제 1 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 1 임계값보다 높은 제 2 임계값을 갖는 제 2 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 2 임계값보다 높은 제 3 임계값을 갖는 제 3 전압 판정 회로와,
상기 제 1 ∼ 3 전압 판정 회로의 출력 단자가 입력 단자에 접속되고, 상기 제 1 ∼ 3 전압 판정 회로의 출력 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와,
상기 부호화 회로의 출력 단자가 입력 단자에 접속되고, 입력되는 상기 부호화 신호와 상기 내부 회로의 상기 신호에 따라, 상기 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 부호화 회로는,
상기 출력 단자의 전위가 상기 제 1 임계값보다 낮은 경우에 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 1 임계값 이상이며, 또한, 상기 제 2 임계값보다 낮은 경우에 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 2 임계값 이상이며, 또한, 상기 제 3 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 3 임계값 이상인 경우에 상기 제 2 논리 신호를 출력하는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,
상기 반도체 장치의 출력 단자와 상기 제 1 ∼ 3 전압 판정 회로의 입력 단자 사이에 저역 통과 필터를 형성한 것을 특징으로 하는 반도체 장치.
내부 회로로부터 입력된 신호를 반도체 장치의 출력 단자에 출력하는 출력 드라이버와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 제 1 임계값을 갖는 제 1 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 1 임계값보다 높은 제 2 임계값을 갖는 제 2 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 2 임계값보다 높은 제 3 임계값을 갖는 제 3 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 3 임계값보다 높은 제 4 임계값을 갖는 제 4 전압 판정 회로와,
상기 반도체 장치의 출력 단자에 입력 단자가 접속되고, 상기 제 4 임계값보다 높은 제 5 임계값을 갖는 제 5 전압 판정 회로와,
상기 제 1 ∼ 5 전압 판정 회로의 출력 단자가 입력 단자에 접속되고, 상기 제 1 ∼ 5 전압 판정 회로의 출력 신호에 따라 2 치의 부호화 신호를 출력하는 부호화 회로와,
상기 부호화 회로의 출력 단자가 입력 단자에 접속되고, 입력되는 상기 부호화 신호와 상기 내부 회로의 상기 신호에 따라, 상기 내부 회로에 모드 신호를 출력하는 모드 전환 회로를 구비한 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서,
상기 부호화 회로는,
상기 출력 단자의 전위가 상기 제 1 임계값보다 낮은 경우에 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 1 임계값 이상이며, 또한, 상기 제 2 임계값보다 낮은 경우에 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 2 임계값 이상이며, 또한, 상기 제 3 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 3 임계값 이상이며, 또한, 상기 제 4 임계값보다 낮은 경우에 상기 제 2 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 4 임계값 이상이며, 또한, 상기 제 5 임계값보다 낮은 경우에 상기 제 1 논리 신호를 출력하고,
상기 출력 단자의 전위가 상기 제 5 임계값 이상인 경우에 상기 제 2 논리 신호를 출력하는 것을 특징으로 하는 반도체 장치.
제 4 항 또는 제 5 항에 있어서,
상기 반도체 장치의 출력 단자와 상기 제 1 ∼ 5 전압 판정 회로의 입력 단자 사이에 저역 통과 필터를 형성한 것을 특징으로 하는 반도체 장치.