TWI665693B - 薄膜電容器及半導體裝置 - Google Patents

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TWI665693B
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吉澤正充
服部篤典
波多野弘孝
楠本和貴
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日商野田士克林股份有限公司
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Abstract

本發明為一種被配置於包含半導體晶片(50)的半導體裝置(100)的再配線層(10)之薄膜電容器(20)， 　　薄膜電容器(20)係具備： 　　電容器本體部(21)，其係由第1電極(21A)、形成於第1電極上的介電質(21B)及形成於介電質上的第2電極(21C)所成；及 　　黏著部(22)，其係被設於第1電極(21A)的下面，被使用在將該薄膜電容器(20)貼於半導體晶片(50)的保護膜(52)上時。 　　電容器本體部(21)與黏著部(22)的厚度的總計為20μm以下。

Description

薄膜電容器及半導體裝置
[0001] 本發明是有關薄膜電容器及具備薄膜電容器的半導體裝置，詳細是有關被配置於包含半導體晶片的半導體裝置的再配線層之薄膜電容器。
[0002] 以往，作為此種的薄膜電容器，例如有揭示於專利文獻1的技術為人所知。在專利文獻1中，揭示有藉由陽極、介電質膜及陰極所構成的薄膜電容器，該陽極是由鋁箔(閥金屬材料)所成，該介電質膜是由陽極氧化被膜所成，該陰極是由導電性高分子材料所成。此薄膜電容器是利用銀糊狀膜(導電性黏著材料)來貼合黏著於再配線層。藉由此構成，可極接近半導體積體電路(半導體晶片)安裝大容量的電容器。 [先行技術文獻] [專利文獻] 　　[0003] 　　[專利文獻1]日本特開2008-227266號公報
(發明所欲解決的課題) 　　[0004] 然而，在上述的文獻所揭示的薄膜電容器中，其厚度為0.1mm～0.15mm(100μm～150μm)。因此，再配線層的絕緣膜的厚度成為需要形成再配線的厚度以上，產生再配線層的厚度厚成必要以上的不適宜。並且，所欲利用旋轉塗佈法來製作絕緣膜例如聚醯亞胺膜時，起因於薄膜電容器的厚度，恐有在絕緣膜產生不均之虞。 　　[0005] 於是，在本說明書中，提供一種可抑制再配線層的絕緣膜的厚度的增加，且可抑制在絕緣膜產生不均之被配置於半導體裝置的再配線層的薄膜電容器及半導體裝置。 　　 (用以解決課題的手段) 　　[0006] 依據本說明書所揭示的薄膜電容器，係被配置於包含半導體晶片的半導體裝置的再配線層之薄膜電容器，其特徵係具備： 　　電容器本體部，其係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及 　　黏著部，其係設於前述第1電極的下面，被使用在將該薄膜電容器貼於前述半導體晶片的保護膜上時， 　　前述電容器本體部與前述黏著部的厚度的總計為20μm以下。 　　若根據本構成，則薄膜電容器的厚度，包含黏著部的厚度，為20μm以下。因此，可將薄膜電容器的厚度的總計值收於未滿通常在再配線層、詳細在構成再配線層的絕緣膜上形成鍍銅的配線所必要的絕緣膜的厚度。並且，藉由縮小薄膜電容器的厚度的總計值，在利用旋轉塗佈法來製作聚醯亞胺等的絕緣膜時，可使在絕緣膜產生不均的情形減低。其結果，可取得絕緣膜的平坦性。亦即，若根據本構成的薄膜電容器，則即使薄膜電容器為配置於再配線層的情況，也可抑制再配線層的絕緣膜的厚度的增加，且可抑制在絕緣膜產生不均。 　　[0007] 在上述薄膜電容器中，前述黏著部的周邊壁部亦可形成朝下方擴大的錐狀。 　　若根據本構成，則在藉由旋轉塗佈法來製作聚醯亞胺等的絕緣膜時，可使在絕緣膜產生不均的情形更有效地減低。亦即，黏著部的厚度，通常比電容器本體部各部的厚度厚的情況多，在該情況中，藉由將黏著部的周邊壁部設為錐狀，在藉由旋轉塗佈法來製作絕緣膜時，可在薄膜電容器上平滑地製膜。 　　[0008] 又，在上述薄膜電容器中，前述黏著部的厚度亦可為前述電容器本體部的厚度以上。 　　若根據本構成，則藉由使薄膜電容器的黏著部的厚度的比例增加，在利用旋轉塗佈法來製作絕緣膜時，可在薄膜電容器上更平滑地製膜。 　　[0009] 又，在上述薄膜電容器中，前述黏著部、前述第1電極、前述介電質及前述第2電極的各平面形狀，係形成從最下段的前述黏著部朝最上段的前述第2電極變小的矩形狀；前述黏著部、前述第1電極、前述介電質及前述第2電極的各緣部，係亦可形成從最下段的前述黏著部朝最上段的前述第2電極變高的階梯狀的階差。 　　若根據本構成，則藉由薄膜電容器的緣部形成階梯狀的階差，在薄膜電容器利用旋轉塗佈法來製作聚醯亞胺等的絕緣膜時，可抑制因薄膜電容器的緣部而產生絕緣膜的不均。 　　[0010] 又，在上述薄膜電容器中，亦可具備應力緩和構造，其係於藉由前述黏著部來將該薄膜電容器貼在前述半導體晶片的保護膜上時，使在位於前述第2電極的緣部的前述介電質產生的應力緩和。 　　若根據本構成，則藉由應力緩和構造，在將薄膜電容器貼於半導體晶片的保護膜上時，可防止介電質本身因在介電質產生的應力而被破壞。亦即，在將薄膜電容器貼於半導體晶片的保護膜上時，當薄膜電容器與半導體晶片的預定的平行度未被確保時，亦即，薄膜電容器在傾斜的狀態下被貼於保護膜上時，力量會從第2電極的緣部的下角部集中作用於介電質，藉由該力而在介電質產生應力。當該應力超過介電質的破壞力時，介電質會破損，可想像第2電極與第1電極會導通。然而，因為在介電質產生的應力會藉由應力緩和構造來緩和，所以如此的介電質的破損會被防止。 　　[0011] 又，在上述薄膜電容器中，前述應力緩和構造包含： 　　上部導體部，其係平面視形成隔預定的間隙來包圍前述第2電極，與前述第1電極電性連接；及 　　連接部，其係平面視形成包圍前述介電質，電性連接前述第1電極與前述上部導體部， 　　離前述第2電極的上面的前述黏著部的下面之高度與離前述上部導體部的上面的前述黏著部的下面之高度亦可相等。 　　若根據本構成，則藉由應力緩和構造，在將薄膜電容器貼於半導體晶片的保護膜上時，可防止介電質本身因在介電質產生的應力而被破壞。亦即，由於離第2電極的上面的黏著部的下面之高度與離上部導體部的上面的黏著部的下面之高度相等，因此在將薄膜電容器貼於半導體晶片的保護膜上時，可利用第2電極的上面及上部導體部的上面來使薄膜電容器對於半導體晶片壓住。藉此，即使薄膜電容器傾斜，力量也會經由上部導體部來分散至連接部，防止力量從第2電極的緣部的下角部集中作用於介電質。其結果，可防止介電質本身因在介電質產生的應力而被破壞。 　　[0012] 又，在上述薄膜電容器中，在前述介電質中，平面視在前述第2電極的領域的外側形成有包圍前述第2電極的貫通溝； 　　前述連接部，係亦可藉由填埋前述貫通溝的導體所構成。 　　若根據本構成，則連接部只要藉由填埋貫通溝便可形成，因此可容易形成連接部。 　　[0013] 又，在上述薄膜電容器中，前述黏著部亦可藉由被貼附於前述第1電極的下面之黏著薄板所構成。 　　若根據本構成，則由於黏著部為黏著薄板，因此可容易形成黏著部。 　　[0014] 又，依據本說明書所揭示的半導體裝置係具備： 　　半導體晶片，其係具有接合面，該接合面係形成有包含電源電極焊墊的電極焊墊； 　　保護膜，其係被形成於前述接合面上； 　　再配線層，其係被形成於前述保護膜上的再配線層，包含外部連接部、連接前述電極焊墊與前述外部連接部的再配線部、及形成有前述再配線部的絕緣層； 　　薄膜電容器，其係包含被配置於前述再配線層內的電容器本體部，該電容器本體部係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及 　　黏著部，其係設於前述第1電極之與形成有前述介電質的面相反側的面上，或設於前述半導體晶片的保護膜上， 　　前述薄膜電容器，係藉由前述黏著部來貼附於前述保護膜， 　　前述電容器本體部與前述黏著部的厚度的總計為未滿前述絕緣層的厚度， 　　前述薄膜電容器的前述第1電極及前述第2電極，係藉由前述再配線部來連接至前述電源電極焊墊，且連接至前述外部連接部。 　　若根據本構成，則在再配線層具備薄膜電容器的半導體裝置中，可抑制再配線層的絕緣膜的厚度的增加，且可抑制在絕緣膜產生不均。此時，由於在半導體晶片的跟前具備薄膜電容器，因此更可使配線所產生的電感減低，可取得作為去耦電容器的適宜的高頻特性。 　　[0015] 在上述半導體裝置中，前述電容器本體部與前述黏著部的厚度的總計亦可為20μm以下。 　　[0016] 又，在上述半導體裝置中，前述黏著部的周邊壁部亦可形成朝下方擴大的錐狀。 　　[0017] 又，在上述半導體裝置中，前述黏著部的厚度亦可為前述電容器本體部的厚度以上。 　　[0018] 又，在上述半導體裝置中，前述黏著部、前述第1電極、前述介電質及前述第2電極的各平面形狀，係形成從最下段的前述黏著部朝最上段的前述第2電極變小的矩形狀；前述黏著部、前述第1電極、前述介電質及前述第2電極的各緣部，係亦可形成從最下段的前述黏著部朝最上段的前述第2電極變高的階梯狀的階差。 　　[0019] 又，在上述半導體裝置中，前述薄膜電容器亦可包含應力緩和構造，該應力緩和構造係於藉由前述黏著部來將該薄膜電容器貼在前述半導體晶片的保護膜上時，使在位於前述第2電極的緣部的前述介電質產生的應力緩和。 　　[0020] 又，在上述半導體裝置中，前述應力緩和構造包含： 　　上部導體部，其係平面視形成隔預定的間隙來包圍前述第2電極，與前述第1電極電性連接；及 　　連接部，其係平面視形成包圍前述介電質，電性連接前述第1電極與前述上部導體部， 　　離前述第2電極的上面的前述黏著部的下面之高度與離前述上部導體部的上面的前述黏著部的下面之高度亦可相等。 　　[0021] 又，在上述半導體裝置中，在前述介電質中，平面視在前述第2電極的領域的外側形成有包圍前述第2電極的貫通溝；前述連接部，係亦可藉由填埋前述貫通溝的導體所構成。 　　[0022] 又，在上述半導體裝置中，前述再配線層，係包含多層的再配線部的多層再配線層；前述多層的再配線部，係包含擴大前述電極焊墊的配置間距的扇出型配線；前述第1電極及前述第2電極，係亦可藉由前述扇出型配線來連接至前述外部連接部。 　　若根據本構成，則作為在再配線層具備薄膜電容器的半導體裝置，可構築扇出型･晶圓級封裝(Wafer Level Packaging; FOWLP)的半導體裝置。 　　[0023] 又，上述半導體裝置中，亦可更具備前述薄膜電容器，其係平面視被配置於再配線層的領域，該再配線層係位在對應於前述半導體晶片的領域的外側。 　　若根據本構成，則在FOWLP的半導體裝置中，可使作為去耦電容器的總電容更增加。 　　[0024] 又，上述半導體裝置中，亦可在前述再配線層的表面更具備被連接至前述薄膜電容器的層疊陶瓷電容，該前述薄膜電容器係被配置於前述再配線層的前述領域。 　　若根據本構成，則在FOWLP的半導體裝置中，可因應所需，使作為去耦電容器的總電容更增加。 　　[0025] 又，在上述半導體裝置中，前述黏著部亦可為被貼附於前述第1電極的下面的黏著薄板。 　　[0026] 又，上述半導體裝置中，亦可具備被設於前述保護膜上的黏著層，作為前述黏著部。 　　 [發明的效果] 　　[0027] 若根據本發明，則即使薄膜電容器為配置於再配線層的情況，也可抑制再配線層的絕緣膜的厚度的增加，且可抑制在絕緣膜產生不均。
[0029] ＜實施形態1＞ 　　參照圖1～圖5來說明實施形態1。另外，圖中，相同的符號是表示相同或相當部分。 　　[0030] 1.半導體裝置的構成 　　如圖1所示般，半導體裝置100是所謂的晶圓級封裝(WLP)的半導體裝置，大小是包含再配線層10及LSI晶片(「半導體晶片」的一例)50。另外，圖1是對應於以圖4(b)的一點虛線A-A所示的位置的半導體裝置100的剖面圖。 　　[0031] 在LSI晶片50的接合側的表面之接合面50S是形成有複數的電極焊墊51。如圖1所示般，電極焊墊51包含用以對LSI晶片50供給電源的電源電極焊墊51G、51V。在本實施形態中，經由再配線層10來對電源電極焊墊51V施加例如電源電壓Vdd，在電源電極焊墊51G是被施加接地電壓Vg。以下，附註字「V」是表示被施加電源電壓Vdd的構件，附註字「G」是表示施加接地電壓Vg的構件。 　　[0032] 並且，在接合面50S上，詳細是除了電極焊墊51在接合面50S上，形成有保護膜52。在保護膜52上形成有再配線層10。保護膜52是例如SiN膜等的氮化膜。 　　[0033] 再配線層10是如圖1所示般，包含被層疊的二層的絕緣層(11A、11B)。二層的絕緣層(11A、11B)是例如藉由利用旋轉塗佈法來塗佈後被硬化的聚醯亞胺樹脂所構成。 　　[0034] 如圖1所示般，薄膜電容器20是被配置於接近接合面50S的第一層的第1絕緣層(應力緩衝塗層)1A內。第1絕緣層11A是「絕緣層」的一例。 　　[0035] 並且，在第二層的第2絕緣層(再配線覆蓋塗層)11B是設有外部連接焊墊13及被連接至外部連接焊墊13的焊錫球14。半導體裝置100是藉由焊錫球14來連接至主基板等的基板BD。外部連接焊墊13及焊錫球14是外部連接部的一例。 　　[0036] 又，再配線層10是具有連接電極焊墊51與外部連接焊墊13的再配線部12。再配線部12是例如藉由鍍銅來形成。又，如圖1所示般，後述的薄膜電容器20的第1電極21A及第2電極21C是藉由再配線部12來連接至電極焊墊51，且連接至外部連接焊墊13。詳細，第1電極21A是藉由再配線部12V來連接至電源電極焊墊51V，且連接至外部連接焊墊13V。又，第2電極21C是藉由再配線部12G來連接至電源電極焊墊51G，且連接至外部連接焊墊13G。亦即，第1電極21A的極性為正極，第2電極21c的極性為負極。另外，第1電極21A及第2電極21C的極性是不限於此，亦可為相反。 　　[0037] 1-1.薄膜電容器的構成 　　薄膜電容器20是如圖1所示般，被配置於包含LSI晶片50的半導體裝置100的再配線層10之電容器。薄膜電容器20是包含電容器本體部21及黏著薄板22。黏著薄板22是例如晶粒貼覆膜(die attach film; DAF)。黏著薄板22是黏著部的一例。 　　[0038] 電容器本體部21是如圖1所示般，包含第1電極21A、形成於第1電極21A上的介電質21B及形成於介電質21B上的第2電極21C。黏著薄板22是如圖1所示般，貼附於第1電極21A的下面而設，被使用在將薄膜電容器20貼於LSI晶片50的保護膜52上時。另外，黏著部是不限於被貼附在第1電極21A的下面的黏著薄板22，例如亦可為被塗佈於第1電極21A的下面的黏著劑等。 　　[0039] 電容器本體部21與黏著薄板22的厚度的總計，亦即薄膜電容器20的厚度為未滿第1絕緣層11A的厚度，較理想是20μm以下。在本實施形態中，薄膜電容器20的厚度為20μm以下。詳細，例如，第1電極21A的厚度是2μm以下，介電質21B的厚度是1μm以下，第2電極21C的厚度是2μm以下。並且，黏著薄板22的厚度是5μm以上，10μm以下。 　　又，如圖1等所示般，黏著薄板的周邊壁部22W是形成朝下方擴大的錐狀。 　　[0040] 2.半導體裝置的製造方法 2-1.薄膜電容器的製造方法 　　首先，參照圖2及圖3來說明薄膜電容器20的製造方法的一例。另外，薄膜電容器20是從形成有圖4(a)所示的複數的薄膜電容器20之薄膜電容器薄板20S切離而被個別化形成，但在以下的說明是作為個別的薄膜電容器20進行說明。並且，圖2及圖3所示的製造工程只是表示其一例，並非限於此。 　　[0041] 在同製造方法中，首先，如圖2(a)所示般，例如，在被乾式洗淨的基材41的表面，例如藉由AS(懸浮微粒)CVD法來形成STO(鈦酸鍶)膜21MB。STO膜21MB的膜厚是例如0.1μm～0.4μm之間的值。STO膜21MB是成為薄膜電容器20的介電質21B。並且，基材41是在本實施形態中以鋁箔所構成。另外，作為基材的金屬箔是不限於鋁箔，亦可為銅、鎳等的金屬箔。而且，介電質也不限於STO膜21MB。 　　[0042] 其次，如圖2(b)所示般，在STO膜21MB上形成成為薄膜電容器20的第1電極21A的金屬薄膜21MA。金屬薄膜21MA是例如藉由Cu(銅)薄膜所構成。Cu薄膜是例如藉由蒸鍍法來成膜。金屬薄膜21MA的膜厚是例如2μm以下。 　　[0043] 其次，如圖2(c)所示般，將附保護薄膜23的黏著薄板22貼附於金屬薄膜21MA上。其次，如圖2(d)所示般，例如藉由蝕刻來除去鋁基材41，使STO膜21MB之與形成有金屬薄膜21MA的面相反側的面露出。另外，圖2(d)以下的圖是使圖2(c)的上下反轉者。 　　[0044] 其次，如圖3(e)所示般，在所被露出的STO膜21MB上形成成為薄膜電容器20的第2電極21C的金屬薄膜21MC。金屬薄膜21MC是與第1電極21A同樣，例如藉由Cu(銅)薄膜來構成。Cu薄膜是例如藉由蒸鍍法來成膜。金屬薄膜21MC的膜厚是例如2μm以下。 　　[0045] 其次，如圖3(f)所示般，使金屬薄膜21MC圖案化，而形成第2電極21C。第2電極21C的平面形狀為矩形狀，大致接近正方形(參照圖4(a))。其次，如圖3(g)所示般，例如使用雷射，在STO膜21MB中形成到達金屬薄膜21MA的貫通孔25。其次，如圖3(h)所示般，例如使用雷射，在貫通孔25的近旁形成用以使薄膜電容器20個別化的溝44。溝44是形成包圍第2電極21C(參照圖4(a))，溝44的深度是如圖3(h)所示般，到達至保護薄膜23的內部。藉由此溝44的形成，金屬薄膜21MA及STO膜21MB會被圖案化，形成有第1電極21A及介電質21B。藉此，形成薄膜電容器20。詳細是形成如圖4(a)所示般的薄膜電容器薄板20S。 　　[0046] 2-2.半導體裝置的製造方法 　　接著，參照圖1及圖4來說明半導體裝置100的製造方法的概要。 　　[0047] 從圖4(a)所示的薄膜電容器薄板20S個別地切離附保護薄膜23的薄膜電容器20(參照圖4(b))。剝下所被切離的薄膜電容器20的保護薄膜23，將薄膜電容器20貼附於半導體晶片製造的前工程的終了後切割前的LSI晶片50A的保護膜52上(參照圖4(c))。 　　[0048] 其次，在半導體晶片製造的後工程，於貼附有薄膜電容器20的保護膜52上，以周知的方法來形成再配線層10。首先，例如藉由旋轉塗佈法來形成第1絕緣層11A。其次，形成用以藉由再配線部12來將薄膜電容器20的第1電極21A及第2電極21C連接至電源電極焊墊51的通孔(15A～15D)。接著，例如藉由鍍銅來將再配線部12形成於通孔(15A～15D)的內壁及第1絕緣層11A上。 　　[0049] 其次，在形成有再配線部12的第1絕緣層11A上及通孔(15A～15D)的內部，例如藉由旋轉塗佈法來形成第2絕緣層11B。其次，形成用以藉由再配線部12來將薄膜電容器20的第1電極21A及第2電極21C連接至外部連接焊墊13的通孔(16A及16B)。接著，在通孔(16A及16B)內壁，藉由焊錫潤濕性佳的金屬來形成外部連接焊墊13，且在外部連接焊墊13形成焊錫球14。其次，藉由半導體晶圓70的切割來形成各個的半導體裝置100。在此，外部連接焊墊13是所謂的凸塊下金屬(under bump metal, UBM)為理想。 　　[0050] 3.實施形態1的效果 　　薄膜電容器20的厚度是包圍黏著薄板22的厚度，為20μm以下。因此，可將薄膜電容器20的厚度的總計值收於未滿通常在再配線層10、詳細在構成再配線層10的第1絕緣層11A上形成鍍銅的再配線部12所必要的第1絕緣層11A的厚度。並且，藉由縮小薄膜電容器20的厚度的總計值，在利用旋轉塗佈法來製作聚醯亞胺等的第1絕緣層11A時，可使在第1絕緣層11A產生不均的情形減低。其結果，可取得第1絕緣層11A的平坦性。亦即，若根據實施形態1的薄膜電容器20，則即使是配置於再配線層10的情況，也可抑制再配線層10的第1絕緣層11A的厚度的增加，且可抑制在第1絕緣層11A產生不均。 　　[0051] 又，黏著薄板22的周邊壁部22W是形成朝下方擴大的錐狀。因此，藉由旋轉塗佈法來製作聚醯亞胺等的第1絕緣層11A時，可更有效地抑制在第1絕緣層11A產生不均。亦即，黏著薄板22的厚度是通常比電容器本體部21的厚度厚的情況多，在該情況中，藉由此將黏著薄板的周邊壁部22W設為錐狀，在藉由旋轉塗佈法來製作第1絕緣層11A時，可在薄膜電容器20上平滑地製作第1絕緣層11A。 　　[0052] 又，若根據實施形態1的半導體裝置100的構成，則可在LSI晶片50的跟前具備薄膜電容器20。因此，可使LSI晶片50與薄膜電容器20的配線所產生的電感減低，可取得作為去耦電容器的適合的高頻特性。 　　[0053] 另外，作為薄膜電容器20的構成，不限於圖1所示者。例如，黏著薄板22、第1電極21A、介電質21B、及第2電極21C的各平面形狀是形成從最下段的黏著薄板22朝最上段的第2電極21C變小的矩形狀之構成。而且，如圖5所示般，黏著薄板22、第1電極21A、介電質21B、及第2電極21C的各緣部是亦可形成從最下段的黏著薄板22朝最上段的第2電極21C變高的階梯狀的階差。此情況，藉由薄膜電容器20的緣部形成階梯狀的階差，在利用旋轉塗佈法來將聚醯亞胺等的第1絕緣層11A製作於被貼附在LSI晶片50的保護膜52上的薄膜電容器20時，更可抑制因薄膜電容器20的端部所產生的第1絕緣層11A的不均。此情況，黏著薄板的周邊壁部22W是亦可不為錐狀。 　　[0054] 另外，如此的階差是如圖5所示般，在從薄膜電容器薄板20S切離薄膜電容器20時，藉由使用具有高斯光束形狀GD的強度分布之雷射光，可形成平滑。 　　[0055] ＜實施形態2＞ 　　其次，參照圖6～圖11來說明實施形態2。與實施形態1是僅薄膜電容器20A的構成不同。因此，只說明有關薄膜電容器20A。另外，有關與實施形態1相同的構成是附上相同的符號，省略其說明。 　　[0056] 實施形態2的薄膜電容器20A是如圖6所示般，具備應力緩和構造30。應力緩和構造30是藉由黏著薄板22來將薄膜電容器20A貼附於LSI晶片50的保護膜52上時使在位於第2電極21C的緣部的介電質21B中產生的應力緩和。 　　[0057] 應力緩和構造30是包含上部導體部31及連接部32。上部導體部31是平面視形成隔預定的間隙來包圍第2電極21C(參照圖7)，經由連接部32來與第1電極21A電性連接。連接部32是平面視形成包圍介電質21B，電性連接第1電極21A與上部導體部31。上部導體部31是成為往第1電極21A的電源電極焊墊51V及外部連接焊墊13V的連接電極。在此，離第2電極21C的上面21F的黏著薄板的下面22F之高度H1與離上部導體部31的上面31F的黏著薄板的下面22F之高度H2是相等(參照圖6)。 　　[0058] 並且，在介電質21B中，平面視在第2電極21C的領域的外側形成有包圍第2電極的貫通溝33，連接部32是藉由填埋貫通溝33的導體來構成。因此，連接部32是可只藉由填埋貫通溝33來形成，因此可容易形成連接部32。 　　[0059] 4.實施形態2的薄膜電容器的製造方法 　　其次，參照圖8～圖10來說明實施形態2的薄膜電容器20A的製造方法。 　　[0060] 首先，如圖8(a)所示般，使被形成於基材41的表面之STO膜21MB圖案化而形成貫通溝33。其次，如圖8(b)所示般，在STO膜21MB上形成成為薄膜電容器20的第1電極21A的金屬薄膜21MA。金屬薄膜21MA是例如藉由Cu(銅)薄膜所構成。此時，貫通溝33是藉由Cu薄膜來填埋，形成有連接部32。 　　[0061] 其次，如圖8(c)所示般，將附黏著層46的支撐體47貼附於金屬薄膜21MA上。此支撐體47在此是框狀。其次，如圖8(d)所示般，例如藉由蝕刻來除去鋁基材41，使STO膜21MB之與形成有金屬薄膜21MA的面相反側的面露出。另外，圖8(d)以下的圖是使圖8(c)的上下反轉者。 　　[0062] 其次，如圖9(e)所示般，在被露出的STO膜21MB及連接部32上形成成為薄膜電容器20的第2電極21C的金屬薄膜21MC。金屬薄膜21MC是與第1電極21A同樣，例如藉由Cu(銅)薄膜所構成。 　　[0063] 其次，如圖9(f)所示般，使金屬薄膜21MC圖案化，而形成第2電極21C及上部導體部31(參照圖7)。其次，如圖9(g)所示般，除去支撐體47，將被別的支撐體48支撐的附保護薄膜23的黏著薄板22貼附於金屬薄膜21MA。 　　[0064] 其次，如圖9(h)所示般，例如使用雷射，形成用以使薄膜電容器20個別化的溝44A。溝44A是形成包圍上部導體部31，溝44A的深度是如圖9(h)所示般，到達至支撐體48的內部。藉由此溝44A的形成，金屬薄膜21MA及STO膜21MB會被圖案化，形成有第1電極21A、介電質21B、及上部導體部31(應力緩和構造30)。藉此，形成薄膜電容器20A。 　　[0065] 另外，亦可取代圖8(c)、圖8(d)的框狀的附黏著層46的支撐體47，設為如圖10(c)、圖10(d)所示，將薄膜電容器20的平面全體覆蓋之面狀的耐黏著性的覆蓋物46A、及形成於覆蓋物46A上的支撐體47A。 　　又，應力緩和構造30的構成也不限於圖6所示者。例如，亦可為圖11所示的薄膜電容器20B的應力緩和構造30A。應力緩和構造30A是與應力緩和構造30同樣，包含上部導體部31A及連接部32A。然而，如圖11所示般，在應力緩和構造30A中無包圍第2電極的貫通溝33的點是與應力緩和構造30不同。亦即，應力緩和構造30A是連接部32A到達至電容器本體部21的外周部的構成，不須用以形成連接部32A的貫通溝33之形成。 　　[0066] 5.實施形態2的效果 　　若根據本構成，則藉由應力緩和構造30，在將薄膜電容器20A貼於半導體晶片的保護膜52上時，可防止介電質21B本身因在介電質21B產生的應力而被破壞。亦即，在將薄膜電容器20A貼於半導體晶片的保護膜52上時，當薄膜電容器20A與LSI晶片50的預定的平行度未被確保時，亦即，薄膜電容器20A在傾斜的狀態下被貼於保護膜52上時，力量會從第2電極21C的下方的緣部的角部集中作用於介電質21B，藉由該力量而在介電質21B產生應力。當該應力超過介電質21B的破壞力時，介電質21B會破損，可想像第2電極21C與第1電極21A會導通。然而，因為在介電質21B產生的應力會藉由應力緩和構造30而被緩和，所以如此的介電質21B的破損會被防止。 　　[0067] 詳細，因為離第2電極的上面21F的黏著薄板的下面22F之高度H1與離上部導體部31的上面31F的黏著薄板的下面22F之高度H2是相等，所以在將薄膜電容器20A貼於半導體晶片的保護膜52上時，可使用預定的推壓治具，利用第2電極的上面及上部導體部的上面來使薄膜電容器20A對於LSI晶片50壓住。藉此，即使薄膜電容器20A傾斜，貼附力也會經由上部導體部31來分散至連接部32等，防止力量從第2電極21C的緣部的下方的角部集中作用於介電質21B。其結果，可防止介電質本身因在介電質21B產生的應力而被破壞。 　　[0068] ＜其他的實施形態＞ 　　本發明並非限於藉由上述記載及圖面來說明的實施形態者，例如其次般的實施形態也含在本發明的技術範圍中。 　　(1)在上述實施形態中，具有錐狀的周邊壁部22W的黏著薄板22的厚度亦可為電容器本體部21的厚度以上。 　　此情況，藉由使薄膜電容器的黏著薄板22的厚度的比例增加，在利用旋轉塗佈法來製作再配線層10的第1絕緣膜11A時，可在薄膜電容器上更平滑地製作第1絕緣層11A。 　　[0069] (2)在上述實施形態中，顯示藉由被貼附於薄膜電容器20的第1電極21A的下面之黏著薄板22來構成用以將半導體裝置100的薄膜電容器20貼附於保護膜52上的黏著部之例，但並非限於此。例如，黏著部是亦可藉由被設在LSI晶片50的保護膜52上的黏著層來構成。亦即，例如，亦可在半導體晶片側塗佈黏著劑或黏著樹脂等成為黏著層，只將電容器本體部21直接配置於LSI晶片50。總之，只要黏著部設在第1電極21A之與形成有介電質的面相反側的面上或設在LSI晶片50的保護膜52上即可。 　　[0070] (3)在上述實施形態中，半導體裝置的構成是不限於圖1所示的半導體裝置100的構成。例如圖12所示的半導體裝置100A般，再配線層是包含多層的再配線部(12A，12B、12C)的多層再配線層(10、10A)，多層的再配線部是包含擴大電極焊墊51的配置間距的扇出型配線(12A，12B、12C)，第1電極21A及第2電極21C是亦可為藉由扇出型配線來連接至外部連接部的構成。 　　此情況，作為在再配線層具備薄膜電容器的半導體裝置，可構築扇出型･晶圓級封裝(FOWLP)的半導體裝置。另外，多層再配線層(10、10A)在圖12是包含四層的絕緣層(11A、11B、11C、11D)及三層的再配線部(12A，12B、12C)的例子，但多層再配線層的構成是不限於此。 　　[0071] (4)或者，如圖13所示的半導體裝置100B般，亦可為更具備平面視被配置於再配線層的領域的薄膜電容器20A之構成，該再配線層是位在對應於半導體晶片的領域的外側。 　　此情況，在FOWLP的半導體裝置中，可使作為去耦電容器的總電容增加。 　　[0072] 而且，如圖13所示的半導體裝置100B般，亦可為在再配線層的表面10S更具備被連接至在再配線層的領域中所被配置的薄膜電容器20A之層疊陶瓷電容60的構成。 　　此情況，在FOWLP的半導體裝置中，可因應所需來使作為去耦電容器的總電容更增加。
[0073]
10‧‧‧再配線層
11A‧‧‧第1絕緣層
11B‧‧‧第2絕緣層
12‧‧‧再配線部
12A，12B、12C‧‧‧扇出型配線(再配線部)
13‧‧‧外部連接焊墊(外部連接部)
14‧‧‧焊錫球(外部連接部)
20、20A、20B‧‧‧薄膜電容器
21‧‧‧電容器本體部
21A‧‧‧第1電極
21B‧‧‧介電質
21C‧‧‧第2電極
22‧‧‧黏著薄板(黏著部)
22W‧‧‧黏著薄板的周邊壁部
30、30A‧‧‧應力緩和構造
31、31A‧‧‧上部導體部
32、32A‧‧‧連接部
50‧‧‧LSI晶片(半導體晶片)
50S‧‧‧接合面
51G、51V‧‧‧電源電極焊墊(電極焊墊)
52‧‧‧保護膜
60‧‧‧層疊陶瓷電容
100、100A、100B‧‧‧半導體裝置
[0028] 　　圖1是實施形態1的半導體裝置的概略性的剖面圖。 　　圖2是表示實施形態1的薄膜電容器的各製造工程的概略性的剖面圖。 　　圖3是表示接續於圖2的薄膜電容器的各製造工程的概略性的剖面圖。 　　圖4是表示半導體裝置的製造方法的一部分的概略性的說明圖。 　　圖5是表示實施形態1的薄膜電容器的別的例子的剖面圖。 　　圖6是實施形態2的薄膜電容器的概略性的剖面圖。 　　圖7是薄膜電容器的概略性的平面圖。 　　圖8是表示實施形態2的薄膜電容器的各製造工程的概略性的剖面圖。 　　圖9是表示接續於圖8的薄膜電容器的各製造工程的概略性的剖面圖。 　　圖10是表示實施形態2的薄膜電容器的別的製造方法的概略性的剖面圖。 　　圖11是表示實施形態2的薄膜電容器的別的例子的概略性的剖面圖。 　　圖12是表示別的例子的半導體裝置的概略性的剖面圖。 　　圖13是表示別的例子的半導體裝置的概略性的剖面圖。

Claims (20)

  1. 一種薄膜電容器，係被配置於包含半導體晶片的半導體裝置的再配線層之薄膜電容器，其特徵係具備：電容器本體部，其係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及黏著部，其係設於前述第1電極的下面，被使用在將該薄膜電容器貼於前述半導體晶片的保護膜上時，前述電容器本體部與前述黏著部的厚度的總計為20μm以下，前述黏著部的周邊壁部，係形成朝下方擴大的錐狀。
  2. 一種薄膜電容器，係被配置於包含半導體晶片的半導體裝置的再配線層之薄膜電容器，其特徵係具備：電容器本體部，其係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及黏著部，其係設於前述第1電極的下面，被使用在將該薄膜電容器貼於前述半導體晶片的保護膜上時，前述電容器本體部與前述黏著部的厚度的總計為20μm以下，前述黏著部、前述第1電極、前述介電質及前述第2電極的各平面形狀，係形成從最下段的前述黏著部朝最上段的前述第2電極變小的矩形狀，前述黏著部、前述第1電極、前述介電質及前述第2電極的各緣部，係形成從最下段的前述黏著部朝最上段的前述第2電極變高的階梯狀的階差。
  3. 一種薄膜電容器，係被配置於包含半導體晶片的半導體裝置的再配線層之薄膜電容器，其特徵係具備：電容器本體部，其係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及黏著部，其係設於前述第1電極的下面，被使用在將該薄膜電容器貼於前述半導體晶片的保護膜上時，前述電容器本體部與前述黏著部的厚度的總計為20μm以下，具備應力緩和構造，其係於藉由前述黏著部來將該薄膜電容器貼在前述半導體晶片的保護膜上時，使在位於前述第2電極的緣部的前述介電質產生的應力緩和。
  4. 如申請專利範圍第3項之薄膜電容器，其中，前述應力緩和構造包含：上部導體部，其係平面視形成隔預定的間隙來包圍前述第2電極，與前述第1電極電性連接；及連接部，其係平面視形成包圍前述介電質，電性連接前述第1電極與前述上部導體部，離前述第2電極的上面的前述黏著部的下面之高度與離前述上部導體部的上面的前述黏著部的下面之高度係相等。
  5. 如申請專利範圍第4項之薄膜電容器，其中，在前述介電質中，平面視在前述第2電極的領域的外側形成有包圍前述第2電極的貫通溝，前述連接部，係藉由填埋前述貫通溝的導體所構成。
  6. 如申請專利範圍第1~5項中的任一項所記載之薄膜電容器，其中，前述黏著部的厚度為前述電容器本體部的厚度以上。
  7. 如申請專利範圍第1~5項中的任一項所記載之薄膜電容器，其中，前述黏著部，係被貼附於前述第1電極的下面之黏著薄板。
  8. 一種半導體裝置，其特徵係具備：半導體晶片，其係具有接合面，該接合面係形成有包含電源電極焊墊的電極焊墊；保護膜，其係被形成於前述接合面上；再配線層，其係被形成於前述保護膜上的再配線層，包含外部連接部、連接前述電極焊墊與前述外部連接部的再配線部、及形成有前述再配線部的絕緣層；薄膜電容器，其係包含被配置於前述再配線層內的電容器本體部，該電容器本體部係由第1電極、被形成於前述第1電極上的介電質、及被形成於前述介電質上的第2電極所成；及黏著部，其係設於前述第1電極之與形成有前述介電質的面相反側的面上，或設於前述半導體晶片的保護膜上，前述薄膜電容器，係藉由前述黏著部來貼附於前述保護膜，前述電容器本體部與前述黏著部的厚度的總計為未滿前述絕緣層的厚度，前述薄膜電容器的前述第1電極及前述第2電極，係藉由前述再配線部來連接至前述電源電極焊墊，且連接至前述外部連接部。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述電容器本體部與前述黏著部的厚度的總計為20μm以下。
  10. 如申請專利範圍第8或9項之半導體裝置，其中，前述黏著部的周邊壁部，係形成朝下方擴大的錐狀。
  11. 如申請專利範圍第10項之半導體裝置，其中，前述黏著部的厚度為前述電容器本體部的厚度以上。
  12. 如申請專利範圍第8或9項之半導體裝置，其中，前述黏著部、前述第1電極、前述介電質及前述第2電極的各平面形狀，係形成從最下段的前述黏著部朝最上段的前述第2電極變小的矩形狀，前述黏著部、前述第1電極、前述介電質及前述第2電極的各緣部，係形成從最下段的前述黏著部朝最上段的前述第2電極變高的階梯狀的階差。
  13. 如申請專利範圍第8或9項之半導體裝置，其中，前述薄膜電容器係包含應力緩和構造，該應力緩和構造係於藉由前述黏著部來將該薄膜電容器貼在前述半導體晶片的保護膜上時，使在位於前述第2電極的緣部的前述介電質產生的應力緩和。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述應力緩和構造包含：上部導體部，其係平面視形成隔預定的間隙來包圍前述第2電極，與前述第1電極電性連接；及連接部，其係平面視形成包圍前述介電質，電性連接前述第1電極與前述上部導體部，離前述第2電極的上面的前述黏著部的下面之高度與離前述上部導體部的上面的前述黏著部的下面之高度係相等。
  15. 如申請專利範圍第14項之半導體裝置，其中，在前述介電質中，平面視在前述第2電極的領域的外側形成有包圍前述第2電極的貫通溝，前述連接部，係藉由填埋前述貫通溝的導體所構成。
  16. 如申請專利範圍第8或9項之半導體裝置，其中，前述再配線層，係包含多層的再配線部的多層再配線層，前述多層的再配線部，係包含擴大前述電極焊墊的配置間距的扇出型配線，前述第1電極及前述第2電極，係藉由前述扇出型配線來連接至前述外部連接部。
  17. 如申請專利範圍第16項之半導體裝置，其中，更具備前述薄膜電容器，其係平面視被配置於再配線層的領域，該再配線層係位在對應於前述半導體晶片的領域的外側。
  18. 如申請專利範圍第17項之半導體裝置，其中，在前述再配線層的表面更具備被連接至前述薄膜電容器的層疊陶瓷電容，該前述薄膜電容器係被配置於前述再配線層的前述領域。
  19. 如申請專利範圍第8或9項之半導體裝置，其中，前述黏著部，係被貼附於前述第1電極的下面之黏著薄板。
  20. 如申請專利範圍第8或9項之半導體裝置，其中，具備被設於前述保護膜上的黏著層，作為前述黏著部。
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Publication number Priority date Publication date Assignee Title
CN110767626A (zh) * 2018-07-26 2020-02-07 欣兴电子股份有限公司 封装结构及其制造方法
TWI663633B (zh) * 2018-08-29 2019-06-21 欣興電子股份有限公司 基板結構及其製作方法
US11756948B2 (en) * 2019-05-01 2023-09-12 Intel Corporation In situ package integrated thin film capacitors for power delivery
JP7532028B2 (ja) 2019-12-19 2024-08-13 Tdk株式会社 電子部品及びその製造方法
TWI733619B (zh) 2020-11-20 2021-07-11 力成科技股份有限公司 封裝結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340419A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp 半導体装置の製造方法
JP2008124414A (ja) * 2006-10-20 2008-05-29 Hitachi Chem Co Ltd キャパシタ層形成材およびその製造方法ならびにプリント配線板
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法
TW201615708A (zh) * 2014-10-28 2016-05-01 Zeon Corp 樹脂膜、阻障膜及導電性膜及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
JP4367070B2 (ja) * 2003-09-29 2009-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
JP4674606B2 (ja) * 2005-10-18 2011-04-20 株式会社村田製作所 薄膜キャパシタ
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP4869991B2 (ja) 2007-03-14 2012-02-08 富士通株式会社 キャパシタ内蔵ウェハレベルパッケージ及びその製造方法
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置
JP2015192037A (ja) * 2014-03-28 2015-11-02 株式会社東芝 Ｍｉｍキャパシタ
US9525020B2 (en) * 2014-04-10 2016-12-20 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
KR102422761B1 (ko) * 2015-07-27 2022-07-20 주성엔지니어링(주) 커패서터 증착 장치와 이를 이용한 유전막 증착 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340419A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp 半導体装置の製造方法
JP2008124414A (ja) * 2006-10-20 2008-05-29 Hitachi Chem Co Ltd キャパシタ層形成材およびその製造方法ならびにプリント配線板
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法
TW201615708A (zh) * 2014-10-28 2016-05-01 Zeon Corp 樹脂膜、阻障膜及導電性膜及其製造方法

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