CN108701654A - 薄膜电容器和半导体器件 - Google Patents

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capacitor
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吉泽正充
服部笃典
波多野弘孝
楠本和贵
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NODASHI CLIN CO Ltd
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Abstract

一种在包括半导体芯片(50)的半导体器件(100)的重新分布层(10)中的薄膜电容器(20)。该薄膜电容器(20)包括电容器本体(21)，该电容器本体(21)包括第一电极(21A)、在所述第一电极上的电介质(21B)和在所述电介质上的第二电极(21C)；以及粘合部(22)，该粘合部被设置在所述第一电极(21A)的下表面上，并且用于将所述薄膜电容器(20)附接到所述半导体芯片(50)的保护膜(52)上。所述电容器本体(21)的厚度和所述粘合部(22)的厚度的总和为20μm或更小。

Description

薄膜电容器和半导体器件
技术领域
本发明涉及薄膜电容器和包括薄膜电容器的半导体器件，更具体地说，涉及在包括半导体芯片的半导体器件的重新分布层中的薄膜电容器。
背景技术
例如，专利文献1中公开的技术被认为是与这种薄膜电容器有关的现有技术。专利文献1公开了一种薄膜电容器，包括由铝膜(阀金属)形成的正电极、由阳极氧化膜形成的电介质膜和由导电高分子材料形成的负电极。薄膜电容器被附接在重新分布层上，并用银膏膜(导电粘合剂)接合。该构造使得大电容电容器被设置在非常靠近半导体集成电路(半导体芯片)。
相关文献
专利文献
专利文献1：日本特开2008-227266号公报
发明内容
要解决的问题
然而，上述文献中公开的薄膜电容器的厚度为0.1mm至0.15mm(100μm至150μm)。因此，包含在重新分布层中的绝缘膜的厚度大于形成重新分布布线所需的厚度，并且重新分布层不幸地具有大于必要的厚度。此外，当通过旋涂法形成诸如聚酰亚胺膜的绝缘膜时，由于薄膜电容器的厚度大，绝缘膜可能具有不均匀性。
本说明书中的技术提供了一种在半导体器件的重新分布层中的薄膜电容器并且还提供所述半导体器件，所述薄膜电容器较少可能增加包含在重新分布层中的绝缘膜的厚度，并且较少可能使绝缘膜不均匀。
解决所述问题的手段
本文公开的薄膜电容器是一种在半导体器件的重新分布层中的薄膜电容器，半导体器件包括半导体芯片。薄膜电容器包括电容器本体，电容器本体包括第一电极、在第一电极上的电介质和在电介质上的第二电极；以及粘合部，粘合部被设置在第一电极的下表面上，并且用于将薄膜电容器附接到半导体芯片的保护膜上。电容器本体的厚度和粘合部的厚度的总和为20μm或更小。
在该构造中，包括粘合部的厚度的薄膜电容器的厚度为20μm或更小。因此，薄膜电容器的总厚度通常小于重新分布层的厚度，更具体地说，小于通过在构成重新分布层的绝缘膜上使用铜镀形成布线所需的绝缘膜的厚度。此外，薄膜电容器的小的总厚度降低了当通过旋涂法形成诸如聚酰亚胺膜的绝缘膜时，绝缘膜具有不均匀性的可能性。因此，绝缘膜是平坦的。换句话说，在具有该构造的薄膜电容器中，设置在重新分布层中的薄膜电容器较少可能增加重新分布层的绝缘膜的厚度，并且较少可能使绝缘膜不均匀。
在上述薄膜电容器中，粘合部可以具有朝下侧扩展的锥形形状的周边壁。
该构造有效地降低了当通过旋涂法形成诸如聚酰亚胺膜的绝缘膜时，绝缘膜具有不均匀性的可能性。在许多情况下，粘合部的厚度大于电容器本体的厚度。在这些情况下，粘合片的锥形周边壁使得当通过旋涂法形成绝缘膜时，在薄膜电容器上平滑地形成绝缘膜。
在上述薄膜电容器中，粘合部的厚度可以等于或大于电容器本体的厚度。
在该构造中，薄膜电容器中的粘合部的厚度的增加比例使得绝缘膜更平滑地形成在薄膜电容器上。
此外，在上述薄膜电容器中，粘合部、第一电极、电介质和第二电极可以具有从在底部的粘合部的到在顶部的第二电极以步进方式减小尺寸的矩形平面形状。粘合部、第一电极、电介质和第二电极可以在其边缘部处形成阶梯状台阶，其中，在底部的粘合部形成最低的台阶，而在顶部的第二电极形成最高的台阶。
在该构造中，由薄膜电容器的边缘部形成的阶梯状台阶降低了当在薄膜电容器上通过旋涂法形成诸如聚酰亚胺膜的绝缘膜时由于薄膜电容器的边缘部而导致的绝缘膜将具有不均匀性的可能性。
此外，上述薄膜电容器可以进一步包括应力缓和结构，被配置为缓和当通过使用粘合部将薄膜电容器附接到半导体芯片的保护膜时在位于第二电极的边缘部的电介质的一部分中产生的应力。
通过该构造，当薄膜电容器被附接到半导体芯片的保护膜时，应力缓和结构防止电介质被电介质中产生的应力损坏。换句话说，当薄膜电容器被附接到半导体芯片的保护膜时，如果薄膜电容器和半导体芯片彼此之间的不平行超过预定的程度，即，如果处于倾斜状态的薄膜电容器被附接到保护膜，则力会通过第二电极的边缘部的下角集中在电介质上，并且由于该力而在电介质中产生应力。如果应力足够高以损坏电介质，则电介质被损坏，使得第二电极和第一电极彼此电连接。然而，由于该应力缓和结构降低了在电介质中产生的应力，电介质较少可能以这种方式被损坏。
此外，在上述薄膜电容器中，应力缓和结构可以包括上导体部，在平面图中，该上导体部以在两者之间隔着预定间隙的方式环绕第二电极并且电连接到第一电极；以及连接部，连接部在平面图中环绕电介质，并且使第一电极和上导体部彼此电连接。从粘合部的下表面到第二电极的上表面的高度可以等于从粘合部的下表面到上导体部的上表面的高度。
通过该构造，当薄膜电容器被附接到半导体芯片的保护膜时，应力缓和结构防止电介质被电介质中产生的应力损坏。具体地说，由于从粘合部的下表面到第二电极的上表面的高度等于从粘合部的下表面到上导体部的上表面的高度，所以当薄膜电容器被附接到半导体芯片的保护膜时，薄膜电容器通过预定的压具在第二电极的上表面和上导体部的上表面处来被压向半导体芯片。通过该构造，如果薄膜电容器倾斜，则力通过上导体部被分布到连接部，防止力通过第二电极的边缘部的下角集中在电介质上。因此，电介质不会被电介质中产生的应力损坏。
此外，在上述薄膜电容器中，在平面图中，电介质在第二电极的区域外的位置处可以具有环绕第二电极的贯通槽，并且连接部可以由填充贯通槽的导体组成。
在该构造中，通过简单地填充贯通槽来形成连接部。容易形成连接部。
此外，在薄膜电容器中，粘合部可以是附接到第一电极的下表面的粘合片。
在该构造中，由于粘合部是粘合片，易于形成粘合部。
此外，本文公开的半导体器件是一种半导体器件，包括具有接合面的半导体芯片，接合面具有包括电源电极的电极焊盘、在接合面上的保护膜、在保护膜上的重新分布层、在重新分布层中的薄膜电容器、以及在与其上具有电介质的表面相反的第一电极的表面上或在半导体芯片的保护膜上的粘合部。重新分布层包括外部连接部、将电极焊盘和外部连接部彼此连接的重新分布部、以及在其中具有重新分布部的绝缘层。薄膜电容器包括电容器本体，电容器本体包括第一电极、在第一电极上的电介质、以及在电介质上的第二电极。薄膜电容器通过使用粘合部被附接到保护膜。电容器本体的厚度和粘合部的厚度的总和小于绝缘层的厚度。薄膜电容器的第一电极和第二电极通过重新分布部来被连接到电源电极焊盘和外部连接部。
通过该构造，在重新分布层中包括薄膜电容器的半导体器件中，重新分布层中的绝缘膜的厚度较少可能增加，并且绝缘膜较少可能具有不均匀性。由于薄膜电容器设置在半导体芯片附近，所以降低由于布线而引起的电感，因此实现作为去耦电容器的优异的高频特性。
在上述半导体器件中，电容器本体的厚度和粘合部的厚度的总和可以为20μm或更小。
此外，在上述半导体器件中，粘合部可以具有朝下侧扩展的锥形形状的周边壁。
此外，在上述半导体器件中，粘合部的厚度可以等于或大于电容器本体的厚度。
此外，在上述半导体器件中，粘合部、第一电极、电介质和第二电极可以具有从在底部的粘合部的到顶部的第二电极以步进方式减小尺寸的矩形平面形状。粘合部、第一电极、电介质和第二电极可以在其边缘部处形成阶梯状台阶，其中，在底部的粘合部形成最低的台阶，而在顶部的第二电极形成最高的台阶。
此外，在上述半导体器件中，薄膜电容器可以具有应力缓和结构，应力缓和结构被配置为缓和当通过使用粘合部将薄膜电容器附接到半导体芯片的保护膜时在位于第二电极的边缘部的电介质的一部分中产生的应力。
此外，在上述半导体器件中，应力缓和结构可以包括：在平面图中，以在两者之间隔着预定间隙的方式而环绕第二电极的上导体部，以及在平面图中环绕电介质的连接部。所述上导体部可以电连接到第一电极。连接部可以将第一电极和上导体部彼此电连接。从粘合部的下表面到第二电极的上表面的高度可以等于从粘合部的下表面到上导体部的上表面的高度。
此外，在上述半导体器件中，在平面图中，电介质可以在第二电极的区域外的位置处具有环绕第二电极的贯通槽，并且连接部可以由填充贯通槽的导体组成。
此外，在上述半导体器件中，重新分布层可以是包括多个层的重新分布部的多层重新分布层，多层重新分布部可以包括使得电极焊盘的排列间距更大的扇出布线。第一电极和第二电极可以通过扇出布线来被连接到外部连接部。
通过该构造，作为在重新分布层中包括薄膜电容器的半导体器件，形成扇出晶片级封装(FOWLP)半导体器件。
此外，半导体器件可以进一步包括：在平面图中，在对应于半导体芯片的区域外的重新分布层的一部分中的所述薄膜电容器。
利用该构造，在FOWLP半导体器件中，使得去耦电容器的总电容更大。
此外，上述半导体器件可以进一步包括在重新分布层的表面上的层叠陶瓷电容器。该层叠陶瓷电容器可以被连接到在所述重新分布层的所述一部分中的所述薄膜电容器。
利用该构造，在FOWLP半导体器件中，使得去耦电容器的总电容根据需要进一步变大。
此外，在上述半导体器件中，粘合部可以是附接到第一电极的下表面的粘合片。
此外，上述半导体器件可以进一步包括在保护膜上的粘合层作为所述粘合部。
本发明的有益效果
根据本发明，在重新分布层中的薄膜电容器较少可能增加包含在重新分布层中的绝缘膜的厚度，并且较少可能使绝缘膜不均匀。
附图说明
图1是根据第一实施例的半导体器件的示意性截面图。
图2是示出制造根据第一实施例的薄膜电容器的步骤的示意性截面图。
图3是示出图2的步骤后，制造薄膜电容器的步骤的示意性截面图。
图4是示出制造半导体器件的方法中的一些步骤的示意性说明图。
图5是示出根据第一实施例的薄膜电容器的另一示例的示意性截面图。
图6是示出根据第二实施例的薄膜电容器的示意性截面图。
图7是薄膜电容器的示意性平面图。
图8是示出制造根据第二实施例的薄膜电容器的步骤的示意性截面图。
图9是示出在图8的步骤后，制造薄膜电容器的步骤的示意性截面图。
图10是示出制造第二实施例的薄膜电容器的另一方法的示意性截面图。
图11是示出根据第二实施例的薄膜电容器的另一示例的示意性截面图。
图12是示出另一示例的半导体器件的示意性截面图。
图13是示出另一示例的半导体器件的示意性截面图。
具体实施方式
<第一实施例>
参考图1至图5，描述第一实施例。附图中相同的附图标记表示相同或相似的组件。
1.半导体器件的构造
如图1所示，半导体器件100是晶片级封装(WLP)半导体器件，并且包括作为主要组件的重新分布层10和LSI芯片(半导体芯片的一个示例)50。图1是沿图4(b)中的点划线A-A截取的半导体器件100的截面图。
多个电极焊盘51设置在作为待接合的表面的LSI芯片50的接合表面50S上。如图1所示，电极焊盘51包括用于向LSI芯片50供电的电源电极焊盘51G和51V。在本实施例中，例如，通过重新分布层10，电源电压Vdd被施加到电源电极焊盘51V，以及接地电压Vg被施加到电源电极焊盘51G。在下文中，后缀字母“V”的符号表示施加电源电压Vdd的组件，后缀字母“G”的符号表示施加接地电压Vg的组件。
此外，在接合表面50S上，更具体地说，在除了电极焊盘51之外的接合表面50S上设置保护膜52。重新分布层10被设置在保护膜52上。保护膜52是诸如SiN膜的氮化膜。
如图1所示，重新分布层10包括层叠的两层绝缘层(11A和11B)。两层绝缘层(11A和11B)例如由通过旋涂法施加后的固化的聚酰亚胺树脂形成。
如图1所示，薄膜电容器20处于第一绝缘层(应力缓和涂层)11A中，其是最接近接合面50S的第一层。第一绝缘层11A是“绝缘层”的一个示例。
此外，外部连接焊盘13和连接到外部连接焊盘13的焊球14位于作为第二层的第二绝缘层(重新分布覆盖涂层)11B中。焊球14允许半导体器件100连接到诸如母板的板BD。外部连接焊盘13和焊球14是外部连接部的示例。
此外，重新分布层10包括使电极焊盘51和外部连接焊盘13彼此连接的重新分布部12。重新分布部12由例如镀铜形成。此外，如图1所示，稍后所述的薄膜电容器20的第一电极21A和第二电极21C通过重新分布部12连接到电极焊盘51和外部连接焊盘13。更具体地说，第一电极21A通过重新分布部12V，连接到电源电极焊盘51V和外部连接焊盘13V。第二电极21C通过重新分布部12G，连接到电源电极焊盘51G和外部连接焊盘13G。换句话说，第一电极21A的极性为正，第二电极21c的极性为负。第一电极21A和第二电极21C的极性不限于此，也可以相反。
1-1.薄膜电容器的构造
如图1所示，薄膜电容器20是包括LSI芯片50的半导体器件100的重新分布层10中的电容器。薄膜电容器20包括电容器本体21和粘合片22。粘合片22是例如管芯附接膜(DAF)。粘合片22是粘合部的一个示例。
如图1所示，电容器本体21包括第一电极21A、第一电极21A上的电介质21B和电介质21B上的第二电极21C。如图1所示，粘合片22被附接到第一电极21A的下表面并且用来将薄膜电容器20附接到LSI芯片50的保护膜52。粘合部不限于附接到第一电极21A的下表面的粘合片22，并且可以是施加到例如第一电极21A的下表面的粘合剂。
电容器本体21和粘合片22的厚度的总和，即薄膜电容器20的厚度小于第一绝缘层11A的厚度，优选为20μm或更小。在本实施例中，薄膜电容器20的厚度为20μm或更小。更具体地说，第一电极21A的厚度为2μm或更小，电介质21B的厚度为1μm或更小，第二电极21C的厚度为2μm或更小。此外，粘合片22的厚度为5μm或更大且10μm或更小。
此外，如图1所示，例如，粘合片具有向下侧扩展的锥形形状的周边壁22W。
2.制造半导体器件的方法
2-1.制造薄膜电容器的方法
首先，参考图2和图3，描述制造薄膜电容器20的方法的一个示例。图4(a)所示的薄膜电容器片20S中的薄膜电容器20被分成为单个的薄膜电容器20。在下述说明中，描述一个分离的薄膜电容器20。此外，制造图2和图3所示的薄膜电容器20的步骤仅仅是示例，并不限于这些示例。
在该方法中，首先，如图2(a)所示，例如在干洗基底41上，通过AS(气溶胶)CVD法，形成STO(钛酸锶)膜21MB。STO膜21MB的厚度在例如0.1μm至0.4μm的范围中。STO膜21MB变成薄膜电容器20的电介质21B。在本实施例中，基底41由铝箔形成。用作基底的金属箔不限于铝箔，可以是例如铜或镍箔。此外，电介质不限于STO膜21MB。
接下来，如图2(b)所示，在STO膜21MB上形成变为薄膜电容器20的第一电极21A的金属薄膜21MA。金属薄膜21MA是例如Cu(铜)薄膜。例如，通过气相沉积法形成Cu薄膜。金属薄膜21MA的厚度例如为2μm或更小。
接下来，如图2(c)所示，将具有保护膜23的粘合片22附接到金属薄膜21MA上。然后，如图2(d)所示，通过例如蚀刻除去铝基底41，使得露出与其上具有金属薄膜21MA的表面相反的STO膜21MB的表面。在图2(d)和后续图中，颠倒地示出图2(c)的状态。
接下来，如图3(e)所示，在露出的STO膜21MB上形成变成薄膜电容器20的第二电极21C的金属薄膜21MC。金属薄膜21MC是Cu(铜)薄膜，例如，作为第一电极21A。例如，通过气相沉积法形成Cu薄膜。金属薄膜21MC的厚度为例如2μm或更小。
接下来，如图3(f)所示，图案化金属薄膜21MC以形成第二电极21C。第二电极21C的平面形状为矩形，并且几乎为正方形(参见图4(a))。然后，如图3(g)所示，例如，通过激光，在STO膜21MB中形成延伸到金属薄膜21MA的通孔25。然后，如图3(h)所示，例如，通过激光，在通孔(through holes)25的附近形成用于分离薄膜电容器20的凹槽44。凹槽44环绕第二电极21C(参见图4(a))。如图3(h)所示，凹槽44在深度上延伸到保护膜23的内部。形成凹槽44导致图案化金属薄膜21MA和STO膜21MB，并且形成第一电极21A和电介质21B。因此，形成薄膜电容器20。具体地，形成图4(a)所示的薄膜电容器片20S。。
2-2.制造半导体器件的方法
接下来，参考图1至图4，简要说明制造半导体装置100的方法。
具有保护膜23的薄膜电容器20与图4(a)所示的薄膜电容器片20S单个地分开(参见图4(b))。在制造半导体芯片的前端工艺后和切割前，从分离的薄膜电容器20除去保护膜23，并且将薄膜电容器20附接到LSI芯片50A的保护膜52(参见图4(c))。
接下来，在制造半导体芯片的后端工艺中，通过公知的方法，在薄膜电容器20所附接的保护膜52上形成重新分布层10。首先，例如，通过旋涂法形成第一绝缘层11A。然后，形成通路孔(via holes)(15A至15D)，其用于通过重新分布部12来将薄膜电容器20的第一电极21A和第二电极21C连接到电源电极焊盘51。接着，例如，通过使用镀铜，在通路孔(15A至15D)的内壁上以及在第一绝缘层11A上形成重新分布部12。
接下来，通过旋涂法，例如在具有重新分布部12的第一绝缘层11A上以及在通路孔(15A至15D)内形成第二绝缘层11B。然后，形成通路孔(16A和16B)，其用于通过重新分布部12来将薄膜电容器20的第一电极21A和第二电极21C连接到外部连接焊盘13。接着，通过使用具有高焊料润湿性的金属，在通路孔(16A和16B)的内壁上形成外部连接焊盘13，并且在外部连接焊盘13上形成焊接球14。然后，切割半导体晶片70以形成分离的半导体器件100。在此，外部连接焊盘13优选为凸块下金属(UBM)。
3.第一实施例的效果
包括粘合片22的厚度的薄膜电容器20的厚度为20μm或更小。因此，薄膜电容器20的总厚度通常小于重新分布层10的厚度，更具体地说，小于通过使用镀铜而在构成重新分布层10的第一绝缘层11A上形成重新分布部12所需的第一绝缘层11A的厚度。此外，薄膜电容器20的小的总厚度减小了当通过旋涂法形成诸如聚酰亚胺膜的第一绝缘层11A时第一绝缘层11A将具有不均匀性的可能性。因此，第一绝缘层11A是平坦的。换句话说，设置在重新分布层10中的根据第一实施例的薄膜电容器20较少可能增加重新分布层10的第一绝缘层11A的厚度，并且较少可能使第一绝缘层11A不均匀。
此外，粘合片22的周边壁22W具有向下侧扩展的锥形形状。这有效地降低当通过旋涂法形成诸如聚酰亚胺膜的第一绝缘层11A时第一绝缘层11A具有不均匀性的可能性。在许多情况下，粘合片22的厚度大于电容器本体21的厚度。在这种情况下，当通过旋涂法形成第一绝缘层11A时，粘合片的锥形周边壁22W允许第一绝缘层11A平滑地形成在薄膜电容器20上。
此外，在根据第一实施例的半导体器件100的构造中，薄膜电容器20设置在LSI芯片50附近。这降低了由于LSI芯片50和薄膜电容器20之间的布线引起的电感，作为去耦电容器，实现优异的高频特性。
薄膜电容器20的构造不限于图1所示的构造。例如，粘合片22、第一电极21A、电介质21B和第二电极21C可以具有从在底部上的粘合片22朝在顶部上的第二电极21C以步进方式尺寸减小的矩形平面形状。如图5所示，粘合片22、第一电极21A、电介质21B和第二电极21C可以在其边缘部处形成阶梯状台阶，其中，在底部的粘合片22形成最低台阶，以及在顶部的第二电极21C形成最高的台阶。在该构造中，由于薄膜电容器20中的边缘部形成阶梯状台阶，所以当在附接到LSI芯片50的保护膜52的薄膜电容器20上通过旋涂法形成诸如聚酰亚胺膜的第一绝缘层11A时，第一绝缘层11A更较少可能具有由薄膜电容器20的边缘部产生的不均匀性。在这种情况下，粘合片的周边壁22W不需要具有锥形。
如图5所示，当薄膜电容器20与薄膜电容器片20S分离时，可以通过具有高斯光束形状GD的强度分布的激光束来平滑这些台阶。
<第二实施例>
接下来，参考图6-图11，描述第二实施例。第二实施例与第一实施例的不同之处仅在于薄膜电容器20A的构造。因此，仅描述薄膜电容器20A。与第一实施例中相同的组件被指定与第一实施例中相同的附图标记，并且不再详细描述。
如图6所示，根据第二实施例的薄膜电容器20A包括应力缓和结构30。应力缓和结构30被配置为：当通过使用粘合片22将薄膜电容器20A附接到LSI芯片50的保护膜52时，缓和在位于第二电极21C的边缘部的电介质21B的一部分中产生的应力。
应力缓和结构30包括上导体部31和连接部32。上导体部31以在平面图中，以在其间具有预定间隙的方式环绕第二电极21C(参见图7)，并且通过连接部32来被电连接到第一电极21A。连接部32在平面图环绕电介质21B，并且使第一电极21A和上导体部31彼此电连接。上导体部31是用于将第一电极21A连接到电源电极焊盘51V和外部连接焊盘13V的连接电极。在此，从粘合片的下表面22F到第二电极21C的上表面21F的高度H1等于从粘合片的下表面22F到上导体部31的上表面31F的高度H2(参见图6)。
此外，电介质21B在平面图中，具有在第二电极21C的区域外部的位置处，环绕第二电极的贯通槽33，并且连接部32由填充贯通槽33的导体组成。因此，通过简单地填充贯通槽33形成连接部32。容易形成连接部32。
4.制造第二实施例的薄膜电容器的方法
接下来，参考图8-图10，描述制造根据第二实施例的薄膜电容器20A的方法。
首先，如图8(a)所示，图案化基底41上的STO膜21MB以形成贯通槽33。然后，如图8(b)所示，在STO膜21MB上形成变为薄膜电容器20的第一电极21A的金属薄膜21MA。金属薄膜21MA由例如Cu(铜)薄膜形成。在该步骤中，Cu薄膜填充贯通槽33以形成连接部32。
接下来，如图8(c)所示，具有粘合层46的支撑构件47被附接到金属薄膜21MA。支撑构件47具有框架状。然后，如图8(d)所示，通过例如蚀刻除去铝基底41，使得露出与其上具有金属薄膜21MA的表面相反的STO膜21MB的表面。在图8(d)和后续图中，颠倒地示出图8(c)的状态。
接下来，如图9(e)所示，在露出的STO膜21MB和连接部32上形成变为薄膜电容器20的第二电极21C的金属薄膜21MC。金属薄膜21MC由Cu(铜)薄膜形成，例如，作为第一电极21A。
接下来，如图9(f)所示，图案化金属薄膜21MC以形成第二电极21C和上导体部31(参见图7)。然后，如图9(g)所示，移除支撑构件47，由不同的支撑构件48支撑的具有保护膜23的粘合片22被附接到金属薄膜21MA。
接下来，如图9(h)所示，例如，通过激光形成用于分离薄膜电容器20的凹槽44A。凹槽44A环绕上导体部31并且在深度上，延伸到支撑构件48的内部，如图9(h)所示。形成凹槽44A导致图案化金属薄膜21MA和STO膜21MB，由此形成第一电极21A、电介质21B和上导体部31(应力缓和结构30)。因此，形成薄膜电容器20A。
代替具有图8(c)和8(d)所示的粘合层46的框架状支撑构件47，可以采用覆盖薄膜电容器20的整个平面的平面耐粘合盖46A和设置在盖46A上方的支撑构件47A。
此外，应力缓和结构30的构造不限于图6所示的构造。例如，可以采用图11所示的薄膜电容器20B的应力缓和结构30A。应力缓和结构30A包括上导体部31A和连接部32A，作为应力缓和结构30。然而，如图11所示，应力缓和结构30A与应力缓和结构30不同之处在于，应力缓和结构30A不包括环绕第二电极的贯通槽33。换句话说，在应力缓和结构30A中，连接部32A延伸到电容器本体21的外周，消除了对用于形成连接部32A的贯通槽33的需要。
5.第二实施例的效果
通过该构造，当薄膜电容器20A被附接到半导体芯片的保护膜52时，应力缓和结构30防止电介质21B被电介质21B中产生的应力损坏。换句话说，如果在薄膜电容器20A附接到半导体芯片的保护膜52期间，薄膜电容器20A和LSI芯片50彼此之间的不平行超过预定的程度，即，如果处于倾斜状态的薄膜电容器20A被附接到保护膜52，则力通过第二电极21C的边缘部的下角而集中在电介质21B上，并且由于该力导致在电介质21B中产生应力。如果应力足够高以损坏电介质21B，则电介质21B被损坏，使得第二电极21C和第一电极21A彼此电连接。然而，由于应力缓和结构30减小了在电介质21B中产生的应力，所以电介质21B较少可能以这种方式被损坏。
具体地说，由于从粘合片的下表面22F到第二电极的上表面21F的高度H1等于从粘合片的下表面22F到上导体部31的上表面31F的高度H2，当薄膜电容器20A被附接到半导体芯片的保护膜52时，通过预定压具，在第二电极的上表面和上导体部的上表面处，使薄膜电容器20A压向LSI芯片50。因此，如果薄膜电容器20A倾斜，则在附接期间施加的力例如通过上导体部31分布到连接部32，防止该力通过第二电极21C的边缘部的下角而集中在电介质21B上。因此，电介质较少可能被电介质21B中产生的应力损坏。
<其他实施例>
本发明不限于上述并且由附图示出的实施例。例如，下述实施例将被包括在本发明的技术范围内。
(1)在上述实施例中，具有锥形周边壁22W的粘合片22的厚度可以等于或大于电容器本体21的厚度。
在这种情况下，当通过旋涂法形成重新分布层10的第一绝缘膜11A时，薄膜电容器中的粘合片22的厚度的增加比例使得第一绝缘层11A更平滑形成在薄膜电容器上。
(2)在上述实施例的示例中，用于将薄膜电容器20附接到保护膜52的半导体器件100的粘合部是被附接到薄膜电容器20的第一电极21A的下表面的粘合片22。然而，粘合部不限于此。例如，粘合部可以是LSI芯片50的保护膜52上的粘合层。具体地，粘合剂或粘合树脂例如可以被施加到半导体芯片以形成粘合层，然后仅电容器本体21可以被直接设置在LSI芯片50上。简而言之，可以在与其上具有电介质的表面相反的第一电极21A的表面上，或者在LSI芯片50的保护膜52上提供粘合部。
(3)在上述实施例中，半导体器件的构造不限于图1所示的半导体器件100的构造。例如，作为图12所示的半导体装置100A，重新分布层可以包括包含多个层的重新分布部(12A,12B,12C)的多层重新分布层(10,10A)。多层重新分布部可以包括使电极焊盘51的排列间距更大的扇出布线(12A,12B,12C)。第一电极21A和第二电极21C可以通过扇出布线连接到外部连接部。
在这种情况下，作为在重新分布层中包括薄膜电容器的半导体器件，形成扇出晶片级封装(FOWLP)半导体器件。在图12中，将包括四个绝缘层(11A,11B,11C,11D)和三个重新分布部(12A,12B,12C)的多层重新分布层(10,10A)示为示例。然而，多层重新分布层的构造不限于此。
(4)替选地，作为图13所示的半导体器件100B，可以在对应于平面图中的半导体芯片的区域外的重新分布层的一部分中进一步提供薄膜电容器20A。
在这种情况下，在FOWLP半导体器件中，能使去耦电容器的总电容更大。
此外，作为图13所示的半导体器件100B，也可以在重新分布层的表面10S上进一步提供连接到重新分布层的该部分中的薄膜电容器20A的层叠陶瓷电容器60。
在这种情况下，在FOWLP半导体器件中，根据需要，进一步使去耦电容器的总电容更大。
附图标记说明
10 重新分布层
11A 第一绝缘层
11B 第二绝缘层
12 重新分布部
12A,12B,12C 扇出布线(重新分布部)
13 外部连接焊盘(外部连接部)
14 焊球(外部连接部)
20,20A,20B 薄膜电容器
21 电容器本体
21A 第一电极
21B 电介质
21C 第二电极
22 粘合片(粘合部)
22W 粘合片的周边壁
30,30A 应力缓和结构
31,31A 上导体部
32,32A 连接部
50 LSI芯片(半导体芯片)
50S 接合面
51G,51V 电源电极焊盘(电极焊盘)
52 保护膜
60 层叠陶瓷电容器
100,100A,100B 半导体器件

Claims (21)

1.一种在包括半导体芯片的半导体器件的重新分布层中的薄膜电容器，所述薄膜电容器包括：
电容器本体，所述电容器本体包括第一电极、在所述第一电极上的电介质、以及在所述电介质上的第二电极；以及
粘合部，所述粘合部被设置在所述第一电极的下表面上，并且用于将所述薄膜电容器附接到所述半导体芯片的保护膜，
其中，
所述电容器本体的厚度和所述粘合部的厚度的总和为20μm或更小。
2.根据权利要求1所述的薄膜电容器，其中，
所述粘合部的周边壁具有朝下侧扩展的锥形形状。
3.根据权利要求2所述的薄膜电容器，其中，
所述粘合部的厚度等于或大于所述电容器本体的厚度。
4.根据权利要求1至3中任一项所述的薄膜电容器，其中，
所述粘合部、所述第一电极、所述电介质和所述第二电极具有从在底部的所述粘合部到在顶部的所述第二电极以步进方式减小尺寸的矩形平面形状，以及
所述粘合部、所述第一电极、所述电介质和所述第二电极在它们的边缘部处形成阶梯状台阶，其中，在底部的所述粘合部形成最低的台阶，而在顶部的所述第二电极形成最高的台阶。
5.根据权利要求1至3中任一项所述的薄膜电容器，进一步包括：
应力缓和结构，所述应力缓和结构被配置为对当通过使用所述粘合部将所述薄膜电容器附接到所述半导体芯片的所述保护膜时在位于所述第二电极的边缘部的所述电介质的一部分中产生的应力进行缓和。
6.根据权利要求5所述的薄膜电容器，其中，所述应力缓和结构包括：
上导体部，在平面图中所述上导体部以在两者之间隔着预定间隙的方式来环绕所述第二电极，并且所述上导体部被电连接到所述第一电极；以及
连接部，在平面图中所述连接部环绕所述电介质，并且所述连接部将所述第一电极和所述上导体部彼此电连接，以及
从所述粘合部的下表面到所述第二电极的上表面的高度等于从所述粘合部的下表面到所述上导体部的上表面的高度。
7.根据权利要求6所述的薄膜电容器，其中，
在平面图中，所述电介质在所述第二电极的区域外的位置处具有环绕所述第二电极的贯通槽，以及
所述连接部由填充所述贯通槽的导体组成。
8.根据权利要求1至7中任一项所述的薄膜电容器，其中，
所述粘合部是被附接到所述第一电极的下表面的粘合片。
9.一种半导体器件，包括：
具有接合面的半导体芯片，所述接合面具有包括电源电极焊盘的电极焊盘；
在所述接合面上的保护膜；
在所述保护膜上的重新分布层，所述重新分布层包括外部连接部、将所述电极焊盘和所述外部连接部彼此连接的重新分布部、以及在其中具有所述重新分布部的绝缘层；
在所述重新分布层中的薄膜电容器，所述薄膜电容器包括电容器本体，所述电容器本体包括第一电极、在所述第一电极上的电介质、以及在所述电介质上的第二电极；以及
粘合部，所述粘合部在所述第一电极的、与在其上具有所述电介质的表面相反的表面上，或者在所述半导体芯片的所述保护膜上，
其中，
所述薄膜电容器通过使用所述粘合部被附接到所述保护膜，
所述电容器本体的厚度和所述粘合部的厚度的总和小于所述绝缘层的厚度，以及
所述薄膜电容器的所述第一电极和所述第二电极通过所述重新分布部来被连接到所述电源电极焊盘和所述外部连接部。
10.根据权利要求9所述的半导体器件，其中，
所述电容器本体的厚度和所述粘合部的厚度的总和为20μm或更小。
11.根据权利要求9或10所述的半导体器件，其中，
所述粘合部的周边壁具有朝下侧扩展的锥形形状。
12.根据权利要求11所述的半导体器件，其中，
所述粘合部的厚度等于或大于所述电容器本体的厚度。
13.根据权利要求9至12中任一项所述的半导体器件，其中，
所述粘合部、所述第一电极、所述电介质和所述第二电极具有从在底部的所述粘合部到在顶部的所述第二电极以步进方式减小尺寸的矩形平面形状，以及
所述粘合部、所述第一电极、所述电介质和所述第二电极在它们的边缘部处形成阶梯状台阶，其中，在底部的所述粘合部形成最低的台阶，而在顶部的所述第二电极形成最高的台阶。
14.根据权利要求9至12中任一项所述的半导体器件，其中，
所述薄膜电容器具有应力缓和结构，所述应力缓和结构被配置为对当通过使用所述粘合部将所述薄膜电容器附接到所述半导体芯片的所述保护膜时在位于所述第二电极的边缘部的所述电介质的一部分中产生的应力进行缓和。
15.根据权利要求14所述的半导体器件，其中，所述应力缓和结构包括：
上导体部，在平面图中所述上导体部以在两者之间隔着预定间隙的方式来环绕所述第二电极，并且所述上导体部被电连接到所述第一电极；以及
连接部，在平面图中所述连接部环绕所述电介质，并且所述连接部将所述第一电极和所述上导体部彼此电连接，以及
从所述粘合部的下表面到所述第二电极的上表面的高度等于从所述粘合部的下表面到所述上导体部的上表面的高度。
16.根据权利要求15所述的半导体器件，其中，
在平面图中，所述电介质在所述第二电极的区域外的位置处具有环绕所述第二电极的贯通槽，以及
所述连接部由填充所述贯通槽的导体组成。
17.根据权利要求9至16中任一项所述的半导体器件，其中，
所述重新分布层是多层重新分布层，所述多层重新分布层包括多层重新分布部，
所述多层重新分布部包括使得所述电极焊盘的排列间距更大的扇出布线，以及
所述第一电极和所述第二电极通过所述扇出布线来被连接到所述外部连接部。
18.根据权利要求17所述的半导体器件，进一步包括：
在平面图中对应于所述半导体芯片的区域外的所述重新分布层的一部分中的所述薄膜电容器。
19.根据权利要求18所述的半导体器件，进一步包括：
在所述重新分布层的表面上的层叠陶瓷电容器，所述层叠陶瓷电容器被连接到在所述重新分布层的所述一部分中的所述薄膜电容器。
20.根据权利要求9至19中任一项所述的半导体器件，其中，
所述粘合部是被附接到所述第一电极的下表面的粘合片。
21.根据权利要求9至19中任一项所述的半导体器件，进一步包括：
在所述保护膜上的粘合层作为所述粘合部。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110767626A (zh) * 2018-07-26 2020-02-07 欣兴电子股份有限公司 封装结构及其制造方法
TWI663633B (zh) * 2018-08-29 2019-06-21 欣興電子股份有限公司 基板結構及其製作方法
US11756948B2 (en) * 2019-05-01 2023-09-12 Intel Corporation In situ package integrated thin film capacitors for power delivery
JP2021100007A (ja) * 2019-12-19 2021-07-01 Tdk株式会社 電子部品及びその製造方法
TWI733619B (zh) 2020-11-20 2021-07-11 力成科技股份有限公司 封裝結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020025623A1 (en) * 2000-07-14 2002-02-28 Nec Corporation Semiconductor device, manufacturing method therefor, and thin film capacitor
JP2008124414A (ja) * 2006-10-20 2008-05-29 Hitachi Chem Co Ltd キャパシタ層形成材およびその製造方法ならびにプリント配線板
CN101288168A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 印刷线路板
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340419A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp 半導体装置の製造方法
JP4367070B2 (ja) * 2003-09-29 2009-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP4674606B2 (ja) * 2005-10-18 2011-04-20 株式会社村田製作所 薄膜キャパシタ
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP4869991B2 (ja) * 2007-03-14 2012-02-08 富士通株式会社 キャパシタ内蔵ウェハレベルパッケージ及びその製造方法
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置
JP2015192037A (ja) * 2014-03-28 2015-11-02 株式会社東芝 Ｍｉｍキャパシタ
US9525020B2 (en) * 2014-04-10 2016-12-20 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US10287408B2 (en) * 2014-10-28 2019-05-14 Zeon Corporation Resin film, barrier film, electrically conductive film, and manufacturing method therefor
KR102422761B1 (ko) * 2015-07-27 2022-07-20 주성엔지니어링(주) 커패서터 증착 장치와 이를 이용한 유전막 증착 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020025623A1 (en) * 2000-07-14 2002-02-28 Nec Corporation Semiconductor device, manufacturing method therefor, and thin film capacitor
CN101288168A (zh) * 2005-10-14 2008-10-15 揖斐电株式会社 印刷线路板
JP2008124414A (ja) * 2006-10-20 2008-05-29 Hitachi Chem Co Ltd キャパシタ層形成材およびその製造方法ならびにプリント配線板
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法

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