TWI655733B - 扇出型半導體封裝 - Google Patents

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TWI655733B TW106103432A TW106103432A TWI655733B TW I655733 B TWI655733 B TW I655733B TW 106103432 A TW106103432 A TW 106103432A TW 106103432 A TW106103432 A TW 106103432A TW I655733 B TWI655733 B TW I655733B
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河京武
Kyoung Moo Harr
李斗煥
Doo Hwan Lee
吳承喆
Seung Chul Oh
金亨俊
Hyoung Joon Kim
曺允錫
Yoon Suk Cho
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南韓商三星電機股份有限公司
Samsung Electro-Mechanics Co., Ltd.
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Abstract

本發明提供一種扇出型半導體封裝，其包含：具有穿孔的框架；半導體晶片，安置於穿孔中且包含連接墊；囊封體，其囊封框架的至少一部分及半導體晶片；及重佈層，安置於框架及半導體晶片上且包含第一區及第二區。在第一區中安置有第一通孔及第二通孔，第一通孔及第二通孔電連接至連接墊中的一者且安置於不同層中且藉由佈線圖案連接。在第二區中安置有第三通孔及第四通孔，第三通孔及第四通孔電連接至連接墊中的另一者且安置於不同層中且藉由佈線圖案連接。第一通孔與第二通孔的軸線之間的距離比第三通孔與第四通孔的軸線之間的距離短。

Description

扇出型半導體封裝 [相關申請案的交叉參考]
本申請案主張2016年6月20日在韓國智慧財產局申請的韓國專利申請案第10-2016-0076654號的優先權的權益，所述申請案的揭露內容全文以引用的方式併入本文中。
本發明是關於一種半導體封裝，且更特定言之是關於一種扇出型半導體封裝，在所述扇出型半導體封裝中，連接端子不僅安置於安置有半導體晶片的區中而且安置於其朝外的區中。
半導體封裝可指用於將半導體晶片電連接至諸如電子裝置的主機板或類似者的印刷電路板(printed circuit board；PCB)以及用於保護半導體晶片免受外部影響的封裝技術。
最近，半導體晶片技術的開發中的主要趨勢中的一個趨勢為組件的大小的減小。因此，在半導體封裝的領域中，由於對於小型半導體封裝及類似者的需求的快速增大，需要半導體晶片具有小的大小及多個接腳。
經建議以便滿足對於小型半導體封裝的需求的一種封 裝技術可為扇出型半導體封裝。扇出型半導體封裝以一方式可具有小的大小及多個接腳，使得連接端子不僅重佈至安置有半導體晶片的區，而且朝向其外部。
本揭露內容的一態樣提供一種具有新穎結構的扇出型半導體封裝，從而允許極佳效能及對板級可靠性的改良。
本揭露內容的一態樣提供一種扇出型半導體封裝，在所述扇出型半導體封裝中，第二連接構件的對應於安置有半導體晶片的第一連接構件的穿孔的中心部分的通孔以不同於第二連接構件的對應於圍繞其中心部分的區的通孔的方式安置。
根據本揭露內容的一態樣，一種半導體封裝包含：第一連接構件，所述第一連接構件在其側表面中具有穿孔；半導體晶片，其安置於所述第一連接構件的所述穿孔中，且具有上面安置有連接墊的主動表面及與所述主動表面對置的非主動表面；囊封體，其囊封所述第一連接構件及所述半導體晶片的至少一部分；以及第二連接構件，其安置於所述第一連接構件及所述半導體晶片的所述主動表面上，且包含對應於所述穿孔的中心部分的第一區及圍繞對應於所述穿孔的所述中心部分的所述第一區的第二區。另外，所述第二連接構件的所述第一區包含安置於所述第一區中的第一通孔及第二通孔，第一通孔及第二通孔電連接至所述連接墊中的一者且安置於不同層中並且藉由重佈層連接。所述第二連接構件的所述第二區包含安置於所述第二區中的第三通孔及第四通孔，第三通孔及第四通孔電連接至所述連接墊中的另一者且安置 於不同層中且並藉由所述重佈層連接。所述第一通孔的軸線與所述第二通孔的軸線之間的距離比所述第三通孔的軸線與所述第四通孔的軸線之間的距離短。
根據本揭露內容的一態樣，一種半導體封裝包含：第一連接構件，所述第一連接構件在其不同側表面中具有穿孔；半導體晶片，其安置於所述第一連接構件的所述穿孔中，且具有上面安置有連接墊的主動表面及與所述主動表面對置的非主動表面；囊封體，其囊封所述第一連接構件及所述半導體晶片的至少一部分；以及第二連接構件，其安置於所述第一連接構件及所述半導體晶片的所述主動表面上，且包含對應於所述穿孔的中心部分的第一區及圍繞對應於所述穿孔的所述中心部分的所述第一區的第二區。另外，電連接至所述連接墊中的一者的堆疊式通孔安置於所述第二連接構件的所述第一區中。電連接至所述連接墊中的另一者的交錯式通孔安置於所述第二連接構件的所述第二區中。
100、110A‧‧‧半導體封裝
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H、110Ha、110Hb‧‧‧穿孔
111、141a、141b、2141、2241‧‧‧絕緣層
112a、112b、142a、142b、2142‧‧‧重佈層
112c‧‧‧金屬層
113、143a、143b、2143、2243‧‧‧通孔
120、120a、120b、2120、2220‧‧‧半導體晶片
121、121a、121b、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
122-1、122-2、122a、122b‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧囊封體
131、151、2251‧‧‧開口
140‧‧‧第二連接構件
142a1、142a2、142a4‧‧‧用於信號的通孔墊
142a3、1090‧‧‧信號線
142a-1‧‧‧第一重佈層
142a-2‧‧‧第三重佈層
142b-1‧‧‧第二重佈層
142b-2‧‧‧第四重佈層
143a-1‧‧‧第一通孔
143a-2‧‧‧第三通孔
143b-1‧‧‧第二通孔
143b-2‧‧‧第四通孔
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
170-1‧‧‧第一連接端子
170-2‧‧‧第二連接端子
190‧‧‧電容器
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主機板
1020‧‧‧晶片組
1030‧‧‧網路
1040‧‧‧其他組件
1050‧‧‧攝影機
1130‧‧‧攝影機模組
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1100‧‧‧智慧型電話
1120‧‧‧組件
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2243h‧‧‧通孔孔洞
2280‧‧‧底填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插入式基底
A、B‧‧‧部分
I-I'、II-II'、III-III'‧‧‧線
R1、R3、R5、R6‧‧‧第一區
R2、R4、R7、R8‧‧‧第二區
將在結合附圖進行時自以下詳細描述更清楚地理解本揭露內容的上述及其他態樣、特徵及優點，其中：圖1為示意性地說明電子裝置系統的實例的方塊圖。
圖2為示意性地說明電子裝置的實例的透視圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝之前及封裝之後的的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。
圖5為說明扇入型半導體封裝安裝於插入式基底上以最終安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於插入式基底中以最終安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
圖7為說明扇出型半導體封裝的示意性橫截面圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'所截取的示意性平面圖。
圖11A及圖11B為圖9的扇出型半導體封裝的部分「A」的示意性放大視圖。
圖12A及圖12B為圖9的扇出型半導體封裝的部分「B」的示意性放大視圖。
圖13為扇出型半導體封裝的不同實例的示意性橫截面圖。
圖14為沿圖13的扇出型半導體封裝的線II-II'所截取的示意性橫截面圖。
圖15為扇出型半導體封裝的不同實例的示意性橫截面圖。
圖16為沿圖15的扇出型半導體封裝的線III-III'所截取的示意性橫截面圖。
在下文中，將參考附圖描述本揭露內容中的例示性實施例。在附圖中，為了清楚起見，可放大或縮小組件的形狀、大小以 及類似者。
本文中所使用的術語「例示性實施例」並非指同一例示性實施例，且經提供以強調與另例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為是能夠藉由彼此整體或部分地組合來實施。舉例而言，特定例示性實施例中所描述的一個元件即使在未在另一例示性實施例中加以描述情況下仍可被理解為與另一例示性實施例有關的描述，除非所述例示性實施例中提供相反或矛盾的描述。
描述內容中的組件至另一組件的「連接」的涵義包含兩個組件之間的經由黏著劑層的間接連接以及直接連接。另外，「電連接」意謂包含實體連接及實體斷開連接的概念。可理解，當藉由「第一」及「第二」提及元件時，元件並不藉此受限。僅可出於將元件與其他元件區分的目的而使用「第一」及「第二」，且其不限制元件的順序或重要性。在一些狀況下，第一元件可在不脫離本文中所闡述的申請專利範圍的範疇的情況下被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
本文中，在附圖中決定上部分、下部分、上側、下側、上表面、下表面以及類似者。舉例而言，第一連接構件安置於高於重佈層的水平高度上。然而，申請專利範圍不限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代垂直於上述向上方向及向下方向的方向。在此狀況下，垂直橫截面指代沿垂直方向上的平面截取的狀況，且其實例可為圖式中所說明的橫截面圖。另外，水平橫截面指代沿水平方向上的平面截取的狀況，且其實例可為圖式中所說明的平面圖。
使用本文中所使用的術語僅為了描述例示性實施例而非限制本揭露內容。在此狀況下，除非在上下文中另外解譯，否則單數形式包含複數形式。
電子裝置
圖1為說明電子裝置系統的實例的示意性方塊圖。
參考圖1，電子裝置1000可包含主機板1010。主機板1010可包含彼此實體及/或電連接的晶片組1020、網路1030、其他組件1040以及類似者。晶片組1020、網路1030、其他組件1040以及類似者可連接至將隨後描述的不同組件，因此形成各種信號線1090。
晶片組1020可包含：記憶體晶片，諸如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory；DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory；ROM))、快閃記憶體或類似者；應用程式處理器晶片，諸如中央處理器(例如中央處理單元(central processing unit；CPU))、圖形處理器(例如圖形處理單元(graphics processing unit；GPU))、數位信號處理器、密碼編譯處理器、微處理器、微控制器或類似者；以及邏輯晶片，諸如類比/數位轉換器、特殊應用積體電路(application-specific IC；ASIC)或類似者，但不限於此。此外，晶片組1020可包含具有不同形式的晶片相關組件。此外，晶片組1020可彼此組合。
網路1030可包含Wi-Fi(IEEE 802.11系列或類似者)、WiMAX(IEEE 802.16系列或類似者)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、 GSM、GPS、GPRS、CDMA、TDMA、DECT、藍芽、3G、4G、5G及不同無線/有線協定，但不限於此。此外，網路1030可包含多種不同無線標準、有線標準或協定中的任一者。此外，網路1030可與上文所描述的晶片組1020組合。
其他組件1040可包含高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或類似者，但不限於此。此外，其他組件1040可包含用於各種不同應用的被動組件。另外，其他組件1040可與上文所描述的晶片組1020及/或網路1030組合。
根據電子裝置1000的類型，電子裝置1000可包含可或可不實體連接及/或電連接至主機板1010的不同組件。舉例而言，不同組件可包含攝影機1050、天線1060、顯示器1070、電池1080、音訊寫解碼器(圖中未示出)、視訊寫解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存裝置(例如，硬碟機)(圖中未示出)、緊密光碟(compact disk；CD)(圖中未示出)、數位多功能光碟(digital versatile disk；DVD)(圖中未示出)或類似者，但不限於此。另外，不同組件可根據電子裝置1000的類型而包含用於各種應用的不同組件或類似者。
電子裝置1000可經提供作為智慧型電話、個人數位助理(personal digital assistant；PDA)、數位視訊攝影機、數位靜態相機、網路系統、電腦、監視器、平板PC、膝上型電腦、迷你筆 記型電腦、電視、視訊遊戲控制台、智慧型手錶、汽車或類似者，但不限於此。另外，電子裝置1000可經提供作為處理資料的不同電子裝置。
圖2為電子裝置的實例的示意性透視圖。
參考圖2，半導體封裝可應用於上文所描述的各種電子裝置以便用於各種應用。詳言之，智慧型電話1100可包含安置於其本體1101中的主機板1110，而主機板1110可包含彼此實體連接及/或電連接的各種組件1120。另外，諸如攝影機模組1130的可或可不實體連接及/或電連接至主機板1110的不同組件可包含於本體1101中。在此狀況下，組件1120當中的部分可經提供作為晶片相關組件，如上文所說明。詳言之，半導體封裝100可經提供作為晶片組當中的應用程式處理器，但不限於此。電子裝置可不限於智慧型電話1100，而是可經提供作為如上文所描述的不同電子裝置。
半導體封裝
一般而言，數個精細電路可整合於單個半導體晶片中。然而，半導體晶片自身可不充當已完成的半導體產品，且可能歸因於外部物理或化學影響而受損。因此，無法單獨地使用半導體晶片，而是將將其封裝並在經封裝狀態中用於電子裝置或類似者中。
此處，歸因於半導體晶片與電子裝置的主機板之間存在電連接性方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主機板的組件安裝墊的大小及所使用的主機板的組件安裝墊之間的間隔顯著地大於半導體晶片的規 模。因此，可能難以直接將半導體晶片安裝於主機板上，且需要用於緩衝半導體晶片與主機板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝及扇出型半導體封裝。
在下文中，將參考圖式更詳細地描述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明封裝之前及封裝之後的扇入型半導體封裝的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝製程的示意性橫截面圖。
參考圖式，半導體晶片2220可為(例如)處於裸露狀態的積體電路(integrated circuit；IC)，其包含：本體2221，其包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)或類似者；連接墊2222，其形成於本體2221的一個表面上且包含導電材料，諸如鋁(Al)或類似者；以及鈍化薄膜2223，諸如氧化物薄膜、氮化物薄膜或類似者，所述鈍化薄膜2223形成於本體2221的一個表面上且覆蓋連接墊2222的至少一部分。在此狀況下，由於連接墊2222顯著較小，因此將積體電路(IC)安裝於中間層級印刷電路板(PCB)上以及電子裝置的主機板或類似者上可能為困難的。
因此，取決於半導體晶片2220的大小而可在半導體晶片2220上形成連接構件2240，以便重佈連接墊2222。連接構件2240可藉由以下操作來形成：使用諸如光可成像介電質(photoimagable dielectric；PID)樹脂的絕緣材料在半導體晶片2220 上形成絕緣層2241、形成使連接墊2222開放的通孔孔洞2243h及接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260或類似者。即，可經由一系列製程製造包含(例如)半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上文所描述，扇入型半導體封裝可具有半導體晶片的(例如)輸入/輸出(input/output；I/O)端子的所有連接均墊安置於元件內部的封裝形式，且可具有極佳電特性，並且可能能夠以低成本進行生產。因此，已以扇入型半導體封裝形式製造安裝於智慧型電話中的許多元件。詳言之，已開發安裝於智慧型電話中的許多元件以實施快速信號傳送同時具有緊湊型大小。
然而，由於所有輸入/輸出端子被需要安置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有相當大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊型大小的半導體晶片。另外，歸因於上文所描述的缺點，不可直接地在電子裝置的主機板上安裝及使用扇入型半導體封裝。就此而言，即使在於重佈製程中增加半導體晶片的輸入/輸出端子的大小及半導體晶片的輸入/輸出端子之間的間隔的狀況下，半導體晶片的輸入/輸出端子的大小及半導體晶片的輸入/輸出端子之間的間隔亦不足以直接地將扇入型半導體封裝安裝於電子裝置的主機板上。
圖5為說明扇入型半導體封裝安裝於插入式基底上且最終安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於插入式基底中且最終安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
參考圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由插入式基底2301重佈，且扇入型半導體封裝2200可在電子裝置安裝於插入式基底2301上的狀態下最終安裝於電子裝置的主機板2500上。在此狀況下，焊球2270及類似者可固定至底填充樹脂2280或類似者，且半導體晶片2220的外側可藉由模製材料2290或類似者覆蓋。替代地，扇入型半導體封裝2200可嵌入於單獨的插入式基底2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝嵌入於插入式基底中的狀態下由插入式基底2302重佈，且扇入型半導體封裝可最終安裝於電子裝置的主機板2500上。
如上文所描述，可能難以直接在電子裝置的主機板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可經由封裝製程安裝於單獨的插入式基底上且隨後安裝於電子裝置的主機板上；或者可在扇入型半導體嵌入於插入式基底中的狀態下安裝及使用於電子裝置的主機板上。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的示意性橫截面圖。
參考圖式，在扇出型半導體封裝2100中，例如，半導體晶片2120的外側可由囊封體2130保護，且半導體晶片2120的連接墊2122可由連接構件2140朝半導體晶片2120之外部重佈。在此狀況下，鈍化層2150可進一步形成於連接構件2140上，且凸 塊下金屬層2160可進一步形成於鈍化層2150的開口中。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包含本體2121、連接墊2122、鈍化薄膜(未繪示)以及類似者的積體電路(IC)。連接構件2140可包含：絕緣層2141；形成於絕緣層2241上的重佈層2142；以及通孔2143，其將連接墊2122、重佈層2142及類似者彼此電連接。
如上文所描述，扇出型半導體封裝可具有輸入/輸出端子經由形成於半導體晶片上的連接構件朝半導體晶片之外部重佈且安置的形式。如上文所描述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子需要安置於半導體晶片內部。因此，元件的大小降低時，需要降低球的大小及間距，使得標準化球佈局不可用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有如下形式：輸入/輸出端子經由形成於半導體晶片上的連接構件朝半導體晶片外部重佈且安置，如上文所描述。因此，即使在半導體晶片的大小降低的狀況下，標準化球佈局亦可原樣用於扇入型半導體封裝中，使得扇入型半導體封裝可安裝於電子裝置的主機板上而無需使用單獨的插入式基底，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主機板上的狀況的示意性橫截面圖。
參考圖式，扇出型半導體封裝2100可經由焊球2170或類似者安裝於電子裝置的主機板2500上。即，如上文所描述，扇出型半導體封裝2100包含連接構件2140，所述連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈至在半導體晶片2120的大小範圍外部的扇出型區，使得標準化球佈局可原樣用 於扇出型半導體封裝2100中。結果，扇出型半導體封裝2100可安裝於電子裝置的主機板2500上而無需使用單獨的插入式基底或類似者。
如上文所描述，由於扇出型半導體封裝可安裝於電子裝置的主機板上而無需使用單獨的插入式基底，因此其厚度可以小於使用插入式基底的扇入型半導體封裝的厚度以實施扇出型半導體封裝。因此，可小型化且薄化扇入型半導體封裝。另外，扇入型半導體封裝具有極佳熱特性以及電特性，使得其特別適合於行動產品。因此，扇入型半導體封裝可以比使用印刷電路板(PCB)的一般疊層封裝(package-on-package；POP)類型半導體封裝更緊湊的形式來實施，且可解決歸因於發生翹曲現象的問題。
同時，扇出型半導體封裝指如上文所描述的用於將半導體晶片安裝於電子裝置的主機板或類似者上且保護半導體晶片免受外部影響的封裝技術，且為與諸如插入式基底印刷電路板(PCB)或類似者的的概念不同的概念，印刷電路板具有與扇入型半導體封裝的規模、目的及類似者不同的規模、目的及類似者且其中嵌入有扇入型半導體封裝。
在下文中，可參考圖式描述具有極佳效能及改良的板級可靠性的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'所截取的示意性平面圖。
圖11A及圖11B為圖9的扇出型半導體封裝的部分「A」 的示意性放大視圖；圖12A及圖12B為圖9的扇出型半導體封裝的部分「B」的示意性放大視圖。
參考圖式，根據例示性實施例的扇出型半導體封裝100A可包含：第一連接構件110，其具有穿孔110H；半導體晶片120，其安置於第一連接構件110的穿孔110H中且包含連接墊122(例如連接墊122-1及/或連接墊122-2)；囊封體130，其囊封第一連接構件110及半導體晶片120的至少一部分；第二連接構件140，其安置於第一連接構件110的一側及半導體晶片120上且包含對應於穿孔110H的中心部分的第一區R1及圍繞第一區R1的第二區R2；鈍化層150，其安置於第二連接構件140的一側上；凸塊下金屬層160，其形成於鈍化層150的開口151中；以及連接端子170，其形成於凸塊下金屬層160上。
在第二連接構件140的第一區R1中，可安置第一通孔143a-1以及第二通孔143b-1，其電連接至第一連接墊122-1且安置於不同層中並且藉由第一重佈層142a-1連接。在第二連接構件140的第二區R2中，可安置第三通孔143a-2及第四通孔143b-2，其電連接至第二連接墊122-2且安置於不同層中並且藉由第三重佈層142a-2連接。在此狀況下，第一通孔143a-1的軸線與第二通孔143b-1的軸線之間的距離可不同於第三通孔143a-2的軸線與第四通孔143b-2的軸線之間的距離。
更詳細地，第一通孔143a-1的軸線與第二通孔143b-1的軸線之間的距離可比第三通孔143a-2的軸線與第四通孔143b-2的軸線之間的距離短。舉例而言，第一通孔143a-1的軸線與第二 通孔143b-1的軸線可經安置以對應於彼此，而第三通孔143a-2的軸線與第四通孔143b-2的軸線可經安置以自彼此偏移。換言之，第一通孔143a-1及第二通孔143b-1可作為堆疊式通孔提供，而第三通孔143a-2及第四通孔143b-2可作為交錯式通孔提供。在此狀況下，「對應」為不僅包含軸線完美地彼此對準的狀況而且包含軸線在製程或類似者中略微地不對準達誤差的狀況的概念。軸線在製程或類似者中略微地不對準達一誤差的狀況下發生的誤差可小於10μm。本揭露內容中的元件的軸線意指平行於半導體晶片120的厚度方向(厚度方向為垂直於半導體晶片120的主動表面或非主動表面的方向)且穿過元件的中心的線。堆疊式通孔意指堆疊於彼此上且在平行於半導體晶片的厚度方向的方向上彼此對準或彼此重疊的通孔。交錯式通孔意指安置於不同水平高度處且並在平行於半導體晶片的厚度方向的方向上不彼此重疊的通孔。
在此狀況下，安置於第一區R1中的第一通孔143a-1及第二通孔143b-1可連接至功率圖案及接地圖案中的至少一者。另外，安置於第二區R2中的第三通孔143a-2及第四通孔143b-2可連接至信號圖案。信號圖案可包含除了功率圖案、接地圖案以及類似者以外的各種信號圖案，諸如資料信號圖案或類似者。換言之，需要可安置於第一區R1中的相對短的佈線距離的功率圖案及/或接地圖案，因此提供穿過第一通孔143a-1及第二通孔143b-1的相對短的佈線距離。另外，可具有相對長的佈線距離的信號圖案或類似者可安置於第二區R2中，因此允許連接墊經由第三通孔143a-2及第四通孔143b-2重佈至扇出型區中，所述第三通孔143a-2及第四通孔143b-2經安置以分散應力，如隨後所描述。
大體而言，在半導體封裝安裝於電子裝置或類似者的主機板上的狀況下，由主機板及類似者的熱膨脹及收縮引起的應力可經由連接端子傳輸至半導體封裝。在不分散應力的狀況下，破裂可能在半導體晶片的連接墊中發生。因此，連接至連接墊的重佈層的通孔中的開放性缺陷可能發生。詳言之，應力可施加至穿孔的安置有半導體晶片的外部區。更詳細地，相比於中心區，相對高水平高度的應力可施加至穿孔的圍繞其中心區的外部區。
在例示性實施例中，第二連接構件140的安置於施加相對低位準的應力的第一區R1中及施加相對高位準的應力的第二區R2中的通孔143a及通孔143b經提供作為具有不同部署形式的通孔143a-1、143b-1、143a-2、143b-2的組合。詳言之，第一區R1中的第一通孔143a-1及第二通孔143b-1可作為堆疊式通孔提供，而第二區R2中的第三通孔143a-2及第四通孔143b-2可經提供作為交錯式通孔。在此狀況下，需要最小佈線距離的功率圖案及/或接地圖案可安置於第一區R1中，因此改良半導體封裝的效能。另外，信號圖案可安置於第二區R2中，而可根據通孔的部署形式而藉由應力分散的效應來改良板級可靠性。
在下文中，將更詳細地描述根據例示性實施例的包含於扇出型半導體封裝100A中的每一組件。
第一連接構件110可發揮支撐半導體封裝100A的作用，因此促進維持其硬度及確保囊封體130的均勻厚度。另外，可提供佈線區域以形成重佈層112a以及重佈層112b，因此減小第二連接構件140的層的數目及解決在形成第二連接構件140的過程中發生的缺陷的問題。第一連接構件110可具有穿孔110H。在穿孔 110H中，半導體晶片120可安置為按預定間隔與第一連接構件110間隔開。換言之，半導體晶片120的側表面可由第一連接構件110圍繞。然而，本揭露內容不限於此且可經變化以具有不同形式。
第一連接構件110可包含絕緣層111。另外，第一連接構件110可包含重佈層112a以及重佈層112b，其分別安置於絕緣層111的一側及一相對側上。此外，第一連接構件110可包含通孔113，其穿透絕緣層111且電連接分別安置於絕緣層111的表面及絕緣層111的與所述表面相對的表面上的重佈層112a與重佈層112b。根據需要，可將金屬層112c安置於穿孔110H中的第一連接構件110的壁表面上。替代地，第一連接構件110可經組態以包含多個支撐層，重佈層可進一步安置於多個絕緣層之間，且通孔亦可經組態以具有多個層。
可支撐封裝的任何材料可用作絕緣層111的材料，且不限於任何特定材料。舉例而言，絕緣材料可用作絕緣層111的材料。在此狀況下，以下各者可用作絕緣材料：熱固性樹脂，諸如環氧樹脂；熱塑性樹脂，諸如聚醯亞胺；或以熱固性樹脂與熱塑性樹脂以加強件(諸如玻璃布及/或無機填充劑)浸漬的方式形成的樹脂，例如預浸體、味之素累積膜(Ajinomoto Build up Film；ABF)、FR-4、雙馬來醯亞胺三嗪(Bismalcimidc Triazinc；BT)或類似者。根據需要，光可成像介電質(PID)樹脂亦可用作絕緣材料。
重佈層112a以及重佈層112b可用作重佈圖案，且重佈層112a以及重佈層112b的原料可包含導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈層112a以及重佈層112b可根據層的設計而 執行各種功能。詳言之，重佈層112a以及重佈層112b可充當接地圖案、功率圖案、信號圖案或類似者。在此狀況下，信號圖案可包含除了功率圖案、接地圖案以及類似者以外的各種信號圖案，諸如資料信號圖案或類似者。另外，信號圖案可充當通孔墊、連接端子墊或類似者。
通孔113可電連接形成於不同層中的重佈層112a與重佈層112b，因此在第一連接構件110中形成電路徑。通孔113的原料可包含導電材料，諸如Cu、Al、Ag、Sn、Au、Ni、Pb、Ti或其合金。通孔113的整體可填充有導電材料。替代地，以不同於例示性實施例的方式，可在通孔孔洞的壁表面上形成導電材料。另外，此項技術中已知的全部形式(諸如圓柱形形式、錐形形式或類似者)可應用於導電材料。
金屬層112c可圍繞半導體晶片120的側表面，因此起有效地朝外耗散由半導體晶片120產生的熱的作用。另外，金屬層112c可起阻擋由半導體晶片120產生的電磁波的作用。可防止在半導體封裝的外部上所產生的電磁波干擾半導體晶片120。金屬層112c亦可包含此項技術中已知的導電材料，諸如Cu、Al、Ag、Sn、Au、Ni、Pb、Ti或其合金，但不限於此。
半導體晶片120可經提供作為積體電路(IC)，在所述積體電路(IC)中，數百至數百萬個或數百萬個以上的裝置整合於單個晶片中。積體電路可經提供作為應用程序處理器晶片，諸如中心處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、數位信號處理器、加密處理器、微處理器、微控制器或類似者；但不限於此。
半導體晶片120可包含本體121、形成於本體121的表面上的連接墊122以及形成於本體121的表面上且覆蓋連接墊122的一部分的鈍化薄膜(圖中未示出)。詳言之，本體121可基於主動式晶圓形成。在此狀況下，矽(Si)、鍺(Ge)、砷化鎵(GaAs)或類似者可用作基底材料。連接墊122可起將半導體晶片120電連接至不同組件的作用。連接墊122的原料可包含導電材料，詳言之為Al。連接墊122可由第二連接構件140、第一連接構件110以及類似者重佈。半導體晶片120可具有上面形成連接墊122的主動表面以及為主動表面的相對表面的非主動表面。鈍化薄膜(圖中未示出)可執行保護本體121免受外部影響的功能。詳言之，鈍化薄膜可使用以下各者形成：氧化物薄膜，諸如氧化矽(SiO)或類似者；氮化物薄膜，諸如氮化矽(SiN)或類似者；或包含氧化物薄膜及氮化物薄膜的雙層。另外，額外絕緣薄膜(圖中未示出)可安置於本體121與連接墊122之間及本體121與鈍化薄膜(圖中未示出)之間。
第二連接構件140的第一區R1可包含對應於半導體晶片的中心部分的第一對應區R1。另外，第二區R2可包含圍繞第一對應區R1的第二對應區R2。詳言之，堆疊式通孔可安置於第一對應區R1中，且交錯式通孔可安置於第二對應區R2中，如上文所描述。
囊封體130可具有用以保護第一連接構件110及/或半導體晶片120的組合物。其囊封的形式不限於特定形式，且囊封體130可具有用以圍繞第一連接構件110及/或半導體晶片120的至少一部分的囊封形式。舉例而言，第一連接構件110以及半導 體晶片120的上部側上的空間及穿孔110H中的第一連接構件110與半導體晶片120之間的空間可填充有囊封體130。另外，半導體晶片120的鈍化薄膜123與第二連接構件140之間的空間的至少一部分可填充有囊封體130。同時，穿孔110H可填充有囊封體130，以使得囊封體130可充當黏著劑，且可根據包含於其中的特定材料而減少壓曲。在囊封體130中，可形成允許形成於第一連接構件110的上部側中的重佈層112b的至少一部分暴露的開口131。經暴露的重佈層112b可用作標記圖案。替代地，經暴露的重佈層112b可連接至單獨的連接端子及類似者，且可應用於疊層封裝結構。另外，經暴露的重佈層112b可包含安置於其上的表面黏著技術(surface mount technology；SMT)應用於的組件。
可使用包含多個材料的多個層形成囊封體130。詳言之，穿孔110H中的空間可填充有第一囊封體，且第一連接構件110及半導體晶片120可藉由第二囊封體覆蓋。替代地，穿孔110H中的空間可填充有第一囊封體，且第一連接構件110及半導體晶片120可藉由第一囊封體覆蓋達一預定厚度。隨後，第一囊封體可再次藉由第二囊封體覆蓋達一預定厚度。另外，各種形式可應用於囊封體。
囊封體130的原料不限於特定材料，但可使用絕緣材料。更詳細地，包含無機填充劑及絕緣樹脂但不包含玻璃布(諸如ABF或類似者)的材料可用作囊封體130的原料。在包含無機填充劑及絕緣樹脂但不包含玻璃布的材料可用作囊封體120的原料的狀況下，可解決空隙或分層的問題。同時，無機填充劑可作為此項技術中已知的無機填充劑提供，而絕緣樹脂可經提供作為此項技術 中已知的環氧樹脂或類似者，但本揭露內容不限於此。
根據需要，囊封體130可包含導電粒子以便阻擋電磁波。可使用可阻擋電磁波的任何導電粒子。詳言之，可使用Cu、Al、Ag、Sn、Au、Ni、Pb、Ti、焊料或類似者形成導電粒子。然而，上文所描述的材料僅為實例，且本揭露內容不限於此。
第二連接構件140可經組態以重佈半導體晶片120的連接墊122。具有各種功能的數十至數百個連接墊122可由第二連接構件140重佈，且可根據其功能而藉由將隨後描述的連接端子170實體及/或電連接至外部源。第二連接構件140可包含：絕緣層141a及絕緣層141b；重佈層142a及重佈層142b，其安置於絕緣層141a及絕緣層141b上；以及通孔143a及通孔143b，其穿透絕緣層141a及絕緣層141b且連接重佈層142a與重佈層142b以及類似者。在一些狀況下，第二連接構件140相較於例示性實施例中所說明的絕緣層、重佈層以及通孔而可包含更多絕緣層、重佈層以及通孔。
絕緣材料可用作絕緣層141a及絕緣層141b的原料。除了上文所描述的絕緣材料之外，光可成像介電質材料(諸如光可成像介電質樹脂)亦可用作絕緣材料。在此狀況下，絕緣層141a以及絕緣層141b可形成為相對薄的，且可促進易於達成通孔143a與通孔143b的精細間距。根據需要，絕緣層141a與絕緣層141b的原料可相同且可不同。絕緣層141a與絕緣層141b可經整合，以使得其邊界可根據製程而並非清晰的。
重佈層142a及重佈層142b可實質上重佈連接墊。另外，諸如Cu、Al、Ag、Sn、Au、Ni、Pb、Ti或其合金的導電材料可用作重佈層142a及重佈層142b的原料。重佈層142a及重佈層 142b可根據層的設計而執行各種功能。詳言之，重佈層142a及重佈層142b可充當接地圖案、功率圖案、信號圖案或類似者。在此狀況下，信號圖案可包含除了功率圖案、接地圖案以及類似者以外的各種信號圖案，諸如資料信號圖案或類似者。另外，信號圖案可充當通孔墊、連接端子墊或類似者。
通孔143a以及通孔143b可允許形成於不同層上的重佈層142a及重佈層142b、連接墊122以及類似者電連接，因此在半導體封裝110A中形成電路徑。通孔143a以通孔143b的原料可包含導電材料，諸如Cu、Al、Ag、Sn、Au、Ni、Pb、Ti或其合金。通孔143a以及通孔143b的整體亦可填充有導電材料。替代地，導電材料可僅形成於通孔143a以及通孔143b的壁表面上。另外，此項技術中已知的全部形式(諸如圓柱形形式、錐形形式或類似者)可應用於導電材料。
第二連接構件140可包含對應於穿孔110H的中心部分的第一區R1。第一區R1可包含安置於其中的第一重佈層142a-1，所述第一重佈層142a-1安置於第一通孔143a-1與第二通孔143b-1之間且將第一通孔143a-1連接至第二通孔143b-1。另外，第一區R1可包含安置於其中的第二重佈層142b-1，所述第二重佈層142b-1安置於不同於第一重佈層142a-1的層中且經由第二通孔143b-1連接至第一重佈層142a-1。第一重佈層142a-1可包含用於功率的通孔墊及/或用於接地的通孔墊。詳言之，第一通孔143a-1及第二通孔143b-1可連接至用於功率的通孔墊及/或用於接地的通孔墊以供堆疊，如圖11A及圖11B中所說明。如圖11A中所說明，第二重佈層142b-1可包含功率平面及/或接地平面。此外，如 圖11B中所說明，第二重佈層142b-1可包含用於功率的連接端子墊及/或用於接地的連接端子墊。
第二連接構件140可包含圍繞第一區R1的第二區R2。第二區R2可包含安置於其中的第三重佈層142a-2，所述第三重佈層142a-2安置於第三通孔143a-2與第四通孔143b-2之間且將第三通孔143a-2連接至第四通孔143b-2。另外，第二區R2可包含安置於其中的第四重佈層142b-2，所述第四重佈層142b-2安置於不同於第三重佈層142a-2的層中且經由第四通孔143b-2連接至第三重佈層142a-2。如圖12A中所說明，第三重佈層142a-2可包含分別連接至第三通孔143a-2及第四通孔143b-2的用於信號的通孔墊142a1及通孔墊142a2，且可包含連接用於信號的通孔墊142a1與通孔墊142a2的信號線142a3。詳言之，第三通孔143a-2及第四通孔143b-2可經安置為經由部署形式交錯。替代地，詳言之，第三重佈層142a-2可包含用於信號的通孔墊142a4，第三通孔143a-2與第四通孔143b-2的全部連接至所述通孔墊142a4以經交錯，如圖12B中所說明。如圖12A及圖12B中所說明，第四重佈層142b-2可包含用於信號的連接端子墊。
具有與第二區R2中的通孔相同的部署形式的通孔亦可安置於除了第二連接構件140的第一區R1及第二區R2以外的不同區(即，對應於半導體封裝100A的周邊區的區)中。舉例而言，在不同區中，用於信號的通孔可安置為交錯的，且可安置連接至用於信號的通孔的用於信號的通孔墊、用於信號的佈線以及類似者。
鈍化層150可具有可根據需要引入且可保護第二連接構件140免受外部物理及化學損害及類似者的組合物。鈍化層150 可具有開口151，從而允許暴露第二連接構件140的重佈層142當中的重佈層142的至少一部分。數十至數千個開口151可形成於鈍化層150中。
鈍化層150的原料不限於特定材料。詳言之，可使用光可成像介電質材料，諸如光可成像介電質樹脂。替代地，亦可使用阻焊層。替代地，亦可使用包含填充劑及樹脂但不包含玻璃布的絕緣材料(諸如味之素累積膜或類似者)。鈍化層150的表面粗糙度等級可低於先前技術鈍化層的表面粗糙度等級。在其表面粗糙度等級相對低的狀況下，可減少各種副效應，諸如電路的表面上的斑點、實施微型電路的難題以及類似者，所述各者可在形成電路的製程中發生。
凸塊下金屬層160可具有可根據需要引入且改良將隨後描述的連接端子170的連接可靠性的組合物，因此改良半導體封裝的可靠性。凸塊下金屬層160可形成於開口151中，以便連接至經暴露的重佈層142。凸塊下金屬層160可包含形成於經暴露的重佈層142的表面上、開口151的壁表面上及鈍化層150的表面上的晶種層，且可包含形成於晶種層上的導電層。晶種層及導電層可包含此項技術中已知的導電材料，且詳言之可分別包含無電極銅及電解銅。晶種層可比導電層薄。
連接端子170可具有可根據需要引入且可將半導體封裝100A實體及/或電連接至外部源的組合物。詳言之，扇出型半導體封裝100A可藉由連接端子170安裝於電子裝置的母板上。可使用諸如焊料或類似者的導電材料形成連接端子170。然而，上文所描述的材料僅為一實例，且其材料不限於此。
連接端子170可經提供作為焊盤、球、接腳或類似者。連接端子170可形成為具有多層結構或單層結構。在連接端子170形成為具有多層結構的狀況下，連接端子170可包含銅柱及焊料。在連接端子170形成為具有單層結構的狀況下，連接端子170可包含錫-銀焊料或Cu。然而，上文所描述的材料亦僅為實例，且本揭露內容不限於此。連接端子170的數目、間隔、部署形式以及類似者並不具體地受限，而是可由所屬領域中具通常知識者根據設計而改變。詳言之，連接端子170的數目可根據半導體晶片120及連接墊122的數目而為數十至數千，但不限於此。連接端子170的數目可大於數千或小於數十。
可在扇出型區中安置連接端子170中的至少一者。扇出型區意指除了安置半導體晶片120的區以外的區。換言之，根據例示性實施例的半導體封裝100可經提供作為扇出型封裝。扇出型封裝可比扇入型封裝可靠，且可實施多個輸入/輸出(I/O)端子。另外，促進扇出型封裝的3D互連。此外，因為扇出型封裝可在無單獨的基底的情況下安裝於電子裝置上，所以與球狀柵格陣列(ball grid array；BGA)封裝、焊盤柵格陣列封裝(land grid array；LGA)封裝以及類似者相比，扇出型封裝可被製造為相對薄的。另外，扇出型封裝可具有相對高的價格競爭力。
連接端子170當中安置於第一區R1中的連接至第一通孔143a-1及第二通孔143b-1的第一連接端子170-1的軸線可經安置以對應於半導體晶片120的連接墊122當中的第一區R1中的連接至第一通孔143a-1及第二通孔143b-1的第一連接墊122-1的軸線。另外，連接端子170當中安置於第二區R2中的連接至第三 通孔143a-2及第四通孔143b-2的第二連接端子170-2的軸線可經安置以自半導體晶片120的連接墊122當中的第二區R2中的連接至第三通孔143a-2及第四通孔143b-2的第二連接墊122-2的軸線偏移。在此狀況下，「對應」為不僅包含軸線完美地彼此對準的狀況而且包含軸線在製程或類似者中由於誤差而略微地不對準的狀況的概念。因此，第一連接接墊122-1與第一連接端子170-1之間的佈線距離可比第二連接墊122-2與第二連接端子170-2之間的佈線距離短。另外，自第二連接墊122-2至第二連接端子170-2的通孔的部署形式可為交錯式的。因此，可改良半導體封裝100A的效能及板級可靠性。
電容器190可具有可根據需要引入且可改良在低頻區及高頻區中的電力佈線中流動的電流的阻抗的組合物。電容器190可形成於鈍化層150的開口151中，且可連接至安置於第一區R1中的第一通孔143a-1及第二通孔143b-1(詳言之，功率的通孔墊以及類似者)，因此連接至半導體晶片120的第一連接墊122-1。電容器190可經提供作為此項技術中已知的表面黏著技術(SMT)型電容，且可具有在其下部表面上面安置有電極的結構。因為電容器190可藉由第一區R1的具有相對短佈線距離的第一通孔143a-1與第二通孔143b-1電連接至半導體晶片120，所以可有效率地將電能供應至電容器190。
圖13為扇出型半導體封裝的不同實例的示意性橫截面圖。
圖14為沿圖13的扇出型半導體封裝的線II-II'所截取的示意性橫截面圖。
在下文中，將描述根據不同例示性實施例的扇出型半導體封裝100B。然而，將省略與上文所提供的描述重疊的對所述扇出型半導體封裝的描述，且僅將描述其之間的差異。
參考圖式，根據不同例示性實施例的扇出型半導體封裝100B可包含安置於穿孔110H中的多個半導體晶片120a及半導體晶片120b。多個半導體晶片120a及半導體晶片120b可分別經提供作為包含本體121a及連接墊122a的第一半導體晶片120a，且可經提供作為包含本體121b及連接墊122b的第二半導體晶片120b。根據不同例示性實施例的扇出型半導體封裝100B的第二連接構件140亦可包含第一區R3及圍繞第一區R3的第二區R4，其具有相同原理，如上文所描述。換言之，安置於第一區R3中的通孔與安置於第二區R4中的通孔可具有不同部署形式。詳言之，第一區R3可包含安置於其中的堆疊式通孔，而第二區R4可包含安置於其中的交錯式通孔，如上文所描述。大體而言，功率圖案及/或接地圖案可安置於第一區R3中，且可經由堆疊式通孔連接至第一區R3中的半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b、連接端子170以及類似者中的一或多者。另外，大體而言，信號圖案可安置於第二區R4中，且可經由交錯式通孔連接至第二區R4中的半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b、另一連接端子170以及類似者中的一或多者。第一區R3可包含對應於第一半導體晶片120a與第二半導體晶片120b之間的空間的中心部分及自中心部分朝各別的第一半導體晶片120a及第二半導體晶片120b向內延伸的區的第三對應區R3。此外，第二區R4可包含圍繞第三對應區R3的第四對應區 R4。
圖15為扇出型半導體封裝的不同實例的示意性橫截面圖。
圖16為沿圖15的扇出型半導體封裝的線III-III'所截取的示意性橫截面圖。
在下文中，將描述根據不同例示性實施例的扇出型半導體封裝100C。然而，將省略與上文所提供的描述重疊的對所述扇出型半導體封裝的描述，且僅將描述其之間的差異。
參考圖式，在根據不同例示性實施例的扇出型半導體封裝100C中，第一連接構件110可包含多個穿孔110Ha及穿孔110Hb。多個半導體晶片120a及半導體晶片120b可分別安置於多個穿孔110Ha及穿孔110Hb中。多個半導體晶片120a及半導體晶片120b可分別經提供作為包含本體121a及連接墊122a的第一半導體晶片120a，且可經提供作為包含本體121b及連接墊122b的第二半導體晶片120b。根據不同例示性實施例的扇出型半導體封裝100C的第二連接構件140可包含第一區R5及第一區R6以及分別圍繞第一區R5及第一區R6的第二區R7及第二區R8，其如上文所描述的具有相同原理。換言之，安置於第一區R5及第一區R6中的通孔可具有與安置於第二區R7及第二區R8中的通孔不同的部署形式。詳言之，第一區R5及第一區R6可包含安置於其中的堆疊式通孔，而第二區R7及第二區R8可包含安置於其中的交錯式通孔，如上文所描述。大體而言，功率圖案及/或接地圖案可安置於第一區R5及第一區R6中，且可經由堆疊式通孔連接至第一區R5及第一區R6中的半導體晶片120a及半導體晶片120b 的連接墊122a及連接墊122b、連接端子170以及類似者中的一或多者。另外，大體而言，信號圖案可安置於第二區R7及第二區R8中，且可經由交錯式通孔連接至第二區R7及第二區R8中的半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b、另一連接端子170以及類似者中的一或多者。第一區R5及第一區R6可包含第五對應區R5及第六對應區R6，其分別對應於第一半導體晶片120a的中心部分及第二半導體晶片120b的中心部分。另外，第二區R7及第二區R8可包含第七對應區R7及第八對應區R8，其分別圍繞第五對應區R5及第六對應區R6。
如上文所闡述，根據例示性實施例，可提供一種具有新結構的扇出型半導體封裝，從而允許極佳效能及對板層級的可靠性的改良。
雖然上文已展示並描述了例示性實施例，但對於所屬領域中具通常知識者將顯而易見的是，可在不脫離本發明的如由所附申請專利範圍定義的範疇的情況下進行修改及變化。

Claims (14)

  1. 一種扇出型半導體封裝，其包括：絕緣層，其具有穿孔；半導體晶片，其安置於所述絕緣層的所述穿孔中，且具有主動表面以及非主動表面，所述主動表面上安置有連接墊且所述非主動表面與所述主動表面對置；囊封體，其囊封所述絕緣層及所述半導體晶片的至少一部分；以及連接構件，其安置於所述絕緣層及所述半導體晶片的所述主動表面上，且包含對應於所述穿孔的中心部分的第一區以及圍繞對應於所述穿孔的所述中心部分的所述第一區的第二區，其中所述連接構件的所述第一區包含安置於所述第一區中的第一通孔及第二通孔，所述第一通孔及所述第二通孔電連接至所述連接墊中的一者且安置於不同的層中並且藉由重佈層連接；所述連接構件的所述第二區包含安置於所述第二區中的第三通孔及第四通孔，所述第三通孔及所述第四通孔電連接至所述連接墊中的另一者且安置於不同的層中並且藉由所述重佈層連接，且所述第一通孔的軸線與所述第二通孔的軸線之間的距離比所述第三通孔的軸線與所述第四通孔的軸線之間的距離短。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中安置於所述第一區中的所述第一通孔的所述軸線及所述第二通孔的所述軸線經安置以彼此對應，且安置於所述第二區中的所述第三通孔的所述軸線及所述第四通孔的所述軸線經安置以自彼此偏移。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中安置於所述第一區中的所述第一通孔及所述第二通孔連接至功率圖案及接地圖案中的至少一者，且安置於所述第二區中的所述第三通孔及所述第四通孔連接至信號圖案。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其更包括安置於所述連接構件上且電連接至所述連接墊的連接端子，其中所述連接端子的至少一者安置於扇出型區中。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中在所述連接端子中的連接至所述第一通孔及所述第二通孔的第一連接端子的軸線經安置以對應於在所述連接墊中的連接至所述第一通孔及所述第二通孔的第一連接墊的軸線，且在所述連接端子中的連接至所述第三通孔及所述第四通孔的第二連接端子的軸線經安置以自在所述連接墊中的連接至所述第三通孔及所述第四通孔的第二連接墊的軸線偏移。
  6. 如申請專利範圍第4項所述的扇出型半導體封裝，其中自在所述連接墊中的連接至所述第一通孔及所述第二通孔的所述第一連接墊至在所述連接端子中的連接至所述第一通孔及所述第二通孔的所述第一連接端子的佈線距離比自在所述連接墊中的連接至所述第三通孔及所述第四通孔的所述第二連接墊至在所述連接端子中的連接至所述第三通孔及所述第四通孔的所述第二連接端子的佈線距離短。
  7. 如申請專利範圍第4項所述的扇出型半導體封裝，其更包括安置於所述連接構件上且具有開口的鈍化層以及形成於所述鈍化層的所述開口中的凸塊下金屬層，其中所述連接端子形成於所述凸塊下金屬層上。
  8. 如申請專利範圍第4項所述的扇出型半導體封裝，其更包括安置於所述連接構件上且具有開口的鈍化層以及形成於所述鈍化層的所述開口中的電容器，其中所述電容器電連接至所述第一通孔及所述第二通孔。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件的所述第一區包含第一重佈層以及第二重佈層，所述第一重佈層安置於所述第一通孔與所述第二通孔之間且將所述第一通孔連接至所述第二通孔，所述第二重佈層安置於不同於安置有所述第一重佈層的層上且藉由安置於所述第一區中的所述第二通孔連接至所述第一重佈層，且所述第二重佈層包含功率平面、接地平面、用於功率的連接端子墊及用於接地的連接端子墊當中的至少一者。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件的所述第二區包含第三重佈層以及第四重佈層，所述第三重佈層安置於所述第三通孔與所述第四通孔之間且將所述第三通孔連接至所述第四通孔，所述第四重佈層安置於不同於安置有所述第三重佈層的層上且藉由安置於所述第二區中的所述第四通孔連接至所述第三重佈層，且所述第三重佈層包含分別連接至所述第三通孔及所述第四通孔的用於信號的通孔墊及連接所述用於信號的通孔墊的信號線或包含連接至所述第三通孔及所述第四通孔整體的用於信號的通孔墊。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中安置於所述穿孔中的單個半導體晶片作為所述半導體晶片，所述第一區包含對應於所述半導體晶片的中心部分的第一對應區，且所述第二區包含圍繞對應於所述半導體晶片的所述中心部分的所述第一對應區的第二對應區。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中第一半導體晶片及第二半導體晶片安置於所述穿孔中作為所述半導體晶片，所述第一區包含對應於所述第一半導體晶片與所述第二半導體晶片之間的空間的中心部分及自所述中心部分朝所述第一半導體晶片及所述第二半導體晶片中的每一者向內延伸的區的第三對應區，且所述第二區包含圍繞所述第三對應區的第四對應區。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層包含第一穿孔及第二穿孔作為所述穿孔，第一半導體晶片及第二半導體晶片分別安置於所述第一穿孔及所述第二穿孔中作為所述半導體晶片，所述第一區包含第五對應區及第六對應區，其分別對應於所述第一半導體晶片的中心部分及所述第二半導體晶片的中心部分，且所述第二區包含第七對應區及第八對應區，其分別圍繞所述第五對應區及所述第六對應區。
  14. 一種扇出型半導體封裝，其包括：半導體晶片，具有主動表面以及非主動表面，所述主動表面上安置有連接墊且所述非主動表面與所述主動表面對置；囊封體，其囊封所述半導體晶片的至少一部分；以及連接構件，其安置於所述半導體晶片的所述主動表面上，且包含對應於所述半導體晶片的中心部分的第一區及圍繞對應於所述半導體晶片的所述中心部分的所述第一區的第二區，其中電連接至所述連接墊中的一者的堆疊式通孔安置於所述連接構件的所述第一區中，且電連接至所述連接墊中的另一者的交錯式通孔安置於所述連接構件的所述第二區中，且所述堆疊式通孔的至少一者以及所述交錯式通孔的至少一者在水平方向上安置於實質上相同的高度上。
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