TWI602268B - 形成模製基板電子封裝及結構的方法 - Google Patents

形成模製基板電子封裝及結構的方法 Download PDF

Info

Publication number
TWI602268B
TWI602268B TW105101690A TW105101690A TWI602268B TW I602268 B TWI602268 B TW I602268B TW 105101690 A TW105101690 A TW 105101690A TW 105101690 A TW105101690 A TW 105101690A TW I602268 B TWI602268 B TW I602268B
Authority
TW
Taiwan
Prior art keywords
substrate
platform
conductor
forming
insulating layer
Prior art date
Application number
TW105101690A
Other languages
English (en)
Other versions
TW201701417A (zh
Inventor
班文貝
金本吉
金即俊
鄭季洋
Original Assignee
艾馬克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 艾馬克科技公司 filed Critical 艾馬克科技公司
Publication of TW201701417A publication Critical patent/TW201701417A/zh
Application granted granted Critical
Publication of TWI602268B publication Critical patent/TWI602268B/zh

Links

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/02—Bed linen; Blankets; Counterpanes
    • A47G9/0238—Bed linen
    • A47G9/0253—Pillow slips
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A47G9/1081—Pillows comprising a neck support, e.g. a neck roll
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A47G2009/1018—Foam pillows
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Otolaryngology (AREA)
  • Pulmonology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

形成模製基板電子封裝及結構的方法
本發明大體上和電子有關，且更明確地說，和半導體封裝、其結構、以及形成半導體封裝的方法有關。
相關申請案之交叉參考
本申請案主張於2015年12月30日所提申之美國專利申請案第14/984,064號的優先權，該案標題為「形成模製基板電子封裝及結構的方法(METHOD OF EORMING A MOLDED SUBSTRATE ELECTRONIC PACKAGE AND STRUCTURE)」，以及主張2015年3月20日在韓國智慧財產局所提申之韓國專利申請案第10-2015-0038902號的優先權，並且於35 U.S.C.§119的規範下主張衍生自該些案件的所有權利，本文以引用的方式將其完整併入。
電子裝置，例如，半導體晶粒，在習知技術中係被密封在塑膠封裝之中，該些塑膠封裝會保護該半導體晶粒，避免受到不友善環境的破壞並且致能該半導體晶粒與下一層組裝件(例如，印刷電路板(Printed Circuit Board，PCB)或是主機板)之間的電氣互連。一典型電子封裝的元件包含：一導體導線架或基板；一積體電路或半導體晶粒；導體結構，例如， 黏接線或焊球，其會將該半導體晶粒上的觸墊電氣連接至該導線架或基板中的獨特導線；以及一堅硬的塑膠囊封材料，其會覆蓋該些其它器件並且形成該半導體封裝的外表，其通常被稱為封裝主體。該些獨特導線中的一部分會裸露，用以將該封裝電氣連接至該下一層組裝件。
有一種半導體封裝被稱為近晶片尺寸封裝(Chip Scale Package，CSP)，其包含超薄、細微間距、以及小面積的基板，該些基板近似於該半導體晶片的尺寸。此些特點會讓此類型的基板很難一致性的製造，尤其是業界持續性的需要在較小封裝的裝置裡面支援更多功能。
據此，本技術領域需要一種用於形成小面積基板及相關聯電子封裝的結構和方法，其會比較容易製造並且支援更多功能且較小裝置的業界需求。本技術領域進一步需要低成本並且可支援替代性導體互連結構的結構及方法。
除了其它特點之外，本發明還包含一種利用模製基板形成電子封裝結構的方法。該模製基板能夠利用一導體基板來製備，該導體基板具有複數個平台，該些平台被連接至該導體基板的一表面並且藉由多條溝槽或多個空間而分開。該些溝槽會被一平坦化的絕緣層填充，該平坦化絕緣層會將該些平台的頂端表面以及底部表面裸露於外面。多個導體圖案會被設置在該些平台的該些頂端表面上，並且於某些實施例中係利用將該些平台配置成晶種區的沉積製程來形成。一電子裝置會被提供為被電氣連接至該些導體圖案，並且一封裝主體會被提供用以囊封該電子裝置以及該模製基板的多個部分，該些底部平台表面則會露出。該結構以及方法提供一 種電子封裝，其具有細薄的輪廓並且可適應於用以附接至下一層組裝件的數種配置。
於一實施例中，本發明提供一種形成電子封裝的方法，其包括提供一模製基板，其具有彼此橫向分隔的複數個平台並且包括一導體材料，其中，每一個平台皆具有多個平台側壁表面、一平台頂端表面、以及一平台底部表面。一絕緣材料會被設置在每一個平台的側壁表面中，其中，該絕緣材料具有一頂端表面以及一反向的底部表面。一導體圖案會被設置在該些平台頂端表面的至少一部分上。該方法包含：將一電子裝置電氣耦合至該複數個導體圖案；以及形成一封裝主體，其會囊封該絕緣材料的該頂端表面以及該電子裝置，其中，該些底部平台表面會裸露於外面。
於一實施例中，提供該模製基板包括：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們會連接該導體基板並且在剖視圖中藉由多條溝槽而分開；形成該絕緣層，其被設置在該些溝槽裡面並且延伸在該些頂端平台表面上方；移除該絕緣層的一部分用以露出該些頂端台表面，其中，該絕緣層具有一頂端表面以及一底部表面，該頂端表面鄰接該些頂端平台表面並且與該些頂端平台表面實質上共平面；形成該些導體圖案；以及從該底部基板表面處向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該些平台的底部平台表面。
於另一實施例中，提供該模製基板包含：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們會連接該導體基板並且在剖視圖中藉由多條溝槽而分開；形成該絕緣 層，其被設置在該些溝槽裡面並且延伸在該些頂端平台表面上方；從該底部基板表面處向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該些平台的底部平台表面；移除該絕緣層的一部分用以露出該些頂端台表面，其中，該絕緣層具有一頂端表面以及一底部表面，該頂端表面鄰接該些頂端平台表面並且與該些頂端平台表面實質上共平面；以及形成該些導體圖案。
於一進一步實施例中，提供該模製基板包含：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們會連接該導體基板並且在剖視圖中藉由多條溝槽而分開；形成該絕緣層，其被設置在該些溝槽裡面並且延伸在該些頂端平台表面上方；從該底部基板表面處向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該些平台的底部平台表面；移除該絕緣層的一部分用以露出該些頂端台表面，其中，該絕緣層具有一頂端表面以及一底部表面，該頂端表面鄰接該些頂端平台表面並且與該些頂端平台表面實質上共平面；以及形成該些導體圖案。
於又進一步實施例中，本發明提供一種形成電子封裝的方法，其包含：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成多個平台，它們會連接該導體基板並且藉由一或更多條溝槽而分開，其中，該些平台中的每一者皆具有一頂端平台表面；形成一絕緣層，其被設置在該一或更多條溝槽裡面，該絕緣層具有一頂端表面以及一底部表面；形成多個導體圖案，該些導體圖案中的每一者皆在一頂端平台表面上並且電氣耦合至該頂端平台表面；從該底部基板表面處向內移除該 導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該些平台的底部平台表面；將一電子裝置電氣耦合至該些導體圖案；以及形成一封裝主體，其會囊封該絕緣材料的該頂端基板表面、該絕緣層的頂端表面、該電子裝置、以及該電子裝置的至少多個部分。
於另一實施例中，本發明提供一種電子封裝結構，其包括：一基板，其包括彼此橫向分隔的複數個平台並且包括一導體材料，其中，每一個平台皆具有多個平台側壁表面、一平台頂端表面、以及一平台底部表面；一絕緣材料，其被設置在每一個平台的側壁表面中，其中，該絕緣材料具有一頂端表面以及一反向的底部表面；以及複數個導體圖案，其中，每一個導體圖案皆被設置在一個別平台頂端表面的至少一部分中。一電子裝置會被電氣耦合至該複數個導體圖案，並且一封裝主體會囊封該絕緣材料的該頂端表面以及該電子裝置，其中，該些底部平台表面會裸露於外面。
10‧‧‧載基板或是平板形狀載板
10a‧‧‧載基板或是平板形狀載板的頂端表面
20‧‧‧載基板或是平板形狀載板
20b‧‧‧載基板或是平板形狀載板的底部表面
100‧‧‧電子封裝(半導體封裝)
100A‧‧‧電子封裝(半導體封裝)
110‧‧‧模製基板(有樹脂填充的基板)
111‧‧‧基板
111a‧‧‧基板第一表面或是頂端表面
111b‧‧‧基板第二表面或是底部表面
111c‧‧‧溝槽
111x‧‧‧平台或觸墊
111y‧‧‧基板
111ya‧‧‧基板第一表面或是頂端表面
112‧‧‧絕緣層、絕緣材料、囊封劑、模製層、樹脂層、或是樹脂
112a‧‧‧樹脂頂端表面
112b‧‧‧樹脂底部表面
113‧‧‧導體圖案或是導體層
113a‧‧‧導體圖案頂端表面
120‧‧‧電子器件(半導體晶粒)
120a‧‧‧半導體晶粒第一表面(頂端表面)
120b‧‧‧半導體晶粒第二表面(底部表面)
121‧‧‧導體凸塊
121a‧‧‧焊帽
130‧‧‧囊封劑(封裝主體)
140‧‧‧導體凸塊
200‧‧‧電子封裝(半導體封裝)
210‧‧‧模製基板(有樹脂填充的基板)
211a‧‧‧基板頂端表面
211b‧‧‧基板底部表面
211x‧‧‧平台
240‧‧‧導體凸塊
300‧‧‧半導體封裝
310‧‧‧模製基板
311b‧‧‧基板底部表面
311c‧‧‧溝槽
311x‧‧‧平台
313‧‧‧導體膜、導體層、或是金屬膜
313a‧‧‧導體膜、導體層、或是金屬膜頂端表面
313b‧‧‧導體膜、導體層、或是金屬膜底部表面
313x‧‧‧導體圖案
340‧‧‧導體凸塊
圖1所示的係根據本發明一實施例之製造半導體封裝的方法的流程圖；圖2A至2I所示的係在根據圖1之方法的各種製造步驟處的半導體封裝的剖視圖；圖3A與3B所示的係根據本發明另一實施例之製備基板以及形成平台的剖視圖；圖4所示的係根據本發明進一步實施例之製造半導體封裝的方法的流程圖；圖5A至5D所示的係在根據圖4之方法的各種製造步驟處的半導體封 裝的剖視圖；圖6所示的係根據本發明另一實施例之製造半導體封裝的方法的流程圖；圖7A至7F所示的係在根據圖6之方法的各種製造步驟處的半導體封裝的剖視圖；圖8所示的係根據本發明進一步實施例之製造半導體封裝的方法的流程圖；圖9A至9F所示的係在根據圖8之方法的各種製造步驟處的半導體封裝的剖視圖；圖10所示的係根據本發明另一實施例之製造半導體封裝的方法的流程圖；圖11A至11J所示的係在根據圖10之方法的各種製造步驟處的半導體封裝的剖視圖；圖12A與12B所示的係根據本發明另一實施例之製備基板以及形成平台的剖視圖；圖13所示的係根據本揭示內容另一實施例之製造半導體封裝的製造方法的流程圖；圖14A至14I所示的係在根據圖13之方法的各種製造步驟處的半導體封裝的剖視圖；以及圖15A與15B所示的係根據本發明進一步實施例之製備導體薄膜以及形成平台的剖視圖。
為簡化及清楚解釋起見，圖中的元件未必依照比例繪製，而且不同圖式中的相同元件符號通常表示相同的元件。如本文中的用法，「及/或」一詞包含所列相關項中一或多者的任何與全部組合。此外，本文中所使用的術語僅係為達到說明特殊實施例的目的，而並非要限制本揭示內容。如本文中的用法，除非文中額外清楚提及，否則單數的形式亦希望包含複數形式。進一步要瞭解的係，當本說明書中使用到「包括」、「包含」等用詞時係表明所述特徵圖案、數字、步驟、操作、元件、及/或器件的存在，但是並不排除有一或多個其它特徵圖案、數字、步驟、操作、元件、器件、及/或其群組的存在，甚至並不排除加入一或多個其它特徵圖案、數字、步驟、操作、元件、器件、及/或其群組。應該瞭解的係，雖然本文中可以使用「第一」、「第二」、…等用詞來說明各種部件、元件、區域、層、及/或區段；不過，此些部件、元件、區域、層、及/或區段並不應該受限於此些用詞。此些用詞僅係用來區分其中一個部件、元件、區域、層、及/或區段以及另一個部件、元件、區域、層、及/或區段。因此，舉例來說，下文所討論的第一部件、第一元件、第一區域、第一層、及/或第一區段亦可被稱為第二部件、第二元件、第二區域、第二層、及/或第二區段，其並不會脫離本揭示內容的教示內容。除此之外，為簡化說明起見，本文已經省略眾所熟知步驟及元件的說明和細節。熟習本技術的人士便會明白，本文中所使用之和電路操作有關的「期間」、「和…同時」、「…的時候」等用語並不精確，其意義雖然為當一起始動作出現時立刻發生的動作；但是，在由該初始動作所起始的反應之間亦可能有特定的小額但是合理的延遲，例如，傳播延遲。除此之外，「和…同時」用詞的意義為一特定動作發生在至 少於該起始動作之持續時間長度的特定部分裡面。使用「約」、「近似」、或是「實質上」等用詞的意義為一要件的數值雖然預期接近一狀態數值或位置；然而，如本技術中所熟知，必定會有小額變異數而無法精確敘述數值或位置。除非額外詳述；否則，如本文中的用法，「在…上方」或是「之上」等用詞包含該些所述元件能夠直接或間接實體接觸的配向、佈置、或是關係。除非額外詳述；否則，如本文中的用法，「重疊」一詞包含該些所述元件能夠在相同或不同平面之中至少部分一致或對齊的配向、佈置、或是關係。應該進一步瞭解的係，下文中適當圖解與說明的實施例可以有不存在本文中未明確揭示之任何元件的實施例及/或可以不存在本文中未明確揭示之任何元件的方式來實行。
本說明的各項觀點能夠以不同的形式來具現並且不應該被視為受限於本文中所提出的範例實施例。確切地說，本文提供本揭示內容的此些範例實施例係為傳達本揭示內容的各項觀點給熟習本技術的人士瞭解。
圖1所示的係根據第一實施例之製造電子封裝(例如，半導體封裝)的方法的流程圖。於一實施例中，該製造方法包含：在操作S1中製備一基板，例如，一模製基板或是有樹脂填充的基板；在操作S2中鑲嵌一電子裝置，例如，一半導體晶粒；以及在操作S3中實施一囊封操作，例如，一模製操作。於某些實施例中，該方法可以進一步包含在操作S4中將一或更多個導體凸塊附接至該電子封裝。根據本實施例，在操作S1中製備該基板的操作步驟可以包含：在操作S10中製備或提供一導體基板，例如，一金屬基板；在操作S11中，形成一平台或線路；在操作S12中模製一樹脂 或樹脂層；在操作S13中移除(舉例來說，研磨)該樹脂；在操作S14中形成一導體圖案；以及在操作S15中部分移除該導體基板。
圖2A至2I所示的係在根據圖1之方法的各種製造步驟處的電子封裝100(例如，半導體封裝100)的剖視圖。更明確地說，圖2A至2F所示的係根據圖1之模製基板製備操作S1的各種操作步驟的半導體封裝100。圖2H所示的係作為第一實施例的半導體封裝100的剖視圖，而圖2I所示的則係被稱為半導體封裝100A的另一實施例的剖視圖。
首先現在參考圖2A，根據操作步驟S10，一基板111(例如，導體基板111或金屬基板111)會被提供。圖中所示的係基板111的剖視圖，並且於一實施例中，基板111包括一大體上類扁平平板的結構，其具有一第一表面111a或是頂端表面111a以及一和頂端表面111a反向的第二表面111b或是底部表面111b。於一實施例中，基板111包括一金屬，例如，銅、銅合金、或是熟習本技術的人士所知悉的其它導體基板材料。於某些實施例中，基板111的厚度從約70微米至約150微米。
圖2B所示的係在根據圖1之平台形成操作步驟S11的額外處理之後的基板111的剖視圖。於一實施例中，具有預設深度的複數條溝槽111c、多條溝槽111c、或者一或更多條溝槽111c會在從頂端表面111a朝底部表面111b向內延伸的方向之中被選擇性地形成於基板111裡面。於一實施例中，一遮罩層(圖中並未顯示)會被設置在頂端表面111a上並且基板111中的多個未被遮罩部分會被選擇性地移除而從頂端表面111a處向內延伸。於其中一較佳實施例中，該移除步驟會包括一部分蝕刻步驟，其並不會從頭至尾蝕刻貫穿基板111。根據本實施例，溝槽111c可以被形成在 基板111中會根據所希望的圖案而在基板111上形成複數個平台111x或是複數個導體觸墊111x(下面會作說明)的區域以外的區域之中。應該瞭解的係，溝槽111c能夠為一包圍平台111x的連續性溝槽矩陣，或者亦能夠為藉由導體基板111中的多個部分分離的複數條獨特溝槽111c。於一實施例的剖視圖中，該其中一條連續性溝槽能夠有複數個溝槽部分。根據本實施例，溝槽111c會進一步定義複數個平台111x的平台側壁表面。
在溝槽111c被形成之後，一具有從基板111處朝一上方部分突出之頂端表面111a的區域會在根據本實施例的進一步處理之後變成要形成複數個平台111x的區域。圖中所示的溝槽111c雖然具有大體上筆直的垂直側壁表面；不過，應該瞭解的係，亦能夠使用其它側壁表面形狀，例如，彎曲形狀或是斜面形狀。
圖2C所示的係在根據圖1之模製或是樹脂模製操作步驟S12的額外處理之後的基板111的剖視圖。於一實施例中，一絕緣層112、絕緣材料112、囊封劑112、模製層112、樹脂層112、或是樹脂112會被形成用以填充基板111的該複數條溝槽111c。於一實施例中，樹脂112會被形成用以覆蓋金屬基板111的溝槽111c以及頂端表面111a兩者。於另一實施例中，樹脂材料僅被設置在複數條溝槽111c裡面，而在操作步驟S12之後會露出頂端表面111a。於一實施例中，樹脂112包括一電氣絕緣材料，舉例來說，其可以利用烘烤製程或是其它後置模具固化製程被固化。
圖2D所示的係在根據圖1之樹脂移除操作步驟S13的額外處理之後的基板111的剖視圖。於一實施例中，該樹脂移除步驟包括一研磨製程，其中，樹脂112的頂端表面112a會被移除，用以將基板111的頂 端表面111a裸露於外面。頂端表面111a係經由被設置在複數條溝槽111c裡面的其餘部分的樹脂112而露出。根據本實施例，基板111的頂端表面111a定義半導體封裝100的複數個平台111x或是多個平台111x的頂端表面111a或是頂端平台表面111a。應該瞭解的係，小部分的基板111會在樹脂移除操作步驟S13期間被移除。
圖2E所示的係在根據圖1之導體圖案形成操作步驟S14的進一步處理之後的基板111的剖視圖。於一實施例中，複數個導體圖案113或是複數個導體層113會分別被形成在基板111的平台111x的頂端表面111a之上或上方。於一實施例中，一遮罩層(圖中並未顯示)會被形成以便以事先選定的圖案來覆蓋樹脂112的至少多個部分。於一實施例中，導體圖案113接著會利用沉積製程(例如，電鍍製程)被形成。於其中一較佳實施例中，導體圖案113係利用電鍍製程來形成，其優點係利用平台111x的未被遮罩的部分作為晶種層或是晶種區。根據本實施例，導體圖案113會被實體並且電氣連接至基板111裡面的個別平台111x。在進行用以形成導體圖案113的沉積製程之後，該遮罩層可以被移除。根據本實施例，導體圖案113係位於平台111x之上或者重疊平台111x，並且一或更多個導體圖案113係進一步位於樹脂112的頂端表面112a中於該電鍍製程期間同樣沒有被遮罩的多個部分之上或者進一步重疊樹脂112的頂端表面112a中於該電鍍製程期間同樣沒有被遮罩的多個部分。於某些實施例中，至少某些導體圖案113或者其一部分係寬於平台111x。根據本實施例，導體圖案113以及平台111x為不同的元件並且並非一體成形的元件(也就是，它們並非從單件材料處被蝕刻或壓印)。根據本實施例，操作步驟S13的優點係提供導體圖案113 使其成為被設置在平台111x以及樹脂112之頂端表面112a的多個部分兩者上方的選擇性沉積薄膜。除了其它優點之外，相較於其它先前方式，此步驟還為半導體封裝100提供一種細微間距施行方式。
圖2F所示的係在根據圖1之部分基板移除操作步驟S15的額外處理之後的基板111的剖視圖。於一實施例中，一部分的基板111會從底部表面111b處向內被移除，以便電氣隔離平台111x。於某些實施例中，第一預設部分的基板111會從底部表面111b處被全域性地移除或者無選擇性地移除(也就是，沒有使用遮罩層)；但是，該全域性移除步驟會在抵達樹脂112之前便終止。舉例來說，研磨及/或蝕刻製程能夠被用來移除該第一預設部分的基板111。接著，一遮罩層(圖中並未顯示)會被形成在基板111的已部分蝕刻底部表面上方，其會覆蓋基板111中要形成平台111x的位置。接著，第二移除或蝕刻步驟便會被用來移除基板111之未被遮罩的部分，以便將樹脂112的底部表面112b裸露於外面。該遮罩層接著會被移除。依此方式，半導體封裝100會被配置成使得平台111x的底部表面111b以及底部表面112b或樹脂112位在不同的水平平面中。於一實施例中，底部表面111b以及112b沒有共平面，因此，樹脂112的底部表面112b相對於平台111x的底部表面111b會凹陷或向內形成梯階。於某些實施例中，此特點可有利地幫助將半導體封裝100附接至下一層組裝件，例如，印刷電路板。於一替代的實施例中，單一全域性移除步驟能夠被用來露出樹脂112的底部表面112b並且用以形成電氣隔離的平台111x。於其它實施例中，平台111x的底部表面111b中的多個部分在該第二移除步驟之後係位於樹脂112之上或者重疊在樹脂112上，舉例來說，該第二移除步驟能夠利用該遮罩層來 達成。
根據本實施例，於此製作階段處，一模製基板110或是有樹脂填充的基板111係經由或藉由操作S1來提供，該操作S1包含：製備基板111(S10)；形成平台111x(S11)；形成一模製層或樹脂112(S12)；移除一部分的模製層112(S13)；形成導體圖案113(S14)；以及移除基板111的一部分(S15)。模製基板110包括複數個電氣隔離平台111x，它們彼此橫向分隔，模製層112則被設置在平台111x之間的空間之中。導體圖案113為薄膜導體層，其被設置在平台111x的頂端表面111a之上並且被電氣連接至頂端表面111a，並且於某些實施例中會進一步被設置在模製層112的頂端表面112a之上。於一實施例中，導體圖案113係位於頂端表面111a以及頂端表面112a之上並且重疊頂端表面111a以及頂端表面112a。進一步言之，於模製基板110的此實施例中，平台111x的底部表面111b以及模製層112的底部表面112b沒有共平面，因此，底部表面112b相對於底部表面111b會凹陷或向內形成梯階。本實施例的此特點可有利地幫助利用底部表面111b作為輸出觸墊，而不必包含額外的導體凸塊。於其中一較佳的實施例中，平台111x的頂端表面111a則和模製層112的頂端表面112a實質上共平面。
圖2G所示的係在根據圖1之附接或是鑲嵌一電子器件120(例如，半導體晶粒120)操作S2的進一步處理之後的模製基板110的剖視圖。於一實施例中，一半導體晶粒120會被鑲嵌至或是被電氣連接至模製基板110的導體圖案113的頂端表面113a。於一實施例中，半導體晶粒120可以利用下面的附接技術被鑲嵌至導體圖案113，例如，覆晶黏著技術、溫度壓縮(Temperature Compression，TC)黏著技術、溫度壓縮非導電膏 (Temperature Compression Non-Conductive Paste，TCNCP)黏著技術、或是熟習本技術的人士所知悉的其它技術。於一實施例中，半導體晶粒120有一第一表面120a(例如，頂端表面)以及一和第一表面120a反向的第二表面120b(例如，底部表面)。複數個導體凸塊121會被提供在第二表面120b上，其面向導體圖案113。根據本實施例，半導體晶粒120經由該複數個導體凸塊121被電氣連接至導體圖案113。於某些實施例中，每一個導體凸塊121可以進一步包含一位於遠端部分處的焊帽121a，用以幫助被附接至導體圖案113。於某些實施例中，每一個導體凸塊121皆能夠包括一導體柱、一Kappa柱、一導體球、一焊球、一Kappa球、前述的組合、或是熟習本技術的人士所知悉的其它雷同的導體結構。半導體晶粒120能夠為一積體電路裝置、一感測器裝置、一離散裝置、光學裝置、或是相容於模製基板110之配置的其它電子裝置。
圖2H所示的係在根據圖1之囊封或模製操作S3的額外處理之後的模製基板110以及半導體晶粒120的剖視圖。於一實施例中，一模製製程會被用來囊封模製基板110的頂端表面，用以形成一囊封劑130或是封裝主體130。於一實施例中，囊封劑130會覆蓋或囊封半導體晶粒120、導體圖案113、以及樹脂112的頂端表面112a，其裸露在模製基板110的頂端表面之中。囊封劑130係被配置成用以電氣隔離並且物理性保護導體圖案113、導體凸塊121、以及半導體晶粒120。於其它實施例中，一底層填充層或區域(圖中並未顯示)會被提供在半導體晶粒120以及導體圖案113之間。
總結來說，根據本實施例，該方法提供半導體封裝100，舉 例來說，其能夠被配置成具有有樹脂填充或模製基板110之可繞線式微型導線架封裝。配合依此方式所形成的半導體封裝100，當基板111被蝕刻一半並且一下方部分在樹脂112形成之後被移除時可以縮減模製基板110的厚度。於一實施例中，薄膜導體圖案113能夠利用基板111的平台111x作為晶種區經由電鍍而被形成在平台111x的頂端表面以及樹脂112的頂端表面上方，其會簡化導體電路圖案的形成。除此之外，因為導體圖案113能夠經由電鍍形成，所以，相較於先前的製程，本發明可以採用細微間距施行方式。又，樹脂112的底部表面112b的凹陷特點亦有助於利用平台111x作為輸出觸墊，其會節省製造成本並且縮減半導體封裝100的總厚度。
圖2I所示的係在根據圖1之非必要的導體凸塊附接操作S4的額外處理之後的半導體封裝100A的剖視圖。於一實施例中，導體凸塊140會被形成或是被附接至平台111x的底部表面111b。根據本實施例，導體凸塊140會被配置成半導體封裝100A的輸出觸墊，用以幫助將半導體封裝100A附接至下一層組裝件，例如，印刷電路板。舉例來說，導體凸塊140能夠包括導體柱、Kappa柱、導體球、焊球、導體凸塊、Kappa球、或是熟習本技術的人士所知悉的其它雷同的導體結構。
現在參考圖3A與3B，圖中所示的係另一導體基板的剖視圖，圖中將說明用於形成平台111x的替代方法。在操作步驟S10中，一基板111y(例如，導體基板111y或金屬基板111y)會被提供，其圖解在圖3A的剖視圖之中。於一實施例中，基板111y包括一大體上類扁平平板的結構，其具有一第一表面111ya或是頂端表面111ya以及一和頂端表面111ya反向的第二表面111b或是底部表面111b。於一實施例中，基板111y的厚度小於 基板111。
根據本實施例，一遮罩層(圖中並未顯示)會被設置在頂端表面111ya上方。於一實施例中，該遮罩層中包含多個部分用以覆蓋頂端表面111ya中要提供溝槽111c的多個部分。接著，多個平台111x會被形成在頂端表面111ya之上，舉例來說，利用電鍍製程來形成，其會使用基板111的裸露部分作為晶種區。在平台111x被形成至所希望的厚度之後，該遮罩層便會被移除。於一實施例中，該遮罩層的厚度等於或大於平台111x之所希望的厚度。根據本實施例，溝槽111c係被形成在有遮罩層存在的地方，而且溝槽111c會分離相鄰或鄰接的平台111x。於一實施例中，平台111x能夠包括銅或是銅合金或是其它合宜的導體材料。根據一實施例，為完成半導體封裝100，能夠如前面配合圖1所述般地使用操作S12至S3並且視情況使用操作S4。
圖4所示的係根據本發明進一步實施例之製造電子封裝(例如，半導體封裝)的方法的流程圖。於本實施例中，該方法雷同於圖1的實施例，並且下面將僅說明圖4的流程圖及圖1的流程圖之間的差異。明確地說，於本實施例中會說明用於製備模製基板210或是有樹脂填充的基板210的操作S1a的另一實施例，其具有操作步驟S15a的替代實施例，用以部分移除該導體基板。
圖5A至5D所示的係在根據圖4之方法的各種製造步驟處的電子封裝200(例如，半導體封裝200)的剖視圖。更明確地說，圖5D所示的半導體封裝200係一已完成的實施例。圖5A所示的係在模製基板製備操作S1a期間的模製基板210或是有樹脂填充的基板210。在部分移除導體基 板211的操作步驟S15a中，導體基板211的底部表面211b會被移除。於一實施例中，一研磨製程會被用來部分移除導體基板211，並且於一實施例中，該研磨製程會在樹脂112的底部表面112b露出之前便先終止。於一實施例中，基板211的底部表面211b的一第二部分會利用蝕刻製程或是軟蝕刻製程(舉例來說，具有低蝕刻速率的蝕刻劑)來移除，用以露出樹脂112的底部表面112b。於一實施例中，導體基板211的正面會在該蝕刻製程期間受到一遮罩層(圖中並未顯示)的保護。根據本實施例，該第二移除步驟會被用來讓平台211x的底部表面211b相對於底部表面112b或是樹脂112為凹陷、向內形成梯階、或是偏移。
於一替代的實施例中會利用蝕刻製程來取代該研磨製程。於一實施例中，當樹脂112的底部表面112b裸露時，導體基板會進一步被蝕刻，以便提供相對於底部表面112b的底部表面211b的凹陷特徵圖案。
圖5B所示的係在根據圖4的操作S2來附接或鑲嵌一電子器件120(例如，半導體晶粒120)的額外處理之後的模製基板210的剖視圖。於一實施例中，一半導體晶粒120會被鑲嵌至或是被電氣連接至模製基板210的導體圖案113的頂端表面113a。於一實施例中，半導體晶粒120可以利用下面的附接技術被鑲嵌至導體圖案113，例如，覆晶黏著技術、溫度壓縮(TC)黏著技術、溫度壓縮非導電膏(TCNCP)黏著技術、或是熟習本技術的人士所知悉的其它技術。於一實施例中，半導體晶粒120有一第一表面120a(例如，頂端表面)以及一和第一表面120a反向的第二表面120b(例如，底部表面)。複數個導體凸塊121會被提供在第二表面120b上，其面向導體圖案113。根據本實施例，半導體晶粒120經由該複數個導體凸塊121被電 氣連接至導體圖案113。於某些實施例中，每一個導體凸塊121可以進一步包含一位於遠端部分處的焊帽121a，用以幫助被附接至導體圖案113。於某些實施例中，每一個導體凸塊121皆能夠包括一導體柱、一Kappa柱、一導體球、一焊球、一Kappa球、前述的組合、或是熟習本技術的人士所知悉的其它雷同的導體結構。
圖5C所示的係在根據圖4之囊封或模製操作S3的進一步處理之後的模製基板210以及半導體晶粒120的剖視圖。於一實施例中，一模製製程會被用來囊封模製基板210的頂端表面，用以形成半導體封裝200的一囊封劑130或是封裝主體130。於一實施例中，囊封劑130會覆蓋或囊封半導體晶粒120、導體圖案113、以及樹脂112的頂端表面112a，其裸露在模製基板210的頂端表面之中。囊封劑130係被配置成用以電氣隔離並且物理性保護導體圖案113、導體凸塊121、以及半導體晶粒120。於其它實施例中，一底層填充層或區域(圖中並未顯示)會被提供在半導體晶粒120以及導體圖案113之間。
圖5D所示的係在根據圖4之導體凸塊附接操作S4的額外處理之後的半導體封裝200的剖視圖。於一實施例中，導體凸塊240會被形成或是被附接至平台211x的底部表面211b。根據本實施例，導體凸塊240會被配置為用於半導體封裝200的輸出觸墊，用以幫助將半導體封裝200附接至下一層組裝件。舉例來說，導體凸塊240能夠包括導體柱、Kappa柱、導體球、焊球、導體凸塊、Kappa球、或是熟習本技術的人士所知悉的其它雷同的導體結構。
總結來說，根據本實施例，根據圖4的方法提供半導體封裝 200，舉例來說，其能夠被配置成具有有樹脂填充基板210之可繞線式微型導線架封裝。配合依此方式所形成的半導體封裝200，薄膜導體圖案113能夠利用基板211的平台211x作為晶種區經由電鍍而被形成在平台211x的頂端表面以及樹脂112的頂端表面上方，其會簡化導體電路圖案的形成。除此之外，因為導體圖案113能夠經由電鍍形成，所以，相較於先前的方法，本發明可以採用細微間距施行方式。
圖6所示的係根據進一步實施例之製造一電子封裝(例如，半導體封裝)的方法的流程圖。於本實施例中，用於製備模製基板的操作S1b具有和圖1的操作S1不同的操作步驟。更明確地說，操作步驟S10、S11、以及S12雖然為雷同的步驟並且不會在下文中作說明；但是，圖中使用到操作步驟S13b(基板的部分移除)、S14b(樹脂移除)、以及S15b(導體圖案形成)的不同操作順序並且將會配合圖7A至7F來說明。
圖7A至7F所示的係在根據圖6之方法的各種製造步驟處的電子封裝100(例如，半導體封裝100)的剖視圖。圖7A所示的係在製備模製基板110的操作S1b期間部分移除導體基板111的操作步驟S13b。在本實施例中，在樹脂112被形成於溝槽111c裡面以及頂端表面111a的上方之後並且在樹脂112被移除以露出平台111x的上方表面111a之前，一部分的導體基板111會從底部表面111b處被全域性或非選擇性地移除。於一實施例中，會在該移除步驟中使用到一研磨製程，並且該研磨會終止於樹脂112的底部表面112b露出之前。於一替代的實施例中則會使用一蝕刻製程或者會結合研磨來使用一蝕刻製程。接著，於一實施例中，一遮罩層(圖中並未顯示)會被形成在底部表面111b之上，用以覆蓋基板111中要形成平台111x 的區域。一第二移除或蝕刻步驟會被用來移除基板111中未被遮罩的部分，用以經由該遮罩層將樹脂112的底部表面112b裸露於外面。接著，該遮罩層會被移除。根據本實施例，平台111x的底部表面111b以及樹脂112的底部表面112b位在不同的水平平面中。於一實施例中，底部表面111b以及112b沒有共平面，因此，樹脂112的底部表面112b相對於底部表面111b會凹陷或向內形成梯階。於某些實施例中，此特點可有利地幫助將半導體封裝100附接至下一層組裝件，例如，印刷電路板。於一替代的實施例中，在該第一移除步驟中會利用一蝕刻步驟來移除第一預設厚度。該遮罩層會如先前所述般地被形成並且利用第二移除步驟或蝕刻步驟來形成平台111x。
圖7B所示的係在根據圖6的樹脂移除操作步驟S14b的進一步處理之後的模製基板110的剖視圖。於一實施例中，該移除步驟包括研磨樹脂112的頂端表面112a，用以移除一部分的樹脂112並且將基板111的平台111x的頂端表面111a裸露於外面。於其它實施例中，一蝕刻製程能夠單獨被使用或者結合研磨來使用。
圖7C所示的係在根據圖6的導體圖案形成操作步驟S15b的額外處理之後的模製基板110的剖視圖。於一實施例中，複數個導體圖案113或是複數個導體層113會分別被形成在基板111的複數個平台111x的頂端表面111a之上或上方。於一實施例中，一遮罩層(圖中並未顯示)會被形成，以便以事先選定的圖案來覆蓋樹脂112。於一實施例中，導體圖案113接著會利用一沉積製程被形成，例如，電鍍製程。於其中一較佳的實施例中，導體圖案113能夠利用電鍍製程來形成，其優點係利用平台111x的 未被遮罩的部分作為晶種層或是晶種區。根據本實施例，導體圖案113會被實體並且電氣連接至基板111裡面的個別平台111x。在進行用以形成導體圖案113的沉積製程之後，該遮罩層可以被移除。根據本實施例，導體圖案113係位於平台111x之上或者重疊平台111x，並且一或更多個導體圖案113係進一步位於樹脂112的頂端表面112a的多個部分之上或者進一步重疊樹脂112的頂端表面112a的多個部分。於某些實施例中，至少某些導體圖案113或者其一部分係寬於平台111x。根據本實施例，導體圖案113以及平台111x為不同的元件並且並非一體成形的元件(也就是，它們並非從單件材料處被蝕刻或壓印)。根據本實施例，操作步驟S15b的優點係提供導體圖案113使其成為被設置在平台111x以及樹脂112之頂端表面112a的多個部分兩者上方的選擇性沉積薄膜。除了其它優點之外，相較於其它先前方式，此步驟還為半導體封裝100提供一種細微間距施行方式。
圖7D所示的係在根據圖6的操作S2來附接或鑲嵌一電子器件120(例如，半導體晶粒120)的進一步處理之後的模製基板110的剖視圖。於一實施例中，圖6的操作S2雷同於圖1的操作S2，並且將不會在此處重複操作S2的細節。
圖7E所示的係在根據圖6之囊封或模製操作S3的額外處理之後的模製基板110以及半導體晶粒120的剖視圖。於一實施例中，圖6的操作S3雷同於圖1的操作S3，並且將不會在此處重複操作S3的細節。在操作S3之後，半導體封裝100會被形成並且雷同於經由圖1以及2A至2H之中所示的方法所製造的半導體封裝100。
圖7F所示的係在根據圖6之非必要的導體凸塊附接操作S4 的額外處理之後的半導體封裝100A的剖視圖。於一實施例中，導體凸塊140會被形成在或者被附接至平台111x的底部表面111b。根據本實施例，導體凸塊140會被配置成半導體封裝100A的輸出觸墊，用以幫助將半導體封裝100A附接至下一層組裝件。於一實施例中，圖6的操作S4雷同於圖1的操作S4，並且將不會在此處理器重複配合圖1所述的操作S4的額外細節。
圖8所示的係根據另一實施例之製造電子封裝(例如，半導體封裝)的方法的流程圖。於本實施例中，製備模製基板的操作S1c和圖6的操作S1b有不同的操作步驟。更明確地說，操作步驟S10、S11、S12、S14b、以及S15b雷同於圖6並且在下文中將不作說明；但是，圖中使用到一不同的操作步驟S13c(基板的部分移除)並且將會配合圖9A至9F作說明。此外，於圖8的一實施例中，操作S2(鑲嵌半導體晶粒)、操作S3(囊封)、以及操作S4(附接導體凸塊)會雷同於先前已述的操作。
圖9A至9F所示的係在根據圖8之方法的各種製造步驟處的電子封裝200(例如，半導體封裝200)的剖視圖。更明確地說，圖9F所示的半導體封裝200係一已完成的實施例。圖9A所示的係在製備模製基板210的操作S1c期間的部分移除導體基板211的操作步驟S13c。於本實施例中，在樹脂112被形成於該些溝槽裡面以及頂端表面211a的上方之後並且在樹脂112被移除用以露出平台211x的上方表面211a之前，一部分的導體基板211會從底部表面211b處被全域性或非選擇性地移除。於一實施例中，會使用到一研磨製程，並且該研磨會終止於樹脂112的底部表面112b露出之前。於一替代的實施例中則會在該第一移除步驟中使用一蝕刻製程或者亦能夠結合研磨來使用一蝕刻製程。接著，於一實施例中，一第二移除步驟 會被用來移除導體基板211中的另一部分，用以露出樹脂112的底部表面112b。於一實施例中會利用一蝕刻製程或是一軟蝕刻製程(舉例來說，具有低蝕刻速率的蝕刻劑)來露出樹脂112的底部表面112b。於一實施例中，該第二移除步驟會被用來讓平台211x的底部表面211b相對於底部表面112b或是樹脂112為凹陷或是向內形成梯階。於一實施例中，底部表面112b以及底部表面211b沒有共平面。於另一實施例中會利用其中一個蝕刻步驟來移除導體基板211中的多個部分，用以露出樹脂112的底部表面112b並且讓平台211x的底部表面211b相對於底部表面112b進一步凹陷。
圖9B所示的係在根據圖8之移除樹脂的操作步驟S14b的進一步處理之後的模製基板210的剖視圖。於一實施例中，該移除步驟包括研磨樹脂112的頂端表面112a，用以移除一部分的樹脂112並且將基板211的平台211x的頂端表面211a裸露於外面。
圖9C所示的係在根據圖8之導體圖案形成操作步驟S15b的額外處理之後的模製基板210的剖視圖。於一實施例中，複數個導體圖案113會分別被形成在導體基板211的複數個平台211x的頂端表面211a之上或上方。於一實施例中，一遮罩層(圖中並未顯示)會被形成，以便以事先選定的圖案來覆蓋樹脂112。於一實施例中，導體圖案113接著會利用一沉積製程被形成，例如，電鍍製程。於其中一較佳的實施例中，導體圖案113能夠利用電鍍製程來形成，其優點係利用平台211x的未被遮罩的部分作為晶種層或是晶種區。根據本實施例，導體圖案113會被實體並且電氣連接至基板211裡面的個別平台211x。在進行用以形成導體圖案113的沉積製程之後，該遮罩層可以被移除。根據本實施例，導體圖案113係位於平台 211x之上或者重疊平台211x，並且一或更多個導體圖案113係進一步位於樹脂112的頂端表面112a的多個部分之上或者進一步重疊樹脂112的頂端表面112a的多個部分。於某些實施例中，至少某些導體圖案113或者其一部分係寬於平台111x。根據本實施例，導體圖案113以及平台211x為不同的元件並且並非一體成形的元件。根據本實施例，操作步驟S15b的優點係提供導體圖案113使其成為被設置在平台211x以及樹脂112之頂端表面112a的多個部分兩者上方的選擇性沉積薄膜。除了其它優點之外，相較於其它先前方式，此步驟還為半導體封裝200提供一種細微間距施行方式。
圖9D所示的係在根據圖8的操作S2來附接或鑲嵌一電子器件120(例如，半導體晶粒120)的進一步處理之後的模製基板210的剖視圖。圖8的操作S2雷同於圖4與5B的操作S2，並且將不會在此處重複操作S2的細節。
圖9E所示的係在根據圖8之囊封或模製操作s3的額外處理之後的模製基板210以及半導體晶粒120的剖視圖。於一實施例中，圖8的操作S3雷同於圖4與5C的操作S3，並且將不會在此處重複操作S3的細節。
圖9F所示的係在根據圖8之導體凸塊附接操作S4的額外處理之後的半導體封裝200的剖視圖。於一實施例中，導體凸塊140會被形成在或者被附接至平台211x的底部表面211b。根據本實施例，導體凸塊140會被配置在半導體封裝200的輸出觸墊處，用以幫助將半導體封裝200附接至下一層組裝件。舉例來說，導體凸塊140能夠包括導體柱、Kappa柱、導體球、焊球、導體凸塊、Kappa球、或是熟習本技術的人士所知悉的其它雷 同的導體結構。
圖10所示的係根據本發明進一步實施例之製造電子封裝(例如，半導體封裝)的方法的流程圖。和先前的實施例雷同，圖10的方法包括用於製備一基板(例如，一模製基板或是有樹脂填充的基板)的操作S1d；鑲嵌一電子裝置(例如，一半導體晶粒)的操作S2；實施囊封的操作S3，例如，實施模製；以及附接導體凸塊的操作S4。根據本實施例，製備一基板的操作S1d包括：製備一導體基板(例如，一金屬基板)的操作步驟S10d；形成一或更多個平台或線路的操作步驟S11；模製一樹脂(例如，一樹脂層)的操作步驟S12；移除(也就是，研磨)該樹脂的多個部分的操作步驟S13；形成多個導體圖案的操作步驟S14；移除一載板的操作步驟S15d；以及部分移除該基板的操作步驟S16d。
現在首先參考圖11a，根據操作步驟S10d，一基板111(例如，導體基板111或金屬基板111)會被提供。圖中所示的係基板111的剖視圖，並且於一實施例中，基板111包括一大體上類扁平平板的結構，其具有一第一表面111a或是頂端表面111a以及一和頂端表面111a反向的第二表面111b或是底部表面111b。於一實施例中，基板111包括一金屬，例如，銅、銅合金、或是熟習本技術的人士所知悉的其它導體材料。於某些實施例中，基板111的厚度從約70微米至約150微米或更大。根據本實施例，基板111的底部表面111b被附接至一載基板10或是平板形狀載板10的頂端表面10a。於一實施例中，舉例來說，基板111能夠利用一黏著性材料被附接至載基板10。於另一實施例中，基板111能夠為一被沉積的導體層，其厚度從約75微米至約125微米。於一實施例中，該厚度能夠為約100微米。於 一實施例中，載基板10能夠為一半導體基板(例如，矽基板)、低級半導體基板、玻璃基板、碳化矽基板、藍寶石基板、石英基板、陶瓷基板、金屬氧化物基板、金屬基板、或是熟習本技術的人士所知悉的雷同基板。
圖11B所示的係在根據圖10的平台形成操作步驟S11的進一步處理之後的基板111以及載基板10的剖視圖。於一實施例中，具有預設深度的複數條溝槽111c會在從頂端表面111a處朝底部表面111b向內延伸的方向中被選擇性地形成在基板111裡面。根據本實施例，溝槽111c並不會從頭至尾延伸貫穿基板111。圖10以及11B的操作步驟S11雷同於配合圖1以及2B所述的操作步驟S11，並且將不會在此處重複細節。
圖11C所示的係在根據圖10的模製或是樹脂模製操作步驟S12的額外處理之後的基板111以及載基板10的剖視圖。於一實施例中，一絕緣層112、絕緣材料112、囊封劑112、模製層112、樹脂層112、或是樹脂112會被形成用以填充基板111的該複數條溝槽111c。圖10以及11C的操作步驟S12雷同於圖1以及2C的操作步驟S12，並且將不會在此處重複細節。
圖11D所示的係在根據圖10的樹脂移除操作步驟S13的額外處理之後的基板111以及載基板10的剖視圖。於一實施例中，該樹脂移除步驟包括一研磨製程，其中，樹脂112的頂端表面112a會被移除用以將基板111的頂端表面111a裸露至外面。圖10以及11D的操作步驟S13雷同於圖1以及2D的操作步驟S13，並且將不會在此處重複細節。
圖11E所示的係在根據圖10的導體圖案形成操作步驟S14的進一步處理之後的基板111以及載基板10的剖視圖。於一實施例中，複 數個導體圖案113或是複數個導體層113會分別被形成在基板111的複數個平台111x的頂端表面111a之上或上方。圖10以及11E的操作步驟S14雷同於圖1以及2E的操作步驟S14，並且將不會在此處重複細節。
圖11F所示的係在根據圖10的載基板移除操作步驟S15d的額外處理之後的基板111的剖視圖。於一實施例中，載基板10藉由溶解介於該載基板10與基板111之間的黏著層而與基板111分離。接著能夠利用清洗製程來移除任何殘留的黏著劑。於一替代的實施例中，載基板10亦能夠利用研磨製程及/或蝕刻製程來移除。
圖11G所示的係在根據圖10的部分基板移除操作步驟S16d的進一步處理之後的基板111的剖視圖，以便提供一模製基板110或是有樹脂填充的基板110。於一實施例中，基板111的一部分底部表面111b會被移除，多個平台111x會被電氣隔離，並且樹脂112的底部表面112b會裸露於外面。於一實施例中，一部分的基板111會從底部表面111b處被向內移除，用以提供多個電氣隔離的平台111x。於某些實施例中，一第一預設部分的基板111會從底部表面111b處被全域性移除或被非選擇性地移除(也就是，沒有使用遮罩層)，但是，該全域性移除步驟會在抵達樹脂112之前便先終止。舉例來說，研磨製程及/或蝕刻製程會被用來移除該第一預設部分的基板111。接著，一遮罩層(圖中並未顯示)會被形成在基板111的該已部分蝕刻的底部表面的上方，其會覆蓋基板111中要形成平台111x的位置。接著，一第二移除或蝕刻步驟會被用來移除基板111的未被遮罩的部分，以便將樹脂112的底部表面112b裸露於外面。接著，該遮罩層會被移除。半導體封裝100會依此方式被配置成使得平台111x的底部表面111b以及底 部表面112b或樹脂112位在不同的水平平面中。於一實施例中，底部表面111b以及112b沒有共平面，因此，底部表面112b相對於底部表面111b會凹陷或向內形成梯階。於某些實施例中，此特點可有利地幫助將半導體封裝100附接至下一層組裝件，例如，印刷電路板。於一替代的實施例中，單一全域性移除步驟能夠被用來露出樹脂112的底部表面112b並且用以形成電氣隔離的平台111x。於其它實施例中，平台111x的底部表面111b中的多個部分在該第二移除步驟之後係位於樹脂112之上或者重疊在樹脂112上，舉例來說，該第二移除步驟能夠利用該遮罩層來達成。
圖11H所示的係在根據圖10的步驟S2來附接或鑲嵌電子器件120(例如，半導體晶粒120)的額外處理之後的模製基板110的剖視圖。於一實施例中，一半導體晶粒120會被鑲嵌至或是被電氣連接至模製基板110的導體圖案113的頂端表面113a。圖10以及11H的操作步驟S2雷同於圖1以及2G的操作步驟S2，並且將不會在此處重複細節。
圖11I所示的係在根據圖10的囊封或模製操作S3的進一步處理之後的模製基板110以及半導體晶粒120的剖視圖。於一實施例中會利用一模製製程來囊封模製基板110的頂端表面，用以形成一囊封劑130或是囊封主體130。圖10以及11I的操作步驟S3雷同於圖1以及2H的操作步驟S3，並且將不會在此處重複細節。
於一實施例中，根據圖10以及11A至11I所製造的半導體封裝100可以具有和根據圖1以及2A至2H所製造的半導體封裝100相同的配置及外形。
圖11J所示的係在根據圖10的非必要導體凸塊附接操作S4 的額外處理之後的半導體封裝100A的剖視圖。於一實施例中，導體凸塊140會被形成或是被附接至平台111x的底部表面111b。圖10以及11J的操作步驟S4雷同於圖1以及2I的操作步驟S4，並且將不會在此處重複細節。
於一實施例中，根據圖10以及11A至11J所製造的半導體封裝100A可以具有和根據圖1以及2A至2I所製造的半導體封裝100相同的配置及外形。
現在參考圖12A與12B，圖中所示的係另一導體基板的剖視圖，圖中將會說明用於在操作S1d的操作步驟S11中形成平台111x的替代方法。在操作步驟S10中，一基板111y(例如，導體基板111y或金屬基板111y)會被提供在載基板10之上，其圖解在圖12A之中。於一實施例中，基板111y包括一大體上類扁平平板的結構，其具有一第一表面111ya或是頂端表面111ya以及一和頂端表面111ya反向的第二表面111b或是底部表面111b，該第二表面111b或是底部表面111b會被黏著至載基板10的頂端表面10a。基板111y以及載基板10會雷同於圖11A中所述的基板111以及載基板10。於一實施例中，基板111y的厚度小於基板111。
圖12B所示的係在根據操作步驟S11中的形成平台111x的替代方法的額外處理之後的基板111以及載基板10的剖視圖。根據本實施例，一遮罩層(圖中並未顯示)會被設置在頂端表面111ya的上方。於一實施例中，該遮罩層包含多個部分用以覆蓋頂端表面111ya中要提供溝槽111c的多個部分。接著，多個平台111x會被形成在頂端表面111ya之上，舉例來說，利用電鍍製程來形成，其會使用基板111的裸露部分作為晶種區。在平台111x被形成至所希望的厚度之後，該遮罩層便會被移除。於一實施 例中，該遮罩層的厚度等於或大於平台111x之所希望的厚度。根據本實施例，溝槽111c係被形成在有遮罩層存在的地方，而且溝槽111c會分離相鄰或鄰接的平台111x。於一實施例中，平台111x能夠包括銅或是銅合金或是其它合宜的導體材料。根據一實施例，為完成半導體封裝100或100A，能夠如前面所述般地使用操作S12至S16d以及S2至S3並且視情況使用操作S4。
圖13所示的係根據進一步實施例之製造電子封裝(例如，半導體封裝)的方法的流程圖。和先前的實施例雷同，圖13的方法包括用於製備一基板(例如，一模製基板或是有樹脂填充的基板)的操作S1e；鑲嵌一電子裝置(例如，一半導體晶粒)的操作S2；實施囊封的操作S3，例如，實施模製；以及附接導體凸塊的操作S4。根據本實施例，製備一基板的操作S1e包括：製備一導體基板(例如，一金屬基板)的操作步驟S10d；形成一或更多個平台或線路的操作步驟S11e；模製一樹脂(例如，一樹脂層)的操作步驟S12；移除(也就是，研磨)該樹脂的多個部分的操作步驟S13；移除一載板的操作步驟S14e；以及形成一導體薄膜或圖案的操作步驟S15e。
首先現在參考圖14A，根據操作步驟S10e，一導體膜、導體層、或是金屬膜313(其具有一大體上扁平的頂端表面313a以及一大體上扁平反向的底部表面313b)會被設置在一載基板20(例如，平板形狀的載板20)的底部表面20b之上。一實施例中，金屬膜313能夠為厚度範圍從約20微米至約60微米的沉積層。一實施例中，金屬膜313會具有約40微米的厚度。於一實施例中，金屬膜313的頂端表面313a黏著至載基板20的底部表面20b。和載基板10雷同，載基板20能夠為一半導體基板(例如，矽基板)、 低級半導體基板、玻璃基板、碳化矽基板、藍寶石基板、石英基板、陶瓷基板、金屬氧化物基板、金屬基板、或是熟習本技術的人士所知悉的雷同基板。
圖14B所示的係在根據操作步驟S11e的平台形成製程的額外處理之後的載基板20以及金屬膜313的剖視圖。根據本實施例，一遮罩層(圖中並未顯示)會被設置在金屬膜313的底部表面313b的上方。於一實施例中，該遮罩層包含多個部分用以覆蓋底部表面313b中要提供溝槽的多個部分。接著，複數個平台311x會被形成在底部表面313b之上，舉例來說，利用電鍍製程來形成，其會使用金屬膜313的裸露部分作為晶種區。在平台311x被形成至所希望的厚度之後，該遮罩層便會被移除。於一實施例中，該遮罩層的厚度等於或大於平台311x之所希望的厚度。於一實施例中，平台311x能夠包括銅或是銅合金或是其它合宜的導體材料。
圖14C所示的係在根據圖13的樹脂形成操作步驟S12的進一步處理之後的載基板20、金屬膜313、以及平台311x的剖視圖。於一實施例中，一模製製程會被用來形成樹脂112，用以覆蓋或囊封經由平台311x裸露至外面的金屬膜313的底部表面313b。於一實施例中，樹脂112被設置成用以覆蓋金屬膜313的所有底部表面313b以及平台311x。於一實施例中，樹脂112包括一電氣絕緣材料，舉例來說，其可以利用烘烤製程或是其它後置模具固化製程被固化。
圖14D所示的係在根據圖13之樹脂移除操作步驟S13的額外處理之後的載基板20、平台311x、以及樹脂112的剖視圖。於一實施例中會利用一研磨製程從底部表面112b處來移除樹脂112，用以將平台311x 的底部表面311b裸露於外面。於一實施例中，當樹脂112的底部表面112b經由研磨被移除並且平台311x的底部表面311b裸露於外面時，平台311x的底部表面311b中的多個部分便會利用蝕刻或是軟蝕刻製程而被移除。於一實施例中，該蝕刻製程會讓平台311x的底部表面311b相對於樹脂112的底部表面112b為凹陷。這會導致底部表面311b相對於底部表面112b向內偏移或是向內形成梯階。
圖14E所示的係在根據圖13之載板移除操作步驟S14e的進一步處理之後的平台311x、金屬膜313、以及樹脂112的剖視圖。於一實施例中，載基板20會與金屬膜313的頂端表面313a分離，並且殘留在頂端表面313a之上的任何黏著劑會利用一清洗製程來移除。於一替代的實施例中，載基板亦能夠利用研磨製程及/或蝕刻製程來移除。
圖14F所示的係在根據圖13的導體薄膜圖案化操作步驟S15e的進一步處理之後的平台311x、金屬膜313、以及樹脂112的剖視圖。於一實施例中，複數個導體圖案313x會藉由圖案化金屬薄膜313而從頂端表面313a處被形成。於一實施例中，一遮罩層會被形成在樹脂112以及平台311的底部表面的上方。於一實施例中，一蝕刻製程會被用來移除金屬膜313中未被遮罩的部分，以便以所希望的配置來提供導體圖案313x。兩個遮罩層接著都會被移除，用以提供模製基板310。根據本實施例，導體圖案313x係位於個別的平台311x之上或是重疊個別的平台311x並且被電連接至個別的平台311x，並且於某些實施例中，會如圖14F中大體上所示般地位於樹脂112之上或是重疊樹脂112。
圖14G所示的係在根據圖13的步驟S2來附接或鑲嵌電子 器件120(例如，半導體晶粒120)的額外處理之後的模製基板310的剖視圖。於一實施例中，一半導體晶粒120會被鑲嵌至或是被電氣連接至模製基板310的導體圖案313x的頂端表面313a。於一實施例中，半導體晶粒120可以利用下面的附接技術被鑲嵌至導體圖案313x，例如，覆晶黏著技術、溫度壓縮(TC)黏著技術、溫度壓縮非導電膏(TCNCP)黏著技術、或是熟習本技術的人士所知悉的其它技術。於一實施例中，半導體晶粒120有一第一表面120a(例如，頂端表面)以及一和第一表面120a反向的第二表面120b(例如，底部表面)。複數個導體凸塊121會被提供在第二表面120b上，其面向導體圖案313x。根據本實施例，半導體晶粒120經由該複數個導體凸塊121被電氣連接至導體圖案313x。於某些實施例中，每一個導體凸塊121可以進一步包含一位於遠端部分處的焊帽121a，用以幫助被附接至導體圖案313x。於某些實施例中，每一個導體凸塊121皆能夠包括一導體柱、一Kappa柱、一導體球、一焊球、一Kappa球、前述的組合、或是熟習本技術的人士所知悉的其它雷同的導體結構。半導體晶粒120能夠為一積體電路裝置、一感測器裝置、一離散裝置、光學裝置、或是相容於模製基板310之配置的其它電子裝置。
圖14H所示的係在根據圖13之囊封或模製操作S3的額外處理之後的模製基板310以及半導體晶粒120的剖視圖。於一實施例中，一模製製程會被用來囊封模製基板310的頂端表面，用以形成半導體封裝300的囊封劑130或是封裝主體130。於一實施例中，囊封劑130會覆蓋或囊封半導體晶粒120、導體圖案313x、以及樹脂112的頂端表面112a。囊封劑130係被配置成用以電氣隔離並且物理性保護導體圖案313x、導體凸塊 121、以及半導體晶粒120。於其它實施例中，一底層填充層或區域(圖中並未顯示)會被提供在半導體晶粒120以及導體圖案313x之間。
圖14I所示的係在根據圖13之導體凸塊附接操作S4的額外處理之後的半導體封裝300的剖視圖。於一實施例中，導體凸塊340會被形成或是被附接至平台311x的底部表面311b。根據本實施例，導體凸塊340會被配置在半導體封裝300的輸出觸墊處，用以幫助將半導體封裝300附接至下一層組裝件。舉例來說，導體凸塊340能夠包括導體柱、Kappa柱、導體球、焊球、導體凸塊、Kappa球、或是熟習本技術的人士所知悉的其它雷同的導體結構。
現在參考圖15A與15B，圖中所示的係另一導體基板結構的剖視圖，圖中將說明操作S1e的操作步驟S11e中用於形成平台311x的替代方法。在操作步驟S10e中，一基板313或是導體基板313(例如，金屬基板313或是金屬膜313)會被提供，其具有一大體上扁平的頂端表面313a以及一反向的大體上扁平的底部表面313b。於一實施例中，舉例來說，頂端表面313a利用一黏著層或是一黏接層被附接至載基板20的底部表面20b。於一替代的實施例中，導體基板313會被沉積在載基板20之上。於一實施例中，導體基板313的厚度從約80微米至約120微米。於一實施例中，導體基板313的厚度約100微米。載基板20能夠包括如前面配合圖14A中所述之材料的雷同材料。
圖15B所示的係在根據圖13的平台形成操作步驟S11e的額外處理之後的導體基板313以及載基板20的剖視圖。於一實施例中，具有預設深度的複數條溝槽311c會在從導體基板313的底部表面313b處朝頂端 表面313a的方向中被形成。於一實施例中，複數條溝槽311c會被形成在要形成複數個平台311x的區域以外的區域之中。於一實施例中，溝槽311c可以藉由部分蝕刻要形成該複數個平台311x的區域以外的區域而被選擇性地形成，舉例來說，其會使用一經過圖案化的遮罩層(圖中並未顯示)。根據本實施例，一部分的導體基板313在該部分蝕刻步驟之後會殘留，並且該殘留的導體基板部分能夠被用來在操作步驟S15e中接續形成導體圖案313x。於此配置中，導體圖案313x以及平台311x係由單件材料(也就是，導體基板313)所形成。接著，當該複數條溝槽311c被形成時，一從該金屬薄膜313處朝一下方部分處突出的區域的底部表面313b則會變成每一個平台311x的底部表面311b。於一實施例中，導體基板313能夠為銅、銅合金、或是熟習本技術的人士所知悉的其它導體材料。
載基板20、導體基板313、以及平台311x會利用操作S1e的操作步驟被進一步處理。圖解在圖14C至14I中的其它操作則與下面操作步驟雷同：操作步驟S12中的樹脂112的模製；操作步驟S13中的移除一部分的樹脂112；操作步驟S14e中的移除載基板20；操作步驟S15e中的圖案化導體薄膜；操作S2中的鑲嵌半導體晶粒；操作S3中的實施囊封操作；以及操作S4中的附接第一導體凸塊。
配合根據本揭示內容的半導體封裝及其製造方法，一良好的薄膜導體圖案可以被任意形成在一金屬基板之上並且藉由利用該金屬基板作為晶種而被形成在一樹脂的頂端表面之上，並且可以達成細微間距施行方式。於一實施例中可以支援小於或等於約40微米的觸墊寬度及觸墊分隔距離。不過，應該瞭解的係，本實施例亦能夠用於其它觸墊分隔距離及觸 墊寬度。
據此，配合根據本揭示內容的半導體封裝及其製造方法，一半導體封裝的總厚度可以藉由使用經由蝕刻而被形成為輸出觸墊的複數個觸墊而縮減並且可以節省其製造成本。
熟習本技術的人士從前面的所有說明中便能夠根據一實施例來決定一種製作半導體封裝的方法，其包括在一導體基板上形成朝向一上方部分突出的多個平台，該導體基板具有一實質上平坦的底部表面，其中，複數條溝槽會分離該些平台。該方法包含形成一樹脂用以填充該複數條溝槽，該樹脂係位於該些平台的頂端表面之上或是重疊該些平台的頂端表面。該方法包含從該底部表面處移除該導體基板的多個部分，用以定義該些平台的底部表面並且露出該樹脂。該方法包含移除該樹脂，用以露出該些平台的頂端表面並且形成多個導體圖案，該些導體圖案係在該些平台的該些頂端表面之上或者重疊該些頂端表面並且被電氣耦合至該些頂端表面。該方法包含將一半導體晶粒附接至該些導體圖案並且形成一封裝主體，該封裝主體係用於囊封該半導體晶粒、該樹脂的一頂端表面的多個部分、以及該些導體圖案的至少多個部分。
熟習本技術的人士從前面的所有說明中便能夠根據另一實施例來決定一種半導體封裝的製造方法，其包括實施一平台形成操作，用以在一導體基板上形成朝向一下方部分突出的複數個平台，該導體基板具有一用以形成複數條溝槽的扁平底部表面，其中，該些溝槽為該複數個平台的分離空間。該方法包含實施一模製操作，用以形成一絕緣層。以便填充為該複數個平台之分離空間的所有該複數條溝槽。該方法包含實施一導 體薄膜圖案化操作，用以圖案化該導體薄膜，以便具有複數個導體圖案。該方法包含實施一半導體晶粒鑲嵌操作，用以鑲嵌一半導體晶粒，以便讓一半導體晶粒的一第二導體凸塊被電氣連接至該複數個導體圖案。該方法包含實施一囊封操作，用以形成一囊封劑，以便覆蓋由該複數個平台、該絕緣層、以及該導體圖案所形成的一基板的一頂端表面並且覆蓋該半導體晶粒。
於另一實施例中，在實施該平台形成操作之前，該方法會進一步包括在一載板的底部表面上形成導體薄膜。於一進一步實施例中，實施該平台形成操作會包括藉由選擇性地沉積一導體材料於該導體薄膜的一底部表面之上來形成該複數個平台。於又一進一步實施例中，實施該模製操作包括形成該絕緣層用以填充該複數條溝槽並且用以覆蓋該複數個平台的所有底部表面。於另一實施例中，在實施該模製操作之後，該方法會進一步包括移除該絕緣層一底部表面，用以將該複數個平台的底部表面裸露於外面並且讓該載板與該導體薄膜的一頂端表面分離。於一進一步實施例中，在實施該模製操作之後，該方法會進一步包括將多個導體凸塊附接至該複數個平台的底部表面。於又一進一步實施例中，實施該導體薄膜圖案化操作會包含藉由蝕刻來圖案化該導體薄膜而形成複數個導體圖案，以便選擇性地裸露該絕緣層於該導體薄膜的一頂端表面上。於另一實施例中，實施該平台形成操作包括從該導體薄膜的一底部表面朝上方的方向進行部分蝕刻而形成具有預設深度的複數條溝槽，以便形成朝向一下方部分突出的複數個平台。
鑒於上面所有說明，顯見的係，本發明揭示一種新穎的結構 與方法。除了其它特點之外，本發明還包含一種模製基板，其在一絕緣層裡面具有複數個導體平台。多個導體圖案會被設置在多個頂端平台表面之上，並且於某些實施例中，會被設置在該絕緣層的一頂端表面之上。一電子裝置會被電氣連接至該些導體圖案，並且一封裝主體會囊封該電子裝置以及該導體圖案的至少多個部分以及該絕緣層的該頂端表面的至少多個部分。另外，該絕緣層的該底部表面以及該些平台底部表面係被設置在不同的平面之中。除此之外，於一實施例中，該些平台頂端表面可有利地作為晶種區，用於將該些導體圖案沉積於該模製基板之上。
雖然本文已經參考本發明的示範性實施例來特別圖解與說明過本發明；不過，熟習本技術的人士便會瞭解，亦能夠於其中進行形式與細節的各種改變，其並沒有脫離由下面申請專利範圍所定義之本發明的精神與範疇。所以，本發明實施例的所有觀點希望被視為解釋性而沒有限制意義，並且希望參考隨附的申請專利範圍以表明本發明的範疇，而非參考前面的說明。
如後面的申請專利範圍的反映，本發明的觀點並非單一前面所揭實施例的所有特點。因此，後面所陳述的申請專利範圍會明確地被併入【實施方式】之中，每一條專利項皆單獨代表本發明的一不同實施例。再者，本文中所述的某些實施例雖然僅包含其它實施例之中所包含的某些特點；但是，熟習本技術的人士便會瞭解，不同實施例之特點的組合同樣落在本發明的範疇裡面並且形成不同的實施例。

Claims (20)

  1. 一種電子封裝結構，其包括：一基板，其包括：複數個平台，其彼此橫向分隔並且包括一導體材料，其中每一個平台皆具有一平台側壁表面、一平台頂端表面以及一平台底部表面，一絕緣材料，其被設置在每一個平台的該側壁表面之中，其中該絕緣材料具有一頂端表面以及一反向的底部表面，以及複數個導體圖案，其中每一個導體圖案被設置在一個別平台頂端表面的至少一部分之上；一電子裝置，其被電氣耦合至該複數個導體圖案，其中該電子裝置在剖視圖中具有相對的側邊表面，以及其中每一個平台在該剖視圖中從相對的該側邊表面被向內設置；以及一封裝主體，用以囊封該絕緣材料的該頂端表面以及該電子裝置，其中該平台底部表面裸露於外面。
  2. 根據申請專利範圍第1項的電子封裝結構，其中：該絕緣材料的該頂端表面實質上和該平台頂端表面共平面；以及該絕緣材料的該底部表面和該平台底部表面偏移。
  3. 根據申請專利範圍第1項的電子封裝結構，其中該絕緣材料的該底部表面相對於該平台底部表面被向內設置，以及其中該平台側壁表面的部分暴露於該絕緣材料的外面。
  4. 根據申請專利範圍第3項的電子封裝結構，其進一步包括被耦合至該平台底部表面的多個導體凸塊，其中該導體凸塊覆蓋該平台側壁表面的經 暴露的該部分。
  5. 根據申請專利範圍第1項的電子封裝結構，其中該電子裝置包括一半導體裝置，其利用複數個導體凸塊被電氣耦合至該複數個導體圖案。
  6. 根據申請專利範圍第1項的電子封裝結構，其中至少某些導體圖案被設置在該絕緣材料的該頂端表面的多個部分之上。
  7. 一種形成電子封裝的方法，其包括：提供一導體基板，其具有一頂端基板表面以及一反向的底部基板表面；形成多個平台，它們連接該導體基板並且藉由一或更多溝槽分離，其中該平台各具有一頂端平台表面；形成一絕緣層，其被設置在該一或更多溝槽裡面，該絕緣層具有一頂端表面以及一底部表面；形成多個導體圖案，每一個導體圖案皆在該頂端平台表面之上並且被電氣耦合至該頂端平台表面；從該底部基板表面向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該平台的底部平台表面；將一電子裝置電氣耦合至該導體圖案；以及形成一封裝主體，用以囊封該頂端基板表面、該絕緣層的該頂端表面、該電子裝置以及該電子裝置的至少多個部分。
  8. 根據申請專利範圍第7項的方法，其中形成該平台包括選擇性地移除該頂端基板表面中的多個部分，且其中該頂端基板表面的殘留部分定義該頂端平台表面，且其中形成該絕緣層包括形成該絕緣層的該頂端表面使其與該頂端平台表面實質上共平面。
  9. 根據申請專利範圍第7項的方法，其中形成該平台包括於該頂端基板表面上選擇性地形成該平台。
  10. 根據申請專利範圍第7項的方法，其中移除該導體基板的該部分包括在該底部平台表面以及該絕緣層的該底部表面之間形成一偏移，俾使得該底部平台表面相對於該絕緣層的該底部表面向內凹陷。
  11. 根據申請專利範圍第7項的方法，其中移除該導體基板的該部分包括在該底部平台表面以及該絕緣層的該底部表面之間形成一偏移，使得該絕緣層的該底部表面從該底部平台表面向內凹陷。
  12. 根據申請專利範圍第7項的方法，其進一步包括於該底部平台表面上形成多個導體凸塊。
  13. 根據申請專利範圍第7項的方法，其中：形成該絕緣層包括利用一模製樹脂來填充該一或更多條溝槽，其中該模製樹脂重疊該頂端平台表面；以及該方法進一步包括移除該模製樹脂的一部分，以便露出該頂端平台表面。
  14. 根據申請專利範圍第7項的方法，其中形成該導體圖案包括：於該絕緣層的該頂端表面的至少多個部分上形成一遮罩層；以及利用該頂端平台表面作為晶種區來電鍍該導體圖案。
  15. 根據申請專利範圍第7項的方法，其進一步包括：在形成該平台之前先將一載基板附接至該導體基板；以及在形成該平台之後移除該載基板。
  16. 一種形成電子封裝的方法，其包括： 提供一模製基板，其包括彼此橫向分隔的複數個平台並且包括一導體材料，其中每一個平台皆具有一平台側壁表面、一平台頂端表面以及一平台底部表面，一絕緣材料會被設置在每一個平台的側壁表面中，其中該絕緣材料具有一頂端表面以及一反向的底部表面，並且該模製基板包括複數個導體圖案，其中每一個導體圖案被設置在一個別的平台頂端表面的至少一部分上；將一電子裝置電氣耦合至該複數個導體圖案，其中該電子裝置在剖視圖中具有相對的側邊表面，以及其中每一個平台在該剖視圖中從相對的該側邊表面被向內設置；以及形成一封裝主體，其囊封該絕緣材料的該頂端表面以及該電子裝置，其中該平台底部表面裸露於外面。
  17. 根據申請專利範圍第16項的方法，其中提供該模製基板包括讓每一個平台底部表面偏移於該絕緣材料的該底部表面，使得該絕緣材料的該底部表面相對於該平台底部表面被向內設置，並且該平台側壁表面的部分暴露於該絕緣材料的外面。
  18. 根據申請專利範圍第16項的方法，其中提供該模製基板包括：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們連接該導體基板並且在剖視圖中藉由多條溝槽而分開；形成該絕緣層，其被設置在該溝槽裡面並且延伸在該平台頂端表面上方；移除該絕緣層的一部分用以露出該平台頂端表面，其中該絕緣層具有 一頂端表面以及一底部表面，該頂端表面鄰接該平台頂端表面並且與該平台頂端表面實質上共平面；形成該導體圖案，其中形成該導體圖案包括：於該絕緣層的該頂端表面的至少多個部分上形成一遮罩層；以及利用該平台頂端表面作為晶種區來電鍍該導體圖案；以及從該底部基板表面向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該平台的該平台底部表面。
  19. 根據申請專利範圍第16項的方法，其中提供該模製基板包括：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們連接該導體基板並且在剖視圖中藉由多條溝槽而分開；形成該絕緣層，其被設置在該溝槽裡面並且延伸在該平台頂端表面上方；從該底部基板表面向內移除該導體基板的一部分，用以將該絕緣層裸露於外面並且用以定義該平台的該平台底部表面；移除該絕緣層的一部分用以露出該平台頂端表面，其中該絕緣層具有一頂端表面以及一底部表面，該頂端表面鄰接該平台頂端表面並且與該平台頂端表面實質上共平面；以及形成該導體圖案。
  20. 根據申請專利範圍第16項的方法，其中提供該模製基板包括：提供一導體基板，其具有一頂端基板表面與一反向的底部基板表面；形成該複數個平台，它們連接該底部基板表面並且在剖視圖中藉由多 條溝槽而分開；形成該絕緣層，其被設置在該溝槽裡面並且延伸在該平台底部表面上方；移除該絕緣層的一部分用以露出該平台底部表面，其中該絕緣層具有一頂端表面，該頂端表面鄰接該平台頂端表面並且與該平台頂端表面實質上共平面；以及選擇性地移除該基板頂端表面的多個部分，以便形成被電氣耦合至該平台頂端表面的該複數個導體圖案。
TW105101690A 2015-03-20 2016-01-20 形成模製基板電子封裝及結構的方法 TWI602268B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150038902A KR101665242B1 (ko) 2015-03-20 2015-03-20 반도체 패키지 및 이의 제조 방법
US14/984,064 US9922919B2 (en) 2015-03-20 2015-12-30 Electronic package structure having insulated substrate with lands and conductive patterns

Publications (2)

Publication Number Publication Date
TW201701417A TW201701417A (zh) 2017-01-01
TWI602268B true TWI602268B (zh) 2017-10-11

Family

ID=56925125

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105101690A TWI602268B (zh) 2015-03-20 2016-01-20 形成模製基板電子封裝及結構的方法

Country Status (3)

Country Link
US (4) US9922919B2 (zh)
KR (1) KR101665242B1 (zh)
TW (1) TWI602268B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8486726B2 (en) * 2009-12-02 2013-07-16 Veeco Instruments Inc. Method for improving performance of a substrate carrier
US20160307799A1 (en) * 2015-04-15 2016-10-20 Advanced Semiconductor Engineering, Inc. Semiconductor substrates, semiconductor packages and processes of making the same
US10297575B2 (en) * 2016-05-06 2019-05-21 Amkor Technology, Inc. Semiconductor device utilizing an adhesive to attach an upper package to a lower die
US10716219B2 (en) * 2017-01-26 2020-07-14 Lite-On Electronics (Guangzhou) Limited Electronic product and manufacturing method thereof
CN108364872B (zh) 2017-01-26 2020-08-18 光宝电子(广州)有限公司 电子制品及其制造方法
CN109275275A (zh) * 2017-07-18 2019-01-25 光宝科技股份有限公司 电子制品的制造方法
TWI647769B (zh) * 2018-02-14 2019-01-11 矽品精密工業股份有限公司 電子封裝件之製法
JP2020061406A (ja) * 2018-10-05 2020-04-16 株式会社村田製作所 半導体装置
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
CN111326494A (zh) * 2020-02-28 2020-06-23 维沃移动通信有限公司 封装结构、制作方法、电路板结构及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305359A (en) * 2001-12-25 2003-10-16 Hitachi Chemical Co Ltd Connection substrate, multilayer wiring board using the connection substrate, substrate for semiconductor package, semiconductor package, and methods for manufacturing them
US20140042615A1 (en) * 2012-08-07 2014-02-13 Mediatek Inc. Flip-chip package
TW201417239A (zh) * 2012-09-24 2014-05-01 Luxvue Technology Corp 微型元件穩定柱
TW201431029A (zh) * 2010-09-10 2014-08-01 Taiwan Semiconductor Mfg 半導體元件及製造半導體元件之方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3883784B2 (ja) 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP4353853B2 (ja) 2004-05-20 2009-10-28 三洋電機株式会社 回路装置の製造方法および板状体
CN100555592C (zh) 2007-02-08 2009-10-28 百慕达南茂科技股份有限公司 芯片封装结构及其制作方法
KR20090039411A (ko) * 2007-10-18 2009-04-22 삼성전자주식회사 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
KR100923869B1 (ko) 2008-02-04 2009-10-27 에스티에스반도체통신 주식회사 몰딩후 연결단자가 분리되는 반도체 패키지 제조방법 및이에 의한 반도체 패키지
KR101111424B1 (ko) 2009-11-04 2012-02-16 앰코 테크놀로지 코리아 주식회사 더블 솔더 방식의 입출력단자를 갖는 반도체 패키지
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8076184B1 (en) * 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
KR20120031681A (ko) 2010-09-27 2012-04-04 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
KR101711499B1 (ko) 2010-10-20 2017-03-13 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8338924B2 (en) 2010-12-09 2012-12-25 Qpl Limited Substrate for integrated circuit package with selective exposure of bonding compound and method of making thereof
KR101197514B1 (ko) * 2011-03-23 2012-11-09 주식회사 심텍 반도체 패키지 및 그 제조방법
US8759153B2 (en) 2011-09-06 2014-06-24 Infineon Technologies Ag Method for making a sensor device using a graphene layer
US8642384B2 (en) * 2012-03-09 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
JP6152254B2 (ja) * 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200305359A (en) * 2001-12-25 2003-10-16 Hitachi Chemical Co Ltd Connection substrate, multilayer wiring board using the connection substrate, substrate for semiconductor package, semiconductor package, and methods for manufacturing them
TW201431029A (zh) * 2010-09-10 2014-08-01 Taiwan Semiconductor Mfg 半導體元件及製造半導體元件之方法
US20140042615A1 (en) * 2012-08-07 2014-02-13 Mediatek Inc. Flip-chip package
TW201417239A (zh) * 2012-09-24 2014-05-01 Luxvue Technology Corp 微型元件穩定柱

Also Published As

Publication number Publication date
US20180158767A1 (en) 2018-06-07
US20230240457A9 (en) 2023-08-03
US11961794B2 (en) 2024-04-16
US20210106156A1 (en) 2021-04-15
US20160276236A1 (en) 2016-09-22
KR20160112701A (ko) 2016-09-28
US20240258225A1 (en) 2024-08-01
KR101665242B1 (ko) 2016-10-11
US10910298B2 (en) 2021-02-02
US9922919B2 (en) 2018-03-20
TW201701417A (zh) 2017-01-01

Similar Documents

Publication Publication Date Title
TWI602268B (zh) 形成模製基板電子封裝及結構的方法
US11908779B2 (en) Land structure for semiconductor package and method therefor
KR101495959B1 (ko) 인터포저 프레임을 이용한 패키징
JP4472682B2 (ja) イメージセンサのウエハレベルチップスケールパッケージの製造方法
TWI527175B (zh) 半導體封裝件、基板及其製造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
CN106241726B (zh) Mems封装技术
US10297552B2 (en) Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects
TW201336040A (zh) 半導體封裝及其製造方法
CN104882417A (zh) 集成无源倒装芯片封装
TW201126618A (en) Method and system for manufacturing an IC package
US9129975B2 (en) Method of forming a thin substrate chip scale package device and structure
US9293398B2 (en) Land structure for semiconductor package and method therefor
US10224218B2 (en) Method for fabricating semiconductor package having a multi-layer encapsulated conductive substrate and structure
CN104051399B (zh) 晶圆级芯片尺寸封装中间结构装置和方法
CN106057786B (zh) 3d堆叠式芯片封装件
JP6927179B2 (ja) 電気部品の積層体とその製造方法
KR101605610B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR20160017412A (ko) 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법
TWI595616B (zh) 晶片封裝體及其形成方法
CN112930589B (zh) 衬底结构及其制造和封装方法
KR100800135B1 (ko) 칩 사이즈 패키지 제조방법
TWI612587B (zh) 一種無基板半導體封裝製造方法
KR20150084289A (ko) 반도체 패키지 제조 방법
TWI594349B (zh) 半導體封裝載板及其製造方法