TWI601188B - 製造微晶半導體膜的方法及製造半導體裝置的方法 - Google Patents

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Description

製造微晶半導體膜的方法及製造半導體裝置的方法
本發明係有關於使用氣相沈積法製造晶體半導體膜的方法及製造包括此晶體半導體膜的半導體裝置的方法。
於薄膜電晶體的技術領域中，利用電漿化學氣相沈積(電漿CVD)法製造半導體膜被使用，且各種改良試圖製造具有更高良率的產品。
例如，電漿化學氣相沈積裝置之電極結構被揭露，用以於反應腔室中產生電漿之電極具有圓柱狀凹陷部且該圓柱狀凹陷部經由溝槽彼此連接，該溝槽較該圓柱狀凹陷部直徑窄(見專利文獻1)。
此外，一種氣體擴散板(所謂的噴淋板)被揭露，其具有自中心部位向邊緣部位增加之氣體流動路徑、直徑、深度及表面區域，用以於處理腔室中分散氣體且形成厚度與特性均勻之膜(見專利文獻2)。於另一例中，用以在下列條件中形成薄膜以更有效率地形成更高品質薄膜之技術被揭露：使用梯狀電極；100MHz之超高頻率功率具有400帕之氣壓；且2奈米/秒之薄膜形成率被設定在介於梯狀電極與基板的6微米距離內(見專利文獻3)。
[參考]
[專利文獻1]日本公開專利申請案No.2004-296526
[專利文獻2]日本公開專利申請案No.2005-328021
[專利文獻3]日本公開專利申請案No.2005-259853
然而，傳統的電漿CVD裝置之結構缺陷為電場被局部地集中且因此無法製造出稠密的微晶半導體膜。例如，平板電極之表面具有凹陷部或突出部，藉以電場被局部地集中於凹陷部或突出部邊角。因此，反應氣體激烈的反應於電場集中之區域，且經由於氣相中之反應不正常成長之粒子被包含於沈積薄膜中。因此，稠密的半導體膜無法被製造。
有鑑於以上所述情形，本發明說明書中揭露之實施例的目的之一便是提供用以製造稠密半導體膜的電漿CVD裝置之結構。此外，本發明說明書中揭露之實施例的另一目的便是提供用以在晶粒間無空腔之製造稠密的半導體膜的技術。
本發明之一實施例為電漿CVD裝置，包含供以電力之電極以於電漿CVD裝置的反應腔室中產生電漿。該電極於相對基板之表面具有共用平面，且該共用平面具有複數個氣體供應埠以供應反應氣體至反應腔室。突出自設置有氣體供應埠之共用平面之突出結構體(突出部)設置於各氣體供應埠周圍。這些突出結構體被設置以圍繞各氣體供應埠。複數個突出結構體彼此可單獨地設置以圍繞各氣體供應埠。
本發明之另一實施例為電漿CVD裝置，包括供應以電力的電極以產生電漿於該電漿CVD裝置之反應腔室中。此電極於相對於基板之表面具有共用平面，且電極設置有複數個突出自該共用平面之突出結構體。複數個突出結構體可彼此單獨地設置。第一氣體供應埠設置於突出結構體頂端或其鄰近處。此外，該電極之共用平面設置有第二氣體供應埠。突出結構體被設置以包圍第二氣體供應埠。形成氣體系統以經由第一氣體供應埠與第二氣體供應埠供應相同種類氣體或不同種類氣體。
突出結構體被設置以自設置有氣體供應埠之共用平面突出，具有增加突出結構體鄰近處之電漿密度功效。在此例中，較佳是突出結構體之角具有平滑曲面形狀而非尖銳端面。換句話說，該電極設置之突出結構體較佳為具有使高電場區域不會形成於突出結構體各自的角上之形狀，而電漿密度於氣體供應埠存在之部位增加。為了獲得如此效果，較佳是突出結構體具有錐形的形狀且被去角。
高密度電漿區域被形成於供以電力產生電漿之電極之氣體供應埠的鄰近處，且反應氣體被供應至該區域，藉此促進反應氣體之解離，以及氣相中沈積前驅物之反應增加。為了促進此效果，該電極設有加熱單元以幫助反應氣體之解離。
此外，本發明一實施例為一種方法，其中高密度電漿區域被形成於氣體供應埠的鄰近處，反應氣體經由該氣體供應埠被供應至反應腔室，以及半導體之晶體成長於包括該高密度電漿區域之氣相中且沈積晶體為薄膜。
為了於氣相中成長半導體晶體，較佳是增加反應壓力及減少電極間之距離。當反應壓力較高，介於由輝光放電產生之自由基間以及介於自由基與反應氣體分子間之碰撞反應機率增加。藉由減少電極間之距離，使晶體沈積前驅物生成以於被擴大前到達基板之沈積表面，且晶體沈積前驅物於沈積表面上變成晶核。因此，晶核成長，藉以形成具有結晶度之稠密微晶半導體膜。然後，該晶體沈積前驅物產生於氣相中，藉此，即使在基底為絕緣薄膜之例子中，具有良好的結晶度之微晶半導體膜可自沈積之初期被形成。
此外，較佳是加入稀有氣體至該反應氣體。稀有氣體隨著反應氣體被導入反應腔室具有降低電子溫度及增加電子密度之功效。因此，產生之自由基數量增加，薄膜形成率被改善，微晶半導體膜之結晶度被改善，且因此微晶半導體膜高壓密集。為獲得此效果，必須激發稀有氣體以處於暫穩定態且因此必須產生稀有氣體之受激態物質或供應足以解離稀有氣體之電場。例如，當除了反應氣體之甲矽烷與氫氣外之稀有氣體氬氣被加入，氫氣自由基之數量增加且微晶半導體膜之結晶度被改善。
例如，依據本發明一實施例之一種用以製造微晶半導體膜的方法，包含以下步驟：藉由於一條件下供應60MHz或更小之高頻功率至第一電極以形成電漿區域於第一電極與第二電極間，該條件為電漿CVD裝置之反應腔室中反應氣體壓力被設定為大於或等於450Pa且小於或等於13332Pa，較佳為大於或等於450Pa且小於或等於2000Pa以及介於該電漿CVD裝置之該第一電極與該第二電極間距離被設定為大於或等於1mm且小於或等於20mm；較佳是大於或等於4mm且小於或等於16mm，形成晶體沈積前驅物於包括該電漿區域之氣態中；藉由沈積該晶體沈積前驅物以形成大於或等於5nm且小於或等於15nm之晶核；以及藉由自該晶核成長晶體以形成微晶半導體膜。
需注意於突出結構體設置有第一或第二電極之例子中，沈積前驅物可由經由氣體供應埠供應反應氣體方式產生，氣體供應埠設置在第一或第二電極之共用平面，或在突出結構體頂部或其鄰近處以使反應氣體流入高密度電漿區域。或者，沈積前驅物可由經由設置在第一或第二電極之突出結構體頂部或其鄰近處之第一氣體供應埠及設置在第一電極或第二電極之共用平面之第二氣體供應埠供應反應氣體方式產生，以使經由各別氣體供應埠供應之反應氣體流經高密度電漿區域。
上述結構中，藉由加入稀有氣體至該反應氣體而使高密度電漿區域之電子溫度降低且高密度電漿區域之電子密度增加，以致微晶半導體膜之結晶度被改善。
此外，薄膜電晶體可由以下步驟製造：形成閘電極於基板上；形成覆蓋閘電極之閘極絕緣層；形成微晶半導體層於閘極絕緣層上，使用以上方法以製造微晶半導體膜；以及形成電連接微晶半導體層之佈線。
經由氣體供應埠供應之個別氣體流入高密度電漿區域，藉此沈積前驅物可於氣相中產生，且該反應被促進。
此外，結構體被設置在平面電極之表面且該結構體具有在邊角處為曲面之形狀，藉以使高密度電漿區域被形成，而不會集中電場於邊角處。
而且，介於已成為奈米晶體之沈積前驅物間之碰撞不會藉由縮短電極間之距離而發生；因此，非晶成分不會產生。
如上所述，包括於沈積之微晶半導體膜中之非晶成分數量可被減少；因此，稠密微晶半導體膜可被製造。
以下將參照圖式詳細敘述本發明實施例。然而，需注意本發明不受限於以下敘述，對熟悉該項技藝者當可輕易瞭解在不脫離本發明精神與範疇下，可將其模式及細節以各種方式修改。因此，本發明之揭露應不被解釋為受限於以下實施例所描述。注意以下本發明描述之結構中，相同部分或具相似功能部分於圖式中是以相同參考數字表示。相同劃影線圖案應用於相似部分，此外，在一些例子中絕緣層並不顯示於上視圖中。需注意在一些例子中各圖中之尺寸、膜厚度或各結構區域被誇大以更清楚。因此，本發明應不被受限於如圖所示之比例。
(實施例1)
在此實施例中，製造具有高結晶度之微晶半導體膜的方法描述於圖1A及圖1B、圖2、圖3A及圖3B，及圖4中。
如圖1A所示，製造微晶半導體膜的方法見於此實施例中，沈積前驅物43形成於氣相中，沈積前驅物43沈積在形成於基板40上之基體薄膜42上，且結晶核44形成。接著如圖1B所示，微晶半導體膜形成於結晶核44上，藉此晶體使用結晶核44作為核種而成長以形成微晶半導體膜46。
沈積前驅物43經由電漿中電子與來源氣體反應而形成。薄膜形成腔室之壓力高於傳統之微晶半導體膜之薄膜形成壓力300帕，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕。沈積前驅物大小為數個奈米，與複數自由基連續反應。因此，可以說沈積前驅物為高階自由基(SiHn)x(n=1,2,3)，其為良序。此例中來源氣體為含有矽或鍺之沈積氣體，使用矽、鍺或矽化鍺形成沈積前驅物43。因此，沈積於基體薄膜42上之沈積前驅物43成為結晶核44。或者，沈積前驅物43沈積於混合有於電漿中被釋出之活性自由基之基體薄膜42上，成為結晶核44。大小包含5nm至15nm之結晶核44為良序，因為在晶粒中，包含微晶體，其為可被視為單晶之良好結晶。因此，當電漿釋出之活性自由基到達結晶核44時，使用結晶核44作為晶種而成長晶體；因此，具有高結晶度之微晶半導體膜46可自介於基體薄膜與結晶核間之介面形成。
於此實施例中，結晶核44可以薄膜形成腔室之壓力設定為高於傳統之微晶半導體膜之薄膜形成壓力，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕的方式，密集沈積在基體薄膜42上。也就是說，緊密接觸的鄰接結晶核44沈積於基體薄膜42上。因此，當使用結晶核44作為晶種而成長晶體時，晶體晶粒變得緊密，且介於晶體晶粒間的非晶半導體與低濃度區域降低；因此，可形成具有高結晶度之微晶半導體膜46。
需注意基體薄膜42之表面是在形成微晶半導體膜46之上。基板40及基體薄膜42可被適當使用。
此處，可製造具有此實施例特徵之沈積前驅物43與結晶核44的電漿CVD裝置描述於圖2、圖3A與圖3B，與圖4中。
圖2所示為電漿CVD裝置結構。使用例如鋁或不鏽鋼之剛性材料形成反應腔室100b且反應腔室100b內部抽真空。此實施例中使用不鏽鋼形成反應腔室100b以增加其機械強度，且其內部以熱噴霧法塗佈鋁。此外，此實施例中較佳的是電漿CVD裝置中的反應腔室可拆卸以維護且反應腔室100b之內部以熱噴霧法規則地再塗佈鋁。反應腔室100b具有第一電極101(也指上電極)與相對於第一電極101之第二電極102(也指下電極)。
高頻電力供應單元103連接於第一電極101。第二電極102接地，且基板40可置於第二電極102上。第一電極101藉由絕緣材料116而絕緣於反應腔室100b以致高頻電力不會漏出。此例中例如使用陶瓷材料為絕緣材料116，使用刀峰狀之金屬密封凸緣以密封上電極是困難的，因此較佳是使用O型環密封。
雖然第一電極101與第二電極102具有如圖2所示電容耦合型(平行板)結構，本發明不受限於此實施例。另一結構可應用如電感耦合或類此者，只要該結構可於反應腔室100b中藉由施加高頻電力產生輝光放電電漿。
提供第一電極101與第二電極102以使各表面實質上彼此平行。第一電極101具有中空部位144連接於氣體供應單元108。中空部位144經氣體線路146連接於氣體供應單元108之圓筒110a，其填有含有矽或鍺之沈積氣體。因此，含有矽或鍺之沈積氣體自中空部位144之氣體供應埠供應至反應腔室100b。
氣體供應單元108包含填有氣體之圓筒110、壓力調整閥111、停止閥112、質量流動控制器113及類此者。氣體供應單元108包含填有含有矽或鍺之沈積氣體的圓筒110a、填有氫之圓筒110b、以及填有稀釋氣體的圓筒110c。注意填有稀釋氣體的圓筒110c係於此所提供；然而，其必非必要。
填入圓筒110a之含有矽或鍺之沈積氣體例如是甲矽烷(SiH4)氣體、二矽乙烷(Si2H6)氣體、鍺烷(GeH4)氣體、二鍺烷(Ge2H6)氣體及類此者；然而，任何其他沈積氣體可被使用。
填入圓筒110c之稀釋氣體例如是如氬、氙及氪之稀有氣體。
基板加熱器114提供於第二電極102中，其溫度受加熱器控制器115所控制。在基板加熱器114提供於第二電極102中之例子，導熱加熱法被實行。例如，基板加熱器114可包含護套加熱器。
高頻電力供應單元103包含高頻電力來源104、匹配器106及高頻截止濾波器129。自高頻電力來源104供應之高頻電力被供應至第一電極101。
高頻電力來源104於60MHz或較低之頻率供應高頻電力。在以第七代或更後代之大型基板作為置放於第二電極102上基板之例中，高頻電力來源104較佳的是供應波長約為10公尺或較高之高頻電力。典型地，高頻電力在13.56MHz或較低之頻率較佳地供應，例如是自3MHz至13.56MHz。當高頻電力來源104於上述範圍內之頻率供應高頻電力時，即使第七代或更後代之大型基板置放於第二電極102上且實施輝光放電，電漿可於未有表面駐波之反效應下均勻產生；因此，即使在大型基板例子中，薄膜可均勻且具有良好品質地形成於整個表面上。
此外，當具有13.56MHz頻率之高頻電力來源被使用為高頻電力來源104時，具有10pF至100pF之電容量的可變電容使用為高頻截止濾波器129。
藉由進一步使用線圈於高頻截止濾波器129，使用線圈與可變電容之並聯諧振電路可被形成。
於反應氣體供應之例子中，連接至反應腔室100b之抽真空單元109具有真空排氣功能與將反應腔室100b內部控制於預定壓力之功能。抽真空單元109包含蝶形閥117與118、停止閥119至124、渦輪分子泵125與126、乾燥泵127及類此者。渦輪分子泵126經停止閥124被連接至乾燥泵127。
在反應腔室100b被真空排氣之例中，首先，用以粗真空之停止閥119及停止閥121被開啟且反應腔室100b由乾燥泵127抽真空。然後，停止閥119關閉且蝶形閥117與停止閥120被開啟以真空排氣。在實行超高真空排氣以於反應腔室100b獲得低於10-5帕之壓力例子中，反應腔室100b由乾燥泵127抽真空，蝶形閥117及停止閥120與121關閉，蝶形閥118及停止閥122至124開啟，且之後使用串連之渦輪分子泵125與126與乾燥泵127實行真空排氣。此外，於實行真空排氣後，反應腔室100b較佳為接受熱處理以實行內壁之除氣。
介於第一電極101與第二電極102間之距離(也可指空隙)可被適當調整。電極間的空隙可以使反應腔室100b中之第二電極102高度改變之方法調整。藉由使用伸縮盒107，電極間的空隙可於反應腔室100b維持於真空下作調整。
此處，第一電極101形狀之一種模式描述於圖3A及3B中。圖3A為自第二電極102側觀看之第一電極101平面圖，且圖3B為圖3A中沿A-B之截面圖。
如圖3A及3B所示，中空部位144之氣體供應埠為規則地排列，較佳的是，於第一電極101中規則間隔。於第一電極101整個表面之氣體供應埠直徑可為一致或不同。注意到圖中所示氣體供應埠排列僅作為舉例，本發明揭露之一實施例不應被此例所限制。例如，氣體供應埠可設置僅在第一電極101中央。
圖4為具有複數反應腔室之多腔室電漿CVD裝置之一模式的示意圖。此裝置具有公用腔室130、載入/卸載腔室131、第一反應腔室100a、第二反應腔室100b、第三反應腔室100c與第四反應腔室100d。此多腔室電漿CVD裝置為單晶圓處理形式，設於載入/卸載腔室131之卡夾中的基板藉由公用腔室130之傳送機構134被載入或載出各反應腔室。閘閥133設於介於公用腔室130及各腔室間以使反應腔室中之處理不彼此干擾。
反應腔室是分別用以形成不同種薄膜。不需多加說明可知反應腔室之數量不以四個為限且可隨需求增加或減少。一薄膜可形成於一反應腔室中，或複數薄膜可形成於一反應腔室中。
抽真空單元109連接於各反應腔室。抽真空單元並不被如圖2與圖4之真空泵之組合所限制，且另一真空泵可被使用，只要該真空泵可實行抽真空至大約10-5帕至10-1帕範圍之真空程度。
除乾燥泵136之外，可實行超高真空排氣之低溫泵135可連接於載入/卸載腔室131。藉由使用低溫泵135，載入/卸載腔室131可被抽真空至載入/卸載腔室131可獲得壓力低於10-5帕之超高真空，沈積於反應腔室中之基板的雜質濃度可被降低。而且，低溫泵135之抽氣速率高於渦輪分子泵或乾燥泵之速度；因此，藉由連接低溫泵135至頻繁開關之載入/卸載腔室131，產量可增加。
氣體供應單元108包含填有氣體之圓筒110、壓力調整閥111、停止閥112、質量流動控制器113及類此者。雖然此處未示出，填有氣體之圓筒包含填有含有矽或鍺之沈積氣體的圓筒、填有氫氣的圓筒、填有稀釋氣體的圓筒、填有反應性氣體(例如氧化氣體、氮化氣體或氫氣)的圓筒、填有含有傳導型式給定之雜質元素之氣體之圓筒及類此者。
用以產生電漿之高頻電力供應單元連接於各反應腔室。高頻電力供應單元包含至少該高頻電力來源104及匹配器106。
反應腔室可分別用以形成不同種薄膜。由於最佳沈積溫度變動於薄膜間，反應腔室分別使用以使將被形成之薄膜之沈積溫度可輕易地分別控制。此外，同種類薄膜可重複地沈積；因此，由於已形成之薄膜之殘餘雜質的影響可被消除。
在如圖2所示之電漿CVD裝置的反應腔室100b中，分子平均自由路徑變短，電子與電漿中氣體分子碰撞機率增加，且反應機率於以下方式增加：薄膜形成腔室之壓力被設定為高於傳統微晶半導體膜之薄膜形成壓力，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕；且氫與含有矽或鍺之沈積氣體被導入反應腔室作為來源氣體以供應高頻電力至第一電極101以產生輝光放電。因此，活性基容易產生於電漿中。特別是，短壽命活性基產生於電漿密度高之區域且於氣相中反應而形成晶核。當晶核形成，連續反應進行於氣相中，促進奈米大小之沈積前驅物。在介於第一電極101與第二電極102間之距離短的情況下，放電容易產生於高於傳統微晶半導體膜之薄膜形成壓力之壓力下，該距離典型的是大於或等於1毫米及小於或等於20毫米，較佳是大於或等於4毫米及小於或等於16毫米，且更佳是大於或等於5毫米及小於或等於10毫米。注意於此處第一電極101與第二電極102間之距離是指第一電極101與第二電極102間之間隔。
當沈積前驅物之結晶核產生時，一活性基附著於結晶核且沈積前驅物成長。用以產生結晶核之沈積前驅物於結晶核成長時被消耗；因此，另一結晶核之產生受到抑制。故，反應腔室之壓力，供應電力(如，脈衝寬度與脈衝波動力中之脈衝重覆率)至第一電極101之時間、氣體流率及氣體排放速率被控制，藉此沈積前驅物之大小與產生數量被控制。
沈積前驅物之組成可藉由選擇被供應之氣體而控制，因為產生於電漿中之自由基依據氣體種類而不同。因此，具有多層結構之沈積前驅物也可藉由於沈積前驅物成長中改變沈積氣體種類而產生。注意在含有矽或鍺之沈積氣體作為來源氣體的情況下，使用矽、鍺或矽化鍺形成沈積前驅物。
由於沈積前驅物於電漿中較可能會帶負電，沈積前驅物具有之特性為沈積前驅物之凝結力受庫侖力而抑制。因此，依據此實施例，實質上單一分佈之沈積前驅物可以高密度獲得。
在沈積前驅物中，溫度及增進成長之自由基種類對於結構而言是重要的。沈積前驅物之溫度受以下影響而決定：其表面(沈積前驅物之表面)之入射離子的釋放或吸收，電子動能或由於表面上化學反應之能量；由於中性氣體分子的碰撞之加熱或冷卻或類此者。
例如在產生矽之沈積前驅物之例子中，可藉由以氫氣稀釋矽烷(SiH4)而獲得結晶的結構。此機制被認為類似於表面反應機制，其發生於微晶矽薄膜沈積之情況中，且介於氫氣與矽烷解離後產生之自由基之間的反應主要係增加矽之沈積前驅物的產生，其具有結晶的結構。
因此，形成於氣相中的良序沈積前驅物沈積於基板之表面以成為結晶核以使該結晶核被使用為基板上晶體生長的晶核。此外，晶體的沈積前驅物可包含於薄膜中以被沈積。並且，當微晶半導體層沈積於結晶核上時，使用良序結晶核作為晶核使晶體生長自基膜與結晶核間之介面。因此，具有高結晶度之微晶半導體層可自基體薄膜與結晶核間之介面形成。再者，當薄膜形成腔室之壓力設定為高於傳統之微晶半導體膜之薄膜形成壓力時，沈積前驅物之生成率增加，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕。因此，緊密接觸之鄰接結晶核44可沈積於基體薄膜42上，且於晶粒間之非晶半導體與低濃度區(也可指孔穴)減少；因此，具有高結晶度之微晶半導體膜之薄膜形成率受改善。
[實施例2]
描述於本實施例之結構應用於如實施例1中所示之電漿CVD裝置之第一電極，參照圖5、圖6A及6B、圖7A及7B、圖8A及8B、圖9A及9B，以及圖10A至10D。
圖5所示電漿CVD裝置之反應腔室結構中，第一電極101為藉由使突出部位141與凹陷部位143規則排列(較佳為有規律間隔)而被突出與凹陷之電極。換句話說，使用突出結構體形成之突出部位141規則排列，較佳為有規律間隔。第一電極101之凹陷部位143具有中空部位144連接於氣體供應單元108。換句話說，凹陷部位143於氣體供應埠處形成一共平面。此處，具有靠近第二電極102表面之氣體供應埠處的區域被視為突出部位141，而具有遠離於第二電極102表面之氣體供應埠處的區域被視為凹陷部位143。
中空部位144經氣體線路146連接於氣體供應單元108之圓筒110a，其填有含有矽或鍺之沈積氣體。因此，含有矽或鍺之沈積氣體經由凹陷部位143具有之中空部位144的氣體供應埠供應至反應腔室100b。
此處，第一電極101形狀之例子參照圖6A與6B及圖7A與7B。圖6A與7A為自第二電極102側所見第一電極101之平面圖。圖6B與7B為沿著圖6A與7A中之A-B線的截面圖。注意到圖6A與7A中，凹陷之區域(即凹陷部位)以圖畫陰影線表示以清楚描繪出突出與凹陷之狀態。
如圖6A與6B所示，形成於凹陷部位143中之中空部位144的氣體供應埠被規則設置，較佳為有規律間隔。中空部位144的氣體供應埠被設置於凹陷部位143中。複數個突出部位141彼此分開，且凹陷部位143形成連續面(共同平面)。換句話說，突出結構體被設置以於氣體供應埠被設置處突出於共同平面，且該突出結構體各被隔絕。此處，突出部位141各具有截斷四邊形角錐體之形狀。注意到突出部位141之形狀並不以此為限且可以是截斷三邊形角錐體、截斷五邊形角錐體、截斷六邊形角錐體、或任何其他合適截斷多邊形角錐體。較佳的是，突出部位141的邊及角為圓形地去角以形成具有圓邊之截斷多邊形角錐體。當突出部位141之邊及角的圓形部位與凹陷部位143被去角時，電場之過度集中被降低。因此，局部電弧放電可被抑制，導致粒子產生較少。
如圖7A與7B所示，突出部位141可兩者擇一地各具有截頭錐體形狀。並且，中空部位144的氣體供應埠被設置於凹陷部位143中。注意到突出部位141之邊的圓形部位較佳地被去角以形成具有圓邊的截錐。當各突出部位141具有截錐形狀且突出部位141之邊的圓形部位與凹陷部位143被去角時，電場之過度集中被降低。因此，局部電弧放電可被抑制，導致粒子產生較少。
雖然圖6A、6B與圖7A、7B中突出部位141各具有多邊形錐體或具有圓邊之截錐形狀，截斷多邊形角錐體之邊與角或截錐可如圖8A所示不被磨圓而被去角。典型地，突出部位141被逐漸變得尖細以使角147被去角。並且，凹陷部位143被逐漸變得尖細以使角149被去角。當突出部位141與凹陷部位143中角147與149被去角時，於這些部位之電場濃度被降低，導致粒子產生較少。
而且，於圖6A與6B與圖7A與7B所示之凹陷部位143中，中空部位144的氣體供應埠之周邊中，邊與角155可如圖8B所示被圓化。雖然圖中未示，中空部位144的氣體供應埠之周邊可不被圓化下被去角。因此，氣體供應埠之周邊之電場濃度被降低，導致粒子較少產生。
此處，使用圖10A至10D描述第一電極101之截面形狀與電場強度。圖10A與10B各顯示出第一電極101之截面形狀以作為計算。圖10C與10D各顯示出以電場模擬器計算之電場強度。
圖10A所示形狀(第一形狀)中第一電極101之突出部位的側表面垂直於凹陷部位之表面。圖10B所示形狀(第二形狀)中第一電極101之突出部位的截面形狀變尖：當介於第一電極101之突出部位的側表面與突出部位中凹陷部位之表面夾角為θ且介於頂端表面與凹陷部位之側表面間夾角為γ，θ小於90度且γ大於90度。在突出部位之橫截面被變尖時(如圖10B之例)，橫截面面積單一性地朝頂端減少。
圖10A中，凹陷部位之深度d1為40毫米，介於鄰接之凹陷部位之距離d2為20毫米，且介於第一電極101與第二電極102間之距離d3為20毫米。
圖10B中，凹陷部位之深度d4為40毫米，介於第二電極102側面之鄰接突出部位的頂端間的距離d5，為60毫米，且介於第一電極101與第二電極102間之距離d6，為20毫米。注意氣體供應埠所形成於凹陷部位之平面的直徑d7為20毫米。並且，突出部位之邊及角的曲率半徑R為10毫米。
表1所示為氣體供應埠之鄰近區域A、凹陷部位中央之鄰近區域B、凹陷部位側之第二電極102鄰近區域C、及靠近第一電極101中突出部位鄰近區域D的電場強度計算結果，如圖10A及10B所示。表1中，如圖10A所示之以D表示之第一電極101突出部位鄰近區域中的電場強度是設為1，且其他區域之電場強度被標準化。此時，供應至第一電極101之電力頻率為13.56MHz。
圖10C所示為由圖10A計算之電場強度分布。圖10D所示為由圖10B計算之電場強度分布。
圖10C中，具有極低電場之區域181形成於介於鄰近突出部位間的凹陷部位表面之鄰近地區(A之鄰近地區)，具有高電場之區域185形成於介於突出部位與電漿187間(第一電極101之突出部位的鄰近地區(D之鄰近地區))。
相對的，具有低電場之區域191形成於凹陷部位中且具有中度電場之區域193形成於圖10D中鄰接突出部位之頂部側表面鄰近地區，因為於錐角θ減少時愈多電場通過凹陷部位表面。
圖10C與圖10D相比，顯示圖10B中所示之形狀允許突出部位頂部之電場減少，特別是在突出部位之邊與角，因此降低對於基板40表面之電漿破壞並降低由電弧放電造成之粒子產生。並且，當突出部位頂部表面之區域尺寸愈減少時，愈高電漿密度之區域可形成在突出部位頂部之鄰近地區。
由於本實施例所示之第一電極具有突出部位141與凹陷部位143，高密度電漿區域可形成在突出部位141頂部。因此，於高密度電漿區域中，可增加反應率以增進晶核與沈積前驅物產生。因此於實施例1中，形成在氣相中之良序沈積前驅物被沈積在基板表面上成為結晶核，以致結晶核可使用為成長於基板上之晶體之核種。此外，晶體沈積前驅物可被包含於被沈積之薄膜中。並且，當微晶半導體膜沈積在結晶核上時，使用良序結晶核為核種而使晶體成長自介於基底薄膜與結晶核間之介面。因此，具有高結晶度之微晶半導體膜可被形成自介於基底薄膜與結晶核間之介面。而且，此方式下之沈積前驅物之生成率增加，高密度電漿區域形成於突出部位之鄰近地區中，且薄膜形成腔室之壓力設定為高於傳統微晶半導體膜之薄膜形成壓力，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕。因此，緊密接觸之鄰接結晶核44可被沈積於基體薄膜42上，且非晶半導體與介於晶粒間之低濃度區域(也可指孔穴)被降低；因此，可增加具有高結晶度之微晶半導體膜之薄膜生成率。
[實施例3]
本實施例描述之結構應用於如實施例1所示之電漿CVD裝置之第一電極，相關於圖9A與9B。圖9A為自第二電極102側所見之第一電極101的平面圖。圖9B為圖9A中沿A-B方向之截面圖。注意於圖9A中，凹陷之區域(即凹陷部位)以陰影線表示其突出及凹陷狀態。
如圖9A及9B所示，形成於突出部位141中之中空部位142之氣體供應埠為規則地排列，較佳的是以規則間隔。而且，如圖9B所示，中空部位142之氣體供應埠設置於突出部位141中。複數突出部位141彼此分離且凹陷部位143形成連續平面(共同平面)。此處，各突出部位141具有截斷四邊形角錐體之形狀。注意到突出部位141形狀並不以此為限且可以是截斷三邊形角錐體、截斷五邊形角錐體、截斷六邊形角錐體、或任何其他合適之截斷多邊形角錐體。較佳的是，突出部位141的邊及角之圓形部位被去角以形成具有圓邊之截斷多邊形角錐體。突出部位141可或者各具有截斷圓錐體之形狀。突出部位141之邊及角之圓形部位較佳的是去角以形成具有圓邊之截斷圓錐體。
由於高密度電漿區域可藉由輝光放電形成在突出部位141頂部，經由突出部位141之氣體供應埠導入反應腔室之來源氣體的反應可進而被促進。因此，沈積前驅物43之生成進行，藉以使大量結晶核44可密集地沈積於基體薄膜上。
[實施例4]
描述於本實施例之結構應用於如實施例1中所示之電漿CVD裝置之第一電極，參照圖11、圖12、圖13A及13B、圖14A及14B，以及圖15A及15B。
圖11所示電漿CVD裝置之反應腔室結構中，第一電極101為藉由使突出部位141與凹陷部位143規則排列(較佳為有規律間隔)而突出與凹陷之電極。換句話說，使用突出結構體形成突出部位141規則排列，較佳為有規律間隔。並且，連接於氣體供應單元108之中空部位142設置於第一電極101之突出部位141中，且連接於氣體供應單元108之中空部位144設置於第一電極101之凹陷部位143中。換句話說，凹陷部位143於氣體供應埠處形成一共同平面。此結構下，經突出部位141供應至反應腔室100b之氣體種類可不同於經凹陷部位143供應至反應腔室100b之氣體種類。此處，具有靠近第二電極102表面之氣體供應埠處的區域被視為突出部位141，且具有遠離於第二電極102表面之氣體供應埠處的區域被視為凹陷部位143。
此處，經由中空部位142與144供應之氣體種類可被適當決定。例如，經中空部位142供應之沈積氣體與經中空部位144供應之氫氣可被使用於一結構中。或者，經中空部位142供應之氫氣與經中空部位144供應之沈積氣體可被使用於一結構中。又或者，經中空部位142供應之沈積氣體與氫氣的混合氣體與經中空部位144供應之沈積氣體可使用於一結構中。或者，經中空部位142供應之沈積氣體與經中空部位144供應之沈積氣體與氫氣的混合氣體可使用於一結構中。或者，經中空部位142供應之沈積氣體與氫氣的混合氣體與經中空部位144供應之氫氣可使用於一結構中。最佳是氫氣是經中空部位142供應且沈積氣體與氫氣的混合氣體是經中空部位144供應。藉由經中空部位142供應氫氣與經中空部位144供應之沈積氣體與氫氣的混合氣體，形成微晶半導體膜之結晶度被改善。
需注意的是，氣體流速可於薄膜形成間變化。例如，沈積氣體之流速於薄膜形成初期增加且稀釋率於薄膜形成較後階段增加，使結晶度被改善。
而且，第一電極101可包括複數個擴散板(見圖12)。在圖12中，經氣體管線145供應之氣體藉由擴散板151擴散，通過擴散板151之通孔153，然後經由突出部位141中設置之中空部位142的進給口供應至反應腔室100b。另外，經由氣體管線146供應之氣體藉由擴散板152擴散，通過擴散板152之通孔154，且之後經由凹陷部位143中設置之中空部位144的進給口供應至反應腔室100b。如圖12所示，當第一電極101包括擴散板151與152，經氣體管線145與146導入之氣體足夠擴散至第一電極101，且因此同質氣體可被供應至反應腔室100b，藉以於基板上形成高品質均勻薄膜。
此處，第一電極101形狀之例子參照圖13A與13B及圖14A與14B。圖13A與14A為自第二電極102側所見第一電極101之平面圖。圖13B與14B為沿著圖13A與14A中之A-B線的截面圖。注意到圖13A與14A中，凹陷之區域(即凹陷部位)以圖畫陰影線表示以清楚描繪出突出與凹陷之狀態。
如圖13A與13B所示，形成於凹陷部位141中之中空部位142的氣體供應埠以及形成於凹陷部位143中之中空部位144的氣體供應埠被規則設置，較佳為有規律間隔。並且，中空部位142的氣體供應埠被設置於突出部位141中，且中空部位144的氣體供應埠被設置於凹陷部位143中。複數個突出部位141彼此分開，且凹陷部位143形成連續面(共同平面)。換句話說，突出結構體被設置以於氣體供應埠被設置處突出於共同平面，且該突出結構體各被隔絕。突出部位141各具有截斷四邊形角錐體之形狀。注意到突出部位141形狀並不以此為限且可以是截斷三邊形角錐體、截斷五邊形角錐體、截斷六邊形角錐體、或任何其他合適截斷多邊形角錐體。較佳的是，突出部位141的邊及角之圓形部分為去角以形成具有圓邊之截斷多邊形角錐體。藉由將突出部位141與凹陷部位143的邊及角之圓形部分去角，電場之過度集中被降低。因此，局部電弧放電可被抑制，導致粒子較少產生。
或者，如圖14A與14B所示，突出部位141可各具有截錐形狀。並且，中空部位142的氣體供應埠被設置於突出部位141中，且中空部位144的氣體供應埠被設置於凹陷部位143中。注意到突出部位141之邊的圓形部位較佳地被去角以形成具有圓邊的截錐。典型地，突出部位141可被變尖以致角156與158被去角。再者，凹陷部位143可被變尖。藉由將突出部位141與凹陷部位143變尖及角156與158的去角，於這些部位之電場之集中可被降低，導致粒子較少產生(見圖15A)。當各具有截錐形狀之突出部位141與突出部位141及凹陷部位143之邊的圓形部分被去角時，電場之過度集中被降低。因此，局部電弧放電可被抑制，導致粒子較少產生。
雖然圖13A、13B與圖14A、14B中突出部位141各具有截斷多邊形角錐體或具有圓邊之截錐形狀，截斷多邊形角錐體之邊與角或截錐可不被磨圓而去角。
中空部位144的氣體供應埠之周邊中邊與角157可被圓化(見圖15B)。雖然圖中未示，中空部位144的氣體供應埠之周邊可不被圓化下被去角。因此，氣體供應埠之周邊之電場濃度被降低，導致粒子較少產生。
注意到在例如矽之沈積前驅物產生之例子中，可藉由以氫氣稀釋矽烷(SiH4)而獲得結晶的結構。此機制被認為類似於表面反應，其發生於微晶矽薄膜沈積之例子中，且介於氫氣與矽烷解離後產生之自由基之間的反應主要係增加矽之沈積前驅物的產生，其具有結晶的結構。
例如於此例中，當矽烷氣體或以氫氣稀釋之矽烷氣體被使用為經由凹陷部位提供之中空部位144之氣體供應埠處供應之氣體時，沈積前驅物的成長被促進，藉以改善沈積於基板40上的薄膜沈積率。當經由凹陷部位提供之中空部位144之氣體供應埠處供應之氣體為例如氙、氪或氬之稀有氣體時，矽烷之分解藉由稀有氣體之受激態物質而被促進，增進更高階之自由基產生。
由於本實施例中所示之第一電極具有突出部位141與凹陷部位143，高密度電漿區域可形成在突出部位141頂部。因此，於高密度電漿區域中，可增加反應率以增進晶核與沈積前驅物產生。因此於實施例1中，形成在氣相中之良序沈積前驅物被沈積在基板表面上成為結晶核，以致結晶核可使用為成長於基板上之晶體之核種。此外，晶體沈積前驅物可被包含於被沈積之薄膜中。並且，當微晶半導體膜沈積在結晶核上時，使用良序結晶核為核種而使晶體成長自介於基底薄膜與結晶核間之介面。因此，具有高結晶度之微晶半導體膜可被形成自介於基底薄膜與結晶核間之介面。而且，此方式下之沈積前驅物之生成率增加，高密度電漿區域形成於突出部位之鄰近地區中，且薄膜形成腔室之壓力設定為高於傳統微晶半導體膜之薄膜形成壓力，典型的是大於或等於450帕且小於或等於13332帕，更佳的是，大於或等於450帕且小於或等於2000帕，較佳的是，大於或等於500帕且小於或等於1500帕。因此，緊密接觸之鄰接結晶核44可被沈積於基體薄膜42上，且非晶半導體與介於晶粒間之低濃度區域(也可指孔穴)被降低；因此，可增加具有高結晶度之微晶半導體膜之薄膜生成率。
(實施例5)
於此實施例中描述的方法是用以形成具有遠高於實施例1至4中微晶半導體膜之結晶度之微晶半導體膜的方法。
於此實施例中，如圖1A與1B中沈積前驅物43與微晶半導體膜46之來源氣體，例如氙、氪或氬之稀有氣體是除了氫氣與含有矽或鍺之沈積氣體被使用。
電子密度與電漿中之氫自由基藉由使用如氙、氪或氬之稀有氣體為來源氣體而增加，其具有低激發能量且具有接近矽烷與氫解離能量之暫穩定能量。再者，因電子溫度減少，電漿中之電位差降低且對於微晶半導體膜損壞降低，藉以形成微晶半導體膜46。藉由使用稀有氣體為來源氣體，電漿被穩定化，氫與含有矽或鍺之沈積氣體的解離被促進，且活性自由基數量增加。因此，介於活性自由基間之反應被促進且沈積前驅物43之生成率與微晶半導體膜46之薄膜形成率增加。再者，因沈積率增加，微晶半導體膜46之沈積時間縮短且於沈積時進入反應腔室之雜質數量被降低。因此，包含於微晶半導體膜46之雜質數量被降低，藉以改善微晶半導體膜46之結晶度。
(實施例6)
於此實施例中，描述的是具有以實施例1至5描述之任一方法形成之微晶半導體膜的薄膜電晶體結構，參照圖16A至16C。
以實施例1至5描述之任一方法形成之微晶半導體膜可被使用為薄膜電晶體中的通道形成區域。雖然微晶半導體膜可被用於底部閘極薄膜電晶體與頂部閘極薄膜電晶體兩者，微晶半導體膜特別地可改善底部閘極薄膜電晶體特性。此處，底部閘極薄膜電晶體之典型結構參見圖16A至16C。
圖16A所示之薄膜電晶體為通道蝕刻薄膜電晶體。閘電極203形成於基板201上，且形成閘極絕緣薄膜204以覆蓋基板201與閘電極203。微晶半導體膜207形成於閘極絕緣薄膜204上。一對雜質半導體膜209形成於微晶半導體膜207上。一對佈線211係形成以接觸該對雜質半導體膜209。藉由使用實施例1至5所描述之任一微晶半導體膜形成微晶半導體膜207，使用具有高結晶度之微晶半導體膜形成通道形成區域。再者，依據實施例1至5之任一所製造之微晶半導體膜中之晶粒係彼此鄰接且介於晶粒間之接觸面積大，以致通道形成區域中之載子可輕易移動；因此，薄膜電晶體之導通電流與場效遷移率增加。
作為基板201，具有足夠抵擋製程中處理溫度之高耐熱性之玻璃基板、陶瓷基板、塑膠基板或類此者等被使用。此例中之基板不需透光特性，可使用表面具有絕緣薄膜之金屬基板，如不鏽鋼合金基板。作為玻璃基板，使用鋇硼矽酸鹽玻璃形成之無鹼玻璃基板、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃或類此者被使用。再者，作為玻璃基板201，具有下列任一尺寸之玻璃基板可被使用：第3代(550mm×650mm)，第3.5代(600mm×720mm或620mm×750mm)，第4代(680mm×880mm或730mm×920mm)，第5代(1100mm×1300mm)，第6代(1500mm×1850mm)，第7代(1870mm×2200mm)，第8代(2200mm×2400mm)，第9代(2400mm×2800mm或2450mm×3050mm)及第10代(2950mm×3400mm)。
閘電極203可使用以例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧或包含任一此類金屬材料之合金材料作為主成分之金屬材料以單層或堆積層形成。或者，可使用以摻雜有例如磷之多晶矽為特徵之半導體膜或AgPdCu合金。
作為閘電極203之雙層結構，較佳是以鉬薄膜堆疊於鋁薄膜上之雙層結構、以鉬薄膜堆疊於銅薄膜上之雙層結構、以氮化鈦薄膜或氮化鉭薄膜堆疊於銅薄膜上之雙層結構、或更佳的是以氮化鈦薄膜及鉬薄膜堆疊之雙層結構。作為閘電極203之三層結構，較佳堆疊結構為鎢薄膜或氮化鎢薄膜，一層鋁與矽合金或鋁與鈦合金，及氮化鈦薄膜或鈦薄膜。當作為阻障薄膜之金屬薄膜堆疊於具有低電阻值之薄膜上時，電阻值可為低且可防止自金屬薄膜進入半導體膜之金屬物質擴散。
為改善介於閘電極203與基板201間之附著力，由上述任一金屬材料之氮化薄膜可置於基板201與閘電極203間。
閘極絕緣薄膜204可以單層或使用矽氧化薄膜、矽氮化薄膜、氮氧化矽薄膜與矽氮氧化薄膜之任一者之堆疊層。
在本說明書中，氮氧化矽包含之氧多於氮，且於使用拉塞福逆散射譜法(RBS)與氫氣正向散射(HFS)測量中，氮氧化矽包含之氧、氮、矽與氫成分較佳分別是自50原子百分比至70原子百分比、0.5原子百分比至15原子百分比、25原子百分比至35原子百分比以及0.1原子百分比至10原子百分比。再者，矽氮氧化物包含之氮多於氧，且於使用RBS與HFS測量中，矽氮氧化物包含之氧、氮、矽與氫成分較佳分別是自5原子百分比至30原子百分比、20原子百分比至55原子百分比、25原子百分比至35原子百分比以及10原子百分比至30原子百分比。注意到氧、氮、矽與氫百分比落於上述範圍內，包含於氮氧化矽或矽氮氧化物之原子總數是定義為100原子百分比。
微晶半導體膜207典型是使用微晶矽薄膜、微晶矽鍺薄膜、微晶鍺薄膜或類此者形成。或者，可使用含有磷、砷或銻之微晶矽薄膜，含有磷、砷或銻之微晶矽鍺薄膜，含有磷、砷或銻之微晶鍺薄膜或類此者。注意到硼可被加入於微晶半導體膜207以控制薄膜電晶體之臨界電壓。
包括於微晶半導體膜中之微晶半導體為具有晶體結構(包括單晶與多晶)之半導體。微晶半導體為具有在自由能方面為穩定之第三態之半導體與具有短程規律及晶格變形之晶體半導體，其中包括柱狀、錐形的或具有2nm至200nm晶粒大小之稜錐結晶，較佳是10nm至80nm，更佳是20nm至50nm，以相對基板表面之正向方向成長。因此，晶體晶粒邊界於一些情形中成長於柱狀、錐形的或稜錐結晶之介面。
微晶半導體之典型例子為微晶矽，具有拉曼光譜之尖峰，其被移至較代表單晶矽之520cm-1更小的波數。即，微晶矽之拉曼光譜之尖峰存在於介於代表單晶矽之520cm-1與代表非晶矽之480cm-1之間。微晶半導體可含有氫或至少1原子百分比或更多之鹵素以終止懸空鍵。而且可含有如氦、氖、氬、氪、或氙之稀有氣體以進而促進晶格變形，以使微晶結構之穩定性增強，獲得較有利的微晶半導體。此微晶半導體揭露於例如美國專利編號4409134中。
以二次離子質譜測量之含於微晶半導體膜中的氧及氮濃度較佳是設定為小於1×1018atoms/cm3，因為微晶半導體膜207之結晶度可增加。
在n通道薄膜電晶體之例中，雜質半導體膜209是使用加入磷之非晶矽或加入磷之微晶矽而形成。在p通道薄膜電晶體之例中，雜質半導體膜209是使用加入硼之非晶矽或加入硼之微晶矽而形成。
佈線211係使用鋁、銅、鈦、釹、鈧、鉬、鉻、鉭、鎢及類此者之任一形成之單層或堆疊層。或者，用以預防丘陵之元素被加入之鋁合金可被使用(例如，鋁-釹合金可使用於閘電極203)。佈線211也可具有堆疊結構為薄膜與雜質半導體膜209接觸，雜質半導體膜209是使用鈦、鉭、鉬或鎢、或鋁與此些元素之任一氮化物或鋁合金而形成。再者，堆疊層結構亦可為鋁或鋁合金之上與下表面各被鈦、鉭、鉬、鎢或此些元素之任一氮化物所覆蓋。
如圖16B所示之薄膜電晶體為通道阻絕薄膜電晶體。閘電極203形成於基板201上，且形成閘極絕緣薄膜204以覆蓋基板201與閘電極203。微晶半導體膜221形成於閘極絕緣薄膜204上。通道保護膜223形成於微晶半導體膜221上。一對雜質半導體膜225形成於微晶半導體膜221與通道保護膜223上。一對佈線227係形成以接觸該對雜質半導體膜225。藉由使用於實施例1至5所描述之任一用以形成微晶半導體膜之方法形成微晶半導體膜221，使用具有高結晶度之微晶半導體膜形成通道形成區域。再者，依據實施例1至5之任一所製造之微晶半導體膜中之晶粒係彼此鄰接且介於晶粒間之接觸面積大，以致通道形成區域中之載子可輕易移動；因此，薄膜電晶體之導通電流與場效遷移率增加。
通道保護膜223可以相同或類似於閘極絕緣薄膜204方式形成。或者，聚醯亞胺、環氧樹脂、丙烯酸酯樹脂，或其他有機絕緣薄膜可被使用來形成通道保護膜223。
該對雜質半導體膜225可使用與圖16A中所示該對雜質半導體膜209相同或類似之材料與結構而形成。
該對佈線227可使用與圖16A中所示該對佈線211相同或類似之材料與結構而形成。
通道保護薄膜電晶體可使用實施例1至5中任一對通道形成區域描述之微晶半導體膜形成，且包括通道保護膜，以致薄膜電晶體之導通電流與場效遷移率增加而關閉電流減少。
如圖16C所示之薄膜電晶體為通道蝕刻薄膜電晶體，且包括介於微晶半導體膜231及一對雜質半導體膜237間之非晶半導體膜，此與圖16A與圖16B之結構不同。
閘電極203形成於基板201上，且形成閘極絕緣薄膜204以覆蓋基板201與閘電極203。微晶半導體膜231形成於閘極絕緣薄膜204上。非晶半導體膜235形成於微晶半導體膜231上。一對雜質半導體膜237形成於非晶半導體膜235上。一對佈線239係形成以接觸該對雜質半導體膜237。藉由使用於實施例1至5所描述之任一用以形成微晶半導體膜之方法形成微晶半導體膜231，使用具有高結晶度之微晶半導體膜形成通道形成區域。再者，依據實施例1至5之任一所製造之微晶半導體膜中之晶粒係彼此鄰接且介於晶粒間之接觸面積大，以致通道形成區域中之載子可輕易移動；因此，薄膜電晶體之導通電流與場效遷移率增加。
非晶半導體膜235可使用非晶矽、含氮之非晶矽、含氯之非晶矽，或類此者而形成。非晶半導體膜235配置於微晶半導體膜231與該對雜質半導體膜237之間，以致薄膜電晶體之關閉電流降低。
作為非晶半導體膜235，具有以低溫光激發光光譜法所獲得頻譜之峰值區域介於1.31eV至1.39eV的半導體膜可被使用。例如非晶半導體膜235，以定光電流法(CPM)或光激發光譜法於urbach邊測量具有低能量及少量缺陷吸收光譜半導體膜可被形成。即，與傳統非晶半導體膜比較，本非晶半導體為具有較少缺陷之良序半導體，且價帶中之能帶邊緣的能階的尾部為陡峭的。由於價帶中之能帶邊緣能階的尾部在非晶半導體膜為陡峭的，能帶間隙變寬，且通道電流不易流動。因此，當非晶半導體膜配置於背後通道側，在薄膜電晶體之關閉電流降低下，導通電流與場效遷移率增加。
該對雜質半導體膜237可使用與圖16A中所示該對雜質半導體膜209相同或類似之材料與結構而形成。
該對佈線239可使用與圖16A中所示該對佈線211相同或類似之材料與結構而形成。
如圖16C所示之薄膜電晶體為使用實施例1至4中作為通道形成區域之微晶半導體膜而形成，且包括非晶半導體膜235，以致薄膜電晶體之導通電流與場效遷移率增加而關閉電流減少。
(實施例7)
於此實施例中，描述的是用以製造如圖16C所示之薄膜電晶體的方法，其為實施例6中薄膜電晶體的實施例，參照圖17A至17D、圖18A至18C、圖19A及19B、圖20，與圖21A及21B。
此處，較佳為形成於相同之基板上之所有薄膜電晶體具有相同傳導型式，因為可減少製造步驟。因此，於此實施例中，描述用以製造n通道薄膜電晶體之方法。
如圖17A所示，閘電極303形成於基板301上。之後，形成閘極絕緣薄膜304以覆蓋閘電極303。之後，使用實施例1至4中所描述之任一方法形成晶核305於閘極絕緣薄膜304上。
作為基板301，可適當使用實施例6中所描述之基板201。
實施例6中所描述閘電極203之材料與結構可適當地用於閘電極303。
閘電極303可藉由濺鍍法或真空蒸鍍法將導電薄膜形成於基板301上之方式形成，光罩以微影法、噴墨印刷法或類此者形成於導電薄膜上，且使用此光罩蝕刻導電薄膜。或者，可藉由對基板上之銀、金、銅或類此者之導電奈米膠以噴墨印刷法放電並烘焙該導電奈米膠形成閘電極303。此處，導電薄膜是形成於基板301上，再使用以第一微影程序形成之光阻遮罩而被蝕刻，藉此形成閘電極303。
注意到於微影程序中，光阻可被施用於基板整個表面。或者，光阻可以印刷法被印在要形成光阻遮罩且之後光阻曝光之區域，藉此可節省光阻且成本可被降低。更或者，藉由使用曝光機取代對光阻曝光，雷射束直接繪圖裝置可被使用以將光阻曝光。
此外，當閘電極303之側表面被變尖，可降低半導體膜與形成於閘電極303上之梯形處的配線薄膜之開路。為了形成要被變尖之閘電極303之側表面，當光阻遮罩降低到其大小時可執行蝕刻。
透過形成閘電極303之步驟，閘極佈線(掃瞄線)與電容佈線亦可於同時間被形成。注意到「掃瞄線」指的是選擇像素之佈線，「電容佈線」指的是連接至像素中電容之電極的其中之一的佈線。然而，不以此為限，閘電極303與閘極佈線與電容佈線之一或兩者可於個別步驟形成。
實施例6中所描述閘極絕緣薄膜204之材料與結構可適當地用於閘極絕緣薄膜304。閘極絕緣薄膜304可以濺鍍法、化學氣相沈積法、塗佈法、印刷法或類此者形成。
再著，藉由使用有機矽烷氣體為閘極絕緣薄膜304最外層表面之以CVD法形成氧化矽膜，可改善之後形成之第一半導體膜之結晶度，以致薄膜電晶體之導通電流與場效遷移率增加。作為有機矽烷氣體，如四乙氧基矽烷(TEOS)(化學式：Si(OC2H5)4)、四甲基矽烷(TMS)(化學式：Si(CH3)4)、有機矽化合物(TMCTS)、八甲基環狀四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、異氰酸丙基三乙氧基矽烷(化學式：SiH(OC2H5)3)或二甲基矽烷(化學式：SiH(N(CH3)2)3)之含矽化合物可被使用。
晶核305是以實施例1至5中所描述用以形成沈積前驅物43之方法形成。晶核305可由自圖2所示電漿CVD裝置之第一電極中空部位144之氣體供應埠，導入含有矽或鍺之沈積氣體至反應腔室之方式形成，高頻電源被開啟，且供應高頻功率。注意到自中空部位144之氣體供應埠導入至反應腔室之氣體，除了含有矽或鍺之沈積氣體外，氫可被導入。再者，除了含有矽或鍺之沈積氣體外，氫與稀有氣體可被導入。
接著，如圖17B所示，藉由使用晶核305為核種之成長晶體而形成第一半導體膜306。
第一半導體膜306是以實施例1至5中任一所描述用以形成微晶半導體膜46之方法形成。
第一半導體膜306厚度較佳是3nm至100nm，更佳是5nm至50nm。這是因為當第一半導體膜306太薄時，薄膜電晶體之導通電流降低。再者，當第一半導體膜306太厚時，薄膜電晶體之關閉電流增加而薄膜電晶體操作於高溫。第一半導體膜306厚度設定為3nm至100nm，更佳是5nm至50nm，藉此薄膜電晶體之導通與關閉電流可被控制。
此處，第一半導體膜306可由自圖2所示電漿CVD裝置之第一電極101之中空部位144之氣體供應埠導入含有矽或鍺之沈積氣體至反應腔室之輝光放電電漿形成。或者，第一半導體膜306可由自圖2所示電漿CVD裝置之第一電極101之中空部位144之氣體供應埠導入氫、含有矽或鍺之沈積氣體與如氦、氖、氬、氪、或氙之稀有氣體至反應腔室之輝光放電電漿形成。微晶矽、微晶矽鍺、微晶鍺或類此者可使用以流速10倍至2000倍，較佳是以10倍至200倍於沈積氣體流速之氫來稀釋含有矽或鍺之沈積氣體所獲得之混合物而形成。此時沈積溫度較佳是從室溫至300℃，更佳是200℃至280℃。
典型例子之含有矽或鍺之沈積氣體包括甲矽烷(SiH4)氣體、二矽乙烷(Si2H6)氣體、鍺烷(GeH4)氣體及二鍺烷(Ge2H6)氣體。
注意到在第一半導體膜306形成之前，藉由排放反應腔室中氣體並導入含有矽或鍺之沈積氣體以移除CVD裝置中處理腔室的雜質，降低之後要形成之薄膜電晶體之閘極絕緣薄膜304與第一半導體膜306間之介面的雜質數量，因此，薄膜電晶體之電性可被改善。
或者，於第一半導體膜306形成之前，閘極絕緣薄膜304之表面可暴露於氧電漿、氫電漿或類此者。
接著，如圖17C所示，第二半導體膜307形成於第一半導體膜306上。此處，第二半導體膜307包括混合區307b與包括非晶半導體之區域307c。雜質半導體膜309與導電薄膜311形成於第二半導體膜307上。之後光阻遮罩313形成於導電薄膜311上。
包括混合區307b與包括非晶半導體之區域307c的第二半導體膜307可於使用第一半導體膜306為晶種使晶體部分成長的情形下被形成。
第二半導體膜307是藉由使用含有矽或鍺之沈積氣體、氫及含有氮之氣體的混合物的輝光放電電漿形成。含有氮之氣體例如氨、氮、氮氟化物、氮氯化物、氯胺及氟胺。輝光放電電漿可與第一半導體膜306之輝光放電電漿相同或類似之方式產生。
此時，含有矽或鍺之沈積氣體及含有氮之氣體被使用為來源氣體，與第一半導體膜306之沈積條件相較下，晶體成長可被抑制。結果，混合區307b與包括非晶半導體之區域307c，即使用具有較少缺陷且價帶中之能帶邊緣的能階尾端陡峭之良序半導體膜所形成，可形成於第二半導體膜307中。
此處，用以形成第二半導體膜307之典型例子如下。氫之流速是10倍至2000倍，較佳是10倍至200倍於含有矽或鍺之沈積氣體流速。注意在形成正常之非晶半導體膜的典型例子中，氫之流速是含有矽或鍺之沈積氣體流速0至5倍。
如氦、氖、氬、氪、或氙之稀有氣體被導入至第二半導體膜307之來源氣體，藉以增加第二半導體膜307之薄膜形成率。
第二半導體膜307之厚度較佳是50nm至350nm，更佳是120nm至250nm。
於第二半導體膜307之沈積初期，由於含有氮之氣體包含於來源氣體中，晶體成長部分地被抑制；因此，在圓錐形的或方錐狀的微晶半導體區域成長期間，形成填至介於圓錐形的或方錐狀的微晶半導體區域部分之非晶半導體區。以微晶半導體區域與非晶半導體區兩者共存方式形成之區域指的是混合區307b。而且，圓錐形的或方錐狀的微晶半導體區域之晶體成長停止，以致不包含微晶半導體區域而只包含非晶半導體區之區域形成。如此之不包含微晶半導體區域而只包含非晶半導體區之區域所指為包含非晶半導體之區域307c。注意在圓錐形的或方錐狀的微晶半導體區域之成長前，微晶半導體膜於一些例子中使用第一半導體膜306為晶種而被形成於第一半導體膜306之整個表面上。
此處，包含混合區307b及包含非晶半導體之區域307c的第二半導體膜307係使用包含含有氮之氣體的第二半導體膜307來源氣體而形成。或者，可使用形成第二半導體膜307之另一方法：第一半導體膜306之表面被暴露於含有氮之氣體以致氮被吸收至第一半導體膜306之表面；且之後包含混合區307b及包含非晶半導體之區域307c的第二半導體膜307係使用含有矽或鍺之沈積氣體與氫為來源氣體而形成。
雜質半導體膜309是藉由使用氫、膦(以氫或甲矽烷稀釋)及含有矽之沈積氣體的混合物於電漿CVD裝置的反應腔室中的輝光放電電漿形成。加入磷之非晶矽或加入磷之微晶矽是藉由以氫稀釋含有矽之沈積氣體而形成。注意在p通道薄膜電晶體製造例子中，作為雜質半導體膜309，加入硼之非晶矽或加入硼之微晶矽是藉由使用二硼烷取代膦之輝光放電電漿形成。
此處，形成於閘極絕緣薄膜304與雜質半導體膜309間之第二半導體膜307之結構被描述參照於圖19A及19B、圖20及圖21A及21B。圖19A及19B、圖20及圖21A及21B各為介於閘極絕緣薄膜304與雜質半導體膜309間之放大圖。
如圖19A所示，混合區307b包含各別自第一半導體膜306表面以突出狀成長之微晶半導體區域331a及填補於微晶半導體區域331a間之部分的非晶半導體區域331b。
微晶半導體區域331a為具有突出狀(圓錐形的或方錐狀)之微晶半導體，其頂端自閘極絕緣薄膜304向包括非晶半導體之區域307c變窄。注意微晶半導體區域331a可為具有突出狀(倒轉的圓錐形的或方錐狀)之微晶半導體，其寬度自閘極絕緣薄膜304向包括非晶半導體之區域307c增加。
注意包含於混合區307b之非晶半導體區域331b可含有具有1nm至10nm晶粒大小之半導體晶體，較佳是1nm至5nm。
或者，如圖19B所示，於某些例子中，混合區307b包含微晶半導體區域331c及依次形成之微晶半導體區域331a。微晶半導體區域331c是以均勻厚度形成於第一半導體膜306上。微晶半導體區域331a具有突出狀(圓錐形的或方錐狀)，其頂端自閘極絕緣薄膜304向包括非晶半導體之區域307c變窄。
注意在圖19A及圖19B中，包含於混合區307b中之非晶半導體區域331b為半導體，其性質與包含非晶半導體之區域307c之性質相同。
因此，介於使用微晶半導體形成之區域與使用非晶半導體形成之區域間之介面可對應於混合區307b中之微晶半導體區域331a與非晶半導體區域331b間之介面。因此，介於微晶半導體與非晶半導體間之介面於截面圖下為不平的或鋸齒狀。
在混合區307b中，於微晶半導體區域331a包括具有突出狀(圓錐形的或方錐狀)之半導體晶體，其頂端自閘極絕緣薄膜304向包括非晶半導體之區域307c變窄情形下，鄰近第一半導體膜306之微晶半導體的比例係高於鄰近包括非晶半導體之區域307c之微晶半導體的比例。微晶半導體區域331a自第一半導體膜306表面以厚度方向成長。然而，藉由加入含有氮之氣體至來源氣體或藉由加入含有氮之氣體至來源氣體並自第一半導體膜306沈積條件下降低氫至甲矽烷之流速，微晶半導體區域331a之晶體成長被抑制，半導體晶體晶粒變成圓錐形的或方錐狀，且非晶半導體逐漸沈積。這是因為微晶半導體區域中氮之固態溶解度低於非晶半導體區中氮之固態溶解度。
第一半導體膜306與混合區307b之總厚度，即，自閘極絕緣薄膜304與第一半導體膜306間之介面至微晶半導體區域331a的突出部頂端之距離是設定為3nm至410nm，較佳是20nm至100nm。第一半導體膜306與混合區307b之總厚度設定為3nm至410nm，較佳是20nm至100nm，以降低薄膜電晶體之關閉電流。
如上所述，包括非晶半導體之區域307c為半導體，其特性實質上與非晶半導體區域331b之特性相同且含有氮。再者，包括非晶半導體之區域307c含有半導體晶體晶粒，其具有晶粒大小1nm至10nm，較佳是1nm至5nm。此處，包括非晶半導體之區域307c為半導體膜，與傳統非晶半導體相較下具有以定光電流法(CPM)或光激發光譜法於urbach邊測量之較低能量及較少量缺陷吸收光譜。即，與傳統非晶半導體相較，包括非晶半導體之區域307c為具有較少缺陷之良序半導體，且價帶中之能帶邊緣的尾部為陡峭的。由於包括非晶半導體之區域307c於價帶中之能帶邊緣能階具有陡峭尾部，能帶間隙變寬且通道電流不易流動。因此，當包括非晶半導體之區域307c配置於背後通道側，薄膜電晶體之關閉電流可被降低。此外，藉由配置包括非晶半導體之區域307c，導通電流與場效遷移率增加。
再者，藉由執行低溫光激發光光譜法於包括非晶半導體之區域307c所獲得之頻譜峰值區域是介於1.31eV至1.39eV。注意到藉由執行低溫光激發光光譜法於微晶半導體膜(典型為微晶矽薄膜)所獲得之頻譜峰值區域是介於0.98eV至1.02eV。因此，包括非晶半導體之區域307c不同於微晶半導體膜。
注意到包括於包括非晶半導體之區域307c中之非晶半導體典型地為非晶矽。
注意到包括於混合區307b與包括非晶半導體之區域307c之氮例如可存在於NH群組或NH2群組。
或者，如圖20所示，混合區307b可整個填入介於第一半導體膜306與雜質半導體膜309間之部分。換句話說，第二半導體膜307可對應於混合區307b。較佳為，如圖20所示，混合區307b中微晶半導體區域331a之比例低於如圖19A及19B所示之結構。再者，混合區307b中微晶半導體區域331a之比例於介於源極與汲極區域間之區域中為低的，即，載子流動之區域。結果薄膜電晶體之關閉電流可被降低。此外，在混合區307b中，於垂直方向(厚度方向)之電阻降低為可能的，即，介於半導體膜與源極與汲極區域間之電阻，當薄膜電晶體為開啟狀態且電壓施加於以使用佈線325形成之源極與汲極電極間，且因此薄膜電晶體之導通電流與場效遷移率增加。
注意到如圖20所示之混合區307b可包含如圖19B所示之微晶半導體區域331c。
再者，傳統之非晶半導體區333d可如圖21A所示配置於介於包括非晶半導體之區域307c與雜質半導體膜309間。換句話說，第二半導體膜307可包含混合區307b、包括非晶半導體之區域307c及非晶半導體區333d。或者，傳統之非晶半導體區333d可如圖21B所示配置於介於混合區307b與雜質半導體膜309間。換句話說，第二半導體膜307可包括混合區307b與非晶半導體區333d。藉由實施圖21A與21B結構，以降低薄膜電晶體之關閉電流。
需注意如圖21A與21B所示之混合區307b可包含如圖19B所示之微晶半導體區域331c。
由於混合區307b包含具有圓錐形的或方錐狀之微晶半導體區域331a，於垂直方向(厚度方向)之電阻降低為可能的，即，第一半導體膜306、混合區307b及包括非晶半導體之區域307c之電阻，當薄膜電晶體為開啟狀態且電壓施加於源極與汲極電極間。
如上所述，包含於混合區307b之氮可存在於NH群組或NH2群組。這是因當NH群組或NH2群組鍵結於位於包括於微晶半導體區域331a中複數個微晶半導體區域間介面、微晶半導體區域331a與非晶半導體區域331b間介面、或第一半導體膜306與非晶半導體區域331b間介面之矽原子的懸空鍵時，缺陷被減少。因此，第二半導體膜307之氮濃度被設定為1×1019atoms/cm3至1×1021atoms/cm3，較佳是1×1020atoms/cm3至1×1021atoms/cm3，更佳是2×1020atoms/cm3至1×1021atoms/cm3，因此矽原子的懸空鍵可輕易與NH群組交聯，以致載子可輕易流動。或者，於上述介面處之半導體原子之懸空鍵被NH2群組終止，以致缺陷消失。結果，當薄膜電晶體為開啟狀態且電壓施加於源極與汲極電極間時垂直方向(厚度方向)之電阻降低。即，薄膜電晶體之導通電流與場效遷移率增加。
藉由使混合區307b中之氧濃度低於混合區307b中之氮濃度，由於位於微晶半導體區域331a與非晶半導體區域331b間介面之缺陷而中斷載子傳送之鍵結或位於半導體晶體晶粒介面間之缺陷降低。
因此，當使用第一半導體膜306形成通道形成區域與將包括非晶半導體之區域307c配置於通道形成區域與雜質半導體膜309間時，薄膜電晶體之關閉電流降低。此外，當混合區307b與包括非晶半導體之區域307c被提供時關閉電流可更降低而導通電流與場效遷移率增加。這是因為混合區307b包含具有圓錐形的或方錐狀之微晶半導體區域331a且包括非晶半導體之區域307c是使用具有較少缺陷之且價帶中之能帶邊緣的尾部為陡峭的良序半導體膜而形成。
導電薄膜311可使用如實施例6所示之材料與結構來形成。
導電薄膜311可使用CVD法、濺鍍法或真空蒸鍍法形成。或者，可藉由對銀、金、銅或類此者之導電奈米膠以網版印刷方法、噴墨印刷法或類此者來放電並烘烤該導電奈米膠來形成導電薄膜311。
光阻遮罩313藉由第二微影程序而形成。光阻遮罩313具有厚度不同之區域。此光阻遮罩可利用多段式調整光罩而形成。較佳是使用多段式調整光罩因為使用之光罩數量與製造步驟可被降低。在本實施例中，使用多段式調整光罩形成之光阻遮罩可被用於形成第一半導體膜306與第二半導體膜307圖形之程序中及分離源極區域與汲極區域之程序中。
多段式調整光罩是可以多階光特性曝光之光罩；典型地，曝光是以三階光特性實行以供給曝光區、半曝光區及未曝光區。藉由使用多段式調整光罩之一曝光與顯影步驟，具有多個厚度(典型地為兩種厚度)之光阻遮罩可被形成。因此，使用多段式調整光罩可減少光罩數量。
之後，使用光阻遮罩313，第一半導體膜306、第二半導體膜307、雜質半導體膜309與導電薄膜311被蝕刻。經由此程序，第一半導體膜306、第二半導體膜307、雜質半導體膜309與導電薄膜311被分別區分以形成第三半導體膜315、雜質半導體膜317與導電薄膜319。注意第三半導體膜315包含以蝕刻第一半導體膜306而獲得之微晶半導體膜315a、藉由蝕刻第二半導體膜307之混合區307b而獲得之混合區315b，及藉由蝕刻第二半導體膜307之包括非晶半導體之區域307c而獲得之包括非晶半導體之區域315c(見圖17D)。
接著，光阻遮罩321被減小尺寸以形成分離光阻遮罩323。使用氧電漿之灰化可被實行以減小光阻遮罩尺寸。此處，灰化於光阻遮罩313上實行以致光阻遮罩323被分離於閘電極。因此，光阻遮罩323可被形成(見圖18A)。
接著，使用光阻遮罩323蝕刻導電薄膜319，藉以形成作為源極與汲極電極之佈線325(見圖18B)。此處，乾蝕刻被實施。佈線325不僅作為源極與汲極電極亦作為訊號線。然而，並不以此為限，訊號線可分離於源極與汲極電極被提供。
接著，使用光阻遮罩323，第三半導體膜315之包括非晶半導體之區域315c與雜質半導體膜317各被部分蝕刻。此處，乾蝕刻被實施。透過此步驟，包括非晶半導體之區域329c及具有凹陷部位於表面與雜質半導體膜327作為源極與汲極區域被形成(見圖18C)。之後，光阻遮罩323被移除。
注意到此處，導電薄膜319、包括非晶半導體之區域315c及雜質半導體膜317各被乾蝕刻部分蝕刻，以致導電薄膜319被等向性蝕刻；因此，佈線325之側表面被實質地與雜質半導體膜327之側表面對齊。
需注意在導電薄膜319之蝕刻與光阻遮罩323之移除後，雜質半導體膜317與包括非晶半導體之區域315c可被部分蝕刻。於此蝕刻中，雜質半導體膜317是使用佈線325被蝕刻，以致佈線325之側表面被實質地與雜質半導體膜327之側表面對齊。
或者，導電薄膜319可接受濕蝕刻且包括非晶半導體之區域315c及雜質半導體膜317可接受乾蝕刻。導電薄膜319藉由濕蝕刻被等向性蝕刻，以致佈線325之各側表面中較光阻遮罩323之側表面更內側形成。之後，雜質半導體膜327側表面位於佈線325之側表面外側之形狀形成。
接著，乾蝕刻可被實行。乾蝕刻之一情形被設定使包括非晶半導體之區域329c之曝光部位表面不被損壞且相對包括非晶半導體之區域329c之蝕刻速率是低的。換句話說，包括非晶半導體之區域329c之曝光表面幾乎沒有損壞且包括非晶半導體之區域329c之曝光區域厚度幾乎未減少的條件被使用。作為蝕刻氣體，氯、四氟化碳、氮或類此者被典型地使用。蝕刻方法並未特定限制且感應耦合電漿(ICP)法、電容耦合電漿(CCP)法、電子迴旋加速共振(ECR)法、反應性離子蝕刻(RIE)法或類此者可被使用。
然後，包括非晶半導體之區域329c之表面接受電漿處理，典型地是水電漿處理、氨電漿處理、氮電漿處理或類此者。
水電漿處理可藉由使用含有水之氣體為主成分產生電漿而被實行，典型地是藉由水蒸氣，其被導入反應腔室。
如上所述，在雜質半導體膜327形成後，當乾蝕刻於包括非晶半導體之區域329c不被損壞情形下進一步被實施，如存在於包括非晶半導體之區域329c之曝光表面之殘餘物的雜質可被移除。藉由電漿處理，介於源極與汲極區域間之絕緣可被確保，且因此，在完成之薄膜電晶體中，關閉電流降低且電性之變動降低。
透過以上步驟，可使用較少光罩製造具較佳電性之薄膜電晶體而具有高產能。
[實施例8]
於以下實施例描述中之元件基板與包括應用實施例6與7中描述之薄膜電晶體之該元件基板之顯示裝置。顯示裝置例如，液晶顯示裝置、發光顯示裝置、電子紙及類此者。描述於以上實施例之薄膜電晶體可被使用於任何其他顯示裝置之元件基板。在此，液晶顯示裝置包括實施例6與7中描述之薄膜電晶體，典型地，垂直對準(VA)模式液晶顯示裝置參照圖22與圖23被描述。
圖22所示為液晶顯示裝置之像素部位的截面結構。依據以上實施例製造之薄膜電晶體403與電容405被形成於基板401上。再者，像素電極409形成於絕緣薄膜408上，絕緣薄膜408形成於薄膜電晶體403上。薄膜電晶體403之源極或汲極電極407與像素電極409於形成於絕緣薄膜408中之開孔中彼此連接。對準薄膜411形成於像素電極409上。
電容405包括與薄膜電晶體403之閘極電極402同時形成之電容佈線404、閘極絕緣薄膜406及像素電極409。
包括自基板401至對準薄膜411構件之堆疊體參照元件基板413。
反基板421配置以著色膜425與阻光薄膜423以阻擋光線進入薄膜電晶體403。此外，平坦化薄膜427形成於阻光薄膜423與著色膜425上。反電極429形成於平坦化薄膜427上，且對準薄膜431形成於反電極429上。
注意到阻光薄膜423，著色膜425及反基板421上之平坦化薄膜427是作用為濾光板。注意到阻光薄膜423與平坦化薄膜427之一或兩者並不必定要形成於反基板421上。
著色膜作用為優先傳送特定波長範圍之光線，於可見光波長範圍之光中。通常，優先傳送紅光波長範圍之光線的著色膜，優先傳送藍光波長範圍之光線的著色膜，及優先傳送綠光波長範圍之光線的著色膜被結合為濾光板。然而，著色膜之結合並不以上述結合為限。
基板401與反基板421藉由密封材料彼此固定(圖未示)，且液晶層443填充被基板401、反基板421及密封材料包圍之空間。再者，間隔物441被配置以保持基板401與反基板421間之距離。
像素電極409、液晶層443與反電極429彼此重疊，藉以形成液晶元件。
圖23所示為不同於圖22所示之液晶顯示裝置。此處，著色膜不是形成於反基板421上而是形成於配置有薄膜電晶體403之基板401上。
圖23所示為液晶顯示裝置像素部位之截面結構。依據以上實施例製造之薄膜電晶體403與電容405被形成於基板401上。
再者，著色膜451形成於絕緣薄膜408上，絕緣薄膜408形成於薄膜電晶體403上。再者，保護薄膜453形成於著色膜451上以防止包含於著色膜451之雜質被混入液晶層443。像素電極409形成於著色膜451及保護薄膜453上。作為著色膜451，優先傳送特定波長範圍(紅光、藍光或綠光)之光線的薄膜可形成於每一像素。再者，由於著色膜451亦作用為平坦化薄膜、液晶層443之不均等的對準可被抑制。
薄膜電晶體403之源極或汲極電極407與像素電極409於形成於絕緣薄膜408、著色膜451及保護薄膜453中之開孔中彼此連接。對準薄膜411形成於像素電極409上。
電容405包括與薄膜電晶體403之閘極電極402同時形成之電容佈線404、閘極絕緣薄膜406及像素電極409。
包括自基板401至對準薄膜411構件之堆疊體參照元件基板455。
反基板421配置以阻光薄膜423以阻擋光線進入薄膜電晶體403，及覆蓋阻光薄膜423與反電極421之平坦化薄膜427。反電極429形成於平坦化薄膜427上，且對準薄膜431形成於反電極429上。
像素電極409、液晶層443與反電極429彼此重疊，藉以形成液晶元件。
注意到雖然VA液晶顯示裝置於以下描述為液晶顯示裝置，本發明並不以此為限。即，使用實施例6與7中任一描述之薄膜電晶體形成之元件基板也可應用至FFS形式液晶顯示裝置、IPS形式液晶顯示裝置、TN形式液晶顯示裝置與其他形式液晶顯示裝置。
由於具有大導通電流、高場效遷移率與小關閉電流之薄膜電晶體被用為本實施例中液晶顯示裝置之像素電晶體，液晶顯示裝置之像素品質(例如對比)可被改善。再者，即使當薄膜電晶體小型化時薄膜電晶體之電性不會退化；因此，藉由降低薄膜電晶體尺寸，液晶顯示裝置之孔徑比增加。或者，像素面積減小，以致液晶顯示裝置之解析度被改善。
再者，如圖23所示之液晶顯示裝置中，阻光薄膜423與著色膜451不是形成於同一基板上。因此，形成著色膜451之光罩不對準可被防止。因此，阻光薄膜423之面積不必定增加，使像素之孔徑比增加。
[實施例9]
藉由發光元件之配置而無對準薄膜411之形成，實施例8中描述之元件基板413與455可被使用於發光顯示裝置或發光裝置。於發光顯示裝置或發光裝置中，利用電場發光之發光元件典型地被使用為發光元件。利用電場發光之發光元件依據發光材料是有機化合物或無機化合物而分類。通常，前者是指有機EL元件而後者是指無機EL元件。
在本實施例之發光顯示裝置或發光裝置中，具有大導通電流、高場效遷移率與小關閉電流之薄膜電晶體被用為像素電晶體；因此，發光顯示裝置或發光裝置可具有較佳影像品質(例如高對比)及低功率消耗。
[實施例10]
包含依據以上任一實施例之薄膜電晶體的顯示裝置可應用於多樣性電子裝置(包括娛樂機器)。電子裝置例如是電視機(也可指電視或電視接收器)、電腦或類此者之監視器、電子紙、例如數位相機或數位攝錄影機之相機、數位相框、行動電話(也可指移動電話或行動電話裝置)、攜帶式遊戲機、攜帶式資訊終端機、聲音再生裝置、例如伯青哥機之大型遊樂機、或類此者。特別是，如實施例8與9所述，依據以上任一實施例之薄膜電晶體可被應用於液晶顯示裝置、發光裝置、電泳的顯示裝置、或類此者，且可被使用於電子裝置之顯示部位。具體例子描述如下。
包含依據以上任一實施例之薄膜電晶體之半導體裝置可被應用於電子紙。電子紙可被應用於多種領域之電子裝置，只要其能顯示資料。例如，電子紙可被應用於電子書(e-book)裝置、海報、例如火車之車輛的廣告、數位招牌、公共信息顯示(PID)、例如信用卡之各種卡片顯示、或類此者。此類電子裝置之例子如圖24A至24D所示。
圖24A所示為電子書裝置之例子。例如，電子書裝置包含兩個外殼，外殼500及外殼501。外殼500及外殼501以樞紐504結合以致電子書裝置可開與關。藉由此結構，電子書裝置可如紙本書般操作。
顯示部502與顯示部503分別包含於外殼500及外殼501中。顯示部502與顯示部503可配置以顯示一影像或不同影像。例如此例中顯示部502與顯示部503顯示不同影像，位於右側之顯示部(圖24A中之顯示部502)可顯示文字且位於左側之顯示部(圖24A中之顯示部503)可顯示圖形。
圖24A所示為設置有操作部及類此者之外殼500之例。例如，外殼500設置有電源505、操作鍵506、揚聲器507及類此者。藉由操作鍵506，頁面可被翻動。注意到鍵盤、指向裝置及類此者可設置於與外殼之顯示部相同之平面。再者，外部連接端子(耳機端子、USB端子、可連接包括AC轉接器與USB纜線之各種纜線之端子或類此者)、記錄媒體插入部及類此者可設置於外殼之背表面或側表面。再者，如圖24A所示之電子書裝置可具有電子字典功能。
如圖24A所示之電子書裝置可無線傳輸與接收資料。經由無線通訊，想要的書本資料及類此者可自電子書伺服器被購買且下載。
圖24B所示為數位相框的例子。例如，於圖24B所示之數位相框中，顯示部512包含於外殼511中。各種影像可顯示於顯示部512中。例如，顯示部512可顯示由數位相機或類此者拍攝之影像資料以如同正常之相框功能。
注意圖24B所示之數位相框可設置有操作部、外部連接端子(USB端子、可連接包括USB纜線之各種纜線之端子或類此者)、記錄媒體插入部及類此者。雖然這些元件可設置於該顯示部設置之表面，較佳是為了數位相框的設計而將其設置於側表面或背表面。例如，具有由數位相機取得之影像資料之儲存媒體被插入數位相框的記錄媒體插入部且影像資料被輸入，藉以此輸入影像資料可被顯示於顯示部512。
此外，圖24B所示之數位相框可無線傳輸與接收資料。其結構可以想要影像資料被無線傳輸與顯示而實施。
圖24C所示為電視機的例子。於圖24C所示之電視機中，顯示部522包含於外殼521中。顯示部522可顯示影像。再者，外殼521可由支架523支撐。如實施例8與9所述之顯示裝置可應用於顯示部522。
電視機可以外殼521之操作開關或分離之遙控器操作。頻道與音量可由遙控器之操作按鍵控制以使顯示於顯示部522之影像被控制。再者，遙控器可設置有顯示部以顯示自遙控器輸出之資料。
注意電視機可設置接收器、數據調變機或類此者。藉由使用接收器，一般的電視廣播可被接收。而且，當顯示裝置經由數據調變機以有線或無線方式連接至通訊網路時，單向(自發送端至接收端)或雙向(介於發送端與接收端或介於接收端)資訊傳輸可被執行。
圖24D所示為行動電話的例子。行動電話可設置有包含於外殼531之顯示部532、操作按鍵533、操作按鍵537、外接連接埠534、揚聲器535、麥克風536及類此者。如實施例8與9所述之任一顯示裝置可應用於顯示部532。
如圖24D所述之行動電話的顯示部532為觸控面板。當顯示部532以手指或類此者碰觸，顯示於顯示部532之內容可被控制。再者，例如撥號與撰寫郵件之操作可藉由以手指或類此者碰觸顯示部532而實行。
顯示部532有主要三種螢幕模式。第一模式為主要用以顯示影像之顯示模式。第二模式為主要用以輸入如文字之資料的輸入模式。第三模式為混合顯示模式與輸入模式兩種模式的顯示-及-輸入模式。
例如，於撥號或撰寫郵件之例中，撥號與撰寫郵件之例中，主要用以輸入文字之文字輸入模式被顯示部532選取以使顯示於螢幕上之字元可被輸入。在此例中，較佳是顯示鍵盤或數字鍵於顯示部532螢幕之大型區域。
當包括用以偵測傾斜之偵測裝置，例如陀螺儀或加速偵測器，被設置於行動電話中，顯示部532之模式(顯示資料)可藉由判定行動電話之定位而自動切換(行動電話是水平或垂直放置)。
螢幕模式可藉由觸碰顯示部532或使用外殼531之操作按鍵537而切換。或者，螢幕模式可依據顯示於顯示部532之影像種類而被切換。例如，當顯示於顯示部532之影像之信號為移動影像資料之一時，螢幕模式可被切換至顯示模式。當該信號為文字資料之一時，螢幕模式可被切換至該輸入模式。
再者，於該輸入模式中，當藉由觸碰顯示部532之輸入於一特定時間內未實行而一信號藉由顯示部532之光學感測器被偵測到時，該螢幕模式可被控制以自該輸入模式切換至該顯示模式。
顯示部532也可作用為影像感測器。例如，當顯示部532被手掌或手指碰觸而掌紋、指紋、或類此者之影像由影像感測器取得，藉以個人認證可被實行。而且，藉由提供背光或發射近紅外線於顯示部之感測光源，手指靜脈、手掌靜脈或類此者之影像可被取得。
本實施例可以其他實施例所描述之任一結構之適當組合而實施。
[範例1]
此例中描述之結果是使用電腦模擬而獲得，以檢驗於高壓條件下或摻雜氬氣條件下半導體膜之結晶度是否被改善。具體來說，於不同壓力下且使用不同氣體種類計算之氫氣自由基密度之密度比較結果被示出。注意到由CFD研究公司製作之多重-物理分析軟體CFD-ACE+被使用來記算。
作為用以計算薄膜形成裝置之模式，假設為平行板電容耦合CVD裝置。薄膜形成裝置之示意結構如圖25所示。上電極1000(也可指RF電極)經電容1010被連接至高頻電源1020。作為基板台之下電極1002被接地。
由計算獲得之氫氣自由基密度如圖26所示。圖26中，水平軸表示自上電極之距離(m)，且垂直軸表示氫氣自由基密度(m-3)。由圖26，很明顯的是高壓條件下(500Pa,H2)之氫氣自由基密度大於低壓條件下(100Pa,H2)之氫氣自由基密度。這是由於於高壓條件下之氫氣之碰撞解離率要比低壓條件下時更高。
此外，很明顯的是加入氬氣(100Pa,H2+Ar)之混合氣體之氫氣自由基密度比單獨氫氣(100Pa,H2)來得高。由於氫氣自由基密度藉由加入氬氣而被降低，氫氣之碰撞解離率被降低；然而，氫氣之解離被認為是藉由以下氣態方式之反應所促進且因此氫氣自由基密度增加。
Ar++H2→H++H+Ar　(1)
ArH++H2→H3 ++Ar　(2)
H-+ArH+→Ar+2H　(3)
e+ArH+→Ar+H　(4)
H-+Ar+→Ar+H　(5)
Ar(4s)+H2→2H+Ar　(6)
Ar(4p)+H2→2H+Ar　(7)
氫氣自由基間之反應可藉由增加氫氣自由基密度而促進。之後，由反應釋放出剩餘能量且因此熱效應產生於反應表面。例如，於反應產生於高階自由基(SiHn)x(n=1,2,3)之例中，高階自由基之結晶度可藉由剩餘能量被改善。
如上所述，氫氣密度大大地影響具有有利的結晶度之晶體核心生成。以上計算之結果顯示出微晶半導體膜之結晶度藉由增加氫氣自由基密度被改善。
[範例2]
此例中描述之微晶矽薄膜使用具有第一電極101之電漿CVD裝置而形成，其形狀如實施例2之圖6A與6B所示，參照圖27A與圖27B與圖28。
首先，用於本例之第一電極101之形狀被詳細描述。圖27A所示為自使用於此例中之第二電極側所見之第一電極101透視圖，而圖27B所示為圖27A中A-B切線所見之截面圖。注意到圖27A中，第一電極101是自第二電極側所見，因此，中空部位607是位於較低側。此外，圖27B中，中空部位607是位於較高側，且氣體流動於箭頭方向。
如圖27A所示，分開形成於共同面之凹陷部601之突出部603形成。此外，凹陷部601設置有氣體供應埠605。而且，介於凹陷部601中相鄰氣體供應埠605間之距離d1為3mm。
如圖27B所示，沿著突出部603與氣體供應埠605為交錯排列處之切線A-B之橫切面，氣體供應埠605形成處之平面寬度d2為1.4mm，介於相鄰突出部603頂端間之距離d3為3.1mm，而介於氣體供應埠605之距離d4為4.2mm。
接著，圖28所示為形成於設置有如圖27A與圖27B所示第一電極101之電漿CVD裝置之反應腔室中之微晶矽薄膜的結晶度關係。
此處，各微晶矽薄膜於以下條件形成於基板上：甲矽烷，750sccm氫氣，以及750sccm氬被導入至反應腔室；基板溫度被設定為250℃；反應腔室壓力被設定為1237Pa；介於第一電極101之突出部表面與基板間距離被設定為7mm；以及13.56MHz高頻被供應至第一電極。此時，甲矽烷流速被設定為3sccm、4sccm、5sccm以及6sccm。此外，高頻功率來源之電源於50W至350W範圍內變動，以50W增量。而且，微晶矽薄膜之厚度依據樣本於21nm至37nm之範圍內。
此處，比較範例之傳統微晶矽薄膜之薄膜形成條件如下所述。微晶矽薄膜於以下條件形成於基板上：10sccm甲矽烷，1500sccm氫氣，以及1500sccm氬被導入至反應腔室；基板溫度被設定為280℃；反應腔室壓力被設定為280Pa；介於第一電極101(平行板)與基板間距離被設定為24.5mm；以及13.56MHz高頻被供應至第一電極。此時，高頻功率來源之電源被設定於50W。
接者，關於微晶矽薄膜，結晶度(Ic/Ia：晶體尖峰高度與非晶尖峰高度之比)被拉曼光譜分析所量測。作為拉曼光譜分析，LabLAM HR-PL(由Horiba,Ltd.製造)被使用。而且，關於測量條件，焦距被設定為800mm；粒度分級被設定為600gr/mm，YAG固態雷射光(λ=532nm)被用為激發光，且偵測波長於-70℃下為200nm至1000nm之CCD偵測器被使用。而且，激發光之斑點直徑被設定為0.75μm。
圖28中，菱形表示當甲矽烷流速設定為3sccm時微晶矽薄膜之結晶度，方形表示當甲矽烷流速設定為4sccm時微晶矽薄膜之結晶度，三角形表示當甲矽烷流速設定為5sccm時微晶矽薄膜之結晶度，且圓形表示當甲矽烷流速設定為6sccm時微晶矽薄膜之結晶度。
此外，虛線611表示作為比較例子之傳統微晶矽薄膜之結晶度(Ic/Ia)。
由圖28可明顯得知微晶矽薄膜之結晶度相對於高頻功率來源之電源傾向於最大值，且峰頂位置依據個別之甲矽烷流速有所不同。在甲矽烷流速較低之較高稀釋條件下，Ic/Ia之最大值於較低功率側偏移，且因此微晶矽薄膜之結晶度變的較高。而且，各微晶矽薄膜之結晶度與傳統微晶矽薄膜之薄膜形成條件相比，可藉由增加壓力與增加高頻功率來源之電源被改善。
本申請案是基於在2009年8月25日各向日本專利局申請之日本專利申請號2009-194801，2009-194852及2009-194849參照其整體內容。
40．．．基板
42．．．基體薄膜
43．．．沈積前驅物
44．．．結晶核
46．．．微晶半導體膜
100a~100d．．．反應腔室
101．．．第一電極
102．．．第二電極
103．．．高頻電力供應單元
104．．．高頻電力來源
106．．．匹配器
107．．．伸縮盒
108．．．氣體供應單元
109．．．抽真空單元
110．．．圓筒
110a，110b，110c．．．氣缸
111．．．壓力調整閥
112．．．停止閥
113．．．質量流動控制器
114．．．基板加熱器
115．．．加熱器控制器
116．．．絕緣材料
117，118．．．蝶形閥
119~124．．．停止閥
125，126．．．渦輪分子泵
127．．．乾燥泵
129．．．高頻截止濾波器
130．．．公用腔室
131．．．載入/卸載腔室
133．．．閘閥
134．．．傳送機構
135．．．低溫泵
141．．．突出部位
142．．．中空部位
143．．．凹陷部位
144．．．中空部位
145．．．氣體管線
146．．．氣體線路
147．．．角
149．．．角
151．．．擴散板
152．．．擴散板
153．．．通孔
154．．．通孔
155．．．角
156．．．角
158．．．角
181．．．具有極低電場之區域
185．．．具有高電場之區域
187．．．電漿
191．．．具有低電場之區域
193．．．具有中度電場之區域
201．．．基板
203．．．閘電極
204．．．閘極絕緣薄膜
207．．．微晶半導體膜
209．．．雜質半導體膜
211．．．佈線
221．．．微晶半導體膜
223．．．通道保護膜
225．．．雜質半導體膜
227．．．佈線
231．．．微晶半導體膜
235．．．非晶半導體膜
237．．．雜質半導體膜
239．．．佈線
301．．．基板
303．．．閘電極
304．．．閘極絕緣薄膜
305．．．晶核
306．．．第一半導體膜
307．．．第二半導體膜
311．．．導電薄膜
313．．．光阻遮罩
315．．．第三半導體膜
317．．．雜質半導體膜
319．．．導電薄膜
323．．．光阻遮罩
325．．．佈線
327．．．雜質半導體膜
329．．．包括非晶半導體之區域
331．．．微晶半導體區域
333．．．非晶半導體區
401．．．基板
402．．．閘極電極
403．．．薄膜電晶體
404．．．電容佈線
405．．．電容
406．．．閘極絕緣薄膜
407．．．源極或汲極電極
408．．．絕緣薄膜
409．．．像素電極
411．．．對準薄膜
413．．．元件基板
421．．．反基板
423．．．阻光薄膜
425．．．著色膜
427．．．平坦化薄膜
429．．．反電極
441．．．間隔物
443．．．液晶層
455．．．元件基板
500．．．外殼
501．．．外殼
502．．．顯示部
503．．．顯示部
504．．．樞紐
505．．．電源
506．．．操作鍵
507．．．揚聲器
511．．．外殼
512．．．顯示部
521．．．外殼
522．．．顯示部
523．．．支架
531．．．外殼
532．．．顯示部
533．．．操作按鍵
534．．．外接連接埠
535．．．揚聲器
536．．．麥克風
537．．．操作按鍵
601．．．凹陷部
603．．．投影部
605．．．氣體供應埠
607．．．中空部位
1000．．．上電極
1002．．．下電極
1010．．．電容
1020．．．高頻電源
圖1A及1B所示為用以製造微晶半導體膜的方法。
圖2所示為電漿CVD裝置之範例。
圖3A及3B所示為電漿CVD裝置之上電極形狀。
圖4所示為薄膜形成裝置之範例。
圖5所示為電漿CVD裝置之範例。
圖6A及6B所示為電漿CVD裝置之上電極形狀。
圖7A及7B所示為電漿CVD裝置之上電極形狀。
圖8A及8B各表示電漿CVD裝置之上電極形狀。
圖9A及9B所示為電漿CVD裝置之上電極形狀。
圖10A至10D各表示電漿CVD裝置中電漿強度。
圖11所示為電漿CVD裝置之範例。
圖12所示為電漿CVD裝置之範例。
圖13A及13B所示為電漿CVD裝置之上電極形狀。
圖14A及14B所示為電漿CVD裝置之上電極形狀。
圖15A及15B各表示電漿CVD裝置之上電極形狀。
圖16A至16C所示為薄膜電晶體之結構。
圖17A至17D所示為製造薄膜電晶體方法之實施例。
圖18A至18C所示為製造薄膜電晶體方法之實施例。
圖19A及19B各為製造薄膜電晶體方法之實施例。
圖20所示為製造薄膜電晶體方法之實施例。
圖21A及21B各為製造薄膜電晶體方法之實施例。
圖22所示為顯示裝置。
圖23所示為顯示裝置。
圖24A至24D各為應用該薄膜電晶體之電子裝置。
圖25所示為薄膜形成裝置之示意圖。
圖26所示為氫自由基密度。
圖27A及27B所示為電漿CVD裝置之上電極形狀。
圖28所示為微晶矽薄膜之結晶度。
40．．．基板
42．．．基體薄膜
43．．．沈積前驅物
44．．．結晶核

Claims (3)

  1. 一種用以製造微晶半導體膜的方法，使用於反應腔室中設置有第一電極與第二電極之電漿CVD裝置，該方法包含以下步驟：經由該第一電極中的氣體供應埠導入反應氣體至該反應腔室；設定該反應腔室的壓力為大於或等於500Pa且小於或等於1500Pa；設定介於該第一電極與該第二電極間的距離為大於或等於5mm且小於或等於10mm；藉由供應大於或等於3MHz且小於或等於13.56MHz之頻率之功率至該第一電極以形成電漿區域於該第一電極與該第二電極間，形成晶體沈積前驅物於包括該電漿區域之氣態中；藉由沈積該晶體沈積前驅物於基板上以形成大於或等於5nm且小於或等於15nm之晶核；以及藉由自該晶核成長晶體以形成微晶半導體膜，其中該第一電極包含：複數個突出部，被組態以藉由供應該功率於該反應腔室中形成輝光放電電漿；第一氣體供應埠，設置於該複數個突出部之頂端；以及第二氣體供應埠，設置於該複數個突出部之間，其中該複數個突出部具有錐形的形狀且被去角。
  2. 如申請專利範圍第1項之製造微晶半導體膜的方法，其中藉由加入稀有氣體至該反應氣體使該輝光放電電漿中之電子溫度降低且該輝光放電電漿中之電子密度增加，以致該微晶半導體膜之結晶度被改善。
  3. 如申請專利範圍第1項之製造微晶半導體膜的方法，其中更包含以下步驟：形成閘極電極於該基板上；形成閘極絕緣層於該閘極電極上；形成該微晶半導體膜於該閘極絕緣層上；以及形成電連接該微晶半導體膜之佈線。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177761B2 (en) * 2009-08-25 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Plasma CVD apparatus, method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
KR101722903B1 (ko) * 2009-08-25 2017-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환장치의 제조방법
KR101612741B1 (ko) * 2010-03-08 2016-04-18 주성엔지니어링(주) 가스분배수단 및 이를 포함한 기판처리장치
TWI512981B (zh) 2010-04-27 2015-12-11 Semiconductor Energy Lab 微晶半導體膜的製造方法及半導體裝置的製造方法
US8778745B2 (en) * 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5393895B2 (ja) * 2010-09-01 2014-01-22 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US8513046B2 (en) 2010-10-07 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
US10658161B2 (en) * 2010-10-15 2020-05-19 Applied Materials, Inc. Method and apparatus for reducing particle defects in plasma etch chambers
US20140141619A1 (en) * 2012-11-19 2014-05-22 Tokyo Electron Limited Capacitively coupled plasma equipment with uniform plasma density
TWI677929B (zh) * 2015-05-01 2019-11-21 美商應用材料股份有限公司 用於形成膜堆疊的雙通道噴頭
TWI733712B (zh) * 2015-12-18 2021-07-21 美商應用材料股份有限公司 用於沉積腔室的擴散器及用於沉積腔室的電極
KR102058912B1 (ko) * 2016-03-02 2019-12-24 주성엔지니어링(주) 기판 처리 장치
KR102568632B1 (ko) * 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
TWI610329B (zh) * 2016-11-08 2018-01-01 財團法人工業技術研究院 電漿處理裝置
CN108878248B (zh) * 2017-05-16 2020-03-17 东京毅力科创株式会社 等离子体处理装置
US11266003B2 (en) * 2017-06-13 2022-03-01 Zaka-Ul-Islam Mujahid Method and apparatus for generating plasma using a patterned dielectric or electrode
CN107937886A (zh) * 2017-11-14 2018-04-20 武汉华星光电半导体显示技术有限公司 化学气相沉积设备及成膜方法
KR102018183B1 (ko) * 2017-12-06 2019-09-04 주성엔지니어링(주) 기판 처리 장치
CN111370498B (zh) * 2020-03-23 2022-05-31 中国科学院长春光学精密机械与物理研究所 一种探测器小型永久高真空腔体及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW414971B (en) * 1998-06-19 2000-12-11 Lam Res Corp Semiconductor process chamber electrode and method for making the same
TW200419654A (en) * 2002-10-16 2004-10-01 Sharp Kk Electronic device, its manufacturing method, and plasma processing apparatus
TW200423250A (en) * 2003-02-03 2004-11-01 Octec Inc Plasma processing device, electrode plate for the same, and manufacturing method for electrode plate
US6913956B2 (en) * 2001-01-19 2005-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2008135718A (ja) * 2006-10-23 2008-06-12 Canon Inc 堆積膜形成方法及び光起電力素子の形成方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS6037118A (ja) 1983-08-08 1985-02-26 Semiconductor Energy Lab Co Ltd プラズマ気相反応方法
US4854263B1 (en) 1987-08-14 1997-06-17 Applied Materials Inc Inlet manifold and methods for increasing gas dissociation and for PECVD of dielectric films
US5314724A (en) * 1991-01-08 1994-05-24 Fujitsu Limited Process for forming silicon oxide film
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
JP2816943B2 (ja) 1994-10-25 1998-10-27 株式会社半導体エネルギー研究所 プラズマ気相反応方法
JP4124383B2 (ja) * 1998-04-09 2008-07-23 財団法人国際科学振興財団 マイクロ波励起プラズマ装置用のシャワープレート及びマイクロ波励起プラズマ装置
SG79292A1 (en) * 1998-12-11 2001-03-20 Hitachi Ltd Semiconductor integrated circuit and its manufacturing method
JP2000252218A (ja) 1999-03-01 2000-09-14 Kanegafuchi Chem Ind Co Ltd プラズマｃｖｄ装置およびシリコン系薄膜光電変換装置の製造方法
DE10060002B4 (de) * 1999-12-07 2016-01-28 Komatsu Ltd. Vorrichtung zur Oberflächenbehandlung
JP4578694B2 (ja) 2001-02-09 2010-11-10 株式会社カネカ プラズマｃｖｄ装置およびプラズマｃｖｄ装置を用いたシリコン系膜の製造方法
JP4578693B2 (ja) 2001-02-09 2010-11-10 株式会社カネカ プラズマｃｖｄ装置およびプラズマｃｖｄ装置を用いたシリコン系膜の製造方法
JP4575605B2 (ja) 2001-02-09 2010-11-04 株式会社カネカ プラズマｃｖｄ装置を用いたシリコン系膜の製造方法
JP2002280377A (ja) * 2001-03-19 2002-09-27 Hitachi Kokusai Electric Inc 基板処理装置
JP2003318000A (ja) 2002-04-19 2003-11-07 Sekisui Chem Co Ltd 放電プラズマ処理装置
JP3837539B2 (ja) 2003-03-25 2006-10-25 独立行政法人産業技術総合研究所 プラズマｃｖｄ装置
AU2004222793B2 (en) * 2003-10-27 2007-07-26 Mitsubishi Heavy Industries, Ltd. Solar cell and process for producing solar cell
JP4679058B2 (ja) * 2004-01-16 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4178202B2 (ja) 2004-03-10 2008-11-12 三菱重工業株式会社 薄膜製造方法
US20050233092A1 (en) 2004-04-20 2005-10-20 Applied Materials, Inc. Method of controlling the uniformity of PECVD-deposited thin films
US7785672B2 (en) 2004-04-20 2010-08-31 Applied Materials, Inc. Method of controlling the film properties of PECVD-deposited thin films
US7125758B2 (en) 2004-04-20 2006-10-24 Applied Materials, Inc. Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
US8083853B2 (en) 2004-05-12 2011-12-27 Applied Materials, Inc. Plasma uniformity control by gas diffuser hole design
US8074599B2 (en) 2004-05-12 2011-12-13 Applied Materials, Inc. Plasma uniformity control by gas diffuser curvature
US20060005771A1 (en) 2004-07-12 2006-01-12 Applied Materials, Inc. Apparatus and method of shaping profiles of large-area PECVD electrodes
US8328939B2 (en) 2004-05-12 2012-12-11 Applied Materials, Inc. Diffuser plate with slit valve compensation
JP4279217B2 (ja) 2004-07-16 2009-06-17 三菱重工業株式会社 プラズマ処理装置及びこれを用いた太陽電池の製造方法
JP4539985B2 (ja) 2005-11-02 2010-09-08 国立大学法人大阪大学 エピタキシャルＳｉ膜の製造方法およびプラズマ処理装置
US20070227666A1 (en) * 2006-03-30 2007-10-04 Tokyo Electron Limited Plasma processing apparatus
JP2008124408A (ja) * 2006-11-16 2008-05-29 Sony Corp 薄膜半導体装置の製造方法
JP4553891B2 (ja) * 2006-12-27 2010-09-29 シャープ株式会社 半導体層製造方法
US8030147B2 (en) 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
JP2010238871A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 太陽電池の製造方法及びプラズマ処理装置
US20100307573A1 (en) * 2009-06-04 2010-12-09 Sanyo Electric Co., Ltd. Solar cell and manufacturing method thereof
KR101722903B1 (ko) 2009-08-25 2017-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환장치의 제조방법
US9177761B2 (en) 2009-08-25 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Plasma CVD apparatus, method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
JP4937322B2 (ja) * 2009-09-18 2012-05-23 三洋電機株式会社 プラズマ処理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW414971B (en) * 1998-06-19 2000-12-11 Lam Res Corp Semiconductor process chamber electrode and method for making the same
US6913956B2 (en) * 2001-01-19 2005-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW200419654A (en) * 2002-10-16 2004-10-01 Sharp Kk Electronic device, its manufacturing method, and plasma processing apparatus
TW200423250A (en) * 2003-02-03 2004-11-01 Octec Inc Plasma processing device, electrode plate for the same, and manufacturing method for electrode plate
JP2008135718A (ja) * 2006-10-23 2008-06-12 Canon Inc 堆積膜形成方法及び光起電力素子の形成方法

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