TWI587516B - 半導體裝置及其形成方法 - Google Patents

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戴爾 馬克 凡
喬滋爾斯 凡里恩提斯
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台灣積體電路製造股份有限公司
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Description

半導體裝置及其形成方法
本發明係有關於一種半導體裝置，特別是有關於一種包括鰭之半導體裝置。
為增加積體電路之電路密度，積體電路中例如場效電晶體之半導體裝置之尺寸係縮小。然而，縮小半導體裝置之尺寸會導致半導體裝置通道長度之減少。減少通道的長度會導致半導體裝置源極區和汲極區彼此間變的更相近，其會使得源極區和汲極區於通道通道中載子產生不適當的影響，而此現象一般稱為短通道效應。受到短通道效應影響之半導體裝置之閘極對於通道之控制係減少，因而抑制閘極對於半導體裝置開或關之控制能力。
根據上述，本發明於一觀點提供一種半導體裝置，包括：一鰭，位於一第一隔離結構和一第二隔離結構間，其中第一隔離結構和第二隔離結構形成於一半導體基底上，鰭包括一頂鰭部分，於第一隔離結構和第二隔離結構上延伸，頂鰭部分包括一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°。
本發明於一觀點提供一種半導體裝置，包括：一鰭，形成於一半導體基底上，鰭包括一頂鰭部分，且頂鰭部分 係以形成刻面之方式形成，例如頂鰭部分包括一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°；及一閘極結構，圍繞頂鰭部分。
本發明於一觀點提供一種半導體裝置之製作方法，包括：形成一鰭於一半導體基底上，鰭設置於一第一隔離結構和一第二隔離結構間；及對鰭之一頂鰭部分進行退火，以製作出一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°。
100‧‧‧半導體裝置
102‧‧‧半導體基底
104‧‧‧第一隔離結構
106‧‧‧第二隔離結構
108‧‧‧鰭
108a‧‧‧頂鰭部分
108b‧‧‧第一刻面
108c‧‧‧第二刻面
108d‧‧‧第三刻面
108e‧‧‧第四刻面
108f‧‧‧第五刻面
110‧‧‧閘極結構
160‧‧‧虛線
170‧‧‧表面
202‧‧‧第一角度
204‧‧‧第二角度
206‧‧‧第一距離
208‧‧‧長度
210‧‧‧長度
302‧‧‧第三角度
304‧‧‧第四角度
306‧‧‧第五角度
308‧‧‧第一距離
310‧‧‧長度
312‧‧‧長度
314‧‧‧寬度
400‧‧‧範例
500‧‧‧範例
502‧‧‧源極區
504‧‧‧汲極區
506‧‧‧通道
600‧‧‧方法
602‧‧‧步驟
604‧‧‧步驟
第1圖揭示本發明一些實施例包括一或多個刻面之半導體裝置。
第2圖揭示根據本發明一些實施例沿第1圖2-2剖面線之剖面圖。
第3圖揭示根據本發明一些實施例之剖面圖。
第4圖揭示根據本發明一些實施例沿第1圖4-4剖面線之剖面圖。
第5圖揭示根據本發明一些實施例之上視圖。
第6圖揭示根據本發明一些實施例之範例方法的流程圖。
以下參照附圖來說明本發明的標的，其中，相同的標號一般用來指代相似的裝置。在下面的描述中，為了更清楚的解釋而描述了許多具體細節，以更清楚理解本發明。然而，本發明沒有這些具體細節的情況下仍可以實施申請專利範 圍保護的標的。在其他實例中係以方塊圖描述本發明裝置之製作方法。
第1圖揭示本發明一半導體裝置100之一些實施例的範例。在一範例中，半導體裝置100包括鰭式場效電晶體(FinFET)。半導體裝置100係形成在例如矽之半導體基底102上，因此，在一些實施例中，半導體裝置100包括至少一些半導體基底102。半導體裝置100包括形成在半導體基底102上之鰭108。在一範例中，鰭108係類似於半導體基底102以矽形成。在另一範例中，鰭108之組成材料不同於半導體基底102，而以鍺形成，且其可以成長於蝕刻半導體基底102所形成之溝槽中。鰭108係形成於一第一隔離結構104和一第二隔離結構106間，其中第一隔離結構例如為第一淺溝槽隔離結構，第二隔離結構例如為第二淺溝槽隔離結構。
鰭108包括一頂鰭部分108a(例如第1圖中延伸至虛線160之上方之部分的鰭108)，且頂鰭部分108a在第一隔離結構104和第二隔離結構106以上。一閘極結構110圍繞在至少部分之頂鰭部分108a形成。例如，閘極結構110圍繞鰭108中之通道形成，且設置為對通道施加控制，例如藉由控制源極和汲極間通道中載子的移動，以將半導體裝置100開啟或關閉。在一範例中，源極區形成在通道之第一側的鰭108中，且汲極區形成在通道相對於第一側之第二側的鰭108中。在一範例中，一介電區(未繪示)設置於閘極結構110和第一隔離結構104或第二隔離結構106之至少一者間。根據上述，如第5圖所示，閘極結構110、通道、源極區和汲極區形成至少一些鰭式場效電晶體 裝置。
若鰭108因為頂鰭部分108a之尖銳邊角導致電場不均勻，半導體裝置100的可靠度會降低。例如，降低的可靠度會影響閘極結構110在特定偏壓對於半導體裝置100開啟或降低的能力，而偏壓一般是經由閘極結構110施加於鰭108上。因此，如本實施例所提供的，頂鰭部份108a形成具有刻面，以降低頂鰭部份108a之邊角的尖銳度，使其相較於沒有刻面的結構(例如正方形或長方形)，邊角較不尖銳。因此，本發明在一些實施例中根據刻面形成之方式形成頂鰭部分108a，影響鰭108之結晶平面，而對載子移動率(特別是通道中)造成影響。亦即，例如，載子的移動率在不同的結晶平面係不同。舉例來說，相較於其他平面，鍺中的電子移動率一般來說在(111)平面較高，而電洞移動率一般來說在(110)平面較高。因此，於包括鍺之鰭的頂鰭部分形成一或多個刻面，使至少一些刻面具有(111)或(110)之表面配向，可使形成之半導體裝置相較於(100)表面配向，提升操作性能。因此，綜上所述，可根據設計規格、用來形成鰭之材料(例如矽或鍺)、半導體裝置之操作(例如使載子於源極和汲極間之通道中傳導或使半導體裝置開或關的偏壓)、製程參數(例如退火溫度、壓力或外部氣體等)，使鰭108或刻面部分具有所需的結晶平面。
在一些刻面形成之實施例中，頂鰭部分108a包括一第一刻面108b和一第二刻面108c。第一刻面108b係鄰接第二刻面108c形成，且兩者間的角度大於90°。在一些刻面形成之實施例中，頂鰭部分108a包括一或多個額外的刻面。例如，頂鰭 部分108a包括一第三刻面108d、一第四刻面108e和一第五刻面108f。在一範例中，第二刻面108c係鄰接第三刻面108d形成，且兩者間的角度大於90°。根據上述，由於刻面的形成(相鄰刻面間之角度大於或等於90°)，因此可減少頂鰭部分108a之邊角的尖銳度。
第2圖揭示一範例200沿第1圖2-2剖面線之半導體裝置100剖面圖。半導體裝置100係形成於半導體基底102(例如矽基底)上，且半導體裝置100在一些實施例中包括至少一些半導體基底102。一第一隔離結構104和一第二隔離106結構形成於半導體基底102上。半導體裝置100包括一鰭108，設置於第一隔離結構104和第二隔離結構106間。鰭108包括一頂鰭部分108a，至少部分被閘極結構110圍繞。頂鰭部分108a形成有刻面，以減少頂鰭部分108a之邊角的尖銳度。根據上述，由於本實施例使靠近頂鰭部分108a之邊角的電場與靠近鰭其他部分(例如頂鰭部分108之中央部份)之電場正常化，鰭108中具有大體上較均勻的電場。
在形成刻面之一些實施例中，頂鰭部分108a包括第一刻面108b、第二刻面108c、第三刻面108d、第四刻面108e和第五刻面108f。可以理解的是，頂鰭部分108a可包括任何數量的刻面，且不限定於5個刻面。在一範例中，第二刻面108c大體上平行半導體基底102之表面170，第四刻面108e大體上垂直半導體基底102之表面170。第五刻面108f大體上平行第四刻面108e。第一刻面108b大體上鄰接第二刻面108c和第五刻面108f。第三刻面108d大體上鄰接第二刻面108c和第四刻面 108e。在一些實施例中，一或多個第一刻面108b或第三刻面108d與半導體基底102之表面170夾約45°。在形成刻面之一些實施例中，一或多個刻面與鄰接的其他刻面間的角度大於90°。在一範例中，第二刻面108c和第三刻面108d間夾的第一角度202大於90°。在另一範例中，第三刻面108d和第四刻面108e間夾的第二角度204大於90°。
在一些實施例之頂鰭部分108a中，第二刻面108c與第一隔離結構104之表面180相距一第一距離206。例如，第一距離206(表示為頂鰭部分108a之高度)為約10nm至約50nm。例如，第四刻面108e之長度210為約0nm至約40nm。在一範例中，長度210小於第一距離206。例如，頂鰭部分108a之寬度212為約5nm至約40nm。例如，第二刻面108c之長度208為約0nm至約10nm。可以理解的是，上述距離、長度和寬度之數值僅為實施例之範例，並非用來限制鰭108之頂鰭部分108a的尺寸。
第3圖揭示一本發明實施例之範例300的半導體裝置100剖面圖。半導體裝置100係形成於半導體基底102(例如矽基底)上，且半導體裝置100在一些實施例中包括至少一些半導體基底102。一第一隔離結構104和一第二隔離結構106形成於半導體基底102上。半導體裝置100包括一鰭108，設置於第一隔離結構104和第二隔離結構106間。鰭108包括一頂鰭部分108a。一閘極結構110圍繞至少部分的頂鰭部分108a。頂鰭結構108a係形成有刻面。
在形成刻面之一些實施例中，頂鰭部分108a包括第一刻面108b、第二刻面108c、第三刻面108d、第四刻面108e、 第五刻面108f、第六刻面108g和第七刻面108h。可以理解的是，頂鰭部分108a可包括任何數量的刻面。在一範例中，第二刻面108c大體上平行半導體基底102之表面170，第四刻面108e大體上垂直半導體基底102之表面170。第五刻面108f大體上平行第四刻面108e。第一刻面108b大體上鄰接第二刻面102c和第六刻面108g。第三刻面108d大體上鄰接第二刻面108c和第七刻面108h。第六刻面108g大體上鄰接第一刻面108b和第五刻面108f。第七刻面108h大體上鄰接第三刻108d和第四刻面108e。在形成刻面之一些實施例中，一或多個刻面與鄰接的其他刻面間的角度大於90°。在一範例中，第二刻面108c和第三刻面108d間夾的第三角度302大於90°。在另一範例中，第三刻面108d和第七刻面108h間夾的第四角度304大於90°。在另一範例中，第七刻面108h和第四刻面108e間夾的第五角度306大於90°。
在一些實施例之頂鰭部分108a中，第二刻面108c與第一隔離結構104之表面180相距一第一距離308。例如，第一距離380(表示為頂鰭部分108a之高度)約為10nm~50nm。例如，第四刻面108e之長度312約為0nm~40nm。在一範例中，長度312小於第一距離308。在另一範例中，長度312小於第2圖之範例200之第四刻面108e的長度210。例如，頂鰭部分108a之寬度314約為5nm~40nm。例如，第二刻面108c之長度310約為0nm~10nm。可以理解的是，上述距離、長度和寬度之數值僅為實施例之範例，並非用來限制鰭108之頂鰭部分108a的尺寸。
第4圖揭示一範例400沿第1圖4-4剖面線之半導體裝置100剖面圖。半導體裝置100係形成於半導體基底102(例如 矽基底)上，且半導體裝置100在一些實施例中包括至少一些半導體基底102。一鰭108形成於半導體基底102上。如第5圖之範例500所揭示，鰭108包括源極區502、通道506和汲極區504。一閘極結構110包覆至少部分的鰭108(例如鰭之通道)。根據上述，閘極結構110可對通道上和其中的載子進行一定程度的控制，以開啟或關閉半導體裝置100。
第5圖揭示本發明實施例之範例500半導體裝置100之上視圖。半導體裝置100係形成於半導體基底(未繪示，例如矽基底)上，且半導體裝置100在一些實施例中包括至少一些半導體基底102。一第一隔離結構104和一第二隔離結構106形成於半導體基底102上。一鰭108形成於第一隔離結構104和第二隔離結構106間。鰭108包括一頂鰭部分108a，延伸至第一隔離結構104和第二隔離結構106上。鰭108採用刻面形成之方法形成，所以頂鰭部分108a包括一多個刻面。一源極區502以例如摻雜製程，形成在鰭108之第一部分中。一汲極區504以例如摻雜製程，形成在鰭108之第二部分中。鰭108包括一通道506，位於源極區502和汲極區504間。半導體裝置100包括一閘極結構110，包覆至少部分的通道506。根據上述，閘極結構110可對通道506上和其中的載子進行一定程度的控制，以將半導體裝置100開啟或關閉。
第6圖揭示本發明一些實施例形成半導體裝置之方法600。在步驟602，形成鰭108於半導體基底102上，且因此在一些實施例中包括至少一些半導體基底102。鰭108係設於第一隔離結構104和第二隔離結構106間。在一些半導體基底102 包括矽之實施例中，鰭108之組成材料可為矽。蝕刻半導體基底102，形成第一溝槽，蝕刻半導體基底102，形成第二溝槽，製作出位於第一溝槽和第二溝槽間之鰭108。沉積氧化物於第一溝槽中，以形成淺溝槽隔離物(STI)，作為第一隔離結構。沉積氧化物於第二溝槽中，以形成淺溝槽隔離物(STI)，作為第二隔離結構。根據上述，本實施例使用半導體基底102之矽，製作出鰭108。在鰭108之組成材料不同於半導體基底102之材料的一些實施例中(例如鰭之組成材料為鍺)，蝕刻半導體基底102形成第一溝槽和第二溝槽。沉積氧化物於第一溝槽中，以形成淺溝槽隔離物，作為第一隔離結構。沉積氧化物於第二溝槽中，以形成淺溝槽隔離物，作為第二隔離結構。進行蝕刻步驟，於第一隔離結構和第二隔離結構間形成一第三溝槽。在一範例中，一例如鍺之材料成長於第三溝槽中，以形成鰭108。在一範例中，製作鰭108之過程中係於第三溝槽中形成種晶層。
以各種製作條件於鰭108中製作一或多個刻面，其中製作條件可以例如為退火溫度、於退火中使用氫、減少表面壓力造成表面擴散、鰭之配向、半導體基底102之初始基底表面之配向等。可調整上述製作條件以調整刻面形成之形式，例如刻面之數量、相鄰刻面間的角度、刻面長度等。
因此，在步驟604，對鰭108之頂鰭部分108a進行退火(例如氫退火製程)，以製作出第一刻面和第二刻面。第一刻面鄰接第二刻面，且兩者之間的角度大於90°。在一範例中，於頂鰭部分108a製作出一個或多個額外的刻面。在鰭由矽組成之一些實施例中，頂鰭部分108a的退火溫度約為700℃~900° C，其降低頂鰭部分108a的表面壓力至例如約80Torr，以根據表面擴散產生第一刻面和第二刻面。在鰭108由鍺組成之一些實施例中，頂鰭部分108a的退火溫度約為400℃~600℃，其降低頂鰭部分108a的表面壓力至例如約80Torr，以根據表面擴散產生第一刻面和第二刻面。形成一閘極結構110圍繞第一刻面和第二刻面。例如，形成一閘極結構110圍繞鰭108(至少部分由第一刻面和第二刻面定義)中之通道(位於源極區(位於之閘極結構110之第一側的鰭108)和汲極區(位於閘極結構110之第二側的鰭108中)間)。根據上述，半導體裝置100係形成為具有刻面之鰭式場效電晶體裝置。
根據本揭示之一觀點，提供一種半導體裝置，包括：一鰭，位於一第一隔離結構和一第二隔離結構間，其中第一隔離結構和第二隔離結構形成於一半導體基底上，鰭包括一頂鰭部分，於第一隔離結構和第二隔離結構上延伸，頂鰭部分包括一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°。
根據本揭示之一觀點，提供一種半導體裝置，包括：一鰭，形成於一半導體基底上，鰭包括一頂鰭部分，且頂鰭部分係以形成刻面之方式形成，例如頂鰭部分包括一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°；及一閘極結構，圍繞頂鰭部分。
根據本揭示之一觀點，提供一種半導體裝置之製作方法，包括：形成一鰭於一半導體基底上，鰭設置於一第一隔離結構和一第二隔離結構間；及對鰭之一頂鰭部分進行退 火，以製作出一第一刻面和一第二刻面，第一刻面鄰接第二刻面，且第一刻面與第二刻面間之夾角大於90°。
雖然已經描述了特定結構圖樣或方法動作的標的，但是可以理解的是，申請專利範圍並不一定限於上述特定圖樣或方法。以上所述之特定圖樣和上述做法作為實現申請專利範圍的範例形式揭露。
本發明的實施例中在此提供各種操作，其中部分或所有的操作描述的順序不應該被解釋為這些操作必須依此順序。本領域的技術人員可根據描述的好處以替代順序執行上述之操作。此外，可以理解的是，在此不是每一個實施例中皆提供操作上的描述。可以理解的是，層、特徵、單元等在此處所描述為相對於彼此的特定尺寸，如結構的尺寸或方向，例如，為簡潔和便於理解，繪示的圖式與實際尺寸相同有很大的不同。此外，本發明尚包括形成層的各種技術，例如蝕刻技術、佈植技術、摻雜技術、旋塗技術、濺鍍技術(如磁控管或離子束鍍射)、成長技術(例如熱成長或沉積技術，如化學氣相沉積(CVD)。
此外，文中舉例並不必然具有優點。在說明書中，用語「或」指的不是排除其他選擇，而是包含其他選擇。此外，用語「一者」通常指的是「一或多者」，除非特別說明為單一者。此外，A與B中至少一者及/或類似說明指的是A、B、或A與B。另一方面，文中用語如「包含」、「具有」或類似用語均等同於申請專利範圍中的用語「包括」。
雖然本發明之較佳實施例說明如上，然其並非用 以限定本發明，任何熟習此領域之技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置
102‧‧‧半導體基底
104‧‧‧第一隔離結構
106‧‧‧第二隔離結構
108‧‧‧鰭
108a‧‧‧頂鰭部分
108b‧‧‧第一刻面
108c‧‧‧第二刻面
108d‧‧‧第三刻面
108e‧‧‧第四刻面
108f‧‧‧第五刻面
110‧‧‧閘極結構
160‧‧‧虛線

Claims (10)

  1. 一種半導體裝置，包括：一鰭，位於一第一隔離結構和一第二隔離結構間，其中該第一隔離結構和該第二隔離結構形成於一半導體基底上，該鰭包括一頂鰭部分，於該第一隔離結構和該第二隔離結構上延伸，該頂鰭部分包括一第一刻面和一第二刻面，該第一刻面鄰接該第二刻面，該第一刻面與該第二刻面間之夾角大於90°，該第一刻面與該第二刻面與該半導體基底之表面不平行，且該第一刻面或該第二刻面具有111表面配向或110表面配向；以及該鰭包括一底鰭部份接觸該第一隔離結構與該第二隔離結構。
  2. 如申請專利範圍第1項所述之半導體裝置，包括：一閘極結構，圍繞該第一刻面和該第二刻面，且該鰭包括矽或鍺之至少一者。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該頂鰭部分包括一或更多額外的刻面。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該頂鰭結構之第二刻面鄰接一第三刻面，且該第二刻面與該第三刻面間之夾角大於90°。
  5. 一種半導體裝置，包括：一鰭，形成於一半導體基底上，該鰭包括一頂鰭部分與一底鰭部份，該頂鰭部分係以形成刻面之方式形成，且該底鰭部份接觸該半導體基底中的一隔離結構；及 一閘極結構，圍繞該頂鰭部分，其中該頂鰭部分包括：一第一刻面，大體上平行該半導體基底之表面；一第二刻面，大體上垂直該半導體基底之表面；一第三刻面，大體上平行該第二刻面；及一第四刻面，大體上鄰接該第一刻面和該第二刻面，其中該頂鰭部分包括一第五刻面，大體上鄰接該第一刻面和該第三刻面，且該第二刻面、該第三刻面、該第四刻面、或該第五刻面具有111表面配向或110表面配向。
  6. 如申請專利範圍第5項所述之半導體裝置，其中形成於該基底上之鰭係形成於一第一隔離結構和一第二隔離結構間。
  7. 一種半導體裝置之形成方法，包括：形成一鰭於一半導體基底上，該鰭設置於一第一隔離結構和一第二隔離結構間，且該鰭之一底鰭部份接觸該第一隔離結構與該第二隔離結構；及對該鰭之一頂鰭部分進行退火，以製作出一第一刻面和一第二刻面，該第一刻面鄰接該第二刻面，該第一刻面與該第二刻面間之夾角大於90°，該第一刻面與該第二刻面與該半導體基底之表面不平行，且該第一刻面或該第二刻面具有111表面配向或110表面配向，其中該鰭包括矽，且該退火包括：於約700℃~約900℃之溫度下對該頂鰭部分進行退火，降低該頂鰭部分之表面壓力，以根據表面擴散產生該第一刻面和該第二刻面；及降低該表面壓力至約80Torr以下。
  8. 如申請專利範圍第7項所述之半導體裝置之形成方法，其中該退火更包括於該頂鰭部分上製作出一或多個額外的刻面。
  9. 一種半導體裝置之形成方法，包括：形成一鰭於一半導體基底上，該鰭設置於一第一隔離結構和一第二隔離結構間，且該鰭之一底鰭部份接觸該第一隔離結構與該第二隔離結構；及對該鰭之一頂鰭部分進行退火，以製作出一第一刻面和一第二刻面，該第一刻面鄰接該第二刻面，該第一刻面與該第二刻面間之夾角大於90°，該第一刻面與該第二刻面與該半導體基底之表面不平行，且該第一刻面或該第二刻面具有111表面配向或110表面配向，其中該鰭包括鍺，且該退火包括：於約400℃~約600℃之溫度下對該頂鰭部分進行退火，降低該頂鰭部分之表面壓力，以根據表面擴散產生該第一刻面和該第二刻面；及降低該表面壓力至約80Torr以下。
  10. 如申請專利範圍第9項所述之半導體裝置之形成方法，其中該退火更包括於該頂鰭部分上製作出一或多個額外的刻面。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150014808A1 (en) * 2013-07-11 2015-01-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9659766B2 (en) * 2014-12-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with etched fin structure
KR102424963B1 (ko) * 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP6560653B2 (ja) 2015-12-21 2019-08-14 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 細長いナノスケール構造の選択加熱方法
US9837405B1 (en) 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构
US10381479B2 (en) * 2017-07-28 2019-08-13 International Business Machines Corporation Interface charge reduction for SiGe surface
US10497719B2 (en) * 2017-11-16 2019-12-03 Samsung Electronics Co., Ltd. Method for selectively increasing silicon fin area for vertical field effect transistors
CN111403340B (zh) * 2019-01-03 2023-04-18 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN112864227A (zh) * 2021-03-30 2021-05-28 长江存储科技有限责任公司 鳍式场效应晶体管及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043524A1 (en) * 2004-08-31 2006-03-02 Visokay Mark R Versatile system for triple-gated transistors with engineered corners
TW200707632A (en) * 2005-03-23 2007-02-16 Taiwan Semiconductor Mfg Co Ltd Semiconductor device and forming method thereof
TW200741982A (en) * 2006-04-28 2007-11-01 Hynix Semiconductor Inc Semiconductor device having a fin channel transistor
US20080128800A1 (en) * 2006-12-04 2008-06-05 Samsung Electronics Co., Ltd. Field effect transistors including recessed forked gate structures and methods of fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
EP1555688B1 (en) 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
KR100792384B1 (ko) * 2005-12-27 2008-01-09 주식회사 하이닉스반도체 5 채널 핀 트랜지스터 및 그 제조 방법
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
JP2009182264A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置およびその製造方法
US8377759B2 (en) * 2010-08-17 2013-02-19 International Business Machines Corporation Controlled fin-merging for fin type FET devices
JP2012182369A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体記憶装置
US8680576B2 (en) * 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043524A1 (en) * 2004-08-31 2006-03-02 Visokay Mark R Versatile system for triple-gated transistors with engineered corners
TW200707632A (en) * 2005-03-23 2007-02-16 Taiwan Semiconductor Mfg Co Ltd Semiconductor device and forming method thereof
TW200741982A (en) * 2006-04-28 2007-11-01 Hynix Semiconductor Inc Semiconductor device having a fin channel transistor
US20080128800A1 (en) * 2006-12-04 2008-06-05 Samsung Electronics Co., Ltd. Field effect transistors including recessed forked gate structures and methods of fabricating the same

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