TWI569026B - Vertical resonant surface emitting laser array - Google Patents

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TWI569026B
TWI569026B TW103120152A TW103120152A TWI569026B TW I569026 B TWI569026 B TW I569026B TW 103120152 A TW103120152 A TW 103120152A TW 103120152 A TW103120152 A TW 103120152A TW I569026 B TWI569026 B TW I569026B
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Ippei Matsubara
Takayuki Kona
Keiji Iwata
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Murata Manufacturing Co
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Description

垂直諧振面發光雷射陣列
本發明係關於一種垂直諧振面發光雷射陣列。
一般而言，在半導體元件之製程，實施施加溫度及電壓之負荷之加速測試、即所謂燒入測試(Burn-In test)。燒入測試之結果，在某半導體元件之特性值未滿既定基準值之情形，該半導體元件作為初期不良品而被從良品群排除。
在垂直諧振面發光雷射元件，光在與半導體基板垂直之方向射出。因此，在複數個垂直諧振面發光雷射元件形成為陣列狀之晶圓之狀態下，可實施燒入測試。此種燒入測試亦稱為WLBI(Wafer Level Burn-In)。
現存在有對於用以正確地且低成本地實施垂直諧振面發光雷射陣列之WLBI之技術之期盼。例如在日本特開2006-66845號公報(專利文獻1)所揭示之面發光型晶圓，複數個面發光型元件串聯在各發光元件部之順向一致之方向。
專利文獻1：日本特開2006-66845號公報
為了正確地實施燒入測試，必須使對晶圓內之所有垂直諧振面發光雷射元件之負荷條件一致。負荷電流值，在垂直諧振面發光雷射元件之燒入測試，係最重要參數之一。是以，謀求使負荷電流值在垂直諧振 面發光雷射元件間均勻。
然而，在專利文獻1揭示之面發光型晶圓，在半導體基板內存在導電性半導體層。因此，負荷電流在串聯之面發光型元件間流動時，負荷電流之一部分有可能通過上述導電性半導體層內漏出。其結果，會有無法使負荷電流在串聯之面發光型元件間均勻之情形。
本發明之目的在於提供一種可正確地且低成本地實施燒入測試之垂直諧振面發光雷射陣列。
本發明某形態之垂直諧振面發光雷射陣列，具備半導體基板、複數個垂直諧振面發光雷射元件列、並聯配線。複數個垂直諧振面發光雷射元件列，在半導體基板之表面側配置在行方向。並聯配線將複數個垂直諧振面發光雷射元件列加以並聯。複數個垂直諧振面發光雷射元件列之各個，包含配置在列方向之複數個垂直諧振面發光雷射元件、複數條串聯配線。複數條串聯配線，將複數個垂直諧振面發光雷射元件中之在列方向相鄰之二個垂直諧振面發光雷射元件之各個串聯於該二個垂直諧振面發光雷射元件之順向一致之方向。在半導體基板形成使複數個垂直諧振面發光雷射元件列彼此電氣絕緣之第1絕緣區域、使複數個垂直諧振面發光雷射元件彼此電氣絕緣之第2絕緣區域。
較佳為，垂直諧振面發光雷射陣列進一步具備至少一對虛擬墊。該至少一對虛擬墊係電氣連接於並聯配線，以將來自燒入測試用探針之負荷電流供應至複數個垂直諧振面發光雷射元件列。
較佳為，複數個垂直諧振面發光雷射元件，在半導體基板之表面側，係配置在四角形之區域內。一對虛擬墊係配置在與該四角形之區 域之四角對應之第1至第4角部中之位於對角線上之第1及第2角部附近。
較佳為，並聯配線包含複數個配線部。複數個配線部之各個將在行方向相鄰之二個垂直諧振面發光雷射元件列加以並聯。複數個配線部之各個之電阻值，在將負荷電流供應至複數個垂直諧振面發光雷射元件列之狀態下，係決定成與在該配線部流動之負荷電流值成反比。
較佳為，複數個配線部之各個，在將負荷電流供應至複數個垂直諧振面發光雷射元件列之狀態下，係決定成具有與在該配線部流動之負荷電流值對應之配線寬。
較佳為，複數個垂直諧振面發光雷射元件列，具備包含m(m係2以上之自然數)個垂直諧振面發光雷射元件之第1垂直諧振面發光雷射元件列、包含n(n係小於m之自然數)個垂直諧振面發光雷射元件之第2垂直諧振面發光雷射元件列。一對虛擬墊中之至少一者，在半導體基板之表面側，係配置在第2垂直諧振面發光雷射元件列附近之與(m-n)個垂直諧振面發光雷射元件之面積對應之區域。
較佳為，第2垂直諧振面發光雷射元件列進一步包含虛擬元件。虛擬元件產生與(m-n)個垂直諧振面發光雷射元件造成之電壓下降量相當之電壓下降。
較佳為，複數個垂直諧振面發光雷射元件之各個，具有陽極電極及陰極電極、電氣連接於陽極電極之陽極電極墊、電氣連接於陰極電極之陰極電極墊。並聯配線包含複數個配線部。複數個配線部之各個將在行方向相鄰之二個垂直諧振面發光雷射元件列加以並聯。複數個配線部之各個係配置於在行方向相鄰之二個垂直諧振面發光雷射元件中之一者之陰 極電極墊與另一者之陰極電極墊之間。
較佳為，半導體基板係半絕緣性。第1及第2絕緣區域之各個係絕緣槽。絕緣槽由從半導體基板之表面側凹陷至半導體基板之內部之形狀構成。並聯配線包含形成在第2絕緣區域之絕緣槽上之配線部。
較佳為，半導體基板係半絕緣性。第1及第2絕緣區域之各個係具有較半導體基板之電阻率高之電阻率之高電阻區域。
根據本發明，可提供可正確地且低成本地實施燒入測試之垂直諧振面發光雷射陣列。
1~3‧‧‧VCSEL元件
101~105,114,115,124,125,201,202‧‧‧VCSEL元件列
901~906‧‧‧VCSEL陣列
11,113‧‧‧底基板
112‧‧‧導電性半導體層
116‧‧‧p型導電性半導體層
12‧‧‧n型接觸層
13‧‧‧n型DBR層
14‧‧‧n型包覆層
15‧‧‧活性層
16‧‧‧p型包覆層
17‧‧‧p型DBR層
18‧‧‧p型接觸層
19‧‧‧電流狹窄層
191‧‧‧氧化區域
192‧‧‧非氧化區域
31‧‧‧絕緣性保護膜
32‧‧‧絕緣層
41‧‧‧陽極電極墊
42‧‧‧陽極歐姆電極
43‧‧‧陽極迴繞配線
51‧‧‧陰極電極墊
52‧‧‧陰極歐姆電極
53‧‧‧陰極迴繞配線
61‧‧‧串聯配線
71,72‧‧‧虛擬墊
73~75‧‧‧並聯配線
731~734,741~744,751~754‧‧‧配線部
76‧‧‧死空間
77‧‧‧虛擬元件
81‧‧‧桌狀突出構造
82‧‧‧挖入圖案
91,92‧‧‧絕緣槽
93‧‧‧高電阻區域
R31~R34,R41~R44‧‧‧電阻
圖1A係本發明第1實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖1B係本發明第1實施形態之垂直諧振面發光雷射陣列之等效電路圖。
圖2係圖1A所示之垂直諧振面發光雷射元件列之一部分之放大圖。
圖3係沿著圖2之III-III線之垂直諧振面發光雷射元件列之剖面圖。
圖4係圖3所示之垂直諧振面發光雷射元件之剖面之放大圖。
圖5係以概略方式顯示圖1A所示之垂直諧振面發光雷射陣列在燒入測試時之構成之電路圖。
圖6A係顯示比較用之垂直諧振面發光雷射陣列之負荷電流之路徑之圖。
圖6B係顯示圖3所示之垂直諧振面發光雷射陣列之負荷電流之路徑之圖。
圖7係本發明第2實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖8A係顯示圖1A所示之垂直諧振面發光雷射陣列之負荷電流之路徑之等效電路圖。
圖8B係顯示圖7所示之垂直諧振面發光雷射陣列之負荷電流之路徑之等效電路圖。
圖9係本發明第3實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖10A係圖7所示之垂直諧振面發光雷射陣列之等效電路圖。
圖10B係圖9所示之垂直諧振面發光雷射陣列之等效電路圖。
圖11A係圖7所示之垂直諧振面發光雷射陣列之放大圖。
圖11B係本發明第4實施形態之垂直諧振面發光雷射陣列之放大圖。
圖12係顯示配置有複數個圖7所示之垂直諧振面發光雷射陣列之狀態之圖。
圖13A係本發明第5實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖13B係本發明第5實施形態之垂直諧振面發光雷射陣列之等效電路圖。
圖14係顯示配置有複數個圖13A所示之垂直諧振面發光雷射陣列之狀態之圖。
圖15A係本發明第6實施形態之垂直諧振面發光雷射陣列之俯視圖。
圖15B係本發明第6實施形態之垂直諧振面發光雷射陣列之等效電路圖。
圖16係用以說明本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法之流程圖。
圖17係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中磊晶成長步驟之概略步驟圖。
圖18係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中光微影及乾式蝕刻步驟之概略步驟圖。
圖19係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中氧化區域之形成步驟之概略步驟圖。
圖20係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中陽極歐姆電極之形成步驟之概略步驟圖。
圖21係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中挖入圖案之形成步驟之概略步驟圖。
圖22係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中陰極歐姆電極之形成步驟之概略步驟圖。
圖23係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中絕緣槽之形成步驟之概略步驟圖。
圖24係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中絕緣性保護膜之形成步驟之概略步驟圖。
圖25係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中絕緣層之形成步驟之概略步驟圖。
圖26係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中電極墊及迴繞配線之形成步驟之概略步驟圖。
圖27係顯示本發明第1~第6實施形態之垂直諧振面發光雷射陣列之製造方法中元件間配線之除去步驟之概略步驟圖。
圖28係具有與圖3所示之垂直諧振面發光雷射元件列不同構造之垂直諧振面發光雷射元件列之剖面之放大圖。
圖29係具有與圖3所示之垂直諧振面發光雷射元件列更不同構造之垂直諧振面發光雷射元件列之剖面之放大圖。
以下，參照圖式詳細說明本發明之實施形態。此外，對圖中相同或相當之部分賦予相同符號，不重複其說明。又，圖式所示之各部分之大小係以示意方式顯示該部分之大小，並不限於圖式所示之大小。
(第1實施形態)
圖1A係本發明第1實施形態之垂直諧振面發光雷射(VCSEL：Vertical Cavity Surface Emitting LASER)陣列之俯視圖。圖1B係本發明第1實施形態之VCSEL陣列之等效電路圖。
參照圖1A及圖1B，VCSEL陣列901具備配置在行方向(y方向)之VCSEL元件列101~105、並聯配線73,74、一對虛擬墊71,72、及絕緣槽91,92。VCSEL元件列101~105之各個包含配置在列方向(x方向)之五個VCSEL元件及串聯配線61。
並聯配線73,74係為了將VCSEL元件列101~105中之在行方向(y方向)相鄰之二個VCSEL元件列間之各個加以並聯而形成。串聯配線61將在列方向相鄰之二個VCSEL元件間之各個電氣連接於順向一致之方向。
虛擬墊71,72分別電氣連接於並聯配線73,74。一對虛擬墊71,72係為了將來自探針63之負荷電流l(皆參照圖5)供應至VCSEL元件列 101~105而形成。負荷電流l在從虛擬墊71朝向虛擬墊72之方向流動。
並聯配線73包含配線部731~734。並聯配線74包含配線部741~744。配線部731,741將VCSEL元件列101,102加以並聯。配線部732,742將VCSEL元件列102,103加以並聯。配線部733,743將VCSEL元件列103,104加以並聯。配線部734,744將VCSEL元件列104,105加以並聯。
電阻R31~R34,R41~R44分別為配線部731~734,741~744之電阻成分。本實施形態中，電阻R31~R34,R41~R44之電阻值相等。
絕緣槽91，在未形成並聯配線73,74之狀態下，使VCSEL元件列101~105彼此電氣絕緣。絕緣槽92，在未形成串聯配線61之狀態下，使VCSEL元件彼此電氣絕緣。
由於各VCSEL元件列及各VCSEL元件之構造相同，因此以下以VCSEL元件列101及VCSEL元件2之構造為代表進行說明。
圖2係圖1A所示之VCSEL元件列101之一部分之放大圖。圖3係沿著圖2之III-III線之VCSEL元件列101之剖面圖。圖4係圖3所示之VCSEL元件2之剖面之放大圖。
VCSEL元件2包含底基板11、n型半導體接觸層(n型接觸層)12、n型半導體多層膜反射層(n型DBR(Distributed Bragg Reflector)層)13、n型半導體包覆層(n型包覆層)14、活性層15、p型半導體包覆層(p型包覆層)16、p型半導體多層膜反射層(p型DBR層)17、p型半導體接觸層(p型接觸層)18、電流狹窄層19、陽極電極墊41、陽極歐姆電極42、陽極迴繞配線43、陰極電極墊51、陰極歐姆電極52、陰極迴繞配線53。
絕緣槽91係形成在VCSEL元件列101與VCSEL元件列 102(參照圖1A)之間。絕緣槽92係形成在VCSEL元件1~3之間之各個。此外，以z方向表示從底基板11之背面側朝向表面側之方向，正z方向設為上方。
底基板11之材料係例如顯示半絕緣性之n型化合物半導體。在底基板11可使用例如具有1.0×107Ω‧cm以上之電阻率之n型砷化鎵(GaAs)基板。此外，底基板11相當於本發明之「半導體基板」。
n型接觸層12係形成在底基板11上。n型接觸層12之材料係顯示n型導電性之化合物半導體。n型接觸層12係為了確實地實現n型DBR層13與陰極歐姆電極52之間之歐姆接觸而形成。
n型DBR層13係形成在n型接觸層12上。n型DBR層13之材料係顯示n型導電性之化合物半導體，例如砷化鎵鋁(AlGaAs)。作為用以獲得n型導電性之雜質，導入例如2×1018cm-3程度之矽(Si)。
在n型DBR層13，交互地積層有高折射率層與低折射率層(皆未圖示)。各層之厚度係λ/4(λ：介質中之波長)。在高折射率層與低折射率層之間，相對於Ga之Al之組成比不同。高折射率層與低折射率層之組成分別表示成例如n-Al0.9Ga0.1As及n-Al0.12Ga0.88As。以各高折射率層及低折射率層作為一對，形成例如30~40對之層。
n型包覆層14係形成在n型DBR層13上。n型包覆層14之材料係顯示n型導電性之化合物半導體。
活性層15係形成在n型包覆層14上。活性層15係未導入雜質之未摻雜區域。作為一例，活性層15具有交互積層有量子井層與障壁層(皆未圖示)之多重量子井(MQW：Multi Quantum Well)構造。
p型包覆層16係形成在活性層15上。p型包覆層16之材料係顯示p型導電性之化合物半導體。
本實施形態中，n型包覆層14、活性層15、p型包覆層16構成產生光之活性區域150。活性區域150所含之各層之厚度及材料係依據振盪波長(例如850nm)適當地決定。例如，在活性層15之量子井層及障壁層分別使用GaAs及AlGaAs。又，在n型DBR層13及p型包覆層16使用AlGaAs。
然而，活性區域之構成並不限於此，例如亦可不形成包覆層。或者，亦可僅在活性層之單側形成包覆層。亦即，n型包覆層14及p型包覆層16並非必須之構成要素。
p型DBR層17係形成在p型包覆層16上。p型DBR層17之材料係顯示p型導電性之化合物半導體，例如AlGaAs。作為用以獲得p型導電性之雜質，導入例如2×1018cm-3程度之碳(C)。
p型DBR層17之構造，在高折射率層及低折射率層之對數較在n型DBR層13之對數少之點，與n型DBR層13之構造不同。n型DBR層13所含之上述對數係30~40，相對於此，p型DBR層17所含之上述對數係例如20。如此，p型DBR層17係以p型DBR層17之反射率較n型DBR層13之反射率低一些之方式形成。p型DBR層17之其他構造與n型DBR層13之構造相同，因此不重複詳細說明。
p型接觸層18係形成在p型DBR層17上。p型接觸層18之材料係顯示p型導電性之化合物半導體。p型接觸層18係為了確實地實現p型DBR層17與陽極歐姆電極42之間之歐姆接觸而形成。
此外，p型DBR層17亦可兼作為p型接觸層18。又，n型DBR層13亦可兼作為n型接觸層12。亦即，p型接觸層18及n型接觸層12並非必須之構成要素。
電流狹窄層19係形成在p型包覆層16與p型DBR層17之間之邊界面。電流狹窄層19包含氧化區域191及非氧化區域192。氧化區域191係藉由從側面朝向中心使電流狹窄層19氧化而形成。非氧化區域192係未氧化而殘留之電流狹窄層19之大致中央之區域。氧化區域191之材料係例如AlGaAs。氧化區域191之組成，與其他層相較，相對於Ga之Al之組成比設定地較高，表示為例如Al0.95Ga0.05As。
藉由形成電流狹窄層19，使從p型DBR層17流至n型DBR層13之電流局部地集中，可注入活性區域150。藉此，由於即使低電流亦產生振盪，因此可實現高發光效率。是以，可降低VCSEL元件之耗電。
陽極歐姆電極42係以導通至p型接觸層18之方式形成在p型接觸層18上。陽極歐姆電極42，係在沿著z方向俯視xy平面時例如環狀之電極(參照圖2)。在活性區域150產生之光通過陽極歐姆電極42之中心之出射開口421射出至外部。此外，陽極歐姆電極42之形狀並不一定為環狀，亦可為例如矩形狀或環之一部分切開之C型形狀。
在n型接觸層12上，在形成n型包覆層14之區域之附近，形成有未形成n型DBR層13之區域。陰極歐姆電極52係以導通至n型接觸層12之方式形成在此區域。陰極歐姆電極52，係在沿著z方向俯視xy平面時例如圓弧狀之電極。此外，陽極歐姆電極42及陰極歐姆電極52分別相當於本發明之「陽極電極」及「陰極電極」。
絕緣槽91,92之各個係由從底基板11之表面側凹陷至底基板11之內部之形狀構成。絕緣槽91,92之各個將底基板11上之形成VCSEL元件之層加以分離。被絕緣槽91,92分離之層係形成在底基板11上之導電性或半導電性之半導體層，相當於本實施形態之n型接觸層12及n型DBR層13。此外，絕緣槽91,92分別相當於本發明之「第1絕緣區域之絕緣槽」及「第2絕緣區域之絕緣槽」。又，為了減少步驟數，較佳為，絕緣槽91,92係一次地一體形成。
藉由在底基板11使用半絕緣性之半導體基板，VCSEL元件彼此電氣絕緣。此外，藉由形成絕緣槽91,92，可進一步強化隔著絕緣槽91,92相鄰之VCSEL元件間之電氣絕緣性(隔離)。
並聯配線73,74可形成在絕緣槽91上。串聯配線61可形成在絕緣槽92上。因此，相較於串聯配線61及並聯配線73,74形成在與絕緣槽91,92不同區域之情形，可降低串聯配線61及並聯配線73,74佔有之面積。是以，每一個晶圓之VCSEL元件之取得數增加。因此，可減少每一個VCSEL元件之成本。
絕緣性保護膜31係形成為被覆陽極歐姆電極42及陰極歐姆電極52以外之上述各構造體之表面。絕緣性保護膜31係以例如氮化矽(SiN)為材料之膜。在絕緣性保護膜31選擇氮化矽之情形，可調整絕緣性保護膜31之膜應力。再者，以氮化矽為材料之膜，耐濕性亦優異。
絕緣層32係以包圍p型接觸層18與n型包覆層14之間之各層之方式形成在絕緣性保護膜31上。絕緣層32之材料係例如聚醯亞胺等之絕緣性樹脂。
陽極電極墊41，在絕緣層32表面形成為夾在二個陰極電極墊51間。電極墊(陽極電極墊41及陰極電極墊51)係用於引線接合而形成。陽極電極墊41係透過陽極迴繞配線43電氣連接於陽極歐姆電極42。陰極電極墊51係透過陰極迴繞配線53電氣連接於陰極歐姆電極52。
藉由在具有某程度厚度之絕緣層32上形成電極墊，可降低在電極墊與n型DBR層13之間產生之寄生電容。藉此，在對VCSEL元件1~3之各個之電極墊輸入驅動訊號(未圖示)時，可降低驅動訊號之波形之變形。然而，亦可省略絕緣層32。
圖5係以概略方式顯示圖1A所示之VCSEL陣列901在燒入測試時之構成之電路圖。參照圖5，燒入裝置65具備電流源64及一對探針63。電流源64，為了對各VCSEL元件列供應負荷電流l，對探針63間供應51之大小之負荷電流。探針63係電氣連接於虛擬墊71,72。
藉由形成虛擬墊71,72，無須使探針63物理接觸電極墊(參照圖2)。因此，可防止對電極墊造成損傷。此外，為了使與探針63之接觸容易，虛擬墊71,72之尺寸較電極墊之尺寸(典型而言，100μm×100μm未滿)大，較佳為，例如200μm×200μm以上。
藉由對虛擬電極71,72間施加負荷電壓，可對VCSEL元件列101~105一次供應負荷電流l。因此，相較於對各VCSEL元件分別供應負荷電流之情形，可降低探針之數。是以，可削減燒入裝置之成本。
此外，圖1~圖5中，顯示VCSEL元件在四角形區域配置成5×5之行列狀之VCSEL陣列。然而，VCSEL陣列之構成並不限於此，只要為較2×2行列大之行列即可。VCSEL元件之數係依據燒入裝置65之規格、 例如探針63之數或電流源64可供應之負荷電流之值或負荷電壓值等適當地決定。
圖6A係顯示比較用之VCSEL陣列之負荷電流lf之路徑(以實線箭頭表示)之圖。圖6B係顯示圖3所示之VCSEL陣列101之負荷電流lf之路徑之圖。
圖6A所示之VCSEL陣列之構造，在替代底基板11而形成底基板111之點、替代n型接觸層12而形成n型導電性半導體層112之點、及未形成絕緣槽91,92之點，與VCSEL元件列101之構造不同。底基板111之並不限於半絕緣性。圖6A所示之VCSEL元件列之其他部分之構造與VCSEL元件列101之對應部分之構造相同，因此不重複詳細說明。
參照圖2~圖4及圖6A，負荷電流l係透過串聯配線61供應至VCSEL元件2之陽極電極墊41。在VCSEL元件2內，負荷電流l通過陽極電極墊41-陽極迴繞配線43-陽極歐姆電極42-p型接觸層18-p型DBR層17-電流狹窄層19-p型包覆層16-活性層15-n型包覆層14-n型DBR層13之路徑到達n型接觸層12。負荷電流l進一步通過n型接觸層12-陰極歐姆電極52-串聯配線61之路徑供應至VCSEL元件1。
在圖6A所示之構造，藉由形成在底基板111上之n型導電性半導體層112連接VCSEL元件之間。是以，到達n型接觸層12之所有負荷電流l並未流至陰極歐姆電極52。一部分之負荷電流l，作為洩漏電流(以虛線箭頭表示)通過n型半導體層112漏出至VCSEL元件1。其結果，會有負荷電流l在VCSEL元件間不均勻之情形。
另一方面，參照圖2~圖4及圖6B，根據第1實施形態，藉 由半絕緣性之底基板11及絕緣槽91,92，強化相鄰之VCSEL元件間之電氣絕緣性。因此，不易產生洩漏電流通過底基板11上之導電性或半導電性之半導體層流動之情況。是以，可對相同VCSEL元件列內之複數個VCSEL元件同時供應均勻之負荷電流l。因此，可在相同負荷條件(負荷電流之條件)下正確地實施燒入測試。
(第2實施形態)
在第1實施形態，相同VCSEL元件列內之複數個VCSEL元件間之負荷條件一致。根據第2實施形態，能使不同VCSEL元件列間之負荷條件一致。
圖7係本發明第2實施形態之VCSEL陣列之俯視圖。圖7係與圖1A對比。
參照圖7，VCSEL陣列902之構成，在虛擬墊71,72配置在VCSEL元件列101~105之對角線L1上之點，與VCSEL陣列901(參照圖1A)之構成不同。亦即，虛擬墊71,72係配置在與配置有VCSEL元件之四角形之區域之四角對應之角部C1~C4(第1~第4角部)中之位於對角線L1上之角部C1,C2附近。VCSEL陣列902之其他部分之構成，與VCSEL陣列901之對應部分之構成相同，因此不重複詳細說明。此外，圖7中，為了避免圖式變複雜，不顯示絕緣槽91,92。
圖8A係顯示圖1A所示之VCSEL陣列901之負荷電流之路徑之等效電路圖。圖8B係顯示圖7所示之VCSEL陣列902之負荷電流之路徑之等效電路圖。
參照圖1A及圖8A，VCSEL陣列901之虛擬墊71,72配置 在列方向(x方向)。因此，通過VCSEL元件列101之負荷電流在虛擬墊71-VCSEL元件列101-虛擬墊72之路徑P1(以實線表示)流動。亦即，由於在路徑P1不含電阻，因此在負荷電流在路徑P1流動時不會產生在電阻之電壓下降。是以，若設虛擬墊71,72之電位分別為V1,V2，則在路徑P1之虛擬墊71,72間之電位差表示成(V1-V2)。
另一方面，通過VCSEL元件列105之負荷電流，在虛擬墊71-電阻R31-電阻R32-電阻R33-電阻R34-VCSEL元件列105-電阻R44-電阻R43-電阻R42-電阻R41-虛擬墊72之路徑P5(以虛線表示)流動。亦即，由於在路徑P5含有八個電阻，因此在負荷電流在路徑P5流動時產生八個電阻量之電壓下降。所有電阻之電阻值相等。因此，若設在電阻R31~R34之電壓下降之合計值為α，則在電阻R41~R44之電壓下降之合計值亦為α。是以，在路徑P5之虛擬墊71,72間之電位差表示成(V1-V2-2 α)。
如上述，在第1實施形態之虛擬墊71,72之配置，負荷電流通過之電阻數在路徑P1,P5間不同。因此，負荷電壓在VCSEL元件列101,105間不同。
相對於此，參照圖7及圖8，在VCSEL陣列902，虛擬墊71,72配置在對角線L1上。因此，通過VCSEL元件列101之負荷電流，在虛擬墊71-VCSEL元件列101-電阻R41-電阻R42-電阻R43-電阻R44-虛擬墊72之路徑P1(以實線表示)流動。亦即，在路徑P1含有四個電阻。
又，通過VCSEL元件列105之負荷電流，在虛擬墊71-電阻R31-電阻R32-電阻R33-電阻R34-VCSEL元件列105-虛擬墊72之路徑P5(以虛線表示)流動。亦即，在路徑P5亦含有四個電阻。
在路徑P1之在電阻R41~R44之電壓下降之合計值與在路徑P5之在電阻R31~R34之電壓下降之合計值彼此相等為α。是以，在路徑P1,P5之虛擬墊71,72間之電位差相等，表示成(V1-V2-2 α)。
如上述，根據第2實施形態，虛擬墊71,72配置在對角線L1上。又，VCSEL元件列101,105及並聯配線73,74係配置成在列方向(x方向)通過四角形之中心點O之對稱軸L2呈線對稱。因此，在路徑P1,P5，在電阻之電壓下降量相等。是以，能使VCSEL元件列101,105間之負荷條件一致。此外，VCSEL元件列102~104亦同樣地，配置成在對稱軸L2呈線對稱。因此，不重複說明，但VCSEL元件列102~104間之負荷條件亦一致。
(第3實施形態)
在第2實施形態，在對稱軸L2呈線對稱之VCSEL元件列間之負荷條件一致。根據第3實施形態，能使所有VCSEL元件列之負荷條件一致。
圖9係本發明第3實施形態之VCSEL陣列之俯視圖。參照圖9，並聯配線73之配線寬係決定成依照配線部731~734之順序變小。藉此，並聯配線73之電阻值依序變大。另一方面，並聯配線74之配線寬係決定成依照配線部741~744之順序變大。藉此，並聯配線74之電阻值依序變小。VCSEL陣列903之其他部分之構成，與VCSEL陣列902(參照圖7)之對應部分之構成相同，因此不重複詳細說明。
圖10A係圖7所示之VCSEL陣列902之等效電路圖。圖10B係圖9所示之VCSEL陣列903之等效電路圖。
參照圖10A，在VCSEL陣列902，51之大小之負荷電流係透過虛擬墊71供應。此負荷電流以1均勻地逐一分配至各VCSEL元件列 101~105。因此，在電阻R31~R34(參照圖8B)，4l、3l、2l、l之負荷電流分別流動。各電阻之電阻值相等為R。是以，在電阻R31~R34之電壓下降量分別為4Rl、3Rl、2Rl、Rl。
另一方面，在電阻R41~R44(參照圖8B)，l、2l、3l、4l之負荷電流分別流動。是以，在電阻R41~R44之電壓下降量分別為Rl、2Rl、3Rl、4Rl。如上述，在VCSEL陣列902，在電阻之電壓下降量依各電阻分別不同。在VCSEL元件列101~105與各電阻之間之交叉點附近記載該交叉點之電位。
VCSEL元件列101之電位差(VCSEL元件列101內之兩端之VCSEL元件間之電位差)及VCSEL元件列105之電位差皆計算成(V1-V2-10Rl)。然而，VCSEL元件列102之電位差及VCSEL元件列104之電位差計算成(V1-V2-13Rl)。又，VCSEL元件列103之電位差計算成(V1-V2-14Rl)。如上述，在第2實施形態，VCSEL元件列分別之電位差不同。
相對於此，參照圖10B，在VCSEL陣列903之各電阻之電阻值，係藉由例如根據模擬調整配線寬決定成與在該電阻流動之負荷電流值成反比。亦即，電阻R34,R41之電阻值為R。電阻R33,R42之電阻值為(4/3)R。電阻R32,R43之電阻值為2R。電阻R31,R44之電阻值為4R。藉由以上述方式決定電阻值，在各電阻之電壓下降量相等為4Rl。其結果，所有VCSEL元件列之電位差相等為(V1-V2-16Rl)。
如上述，根據第3實施形態，並聯配線之配線部之電阻值係決定成與在該配線部流動之負荷電流值成反比。藉此，在各配線部之電阻成分之電壓下降量相等。是以，能使所有VCSEL元件列之負荷條件一致。
此外，調整各配線部之電阻值之方法並不限於配線寬之調 整。亦可藉由例如變更配線部之厚度或材料調整各配線部之電阻值。然而，若為配線寬之調整，則能以單一電極形成程序形成不同配線寬之複數個配線部，因此可簡化製程。
(第4實施形態)
圖11A係圖7所示之VCSEL陣列902之放大圖。圖11B係本發明第4實施形態之VCSEL陣列之放大圖。此外，VCSEL陣列904之未圖示部分之構成，與VCSEL陣列902之對應部分之構成相同。
參照圖11A，並聯配線74連接於VCSEL元件之陰極歐姆電極52。此種連接之情形，必須在列方向(x方向)於VCSEL元件列101~105與虛擬墊72之間確保用以配置並聯配線74之區域。
相對於此，參照圖11B，VCSEL陣列905替代並聯配線74而具備並聯配線75。並聯配線75包含配線部751~754。配線部751~754之各個係配置於在行方向(y方向)相鄰之二個VCSEL元件中之一方之陰極電極墊51與另一方之陰極電極墊51之間。
根據第4實施形態，無須在配置有VCSEL元件之四角形之區域外確保用以配置並聯配線之面積。是以，可減少VCSEL陣列之面積。因此，根據VCSEL陣列904，相較於VCSEL陣列902，能在一定面積內配置更多VCSEL元件。是以，每一個晶圓之VCSEL元件之取得數增加。因此，可減少每一個VCSEL元件之成本。
(第5實施形態)
圖12係顯示配置有六個圖7所示之VCSEL陣列902之狀態之圖。參照圖12，在配置在列方向(x方向)之二個VCSEL陣列902間之各個產生死空 間76。在死空間76未配置VCSEL元件及各種配線之任一者。是以，每一個晶圓之VCSEL元件之取得數與死空間76之面積對應地變少。
圖13A係本發明第5實施形態之VCSEL陣列之俯視圖。圖13B係本發明第5實施形態之VCSEL陣列之等效電路圖。圖13A係與圖11B對比。
參照圖13A，VCSEL陣列905之構成，在替代VCSEL元件列104,105而具備VCSEL元件列114,115之點，與VCSEL陣列904(參照圖11B)之構成不同。
VCSEL元件列114,115之各個所含之VCSEL元件之數n(n=4)較VCSEL元件列101~103所含之VCSEL元件之數m(m=5)少。虛擬墊72係替代VCSEL元件列114所應含之一個VCSEL元件與VCSEL元件列115所應含之一個VCSEL元件而配置。亦即，虛擬墊72係配置在VCSEL元件列114,115附近之與VCSEL元件之面積對應之區域。VCSEL陣列905之其他構成，與VCSEL陣列904之構成相同，因此不重複詳細說明。
此外，VCSEL元件列101~103相當於本發明之「第1垂直諧振面發光雷射元件列」。VCSEL元件列114,115相當於本發明之「第2垂直諧振面發光雷射元件列」。又，雖針對虛擬墊72之配置之情形進行說明，但虛擬墊71亦可同樣配置。
圖14係顯示配置有六個圖13A所示之VCSEL陣列905之狀態之圖。圖14係與圖12對比。
參照圖14，藉由如上述在與VCSEL元件之面積對應之區域配置虛擬墊72，在配置在列方向(x方向)之二個VCSEL陣列905間之死空 間不會產生。又，在與虛擬墊72在行方向(y方向)相鄰之空間配置虛擬墊71亦對死空間之削減具有貢獻。是以，根據VCSEL陣列905，相較於VCSEL陣列902(參照圖11A)，可將更多VCSEL陣列配置在底基板11(晶圓)上。其結果，可減少每一個VCSEL元件之成本。
(第6實施形態)
回到圖13B，VCSEL元件列114,115之各個所含之VCSEL元件之數較VCSEL元件列101~103之各個所含之VCSEL元件之數少。因此，在VCSEL元件列114,115，相較於VCSEL元件列101~103，施加於各VCSEL元件之負荷電壓變高。是以，負荷條件在VCSEL元件列101~103與VCSEL元件列114,115之間不同。
圖15A係本發明第6實施形態之VCSEL陣列之俯視圖。圖15B係本發明第6實施形態之VCSEL陣列之等效電路圖。圖15A及圖15B係與圖13A及圖13B對比。
參照圖15A，VCSEL元件列124,125之各個，在包含虛擬元件77之點，與VCSEL元件列114,115(參照圖13A)不同。VCSEL元件列124所含之虛擬元件77係電氣連接於虛擬墊72與VCSEL元件列125內之VCSEL元件之間。VCSEL元件列125所含之虛擬元件77係電氣連接於虛擬墊72與VCSEL元件列125內之VCSEL元件之間。
虛擬元件77係用以產生電壓下降而形成之元件，例如為二極體。在虛擬元件77之電壓下降量相當於在與配置有虛擬墊72之區域對應之VCSEL元件之電壓下降量。
根據第6實施形態，施加於各VCSEL元件之負荷電壓在 VCSEL元件列101~103與VCSEL元件列114,115之間一致。是以，能以不產生死空間之方式配置複數個VCSEL陣列，且使所有VCSEL元件間之負荷條件一致。
(VCSEL陣列之製造方法)
以下，說明第1~第6實施形態之VCSEL陣列901~906之製造方法。由於VCSEL陣列901~906之製造方法相同，因此以VCSEL陣列901之製造方法為代表進行說明。
圖16係用以說明圖1A所示之VCSEL陣列901之製造方法之流程圖。圖17~圖27係圖1A所示之VCSEL陣列901之製造方法之概略步驟圖。以下說明中，以括號表示圖16所示之流程圖之對應步驟。
參照圖17，首先，藉由磊晶成長，從底基板11之表面依序形成n型接觸層12、n型DBR層13、n型包覆層14、活性層15、p型包覆層16、電流狹窄層19、p型DBR層17、p型接觸層18(步驟S101)。
作為磊晶成長之方法，可採用例如有機金屬氣相沉積法(MOCVD：Metal Organic Chemical Vapor Deposition)或分子線磊晶法(MBE：Molecular Beam Epitaxy)等。磊晶成長之溫度及時間係依據成長方法、底基板11之種類、或各層之種類、厚度、或載體密度等適當地決定。
參照圖18，藉由例如光微影形成p型接觸層18與n型包覆層14之間之各層之圖案。在形成有此圖案之區域以外之區域，以n型DBR層13露出之方式，例如以乾式蝕刻依序除去p型接觸層18至n型包覆層14為止之層。藉此，形成桌狀突出構造81(步驟S102)。
參照圖19，藉由例如在水蒸氣環境氣氛下加熱至400℃以 上，從電流狹窄層19之外周部選擇性地使氧化進行。藉此，形成氧化區域191及非氧化區域192(步驟S103)。
參照圖20，在p型接觸層18上形成陽極歐姆電極42(步驟S104)。
參照圖21，本實施形態中，n型接觸層12較n型DBR層13形成在底基板11之背面側。因此，藉由光微影及蝕刻，形成挖入圖案82。其結果，n型接觸層12露出(步驟S105)。
參照圖22，在n型接觸層12之露出部分形成陰極歐姆電極52(步驟S106)。
參照圖23，在VCSEL元件1與VCSEL元件2之間、及VCSEL元件2與VCSEL元件3之間(皆參照圖2)形成絕緣槽92。又，在VCSEL元件列101與VCSEL元件列102之間形成絕緣槽91(皆參照圖1A)(步驟S107)。
參照圖24，除去陽極歐姆電極42及陰極歐姆電極52，在以上述步驟形成之各構造體之表面形成絕緣性保護膜31(步驟S108)。更具體而言，可藉由例如化學氣相沉積法(CVD：Chemical Vapor Deposition)使SiN成膜。
在未形成絕緣性保護膜31之情形，非常微量之洩漏電流(參照圖5)有可能在露出之絕緣槽91,92之表面流動。藉由進行鈍化處理(步驟S108之處理)，可抑制在絕緣槽91之表面流動之洩漏電流，因此能進一步強化隔著絕緣槽91,92相鄰之VCSEL元件間之隔離。
此外，絕緣槽92之剖面形狀較佳為順錐形狀。亦即，絕緣槽92之剖面積較佳為沿著從底基板11之表面側朝向背面側之方向(圖4之 負z方向)變小。藉此，可提升絕緣性保護膜31對絕緣槽92之側壁921之被覆性。雖不重複說明，但絕緣槽91亦相同。
參照圖25，在絕緣性保護膜31上且接近桌狀突出構造81之區域形成絕緣層32(步驟S109)。為了形成絕緣層32，可藉由旋塗將例如感光性樹脂即聚醯亞胺塗布在絕緣性保護膜31上。之後，進行光微影及硬化。
參照圖26，形成引線接合用之電極墊及迴繞配線(陽極迴繞配線43及陰極迴繞配線53，皆參照圖2)(步驟S110)。又，本實施形態中，為了減少步驟數，與電極墊及迴繞配線一次地形成串聯配線61及並聯配線73,74。
此外，為了確保對絕緣槽92之側壁921之被覆性，串聯配線61較佳為藉由濺鍍成膜、鍍敷或其組合形成。作為串聯配線61之材料，可使用例如鈦(Ti)及金(Au)。
接著，從外部之電流源64(參照圖5)供應負荷電流l，實施燒入測試。亦可視需要實施燒入測試以外之測試(步驟S111)。
參照圖27，上述測試結束後，藉由光微影及蝕刻除去串聯配線61及並聯配線73,74(步驟S112)。此外，在蝕刻時，較佳為，不侵蝕絕緣性保護膜31而僅除去串聯配線61及並聯配線73,74。作為一例，碘化鉀(Kl)溶液及氟硝酸(HF+HNO3)溶液分別選擇性地除去串聯配線61及並聯配線73,74中之Au構成之部分及Ti構成之部分。是以，藉由以SiN形成絕緣性保護膜31，可不侵蝕絕緣性保護膜31而僅除去串聯配線61及並聯配線73,74。
最後，藉由例如切割將VCSEL陣列901分割成VCSEL元件之單片(步驟S113)。此外，為了有效率地利用形成有VCSEL陣列901之晶圓之面積(亦即底基板11之面積)，切割區域與形成有絕緣槽91,92之區域可兼用。此時，較佳為，除去形成在絕緣槽91,92上之絕緣性保護膜31。絕緣性保護膜31可在例如光微影之後以蝕刻除去。藉此，可抑制切割片之磨耗，且緩和傳遞至VCSEL元件之切割之衝擊。步驟S113之處理結束後，一連串之處理完成。
此外，亦可不實施除去串聯配線61及並聯配線73,74之處理(步驟S112之處理)，在串聯配線61及並聯配線73,74存在之狀態下，藉由切割將晶圓分割成VCSEL元件之單片(步驟S113)。藉此，在VCSEL元件之單片狀態下，可確認以切割切斷之串聯配線61及並聯配線73,74之痕跡。例如，成為圖2所示之串聯配線61之一部分殘留在VCSEL元件之單片之狀態。
又，在分割成VCSEL元件之單片之處理(步驟S113之處理)前，可在晶圓之背面整體黏貼密封件或帶體等。藉由切割切斷晶圓，另一方面，晶圓背面之密封件或帶體未切斷而殘留。藉此，可將分割成單片之VCSEL元件在排列成陣列狀之狀態下一體地處理。是以，例如在出貨、輸送、或構裝等步驟之VCSEL元件之處理變容易。
(第1~第6實施形態之變形例1)
在第1~第6實施形態，針對VCSEL陣列具備絕緣槽之情形進行說明。然而，用以使VCSEL元件間電氣絕緣之構造並不限於此。
圖28係具有與圖3所示之VCSEL元件列101不同構造之 VCSEL元件列之剖面之放大圖。參照圖28，VCSEL元件列201，在替代絕緣槽91,92而具備高電阻區域93之點，與VCSEL元件列101不同。高電阻區域93係相當於本發明之「絕緣區域」。
高電阻區域93係藉由離子注入形成。藉此，高電阻區域93之電阻率較底基板11之電阻率(例如，1.0×107Ω‧cm以上)高。VCSEL元件列201之其他部分之構造，與VCSEL元件列101之對應部分之構造相同，因此不重複詳細說明。關於高電阻區域，由於具有在第1~第6實施形態說明之虛擬墊或並聯配線之配線部之特徵，因此可獲得與第1~第6實施形態相同之效果。
(第1~第6實施形態之變形例2)
在第1~第6實施形態，在底基板使用半絕緣性之半導體基板。然而，底基板之種類並不限於此。亦可在底基板使用導電性或半導電性之半導體基板。
圖29係具有與圖3所示之VCSEL元件列101更不同構造之VCSEL元件列之剖面之放大圖。參照圖29，VCSEL元件列202，在替代半絕緣性之底基板11而具備導電性或半導電性之底基板113之點、及在底基板113與n型接觸層12之間具備p型導電性半導體層116之點，與VCSEL元件列101不同。
p型導電性半導體層116及n型接觸層12形成pn接合。此pn接合之順向與負荷電流l之方向(負z方向，參照圖5)相反。因此，負荷電流l不易到達底基板113。是以，洩漏電流不易在VCSEL元件間流動。VCSEL元件列202之其他部分之構造，與VCSEL元件列101之對應部分之 構造相同，因此不重複詳細說明。
又，亦可組合第1~第6實施形態之變形例1與變形例2。亦即，亦可在於導電性或半導電性之底基板113形成p型導電性半導體層116之構造形成高電阻區域93(參照圖28)。
此外，在第1~第6實施形態，針對AlGaAs系之半導體材料進行了說明。然而，本發明可利用之半導體材料並不限於此，亦可依據振盪波長使用其他材料，例如GaInP系、ZnSSe系、InGaN系、AlGaN系、InGaAs系、GaInNAs系、或GaAsSb系等之半導體材料。
應認為本說明書揭示之實施形態在所有方面皆為例示，而非用來加以限制。本發明之範圍由申請專利範圍所示，意圖在與申請專利範圍均等之意義及範圍內包含所有變更。
1~3‧‧‧VCSEL元件
101~105‧‧‧VCSEL元件列
901‧‧‧VCSEL陣列
61‧‧‧串聯配線
71,72‧‧‧虛擬墊
73,74‧‧‧並聯配線
731~734,741~744‧‧‧配線部
91,92‧‧‧絕緣槽
R31~R34,R41~R44‧‧‧電阻

Claims (10)

  1. 一種垂直諧振面發光雷射陣列，具備：半導體基板；複數個垂直諧振面發光雷射元件列，在該半導體基板之表面側配置在行方向；以及並聯配線，將該複數個垂直諧振面發光雷射元件列加以並聯；該複數個垂直諧振面發光雷射元件列之各個，包含：複數個垂直諧振面發光雷射元件，配置在列方向；以及複數條串聯配線，將該複數個垂直諧振面發光雷射元件中之在該列方向相鄰之二個垂直諧振面發光雷射元件之各個串聯於該二個垂直諧振面發光雷射元件之順向一致之方向；在該半導體基板，形成有：第1絕緣區域，使該複數個垂直諧振面發光雷射元件列彼此電氣絕緣；以及第2絕緣區域，使該複數個垂直諧振面發光雷射元件彼此電氣絕緣。
  2. 如申請專利範圍第1項之垂直諧振面發光雷射陣列，其進一步具備至少一對虛擬墊，該至少一對虛擬墊係電氣連接於該並聯配線，以將來自燒入測試用探針之負荷電流供應至該複數個垂直諧振面發光雷射元件列。
  3. 如申請專利範圍第2項之垂直諧振面發光雷射陣列，其中，該複數個垂直諧振面發光雷射元件，係在該半導體基板之該表面側配置在四角形之區域內；該一對虛擬墊，係配置在對應該四角形區域之四角之第1至第4角部 中、位於對角線上之該第1及第2角部附近。
  4. 如申請專利範圍第3項之垂直諧振面發光雷射陣列，其中，該並聯配線包含複數個配線部，該複數個配線部之各個將在該行方向相鄰之二個垂直諧振面發光雷射元件列加以並聯；該複數個配線部之各個之電阻值，係被決定成在將該負荷電流供應至該複數個垂直諧振面發光雷射元件列之狀態下，與在該配線部流動之負荷電流值成反比。
  5. 如申請專利範圍第4項之垂直諧振面發光雷射陣列，其中，該複數個配線部之各個，係被決定成在將該負荷電流供應至該複數個垂直諧振面發光雷射元件列之狀態下，具有與在該配線部流動之該負荷電流值對應之配線寬。
  6. 如申請專利範圍第2至5項中任一項之垂直諧振面發光雷射陣列，其中，該複數個垂直諧振面發光雷射元件列，具備：第1垂直諧振面發光雷射元件列，包含m(m係2以上之自然數)個垂直諧振面發光雷射元件；以及第2垂直諧振面發光雷射元件列，包含n(n係小於m之自然數)個垂直諧振面發光雷射元件；該一對虛擬墊中之至少一者，在該半導體基板之該表面側，係配置在該第2垂直諧振面發光雷射元件列附近之與(m-n)個垂直諧振面發光雷射元件之面積對應之區域。
  7. 如申請專利範圍第6項之垂直諧振面發光雷射陣列，其中，該第2垂直諧振面發光雷射元件列進一步包含虛擬元件，該虛擬元件產生與該(m-n) 個垂直諧振面發光雷射元件造成之電壓下降量相當之電壓下降。
  8. 如申請專利範圍第1至3項中任一項之垂直諧振面發光雷射陣列，其中，該複數個垂直諧振面發光雷射元件之各個，具有：陽極電極及陰極電極；陽極電極墊，電氣連接於該陽極電極；以及陰極電極墊，電氣連接於該陰極電極；該並聯配線包含複數個配線部，該複數個配線部之各個將在該行方向相鄰之二個垂直諧振面發光雷射元件列加以並聯；該複數個配線部之各個係配置於在該行方向相鄰之二個垂直諧振面發光雷射元件中之一者之該陰極電極墊與另一者之該陰極電極墊之間。
  9. 如申請專利範圍第1至3項中任一項之垂直諧振面發光雷射陣列，其中，該半導體基板係半絕緣性；該第1及第2絕緣區域之各個係由從該半導體基板之該表面側凹陷至該半導體基板之內部之形狀構成之絕緣槽；該並聯配線包含形成在該第2絕緣區域之該絕緣槽上之配線部。
  10. 如申請專利範圍第1至3項中任一項之垂直諧振面發光雷射陣列，其中，該半導體基板係半絕緣性；該第1及第2絕緣區域之各個係具有較該半導體基板之電阻率高之電阻率之高電阻區域。
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