JP2011228553A - 半導体発光素子アレイ - Google Patents

Abstract

【課題】応答速度の低下及び大型化を防止しつつ、各発光部において均一な変調特性を得ることができる半導体発光素子アレイを提供すること。
【解決手段】本発明に係るＶＣＳＥＬアレイ１では、配線８Ａ〜８Ｒの幅の変更による電気抵抗の均一化とプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの形成における浮遊容量の均一化とを同時に行うことによりＣＲ時定数を略同一にできるため、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて均一な変調特性を得ることができる。また、ＣＲ時定数の増大を抑制することができるため、応答速度の低下を防止することができる。更には、配線８Ａ〜８Ｒの幅の変更や発光層４におけるプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの形成は、ＶＣＳＥＬアレイ１に対する外的な部品の付加を要さないため、大型化をも防止することができる。
【選択図】図１

Description

本発明は、例えば複数の垂直共振器型面発光レーザが２次元的に配列されてなる半導体発光素子アレイに関する。

複数の発光部が基板上に２次元的に配列されてなる半導体発光素子アレイは、例えば光通信システムの光源として用いられており、近年その需要は高まりつつある。このような半導体発光素子アレイの発光部としては、基板に対して垂直方向にレーザ光を出射可能な垂直共振器型面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）が多く用いられている。

従来、上記のような半導体発光素子アレイにおいては、発光部と各発光部に対応する電極パッドとを接続する配線の長さに差があることに起因して、配線の電気抵抗や、配線によって生じる浮遊容量（寄生容量）が配線間で異なってしまう場合があった。このような場合、発光部の応答速度に差が生じ、その結果、変調特性に差が生じていた。更には、発光部の変調特性の差によって、各発光部において発生する光パルスの遅延時間や波形の形状等にばらつきが生じていた。

そこで、上記のような発光部の変調特性の差を抑制するための技術が、種々提案されている。例えば、特許文献１には、複数のＶＣＳＥＬが２次元的に配列されてなるＶＣＳＥＬアレイにおいて、各配線の長さ及び幅を略同一とすることにより、配線によって生じる浮遊容量を揃える技術が開示されている。また、特許文献２には、同じくＶＣＳＥＬアレイにおいて、各配線に可変容量素子を接続することにより、配線によって生じる浮遊容量の差を低減する技術が開示されている。

特開２００２−３１４１９１号公報 特開２００６−２６１４６１号公報

しかしながら、特許文献１に示されたＶＣＳＥＬアレイでは、物理的に長くならざるを得ない配線に合わせて各配線の長さ及び幅を略同一としているため、浮遊容量の増加によりＣＲ時定数が増大し、応答速度が低下するという問題がある。また、特許文献２に示されたＶＣＳＥＬアレイでは、各配線に可変容量素子を接続しているため、チップサイズが大きくなるという問題がある。

そこで、本発明は、このような事情に鑑みてなされたものであり、応答速度の低下及び大型化を防止しつつ、各発光部において均一な変調特性を得ることができる半導体発光素子アレイを提供することを目的とする。

上記目的を達成するために、本発明に係る半導体発光素子アレイは、基板と、基板の一方の面に形成され、複数の発光部を含む発光層と、基板の他方の面に形成された第１の電極と、発光部のそれぞれに対応するように発光層の一方の面に形成された複数の第２の電極と、発光層のうち発光部を除く部分の一方の面に形成され、第２の電極のそれぞれと配線を介して接続された複数の電極パッドと、を備え、配線は、長さが長いほど広い幅を有しており、発光層において電極パッドに対向する部分には、対向する電極パッドに接続された配線の長さが長いほど、基板の厚さ方向から見た場合に大きい面積を有する高抵抗化領域が形成されていることを特徴とする。

この半導体発光素子アレイでは、複数の発光部のそれぞれに対応する第２の電極には、配線を介して電極パッドが接続されている。この配線は、長さが長いほど広い幅を有しているため、物理的に長くならざるを得ない配線への長さ及び幅の整合を要せずに、配線の長さに差がある場合でも配線の電気抵抗の差を低減することができる。しかも、発光層において電極パッドに対向する部分には、高抵抗化領域が形成されている。この高抵抗化領域は、対向する電極パッドに接続された配線の長さが長いほど、基板の厚さ方向から見た場合に大きい面積を有しているため、可変容量素子等の外的な部品の付加を要せずに、配線の面積に差がある場合でも配線によって生じる浮遊容量の差を低減することができる。よって、この半導体発光素子アレイによれば、応答速度の低下及び大型化を防止しつつ、各発光部において均一な変調特性を得ることができる。

更に、高抵抗化領域は、基板の厚さ方向から見た場合に電極パッドの外縁部に沿って形成されていることが好ましい。この構成によれば、電極パッドにおける外縁部の内側部分が発光層に対向することになるので、高抵抗化領域の形成による電極パッドのボンディング強度の低下を防止することができる。

また、高抵抗化領域は、発光層に絶縁性樹脂が埋設されることにより形成されていることや、発光層にプロトン注入が施されることにより形成されていることが好ましい。これらの構成によれば、発光層において電極パッドに対向する部分において、対向する電極パッドに接続された配線の長さが長いほど基板の厚さ方向から見た場合に大きい面積を有する高抵抗化領域を、確実且つ容易に形成することができる。

本発明によれば、応答速度の低下及び大型化を防止しつつ、各発光部において均一な変調特性を得ることができる。

本発明に係る半導体発光素子アレイの第１の実施形態を示す平面図である。 図１に示す半導体発光素子アレイのII−II線断面図である。 図１に示す半導体発光素子アレイの製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 本発明に係る半導体発光素子アレイの第２の実施形態を示す断面図である。 図６に示す半導体発光素子アレイの製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。

以下、本発明に係る半導体発光素子アレイの実施形態について、図面を参照しながら説明する。以下の説明においては、上下の方向は、発光部を上にして基板を水平に見た場合を基準とする。すなわち、「上面」は、特許請求の範囲に記載の「一方の面」に相当し、「下面」は、特許請求の範囲に記載の「他方の面」に相当する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

（第１の実施形態）
図１及び図２に示されるように、ＶＣＳＥＬアレイ（半導体発光素子アレイ）１は、複数のＶＣＳＥＬ素子（発光部）２Ａ〜２Ｒ（２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，２Ｊ，２Ｋ，２Ｌ，２Ｍ，２Ｎ，２Ｐ，２Ｑ，２Ｒ）を備えている。ＶＣＳＥＬ素子２Ａ〜２Ｒは、基板３上の発光層４において２次元的に配列されている。より具体的には、ＶＣＳＥＬ素子２Ａ〜２Ｒは、４×４列の略正方形状に配列されている。各ＶＣＳＥＬ素子２Ａ〜２Ｒは、基板３に対して垂直方向上側にレーザ光を出射可能となっている。

このＶＣＳＥＬアレイ１は、基板３と、基板３の上面に形成された発光層４と、基板３の下面に形成されたカソード電極（第１の電極）５と、発光層４の上面に形成された複数のアノード電極（第２の電極）６Ａ〜６Ｒと、各アノード電極６Ａ〜６Ｒと配線８Ａ〜８Ｒを介して接続された複数の電極パッド７Ａ〜７Ｒとを備えている。

基板３は、例えばｎ型を有するＧａＡｓ基板である。この基板３は、正方形板状に形成されている。発光層４は、複数の半導体層等から構成されており、基板３よりも一回り小さな正方形層状に形成されている。ＶＣＳＥＬ素子２Ａ〜２Ｒは、この発光層４に含まれている。

カソード電極５は、基板３と電気的に接続されたｎ側電極である。このカソード電極５は、基板３と同じ外形形状を有しており、基板３の下面全面に設けられている。各アノード電極６Ａ〜６Ｒは、各ＶＣＳＥＬ素子２Ａ〜２Ｒに対応するように設けられている。各アノード電極６Ａ〜６Ｒは、対応するＶＣＳＥＬ素子２Ａ〜２Ｒと電気的に接続された円環状のｐ側電極である。これらのアノード電極６Ａ〜６Ｒは、コンタクト電極としての機能を有している。

各電極パッド７Ａ〜７Ｒは、配線８Ａ〜８Ｒによって、対応するアノード電極６Ａ〜６Ｒと電気的に接続されている。電極パッド７Ａ〜７Ｒは、発光層４のうちＶＣＳＥＬ素子２Ａ〜２Ｒを除く部分の上面に形成されている。より具体的には、電極パッド７Ａ〜７Ｒは、ＶＣＳＥＬ素子２Ａ〜２Ｒが配列された部分を囲む正方形環状の環状部分９において、４個ずつが正方形の各辺上に並ぶように配列されている。各電極パッド７Ａ〜７Ｒは、基板３の厚さ方向から見た場合の形状が略正方形状とされ、略同じ大きさとされている。電極パッド７Ａ〜７Ｒ及び配線８Ａ〜８Ｒは、後述する発光層４の絶縁膜１５及び平坦化ポリイミド部１６上に形成されている。電極パッド７Ａ〜７Ｒには、例えば、ＶＣＳＥＬ素子２Ａ〜２Ｒを駆動するための駆動ドライバ（図示せず）が接続される。

発光層４は、ｎ−ＤＢＲ（Distributed Bragg Reflector）層１１と、活性層１２と、ｐ−ＤＢＲ層１３と、酸化狭窄層１４とを有している。

基板３上に形成されたｎ−ＤＢＲ層１１は、ｎ型を有するミラー層である。このｎ−ＤＢＲ層１１は、組成が異なる化合物半導体層を交互に積層して構成された半導体ミラー層である。ｎ−ＤＢＲ層１１は、例えばＡｌ組成比が異なるＡｌＧａＡｓ層が交互に積層された半導体多層構造とされている。

活性層１２は、ｎ−ＤＢＲ層１１上に形成され、カソード電極５とアノード電極６Ａ〜６Ｒとの間において電圧が印加されて電流が供給されることにより所定の発光スペクトルで発光する部分である。この活性層１２としては、例えばＡｌＧａＩｎＰ／ＧａＩｎＰの半導体積層構造で構成された多重量子井戸（ＭＱＷ：Multiple Quantum Well）活性層が用いられる。

ｐ−ＤＢＲ層１３は、活性層１２上に形成され、ｐ型を有するミラー層である。このｐ−ＤＢＲ層１３は、ｎ−ＤＢＲ層１１と同様に、例えばＡｌ組成比が異なるＡｌＧａＡｓ層が交互に積層された半導体多層構造とされている。そして、活性層１２を挟んで設けられたｐ−ＤＢＲ層１３とｎ−ＤＢＲ層１１とによって、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおける垂直共振器が構成されている。

ｐ−ＤＢＲ層１３の下部で且つ活性層１２上には、活性層１２に対する電流を狭窄するための酸化狭窄層１４が形成されている。この酸化狭窄層１４は、各アノード電極６Ａ〜６Ｒに対向する部分において複数形成されており、それぞれの酸化狭窄層１４は環状とされている。酸化狭窄層１４は、例えばＡｌＧａＡｓ等のＡｌを含む化合物半導体が酸化されることにより形成される。

なお、図示しないが、活性層１２とｎ−ＤＢＲ層１１との間には、ｎ型のクラッド層やノンドープ層が設けられている。また、活性層１２とｐ−ＤＢＲ層１３との間には、ｐ型のクラッド層が設けられている。これらの各層は、ＶＣＳＥＬ素子２Ａ〜２Ｒの構造において、必要に応じて設けられる。

また、発光層４のうち、環状部分９の内側の部分においては、ＶＣＳＥＬ素子２Ａ〜２Ｒを囲むようにして、ｐ−ＤＢＲ層１３、活性層１２、及びｎ−ＤＢＲ層１１の上層部がメサエッチによって取り除かれている。メサエッチによって取り除かれた部分であるＶＣＳＥＬメサ部と、取り除かれずに残存したｐ−ＤＢＲ層１３（アノード電極６Ａ〜６Ｒが設けられる部分を除く）との表面には、絶縁膜１５が形成されている。更に、ＶＣＳＥＬメサ部がポリイミドによって埋め戻されることにより、平坦化ポリイミド部１６が形成されている。

こうして絶縁膜１５及び平坦化ポリイミド部１６によって互いに絶縁されることにより、発光層４においてＶＣＳＥＬ素子２Ａ〜２Ｒが形成されている。更に、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて、ｐ−ＤＢＲ層１３の上面には前述した円環状のアノード電極６Ａ〜６Ｒが電気的に接続される。また、ｐ−ＤＢＲ層１３の上面で且つ各アノード電極６Ａ〜６Ｒの中央穴部には、ｐ型のＧａＡｓからなるコンタクト層１７が形成される。このコンタクト層１７は、レーザ光が出射する部分であり、各ＶＣＳＥＬ素子２Ａ〜２ＲにおけるＶＣＳＥＬ発光窓として機能する。

ここで、ＶＣＳＥＬアレイ１にあっては、アノード電極６Ａ〜６Ｒと電極パッド７Ａ〜７Ｒとの相対的な位置関係により、各配線８Ａ〜８Ｒの長さが異なっている。具体的には、配線８Ｆ，８Ｇ，８Ｋ，８Ｌは長さが最も長くなっており、続いて長さが長い順に、配線８Ｅ，８Ｈ，８Ｊ，８Ｍ、配線８Ａ，８Ｄ，８Ｎ，８Ｒとなっている。配線８Ｂ，８Ｃ，８Ｐ，８Ｑは、長さが最も短くなっている。

そして、これらの配線８Ａ〜８Ｒは、各配線の電気抵抗を略同一とするために、長さが長いほど広い幅を有している。すなわち、配線８Ｆ，８Ｇ，８Ｋ，８Ｌは幅が最も広くされており、長さが短くなるにつれて、幅が狭く（細く）されている。配線の長さが最も短い配線８Ｂ，８Ｃ，８Ｐ，８Ｑは、幅が最も狭く（細く）されている。

また、発光層４において電極パッド７Ａ〜７Ｒのうち一部の電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに対向する部分には、電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒにおける浮遊容量を小さくするための高抵抗化領域であるプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒがそれぞれ形成されている。これらのプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、発光層４にプロトン注入が施されることにより形成されている。ここで、高抵抗化領域とは、発光層４よりも比抵抗が高く、誘電率が小さい領域である。

また、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、基板３の厚さ方向から見た場合に、電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部に沿って正方形環状に形成されている。言い換えれば、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、基板３の厚さ方向から見た場合に、電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部を含むような位置及び形状に形成されている。

また、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、上下方向（基板３の厚さ方向）に沿って延びる柱状とされており、ｐ−ＤＢＲ層１３から活性層１２にかけて延在している。各プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの上下方向の長さ（高さ）は、略同一とされている。

更には、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、対応する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに接続された配線８Ａ，８Ｄ〜８Ｎ，８Ｒの長さが長いほど、基板３の厚さ方向から見た場合に大きい面積を有するように形成されている。この基板３の厚さ方向から見た場合の面積とは、言い換えれば、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒにおける基板３に平行な断面の面積である。以下の説明においては、単にプロトン注入領域の「断面積」という。

具体的には、プロトン注入領域１８Ｆ，１８Ｇ，１８Ｋ，１８Ｌは断面積が最も大きくされており、プロトン注入領域１８Ｅ，１８Ｈ，１８Ｊ，１８Ｍは、プロトン注入領域１８Ｆ，１８Ｇ，１８Ｋ，１８Ｌよりも断面積が小さくされている。プロトン注入領域１８Ａ，１８Ｄ，１８Ｎ，１８Ｒは、断面積が最も小さくされている。また、接続される配線の長さが最も短い電極パッド７Ｂ，７Ｃ，７Ｐ，７Ｑにおいては、対向する発光層４の部分にはプロトン注入領域は形成されていない。言い換えれば、電極パッド７Ｂ，７Ｃ，７Ｐ，７Ｑにおいては、プロトン注入領域の断面積はゼロとされている。

このように、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、複数の電極パッド７Ａ〜７Ｒのうち、接続される配線の長さが最も短い電極パッド７Ｂ，７Ｃ，７Ｐ，７Ｑを除く電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに対して形成される。そして、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒが形成されることにより、各ＶＣＳＥＬ素子２Ａ〜２Ｒに接続される電極パッド７Ａ〜７Ｒ、配線８Ａ〜８Ｒ、及びアノード電極６Ａ〜６Ｒを含めた各経路（各チャンネル）における浮遊容量が、略同一とされている。すなわち、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、配線８Ａ〜８Ｒの長さや幅（太さ）の違いによる、各経路における浮遊容量の差異を補正する機能を有している。

続いて、上記の構成を有するＶＣＳＥＬアレイ１の製造工程について、図３〜図５を参照して説明する。図３〜図５は、図１のII−II線に沿っての断面図に相当するため、ＶＣＳＥＬ素子２Ａ〜２Ｄ及び電極パッド７Ｅ，７Ｈに対応する構成のみが示されているが、以下の説明においてはＶＣＳＥＬアレイ１の構成全体について説明する。

まず、図３に示されるように、各ＶＣＳＥＬ素子２Ａ〜２Ｒに対応するコンタクト電極（図３ではコンタクト電極６ａ〜６ｄ）が形成される（コンタクト電極形成工程）。これらのコンタクト電極は、アノード電極６Ａ〜６Ｒの一部を構成するものである。なお、コンタクト電極が形成されるまでの工程は、従来の技術と同様である。

次に、図４に示されるように、プロトンが注入される領域以外の表面（上面に形成された絶縁膜１５、平坦化ポリイミド部１６、コンタクト電極、及びＶＣＳＥＬ発光窓１７）が、ホトレジスト１９によってコートされる（ホトレジスト形成工程）。ここで、プロトンが注入される領域は、後に形成される各電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部に対応する複数の環状の領域（図４では開口部２１Ｅ，２１Ｈ）である。以下、この開口部を「プロトン注入用開口部」という。この工程で形成されるホトレジスト１９は、プロトン注入（イオン注入）領域を規定する機能を有する。

次に、図５に示されるように、ホトレジスト１９に形成されたプロトン注入用開口部より、ｐ−ＤＢＲ層１３及び活性層１２に対してプロトン注入を施す（高抵抗化領域形成工程）。このプロトン注入により、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒが形成される（図５ではプロトン注入領域１８Ｅ，１８Ｈ）。そして、ホトレジスト１９を除去した後、アノード電極６Ａ〜６Ｒ、電極パッド７Ａ〜７Ｒ、及び配線８Ａ〜８Ｒを形成し（パッド電極・配線電極形成工程）、図２に示した状態となる。

続いて、ＶＣＳＥＬアレイ１における配線８Ａ〜８Ｒ及びプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの作用・効果について、図１及び図２を再び参照しながら説明する。

まず、ＶＣＳＥＬ素子２Ａ〜２Ｒに接続された駆動ドライバ（図示せず）等により、電極パッド７Ａ〜７Ｒに対して所定のパルス電流が供給される。パルス電流が供給されると、各ＶＣＳＥＬ素子２Ａ〜２Ｒに電流が流れ、活性層１２が発光する。活性層１２が発光すると、ｐ−ＤＢＲ層１３とｎ−ＤＢＲ層１１とによって構成された垂直共振器によって光が発振し、レーザ光としてＶＣＳＥＬ発光窓１７を介してＶＣＳＥＬアレイ１の上面から外部へと出射される。

ここで、ＶＣＳＥＬアレイ１では、前述したように、各配線８Ａ〜８Ｒの電気抵抗（Ｒ）が略同一とされると共に、各ＶＣＳＥＬ素子２Ａ〜２Ｒに接続される各経路における浮遊容量（Ｃ）が略同一とされている。よって、電極パッド７Ａ〜７Ｒに対して所定のパルス電流が供給される際、各経路におけるＣＲ時定数が略等しくされ、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて出射されるレーザ光のパルス遅延時間やパルス波形形状が揃い、良質で均一な光パルスが得られる。

以上説明した本実施形態のＶＣＳＥＬアレイ１によれば、各ＶＣＳＥＬ素子２Ａ〜２Ｒに対応するアノード電極６Ａ〜６Ｒには、配線８Ａ〜８Ｒを介して電極パッド７Ａ〜７Ｒが接続され、この配線８Ａ〜８Ｒは、長さが長いほど広い幅を有しているため、長さが長いほど断面積が大きくなる。よって、各配線８Ａ〜８Ｒの長さに差がある場合でも、物理的に長くならざるを得ない配線への長さ及び幅の整合を要せずに、各配線８Ａ〜８Ｒの電気抵抗の差を低減でき、各配線８Ａ〜８Ｒの電気抵抗を略同一にできる。

また、発光層４において電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに対向する部分には、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒが形成され、このプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、対向する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに接続された配線８Ａ，８Ｄ〜８Ｎ，８Ｒの長さが長いほど大きい断面積を有しているため、配線８Ａ，８Ｄ〜８Ｎ，８Ｒの長さが長いほどプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの容積は大きくされる。プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの容積が大きいほど誘電率が小さくなり、対向する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒにおける浮遊容量を小さくできるため、各配線８Ａ〜８Ｒの長さや幅の差により各配線８Ａ〜８Ｒにおける浮遊容量に差がある場合でも、可変容量素子等の外的な部品の付加を要せずに、配線８Ａ〜８Ｒによって生じる浮遊容量の差を低減でき、電極パッド７Ａ〜７Ｒ、配線８Ａ〜８Ｒ、及びアノード電極６Ａ〜６Ｒを含めた各経路における浮遊容量を略同一にできる。

このように、各配線８Ａ〜８Ｒの電気抵抗及び各経路の浮遊容量を略同一とすることによりＣＲ時定数を略同一にでき、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて均一な変調特性を得ることができる。また、配線８Ａ〜８Ｒの幅の変更による電気抵抗の均一化とプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの形成における浮遊容量の均一化とを同時に行うことにより、単に容量が大きい配線に合わせて容量を揃える場合に比べてＣＲ時定数の増大を抑制することができ、応答速度の低下を防止することができる。更には、このような配線８Ａ〜８Ｒの幅の変更や発光層４におけるプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの形成は、ＶＣＳＥＬアレイ１に対する外的な部品の付加を要さず、大型化をも防止することができる。したがって、ＶＣＳＥＬアレイ１によれば、応答速度の低下及び大型化を防止しつつ、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて均一な変調特性を得ることができる。

また、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、基板３の厚さ方向から見た場合に電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部に沿って形成されているため、電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒにおける外縁部の内側部分が発光層４に対向することになるので、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒの形成による電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒのボンディング強度の低下を防止することができる。一方、電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部に対向する部分においては、対向する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒにおける浮遊容量をプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒによって小さくできるため、浮遊容量の均一化を図ることができる。

また、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒは、プロトン注入が施されることにより形成されているため、発光層４において電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに対向する部分において、対向する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに接続された配線８Ａ，８Ｄ〜８Ｎ，８Ｒの長さが長いほど基板３の厚さ方向から見た場合に大きい面積を有するプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒを、確実且つ容易に形成することができる。

更にまた、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒが電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒの外縁部に対向する部分に形成されるため、発光層４が形成された空間を有効利用しつつ浮遊容量の均一化を図ることができる。例えば、配線８Ａ，８Ｄ〜８Ｎ，８Ｒに対向する発光層４の部分にプロトンを注入しようとする場合、配線８Ａ，８Ｄ〜８Ｎ，８Ｒは電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに比して細く小さいため形成工程が困難なものとなるばかりか、配線８Ａ，８Ｄ〜８Ｎ，８Ｒの大部分は半導体層１２，１３ではなく平坦化ポリイミド部１６上に形成されている（図１参照）ため、適切な容積・形状のプロトン注入領域を形成することが困難になってしまう。

（第２の実施形態）
図６は、本発明の第２の実施形態に係るＶＣＳＥＬアレイ１Ａの図２に対応する断面図である。このＶＣＳＥＬアレイ１Ａは、上記した第１の実施形態のＶＣＳＥＬアレイ１とは、ポリイミド埋め込み領域（図６ではポリイミド埋め込み領域２８Ｅ，２８Ｈ）を高抵抗化領域として備えた点で異なっている。このポリイミド埋め込み領域は、絶縁性樹脂であるポリイミドが発光層４に埋設されることにより形成されている。ＶＣＳＥＬアレイ１Ａのその他の構成は、ＶＣＳＥＬアレイ１と同様である。

このポリイミド埋め込み領域は、ＶＣＳＥＬアレイ１のプロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒと同様、発光層４において電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに対向する部分に形成されている。また、ポリイミド埋め込み領域の形状は、ｎ−ＤＢＲ層１１の上層部から発光層４の上面に至るまで形成されているという点を除いては、プロトン注入領域１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒと同様である。すなわち、ポリイミド埋め込み領域は、対向する電極パッド７Ａ，７Ｄ〜７Ｎ，７Ｒに接続された配線８Ａ，８Ｄ〜８Ｎ，８Ｒの長さが長いほど、基板３の厚さ方向から見た場合に大きい面積を有するように形成されている。

図７及び図８は、ポリイミド埋め込み領域の製造工程の説明図である。まず、図７に示されるように、各ＶＣＳＥＬ素子２Ａ〜２Ｒに対応するコンタクト電極（図７ではコンタクト電極６ａ〜６ｄ）が形成される（コンタクト電極形成工程）。また、この工程では、ｐ−ＤＢＲ層１３、活性層１２、及びｎ−ＤＢＲ層１１の上層部がメサエッチによって取り除かれてＶＣＳＥＬアレイ１と同様のＶＣＳＥＬメサ部２３が形成されると共に、ポリイミド埋め込み領域に対応する位置において複数の浮遊容量補正用メサ部（図７では浮遊容量補正用メサ部２４Ｅ，２４Ｈ）が形成され、その表面には絶縁膜１５が形成される。各浮遊容量補正用メサ部は、上下方向の長さ（深さ）がＶＣＳＥＬメサ部２３と同一となるように形成されている。

次に、図８に示されるように、ＶＣＳＥＬメサ部２３及び浮遊容量補正用メサ部をポリイミドで埋め込み、平坦化を行う（平坦化ポリイミド部及びポリイミド埋め込み領域形成工程）。このポリイミドの埋め込み（埋設）により、平坦化ポリイミド部１６及びポリイミド埋め込み領域（図６ではポリイミド埋め込み領域２８Ｅ，２８Ｈ）が形成される。そして、アノード電極６Ａ〜６Ｒ、電極パッド７Ａ〜７Ｒ、及び配線８Ａ〜８Ｒを形成し（パッド電極・配線電極形成工程）、図７に示した状態となる。

このようなＶＣＳＥＬアレイ１Ａにおいても、ＶＣＳＥＬアレイ１と同様の作用・効果を得ることができる。すなわち、ＶＣＳＥＬアレイ１Ａによれば、応答速度の低下及び大型化を防止しつつ、各ＶＣＳＥＬ素子２Ａ〜２Ｒにおいて均一な変調特性を得ることができる。また、ＶＣＳＥＬアレイ１Ａでは、ポリイミド埋め込み領域は、絶縁性樹脂であるポリイミドが埋設されることにより形成されているため、確実且つ容易にポリイミド埋め込み領域を形成することができる。

以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ＶＣＳＥＬ素子２Ａ〜２Ｒが略正方形状に規則的に配列されている場合について説明したが、例えば千鳥状に配列されていてもよく、不規則的に配列されていてもよい。また、上記実施形態では、電極パッド７Ａ〜７Ｒが正方形の各辺上に並ぶように配列されている場合について説明したが、電極パッドの配列についても、ＶＣＳＥＬ素子の配列と同様、限定されるものではない。

また、上記実施形態では、高抵抗化領域（プロトン注入領域、ポリイミド埋め込み領域）は、基板３の厚さ方向から見た場合の面積によって容積を調整したが、面積だけではなく上下方向の長さ（高さ若しくは深さ）を変えることにより容積を調整してもよい。また、高抵抗化領域は、基板３の厚さ方向から見た場合の形状が環状である場合に限られず、正方形や長方形状等の多角形状であってもよく、Ｕ字状や円形状であってもよい。また、一つの電極パッドに対して形成される高抵抗化領域は一体である場合に限られず、複数の高抵抗化領域が形成されていてもよい。

更にまた、高抵抗化領域は、プロトン注入やポリイミドの埋め込みに限られず、半導体よりも誘電率が低い他の物質により形成されてもよい。

１…ＶＣＳＥＬアレイ（半導体発光素子アレイ）、２Ａ〜２Ｒ…ＶＣＳＥＬ素子（発光部）、３…基板、４…発光層、５…カソード電極（第１の電極）、６Ａ〜６Ｒ…アノード電極（第２の電極）、７Ａ〜７Ｒ…電極パッド、１８Ａ，１８Ｄ〜１８Ｎ，１８Ｒ…プロトン注入領域（高抵抗化領域）、２８Ｅ，２８Ｈ…ポリイミド埋め込み領域（高抵抗化領域）。

Claims (4)

1. 基板と、
   前記基板の一方の面に形成され、複数の発光部を含む発光層と、
   前記基板の他方の面に形成された第１の電極と、
   前記発光部のそれぞれに対応するように前記発光層の一方の面に形成された複数の第２の電極と、
   前記発光層のうち前記発光部を除く部分の一方の面に形成され、前記第２の電極のそれぞれと配線を介して接続された複数の電極パッドと、を備え、
   前記配線は、長さが長いほど広い幅を有しており、
   前記発光層において前記電極パッドに対向する部分には、対向する前記電極パッドに接続された前記配線の長さが長いほど、前記基板の厚さ方向から見た場合に大きい面積を有する高抵抗化領域が形成されていることを特徴とする半導体発光素子アレイ。
2. 前記高抵抗化領域は、前記基板の厚さ方向から見た場合に前記電極パッドの外縁部に沿って形成されていることを特徴とする請求項１記載の半導体発光素子アレイ。
3. 前記高抵抗化領域は、前記発光層に絶縁性樹脂が埋設されることにより形成されていることを特徴とする請求項１又は２記載の半導体発光素子アレイ。
4. 前記高抵抗化領域は、前記発光層にプロトン注入が施されることにより形成されていることを特徴とする請求項１又は２記載の半導体発光素子アレイ。

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