JPWO2015011983A1 - 垂直共振面発光レーザアレイ - Google Patents

Abstract

ＶＣＳＥＬレーザアレイ（９０１）は、ベース基板（１１）と、ベース基板（１１）の表面側において、行方向（ｙ方向）に配置されたＶＣＳＥＬ素子列（１０１〜１０５）と、ＶＣＳＥＬ素子列（１０１〜１０５）を並列に接続する並列配線（７３，７４）とを備える。ＶＣＳＥＬ素子列（１０１〜１０５）の各々は、列方向（ｘ方向）に配置された複数のＶＣＳＥＬ素子と、複数の直列配線（６１）といを含む。複数の直列配線（６１）は、複数のＶＣＳＥＬ素子のうち、列方向に隣接する２つのＶＣＳＥＬ素子の各々を、上記２つのＶＣＳＥＬ素子の順方向が一致する向きに直列に接続する。ベース基板（１１）には、絶縁溝（９１，９２）が形成される。絶縁溝（９１）は、ＶＣＳＥＬ素子列（１０１〜１０５）を互いに電気的に絶縁する。絶縁溝（９２）は、ＶＣＳＥＬ素子を互いに電気的に絶縁する。

Description

本発明は、垂直共振面発光レーザアレイに関する。

一般に、半導体素子の製造プロセスでは、温度および電圧の負荷をかける加速試験、いわゆるバーンイン試験が実施される。バーンイン試験の結果、ある半導体素子の特性値が所定の基準値を満たさなくなった場合には、その半導体素子は初期不良品として良品群から排除される。

垂直共振面発光レーザ素子では、半導体基板に垂直な方向に光が出射される。このため、複数の垂直共振面発光レーザ素子がアレイ状に形成されたウエハの状態において、バーンイン試験を実施することができる。このようなバーンイン試験をＷＬＢＩ（Wafer Level Burn−In）ともいう。

垂直共振面発光レーザアレイのＷＬＢＩを正確かつ低コストで実施するための技術に対する要望が存在する。たとえば特開２００６−６６８４５号公報（特許文献１）に開示された面発光型ウエハでは、複数の面発光型素子が、各発光素子部の順方向が一致する向きに直列に接続される。

特開２００６−６６８４５号公報

バーンイン試験を正確に実施するためには、ウエハ内のすべての垂直共振面発光レーザ素子に対する負荷条件を一致させる必要がある。負荷電流値は、垂直共振面発光レーザ素子のバーンイン試験において、最重要パラメータの一つである。したがって、負荷電流値を垂直共振面発光レーザ素子間で均一にすることが求められる。

しかしながら、特許文献１に開示された面発光型ウエハでは、半導体基板内に導電性半導体層が存在する。このため、直列に接続された面発光型素子間を負荷電流が流れる際に、負荷電流の一部が上記導電性半導体層内を通って漏れ出る可能性がある。その結果、負荷電流を直列に接続された面発光型素子間で均一にすることができない場合がある。

本発明の目的は、バーンイン試験を正確かつ低コストで実施可能に構成された垂直共振面発光レーザアレイを提供することである。

本発明のある局面に従う垂直共振面発光レーザアレイは、半導体基板と、複数の垂直共振面発光レーザ素子列と、並列配線とを備える。複数の垂直共振面発光レーザ素子列は、半導体基板の表面側において、行方向に配置される。並列配線は、複数の垂直共振面発光レーザ素子列を並列に接続する。複数の垂直共振面発光レーザ素子列の各々は、列方向に配置された複数の垂直共振面発光レーザ素子と、複数の直列配線とを含む。複数の直列配線は、複数の垂直共振面発光レーザ素子のうち、列方向に隣接する２つの垂直共振面発光レーザ素子の各々を、上記２つの垂直共振面発光レーザ素子の順方向が一致する向きに直列に接続する。半導体基板には、複数の垂直共振面発光レーザ素子列を互いに電気的に絶縁する第１の絶縁領域と、複数の垂直共振面発光レーザ素子を互いに電気的に絶縁する第２の絶縁領域とが形成される。

好ましくは、垂直共振面発光レーザアレイは、少なくとも１対のダミーパッドをさらに備える。上記少なくとも１対のダミーパッドは、バーンイン試験用プローブからの負荷電流を、複数の垂直共振面発光レーザ素子列に供給するために、並列配線に電気的に接続される。

好ましくは、複数の垂直共振面発光レーザ素子は、半導体基板の表面側において、四角形の領域内に配置される。１対のダミーパッドは、上記四角形の領域の四隅に対応する第１〜第４のコーナーのうち、対角線上に位置する第１および第２のコーナーの近傍に配置される。

好ましくは、並列配線は、複数の配線部を含む。複数の配線部の各々は、行方向に隣接する２つの垂直共振面発光レーザ素子列を並列に接続する。複数の配線部の各々の抵抗値は、負荷電流を複数の垂直共振面発光レーザ素子列に供給している状態において、その配線部を流れる負荷電流の値に反比例するように決定される。

好ましくは、複数の配線部の各々は、負荷電流を複数の垂直共振面発光レーザ素子列に供給している状態において、その配線部を流れる負荷電流の値に応じた配線幅を有するように決定される。

好ましくは、複数の垂直共振面発光レーザ素子列は、ｍ（ｍは２以上の自然数）個の垂直共振面発光レーザ素子を含む第１の垂直共振面発光レーザ素子列と、ｎ（ｎはｍよりも小さい自然数）個の垂直共振面発光レーザ素子を含む第２の垂直共振面発光レーザ素子列とを備える。１対のダミーパッドのうちの少なくとも一方は、半導体基板の表面側において、第２の垂直共振面発光レーザ素子列の近傍における、（ｍ−ｎ）個の垂直共振面発光レーザ素子の面積に対応する領域に配置される。

好ましくは、第２の垂直共振面発光レーザ素子列は、ダミー素子をさらに含む。ダミー素子は、（ｍ−ｎ）個の垂直共振面発光レーザ素子による電圧降下量に相当する電圧降下を生じさせる。

好ましくは、複数の垂直共振面発光レーザ素子の各々は、アノード電極およびカソード電極と、アノード電極に電気的に接続されたアノード電極パッドと、カソード電極に電気的に接続されたカソード電極パッドとを有する。並列配線は、複数の配線部を含む。複数の配線部の各々は、行方向に隣接する２つの垂直共振面発光レーザ素子列を並列に接続する。複数の配線部の各々は、行方向に隣接する２つの垂直共振面発光レーザ素子のうちの一方のカソード電極パッドと、他方のカソード電極パッドとの間に配置される。

好ましくは、半導体基板は、半絶縁性である。第１および第２の絶縁領域の各々は、絶縁溝である。絶縁溝は、半導体基板の表面側から半導体基板の内部まで窪む形状からなる。並列配線は、第２の絶縁領域の絶縁溝上に形成される配線部を含む。

好ましくは、半導体基板は、半絶縁性である。第１および第２の絶縁領域の各々は、半導体基板の電気抵抗率よりも高い電気抵抗率を有する高抵抗領域である。

本発明によれば、バーンイン試験を正確かつ低コストで実施可能に構成された垂直共振面発光レーザアレイを提供することができる。

本発明の第１の実施形態に係る垂直共振面発光レーザアレイの平面図である。 本発明の第１の実施形態に係る垂直共振面発光レーザアレイの等価回路図である。 図１Ａに示す垂直共振面発光レーザ素子列の一部の拡大図である。 図２のＩＩＩ−ＩＩＩ線に沿う垂直共振面発光レーザ素子列の断面図である。 図３に示す垂直共振面発光レーザ素子の断面の拡大図である。 図１Ａに示す垂直共振面発光レーザアレイのバーンイン試験時における構成を概略的に示す回路図である。 比較のための垂直共振面発光レーザアレイにおける負荷電流の経路を示す図である。 図３に示す垂直共振面発光レーザアレイにおける負荷電流の経路を示す図である。 本発明の第２の実施形態に係る垂直共振面発光レーザアレイの平面図である。 図１Ａに示す垂直共振面発光レーザアレイにおける負荷電流の経路を示す等価回路図である。 図７に示す垂直共振面発光レーザアレイにおける負荷電流の経路を示す等価回路図である。 本発明の第３の実施形態に係る垂直共振面発光レーザアレイの平面図である。 図７に示す垂直共振面発光レーザアレイの等価回路図である。 図９に示す垂直共振面発光レーザアレイの等価回路図である。 図７に示す垂直共振面発光レーザアレイの拡大図である。 本発明の第４の実施形態に係る垂直共振面発光レーザアレイの拡大図である。 図７に示す垂直共振面発光レーザアレイを複数配置した状態を示す図である。 本発明の第５の実施形態に係る垂直共振面発光レーザアレイの平面図である。 本発明の第５の実施形態に係る垂直共振面発光レーザアレイの等価回路図である。 図１３Ａに示す垂直共振面発光レーザアレイを複数配置した状態を示す図である。 本発明の第６の実施形態に係る垂直共振面発光レーザアレイの平面図である。 本発明の第６の実施形態に係る垂直共振面発光レーザアレイの等価回路図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法を説明するためのフローチャートである。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法におけるエピタキシャル成長工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法におけるフォトリソグラフィーおよびドライエッチング工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における酸化領域の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法におけるアノードオーミック電極の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における掘込みパターンの形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法におけるカソードオーミック電極の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における絶縁溝の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における絶縁性保護膜の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における絶縁層の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における電極パッドおよび引回し配線の形成工程を示す概略工程図である。 本発明の第１〜第６の実施形態に係る垂直共振面発光レーザアレイの製造方法における素子間配線の除去工程を示す概略工程図である。 図３に示す垂直共振面発光レーザ素子列と異なる構造を有する垂直共振面発光レーザ素子列の断面の拡大図である。 図３に示す垂直共振面発光レーザ素子列とさらに異なる構造を有する垂直共振面発光レーザ素子列の断面の拡大図である。

以下において、本発明の実施形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付して、その説明は繰り返さない。また、図面に示す各部分の大きさは、その部分の大きさを模式的に表したものであり、図面に示す大きさに限定されるものではない。

［第１の実施形態］
図１Ａは、本発明の第１の実施形態に係る垂直共振面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）アレイの平面図である。図１Ｂは、本発明の第１の実施形態に係るＶＣＳＥＬアレイの等価回路図である。

図１Ａおよび図１Ｂを参照して、ＶＣＳＥＬアレイ９０１は、行方向（ｙ方向）に配置されたＶＣＳＥＬ素子列１０１〜１０５と、並列配線７３，７４と、１対のダミーパッド７１，７２と、絶縁溝９１，９２とを備える。ＶＣＳＥＬ素子列１０１〜１０５の各々は、列方向（ｘ方向）に配置された５つのＶＣＳＥＬ素子と、直列配線６１とを含む。

並列配線７３，７４は、ＶＣＳＥＬ素子列１０１〜１０５のうち、行方向（ｙ方向）に隣接する２つのＶＣＳＥＬ素子列間の各々を並列に接続するために形成される。直列配線６１は、列方向に隣接する２つのＶＣＳＥＬ素子間の各々を、順方向が一致する向きに電気的に接続する。

ダミーパッド７１，７２は、並列配線７３，７４にそれぞれ電気的に接続される。１対のダミーパッド７１，７２は、プローブ６３からの負荷電流Ｉ（いずれも図５参照）をＶＣＳＥＬ素子列１０１〜１０５に供給するために形成される。負荷電流Ｉは、ダミーパッド７１からダミーパッド７２に向かう方向に流れる。

並列配線７３は配線部７３１〜７３４を含む。並列配線７４は配線部７４１〜７４４を含む。配線部７３１，７４１は、ＶＣＳＥＬ素子列１０１，１０２を並列に接続する。配線部７３２，７４２は、ＶＣＳＥＬ素子列１０２，１０３を並列に接続する。配線部７３３，７４３は、ＶＣＳＥＬ素子列１０３，１０４を並列に接続する。配線部７３４，７４４は、ＶＣＳＥＬ素子列１０４，１０５を並列に接続する。

抵抗Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４は、それぞれ配線部７３１〜７３４，７４１〜７４４の抵抗成分である。本実施形態において、抵抗Ｒ３１〜Ｒ３４，Ｒ４１〜Ｒ４４の抵抗値は等しい。

絶縁溝９１は、並列配線７３，７４が形成されていない状態において、ＶＣＳＥＬ素子列１０１〜１０５を互いに電気的に絶縁する。絶縁溝９２は、直列配線６１が形成されていない状態において、ＶＣＳＥＬ素子を互いに電気的に絶縁する。

各ＶＣＳＥＬ素子列および各ＶＣＳＥＬ素子の構造は同等であるため、以下、ＶＣＳＥＬ素子列１０１およびＶＣＳＥＬ素子２の構造について代表的に説明する。

図２は、図１Ａに示すＶＣＳＥＬ素子列１０１の一部の拡大図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿うＶＣＳＥＬ素子列１０１の断面図である。図４は、図３に示すＶＣＳＥＬ素子２の断面の拡大図である。

ＶＣＳＥＬ素子２は、ベース基板１１と、ｎ型半導体コンタクト層（ｎ型コンタクト層）１２と、ｎ型半導体多層膜反射層（ｎ型ＤＢＲ（Distributed Bragg Reflector）層）１３と、ｎ型半導体クラッド層（ｎ型クラッド層）１４と、活性層１５と、ｐ型半導体クラッド層（ｐ型クラッド層）１６と、ｐ型半導体多層膜反射層（ｐ型ＤＢＲ層）１７と、ｐ型半導体コンタクト層（ｐ型コンタクト層）１８と、電流狭窄層１９と、アノード電極パッド４１と、アノードオーミック電極４２と、アノード引回し配線４３と、カソード電極パッド５１と、カソードオーミック電極５２と、カソード引回し配線５３とを含む。

絶縁溝９１は、ＶＣＳＥＬ素子列１０１とＶＣＳＥＬ素子列１０２（図１Ａ参照）との間に形成されている。絶縁溝９２は、ＶＣＳＥＬ素子１〜３間の各々に形成されている。なお、ベース基板１１の裏面側から表面側へと向かう方向をｚ方向で表し、正のｚ方向を上方とする。

ベース基板１１の材料は、たとえば半絶縁性を示すｎ型の化合物半導体である。ベース基板１１には、たとえば１．０×１０^７Ω・ｃｍ以上の電気抵抗率を有するｎ型の砒化ガリウム（ＧａＡｓ）の基板を用いることができる。なお、ベース基板１１は、本発明に係る「半導体基板」に相当する。

ｎ型コンタクト層１２は、ベース基板１１上に形成されている。ｎ型コンタクト層１２の材料は、ｎ型導電性を示す化合物半導体である。ｎ型コンタクト層１２は、ｎ型ＤＢＲ層１３とカソードオーミック電極５２との間のオーミック接触を確実に実現するために形成される。

ｎ型ＤＢＲ層１３は、ｎ型コンタクト層１２上に形成されている。ｎ型ＤＢＲ層１３の材料は、ｎ型導電性を示す化合物半導体であって、たとえばアルミニウムガリウム砒素（ＡｌＧａＡｓ）である。ｎ型導電性を得るための不純物として、たとえばシリコン（Ｓｉ）が２×１０^１８ｃｍ^−３程度導入されている。

ｎ型ＤＢＲ層１３では、高屈折率層と低屈折率層（いずれも図示せず）とが交互に積層されている。各層の厚みはλ／４（λ：媒質中の波長）である。高屈折率層と低屈折率層との間では、Ｇａに対するＡｌの組成比が異なる。高屈折率層および低屈折率層の組成は、たとえばｎ−Ａｌ_０．９Ｇａ_０．１Ａｓおよびｎ−Ａｌ_０．１２Ｇａ_０．８８Ａｓとそれぞれ表される。各１つの高屈折率層および低屈折率層を１つのペアとして、たとえば３０〜４０ペアの層が形成される。

ｎ型クラッド層１４は、ｎ型ＤＢＲ層１３上に形成されている。ｎ型クラッド層１４の材料は、ｎ型導電性を示す化合物半導体である。

活性層１５は、ｎ型クラッド層１４上に形成されている。活性層１５は、不純物が導入されないノンドープ領域である。一例として、活性層１５は、量子井戸層と障壁層（いずれも図示せず）とを交互に積層にした多重量子井戸（ＭＱＷ：Multi Quantum Well）構造を有する。

ｐ型クラッド層１６は、活性層１５上に形成されている。ｐ型クラッド層１６の材料は、ｐ型導電性を示す化合物半導体である。

本実施形態において、ｎ型クラッド層１４と、活性層１５と、ｐ型クラッド層１６とは、光を発生させる活性領域１５０を構成する。活性領域１５０に含まれる各層の厚みおよび材料は、発振波長（たとえば８５０ｎｍ）に応じて適宜決定される。たとえば、活性層１５の量子井戸層および障壁層には、ＧａＡｓおよびＡｌＧａＡｓがそれぞれ用いられる。また、ｎ型ＤＢＲ層１３およびｐ型クラッド層１６には、ＡｌＧａＡｓが用いられる。

ただし、活性領域の構成はこれに限定されず、たとえばクラッド層を形成しなくてもよい。あるいは、活性層の片側にのみクラッド層を形成してもよい。すなわち、ｎ型クラッド層１４およびｐ型クラッド層１６は必須の構成要素ではない。

ｐ型ＤＢＲ層１７は、ｐ型クラッド層１６上に形成されている。ｐ型ＤＢＲ層１７の材料は、ｐ型導電性を示す化合物半導体であって、たとえばＡｌＧａＡｓである。ｐ型導電性を得るための不純物として、たとえばカーボン（Ｃ）が２×１０^１８ｃｍ^−３程度導入されている。

ｐ型ＤＢＲ層１７の構造は、高屈折率層および低屈折率層のペア数がｎ型ＤＢＲ層１３におけるペア数よりも少ない点において、ｎ型ＤＢＲ層１３の構造と異なる。ｎ型ＤＢＲ層１３に含まれる上記ペア数が３０〜４０であるのに対し、ｐ型ＤＢＲ層１７に含まれる上記ペア数はたとえば２０である。このようにｐ型ＤＢＲ層１７は、ｐ型ＤＢＲ層１７の反射率がｎ型ＤＢＲ層１３の反射率よりも若干低くなるように形成されている。ｐ型ＤＢＲ層１７の他の構造は、ｎ型ＤＢＲ層１３の構造と同等であるため、詳細な説明を繰り返さない。

ｐ型コンタクト層１８は、ｐ型ＤＢＲ層１７上に形成されている。ｐ型コンタクト層１８の材料は、ｐ型導電性を示す化合物半導体である。ｐ型コンタクト層１８は、ｐ型ＤＢＲ層１７とアノードオーミック電極４２との間のオーミック接触を確実に実現するために形成される。

なお、ｐ型ＤＢＲ層１７がｐ型コンタクト層１８を兼ねてもよい。また、ｎ型ＤＢＲ層１３がｎ型コンタクト層１２を兼ねてもよい。すなわち、ｐ型コンタクト層１８およびｎ型コンタクト層１２は必須の構成要素ではない。

電流狭窄層１９は、ｐ型クラッド層１６とｐ型ＤＢＲ層１７との間の境界面に形成されている。電流狭窄層１９は、酸化領域１９１および非酸化領域１９２を含む。酸化領域１９１は、側面から中心に向かって電流狭窄層１９を酸化することにより形成される。非酸化領域１９２は、酸化されずに残った、電流狭窄層１９の略中央の領域である。酸化領域１９１の材料は、たとえばＡｌＧａＡｓである。酸化領域１９１の組成は、他の層と比べてＧａに対するＡｌの組成比が高く設定されており、たとえばＡｌ_０．９５Ｇａ_０．０５Ａｓと表される。

電流狭窄層１９を形成することにより、ｐ型ＤＢＲ層１７からｎ型ＤＢＲ層１３に流れる電流を局所的に集中させて、活性領域１５０に注入することができる。これにより、低電流でも発振が生じるようになるため、高い発光効率を実現することができる。したがって、ＶＣＳＥＬ素子の消費電力を低減することができる。

アノードオーミック電極４２は、ｐ型コンタクト層１８に導通するように、ｐ型コンタクト層１８上に形成されている。アノードオーミック電極４２は、ｚ方向に沿ってｘｙ平面を平面視した場合に、たとえば環状の電極である（図２参照）。活性領域１５０で発生した光は、アノードオーミック電極４２の中心の出射開口４２１を通って外部に出射される。なお、アノードオーミック電極４２の形状は、必ずしも環状である必要はなく、たとえば矩形状または環の一部が開いたＣ型形状であってもよい。

ｎ型コンタクト層１２上には、ｎ型クラッド層１４が形成される領域の近傍に、ｎ型ＤＢＲ層１３が形成されていない領域が形成されている。カソードオーミック電極５２は、ｎ型コンタクト層１２に導通するように、この領域に形成されている。カソードオーミック電極５２は、ｚ方向に沿ってｘｙ平面を平面視した場合に、たとえば円弧状の電極である。なお、アノードオーミック電極４２およびカソードオーミック電極５２は、本発明に係る「アノード電極」および「カソード電極」にそれぞれ相当する。

絶縁溝９１，９２の各々は、ベース基板１１の表面側からベース基板１１の内部まで窪む形状からなる。絶縁溝９１，９２の各々は、ベース基板１１上のＶＣＳＥＬ素子が形成される層を分離する。絶縁溝９１，９２により分離される層とは、ベース基板１１上に形成された導電性または半導電性の半導体層であって、本実施形態におけるｎ型コンタクト層１２およびｎ型ＤＢＲ層１３に相当する。なお、絶縁溝９１，９２は、それぞれ本発明に係る「第１の絶縁領域の絶縁溝」および「第２の絶縁領域の絶縁溝」に相当する。また、工程数を削減するため、絶縁溝９１，９２は一括して一体的に形成されることが好ましい。

ベース基板１１に半絶縁性の半導体基板を用いることで、すべてのＶＣＳＥＬ素子は互いに電気的に絶縁されている。それに加えて、絶縁溝９１，９２を形成することにより、絶縁溝９１，９２を介して隣接するＶＣＳＥＬ素子間の電気的絶縁性（アイソレーション）を一層強化することができる。

並列配線７３，７４は、絶縁溝９１上に形成することができる。直列配線６１は、絶縁溝９２上に形成することができる。これにより、直列配線６１および並列配線７３，７４が絶縁溝９１，９２と異なる領域に形成される場合と比べて、直列配線６１および並列配線７３，７４が占有する面積を低減できる。したがって、ウエハ当たりのＶＣＳＥＬ素子の取れ数が増加する。よって、ＶＣＳＥＬ素子１個当たりのコストを削減することができる。

絶縁性保護膜３１は、アノードオーミック電極４２およびカソードオーミック電極５２以外の上述の各構造体の表面を被覆するように形成されている。絶縁性保護膜３１は、たとえば窒化ケイ素（ＳｉＮ）を材料とする膜である。絶縁性保護膜３１に窒化ケイ素を選択した場合には、絶縁性保護膜３１の膜応力を調整できる。さらに、窒化ケイ素を材料とする膜は、耐湿性にも優れている。

絶縁層３２は、ｐ型コンタクト層１８とｎ型クラッド層１４との間の各層を取り囲むように、絶縁性保護膜３１上に形成されている。絶縁層３２の材料は、たとえばポリイミドなどの絶縁性の樹脂である。

アノード電極パッド４１は、絶縁層３２の表面において、２つのカソード電極パッド５１間に挟まれるように形成されている。電極パッド（アノード電極パッド４１およびカソード電極パッド５１）は、ワイヤボンディングのために形成される。アノード電極パッド４１は、アノード引回し配線４３を介して、アノードオーミック電極４２に電気的に接続されている。カソード電極パッド５１は、カソード引回し配線５３を介して、カソードオーミック電極５２に電気的に接続されている。

ある程度の厚みを有する絶縁層３２上に電極パッドを形成することで、電極パッドとｎ型ＤＢＲ層１３との間に生じる寄生容量が低減される。これにより、ＶＣＳＥＬ素子１〜３の各々の電極パッドに駆動信号（図示せず）を入力したときに、駆動信号の波形の歪みを低減することができる。ただし、絶縁層３２を省略することも可能である。

図５は、図１Ａに示すＶＣＳＥＬアレイ９０１のバーンイン試験時における構成を概略的に示す回路図である。図５を参照して、バーンイン装置６５は、電流源６４と、１対のプローブ６３とを備える。電流源６４は、各ＶＣＳＥＬ列に負荷電流Ｉを供給するために、プローブ６３間に５Ｉの大きさの負荷電流を供給する。プローブ６３は、ダミーパッド７１，７２に電気的に接続される。

ダミーパッド７１，７２を形成することにより、プローブ６３を電極パッド（図２参照）に物理的に接触させる必要がなくなる。そのため、電極パッドに傷が付くことを防止できる。なお、プローブ６３との接触を容易するために、ダミーパッド７１，７２のサイズは、電極パッドのサイズ（典型的には１００μｍ×１００μｍ未満）よりも大きく、たとえば２００μｍ×２００μｍ以上であることが好ましい。

ダミーパッド７１，７２間に負荷電圧を印加することで、ＶＣＳＥＬ素子列１０１〜１０５に一括して負荷電流Ｉを供給することができる。このため、ＶＣＳＥＬ素子毎に負荷電流を供給する場合と比べて、プローブの数を低減できる。したがって、バーンイン装置のコストを削減することができる。

なお、図１Ａ〜図５では、ＶＣＳＥＬ素子が四角形の領域に５×５の行列状に配置されたＶＣＳＥＬアレイを示す。しかし、ＶＣＳＥＬアレイの構成は、これに限定されるものではなく、２×２行列よりも大きな行列であればよい。ＶＣＳＥＬ素子の数は、バーンイン装置６５の仕様、たとえばプローブ６３の数、または電流源６４が供給可能な負荷電流値もしくは負荷電圧値などに応じて適宜決定される。

図６Ａは、比較のためのＶＣＳＥＬアレイにおける負荷電流Ｉｆの経路（実線の矢印で表す）を示す図である。図６Ｂは、図３に示すＶＣＳＥＬアレイ１０１における負荷電流Ｉｆの経路を示す図である。

図６Ａに示すＶＣＳＥＬアレイの構造は、ベース基板１１に代えてベース基板１１１が形成されている点、ｎ型コンタクト層１２に代えてｎ型導電性半導体層１１２が形成されている点、および絶縁溝９１，９２が形成されていない点において、ＶＣＳＥＬ素子列１０１の構造と異なる。ベース基板１１１は、半絶縁性に特に限定されない。図６Ａに示すＶＣＳＥＬ素子列の他の部分の構造は、ＶＣＳＥＬ素子列１０１の対応する部分の構造と同等であるため、詳細な説明を繰り返さない。

図２〜図４および図６Ａを参照して、負荷電流Ｉは、直列配線６１を介して、ＶＣＳＥＬ素子２のアノード電極パッド４１に供給される。ＶＣＳＥＬ素子２内において、負荷電流Ｉは、アノード電極パッド４１―アノード引回し配線４３―アノードオーミック電極４２―ｐ型コンタクト層１８―ｐ型ＤＢＲ層１７―電流狭窄層１９―ｐ型クラッド層１６―活性層１５―ｎ型クラッド層１４―ｎ型ＤＢＲ層１３という経路を通って、ｎ型コンタクト層１２に到達する。負荷電流Ｉは、さらに、ｎ型コンタクト層１２―カソードオーミック電極５２―直列配線６１という経路を通って、ＶＣＳＥＬ素子１に供給される。

図６Ａに示す構造では、ベース基板１１１上に形成されたｎ型導電性半導体層１１２によりＶＣＳＥＬ素子間が接続されている。したがって、ｎ型コンタクト層１２に到達したすべての負荷電流Ｉがカソードオーミック電極５２に流れるのではない。一部の負荷電流Ｉは、リーク電流（破線の矢印で表す）としてｎ型導電性半導体層１１２を通ってＶＣＳＥＬ素子１に漏れ出る。その結果、負荷電流ＩがＶＣＳＥＬ素子間で均一にならない。

一方、図２〜図４および図６Ｂを参照して、第１の実施形態によれば、半絶縁性のベース基板１１および絶縁溝９１，９２により、隣接するＶＣＳＥＬ素子間館の電気的絶縁性が強化されている。このため、リーク電流がベース基板１１上の導電性または半導電性の半導体層を通って流れることは起こりにくい。したがって、同一のＶＣＳＥＬ素子列内の複数のＶＣＳＥＬ素子に均一の負荷電流Ｉを同時に供給することができる。よって、バーンイン試験を等しい負荷条件（負荷電流の条件）下で正確に実施することが可能になる。

［第２の実施形態］
第１の実施形態では、同一のＶＣＳＥＬ素子列内の複数のＶＣＳＥＬ素子間の負荷条件が一致する。第２の実施形態によれば、異なるＶＣＳＥＬ素子列間の負荷条件を一致させることができる。

図７は、本発明の第２の実施形態に係るＶＣＳＥＬアレイの平面図である。図７は、図１Ａと対比される。

図７を参照して、ＶＣＳＥＬアレイ９０２の構成は、ダミーパッド７１，７２がＶＣＳＥＬ素子列１０１〜１０５の対角線Ｌ１上に配置されている点において、ＶＣＳＥＬアレイ９０１（図１Ａ参照）の構成と異なる。言い換えると、ダミーパッド７１，７２は、ＶＣＳＥＬ素子が配置された四角形の領域の四隅に対応するコーナーＣ１〜Ｃ４（第１〜第４のコーナー）のうち、対角線Ｌ１上に位置するコーナーＣ１，Ｃ２の近傍に配置される。ＶＣＳＥＬアレイ９０２の他の部分の構成は、ＶＣＳＥＬアレイ９０１の対応する部分の構成と同等であるため、詳細な説明を繰り返さない。なお、図７では、図面が煩雑になるのを防ぐため、絶縁溝９１，９２が示されていない。

図８Ａは、図１Ａに示すＶＣＳＥＬアレイ９０１における負荷電流の経路を示す等価回路図である。図８Ｂは、図７に示すＶＣＳＥＬアレイ９０２における負荷電流の経路を示す等価回路図である。

図１Ａおよび図８Ａを参照して、ＶＣＳＥＬアレイ９０１のダミーパッド７１，７２は、列方向（ｘ方向）に配置されている。このため、ＶＣＳＥＬ素子列１０１を通過する負荷電流は、ダミーパッド７１―ＶＣＳＥＬ素子列１０１―ダミーパッド７２という経路Ｐ１（実線で表す）を流れる。つまり、経路Ｐ１には抵抗が含まれないため、負荷電流が経路Ｐ１を流れる際に抵抗における電圧降下が生じない。したがって、ダミーパッド７１，７２の電位をそれぞれＶ１，Ｖ２とすると、経路Ｐ１でのダミーパッド７１，７２間の電位差は（Ｖ１−Ｖ２）と表される。

一方、ＶＣＳＥＬ素子列１０５を通過する負荷電流は、ダミーパッド７１―抵抗Ｒ３１―抵抗Ｒ３２―抵抗Ｒ３３―抵抗Ｒ３４―ＶＣＳＥＬ素子列１０５―抵抗Ｒ４４―抵抗Ｒ４３―抵抗Ｒ４２―抵抗Ｒ４１―ダミーパッド７２という経路Ｐ５（点線で表す）を流れる。つまり、経路Ｐ５には８つの抵抗が含まれるため、負荷電流が経路Ｐ５を流れる際に８つの抵抗分の電圧降下が生じる。すべての抵抗の抵抗値は等しい。よって、抵抗Ｒ３１〜Ｒ３４における電圧降下の合計値をαとすると、抵抗Ｒ４１〜Ｒ４４における電圧降下の合計値もαである。したがって、経路Ｐ５でのダミーパッド７１，７２間の電位差は、（Ｖ１−Ｖ２−２α）と表される。

このように、第１の実施形態におけるダミーパッド７１，７２の配置では、負荷電流が通過する抵抗の数が経路Ｐ１，Ｐ５間で異なる。このため、負荷電圧がＶＣＳＥＬ素子列１０１，１０５間で相違する。

これに対し、図７および図８Ｂを参照して、ＶＣＳＥＬアレイ９０２では、ダミーパッド７１，７２が対角線Ｌ１上に配置されている。このため、ＶＣＳＥＬ素子列１０１を通過する負荷電流は、ダミーパッド７１―ＶＣＳＥＬ素子列１０１―抵抗Ｒ４１―抵抗Ｒ４２―抵抗Ｒ４３―抵抗Ｒ４４―ダミーパッド７２という経路Ｐ１（実線で表す）を流れる。つまり、経路Ｐ１には４つの抵抗が含まれる。

また、ＶＣＳＥＬ素子列１０５を通過する負荷電流は、ダミーパッド７１―抵抗Ｒ３１―抵抗Ｒ３２―抵抗Ｒ３３―抵抗Ｒ３４―ＶＣＳＥＬ素子列１０５―ダミーパッド７２という経路Ｐ５（点線で表す）を流れる。つまり、経路Ｐ５にも４つの抵抗が含まれる。

経路Ｐ１での抵抗Ｒ４１〜Ｒ４４における電圧降下の合計値と、経路Ｐ５での抵抗Ｒ３１〜Ｒ３４における電圧降下の合計値とは、互いに等しくαである。したがって、経路Ｐ１，Ｐ５でのダミーパッド７１，７２間の電位差は等しく、（Ｖ１−Ｖ２−α）と表される。

以上のように、第２の実施形態によれば、ダミーパッド７１，７２が対角線Ｌ１上に配置される。また、ＶＣＳＥＬ素子列１０１，１０５および並列配線７３，７４は、四角形の中心点Ｏを列方向（ｘ方向）に通る対称軸Ｌ２について線対称に配置されている。このため、経路Ｐ１，Ｐ５について、抵抗における電圧降下量が等しくなる。したがって、ＶＣＳＥＬ素子列１０１，１０５間の負荷条件を一致させることができる。なお、ＶＣＳＥＬ素子列１０２〜１０４も同様に、対称軸Ｌ２について線対称に配置される。このため、説明を繰り返さないが、ＶＣＳＥＬ素子列１０２〜１０４間の負荷条件も一致する。

［第３の実施形態］
第２の実施形態では、対称軸Ｌ２について線対称に位置するＶＣＳＥＬ素子列間の負荷条件が一致する。第３の実施形態によれば、すべてのＶＣＳＥＬ素子列の負荷条件を一致させることができる。

図９は、本発明の第３の実施形態に係るＶＣＳＥＬアレイの平面図である。図９を参照して、並列配線７３の配線幅は、配線部７３１〜７３４の順に小さくなるように決定されている。これにより、並列配線７３の抵抗値は、この順に大きくなる。一方、並列配線７４の配線幅は、配線部７４１〜７４４の順に大きくなるように決定されている。これにより、並列配線７４の抵抗値は、この順に小さくなる。ＶＣＳＥＬアレイ９０３の他の部分の構成は、ＶＣＳＥＬアレイ９０２（図７参照）の対応する部分の構成と同等であるため、詳細な説明を繰り返さない。

図１０Ａは、図７に示すＶＣＳＥＬアレイ９０２の等価回路図である。図１０Ｂは、図９に示すＶＣＳＥＬアレイ９０３の等価回路図である。

図１０Ａを参照して、ＶＣＳＥＬアレイ９０２には、５Ｉの大きさの負荷電流がダミーパッド７１を介して供給される。この負荷電流は、各ＶＣＳＥＬ素子列１０１〜１０５に均等にＩずつ分配される。このため、抵抗Ｒ３１〜Ｒ３４（図８Ｂ参照）には、それぞれ４Ｉ，３Ｉ，２Ｉ，Ｉの負荷電流が流れる。各抵抗の抵抗値は等しく、Ｒである。したがって、抵抗Ｒ３１〜Ｒ３４における電圧降下量は、それぞれ４ＲＩ，３ＲＩ，２ＲＩ，ＲＩである。

一方、抵抗Ｒ４１〜Ｒ４４（図８Ｂ参照）には、それぞれＩ，２Ｉ，３Ｉ，４Ｉの負荷電流が流れる。したがって、抵抗Ｒ４１〜Ｒ４４における電圧降下量は、それぞれＲＩ，２ＲＩ，３ＲＩ，４ＲＩである。このように、ＶＣＳＥＬアレイ９０２では、抵抗における電圧降下量が抵抗毎に異なる。ＶＣＳＥＬ素子列１０１〜１０５と各抵抗との間の交点の近傍に、その交点の電位を記す。

ＶＣＳＥＬ素子列１０１の電位差（ＶＣＳＥＬ素子列１０１内の両端のＶＣＳＥＬ素子間の電位差）およびＶＣＳＥＬ素子列１０５の電位差は、ともに（Ｖ１−Ｖ２−１０ＲＩ）と計算される。しかしながら、ＶＣＳＥＬ素子列１０２の電位差およびＶＣＳＥＬ素子列１０４の電位差は、（Ｖ１−Ｖ２−１３ＲＩ）と計算される。また、ＶＣＳＥＬ素子列１０３の電位差は、（Ｖ１−Ｖ２−１４ＲＩ）と計算される。このように、第２の実施形態では、ＶＣＳＥＬ素子列毎に電位差が異なる。

これに対し、図１０Ｂを参照して、ＶＣＳＥＬアレイ９０３における各抵抗の抵抗値は、たとえばシミュレーションに基づいて配線幅を調整することにより、その抵抗を流れる負荷電流値に反比例するように決定されている。すなわち、抵抗Ｒ３４，Ｒ４１の抵抗値はＲである。抵抗Ｒ３３，Ｒ４２の抵抗値は（４／３）Ｒである。抵抗Ｒ３２，Ｒ４３の抵抗値は２Ｒである。抵抗Ｒ３１，Ｒ４４の抵抗値は４Ｒである。このように抵抗値を決定することにより、各抵抗における電圧降下量は等しく、４ＲＩになる。その結果、すべてのＶＣＳＥＬ素子列の電位差は等しく、（Ｖ１−Ｖ２−１６ＲＩ）になる。

以上のように、第３の実施形態によれば、並列配線の配線部の抵抗値は、その配線部を流れる負荷電流値と反比例するように決定される。これにより、各配線部の抵抗成分における電圧降下量が等しくなる。したがって、すべてのＶＣＳＥＬ素子列の負荷条件を一致させることができる。

なお、各配線部の抵抗値を調整する方法は、配線幅の調整に限定されるものではない。たとえば配線部の厚さまたは材料を変更することにより、各配線部の抵抗値を調整することも可能である。ただし、配線幅の調整であれば、異なる配線幅の複数の配線部を単一の電極形成プロセスで形成可能であるため、製造プロセスを簡略化することができる。

［第４の実施形態］
図１１Ａは、図７に示すＶＣＳＥＬアレイ９０２の拡大図である。図１１Ｂは、本発明の第４の実施形態に係るＶＣＳＥＬアレイの拡大図である。なお、ＶＣＳＥＬアレイ９０４の図示しない部分の構成は、ＶＣＳＥＬアレイ９０２の対応する部分の構成と同等である。

図１１Ａを参照して、並列配線７４は、ＶＣＳＥＬ素子のカソードオーミック電極５２に接続されている。このような接続の場合、並列配線７４を配置するための領域を、列方向（ｘ方向）について、ＶＣＳＥＬ素子列１０１〜１０５とダミーパッド７２との間に確保する必要がある。

これに対し、図１１Ｂを参照して、ＶＣＳＥＬアレイ９０５は、並列配線７４に代えて並列配線７５を備える。並列配線７５は、配線部７５１〜７５４を含む。配線部７５１〜７５４の各々は、行方向（ｙ方向）に隣接する２つのＶＣＳＥＬ素子のうちの一方のカソード電極パッド５１と、他方のカソード電極パッド５１との間に配置されている。

第４の実施形態によれば、並列配線を配置するための面積を、ＶＣＳＥＬ素子が配置された四角形の領域外に確保する必要がない。したがって、ＶＣＳＥＬアレイの面積を低減することができる。このため、ＶＣＳＥＬアレイ９０４によれば、ＶＣＳＥＬアレイ９０２と比べて、より多くのＶＣＳＥＬ素子を一定の面積内に配置することができる。したがって、ウエハ当たりのＶＣＳＥＬ素子の取れ数が増加する。よって、ＶＣＳＥＬ素子１個当たりのコストを削減することができる。

［第５の実施形態］
図１２は、図７に示すＶＣＳＥＬアレイ９０２を６つ配置した状態を示す図である。図１２を参照して、列方向（ｘ方向）に配置された２つのＶＣＳＥＬアレイ９０２間の各々に、デッドスペース７６が生じている。デッドスペース７６には、ＶＣＳＥＬ素子および各種配線のいずれも配置されていない。したがって、デッドスペース７６の面積の分だけ、ウエハ当たりのＶＣＳＥＬ素子の取れ数が少なくなってしまう。

図１３Ａは、本発明の第５の実施形態に係るＶＣＳＥＬアレイの平面図である。図１３Ｂは、本発明の第５の実施形態に係るＶＣＳＥＬアレイの等価回路図である。図１３Ａは、図１１Ｂと対比される。

図１３Ａを参照して、ＶＣＳＥＬアレイ９０５の構成は、ＶＣＳＥＬ素子列１０４，１０５に代えてＶＣＳＥＬ素子列１１４，１１５を備える点において、ＶＣＳＥＬアレイ９０４（図１１Ｂ参照）の構成と異なる。

ＶＣＳＥＬ素子列１１４，１１５の各々に含まれるＶＣＳＥＬ素子の数ｎ（ｎ＝４）は、ＶＣＳＥＬ素子列１０１〜１０３に含まれるＶＣＳＥＬ素子の数ｍ（ｍ＝５）よりも少ない。ダミーパッド７２は、ＶＣＳＥＬ素子列１１４に含まれるべき１つのＶＣＳＥＬ素子と、ＶＣＳＥＬ素子列１１５に含まれるべき１つのＶＣＳＥＬ素子とに代えて配置される。言い換えると、ダミーパッド７２は、ＶＣＳＥＬ素子列１１４，１１５の近傍における、ＶＣＳＥＬ素子の面積に対応する領域に配置される。ＶＣＳＥＬアレイ９０５の他の構成は、ＶＣＳＥＬアレイ９０４の構成と同等であるため、詳細な説明を繰り返さない。

なお、ＶＣＳＥＬ素子列１０１〜１０３は、本発明に係る「第１の垂直共振面発光レーザ素子列」に相当する。ＶＣＳＥＬ素子列１１４，１１５は、本発明に係る「第２の垂直共振面発光レーザ素子列」に相当する。また、ダミーパッド７２の配置される場合について説明したが、ダミーパッド７１についても同様の配置が可能である。

図１４は、図１３Ａに示すＶＣＳＥＬアレイ９０５を６つ配置した状態を示す図である。図１４は、図１２と対比される。

図１４を参照して、上述のようにＶＣＳＥＬ素子の面積に対応する領域にダミーパッド７２を配置することにより、列方向（ｘ方向）に配置された２つのＶＣＳＥＬアレイ９０５間にデッドスペースが生じなくなる。また、ダミーパッド７２に行方向（ｙ方向）に隣り合うスペースにダミーパッド７１を配置することも、デッドスペースの削減に貢献している。したがって、ＶＣＳＥＬアレイ９０５によれば、ＶＣＳＥＬアレイ９０２（図１１Ａ参照）と比べて、より多くのＶＣＳＥＬアレイをベース基板１１（ウエハ）上に配置することができる。その結果、ＶＣＳＥＬ素子１個当たりのコストを削減することができる。

［第６の実施形態］
図１３Ｂに戻り、ＶＣＳＥＬ素子列１１４，１１５の各々に含まれるＶＣＳＥＬ素子の数は、ＶＣＳＥＬ素子列１０１〜１０３の各々に含まれるＶＣＳＥＬ素子の数よりも少ない。このため、ＶＣＳＥＬ素子列１１４，１１５では、ＶＣＳＥＬ素子列１０１〜１０３と比べて、各ＶＣＳＥＬ素子に印加される負荷電圧が高くなる。したがって、負荷条件がＶＣＳＥＬ素子列１０１〜１０３とＶＣＳＥＬ素子列１１４，１１５との間で相違する。

図１５Ａは、本発明の第６の実施形態に係るＶＣＳＥＬアレイの平面図である。図１５Ｂは、本発明の第６の実施形態に係るＶＣＳＥＬアレイの等価回路図である。図１５Ａおよび図１５Ｂは、図１３Ａおよび図１３Ｂと対比される。

図１５Ａを参照して、ＶＣＳＥＬ素子列１２４，１２５の各々は、ダミー素子７７を含む点において、ＶＣＳＥＬ素子列１１４，１１５（図１３Ａ参照）と異なる。ＶＣＳＥＬ素子列１２４に含まれる７７は、ダミーパッド７２とＶＣＳＥＬ素子列１２５内のＶＣＳＥＬ素子との間に電気的に接続されている。ＶＣＳＥＬ素子列１２５に含まれるダミー素子７７は、ダミーパッド７２とＶＣＳＥＬ素子列１２５内のＶＣＳＥＬ素子との間に電気的に接続されている。

ダミー素子７７は、電圧降下を生じさせるために形成される素子であって、たとえばダイオードである。ダミー素子７７における電圧降下量は、ダミーパッド７２が配置された領域に対応するＶＣＳＥＬ素子における電圧降下量に相当する。

第６の実施形態によれば、各ＶＣＳＥＬ素子に印加される負荷電圧が、ＶＣＳＥＬ素子列１０１〜１０３とＶＣＳＥＬ素子列１１４，１１５との間で一致する。したがって、複数のＶＣＳＥＬアレイをデッドスペースが生じないように配置できるとともに、すべてのＶＣＳＥＬ素子列間の負荷条件を一致させることができる。

［ＶＣＳＥＬアレイの製造方法］
以下、第１〜第６の実施形態に係るＶＣＳＥＬアレイ９０１〜９０６の製造方法を説明する。ＶＣＳＥＬアレイ９０１〜９０６の製造方法は同等であるため、ＶＣＳＥＬアレイ９０１の製造方法について代表的に説明する。

図１６は、図１Ａに示すＶＣＳＥＬアレイ９０１の製造方法を説明するためのフローチャートである。図１７〜図２７は、図１Ａに示すＶＣＳＥＬアレイ９０１の製造方法の概略工程図である。以下の説明では、図１６に示すフローチャートの対応するステップをカッコ書きで示す。

図１７を参照して、まず、エピタキシャル成長により、ベース基板１１の表面から順に、ｎ型コンタクト層１２と、ｎ型ＤＢＲ層１３と、ｎ型クラッド層１４と、活性層１５と、ｐ型クラッド層１６と、電流狭窄層１９と、ｐ型ＤＢＲ層１７と、ｐ型コンタクト層１８とが形成される（ステップＳ１０１）。

エピタキシャル成長の方法としては、たとえば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）または分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などを採用することができる。エピタキシャル成長の温度および時間は、成長方法、ベース基板１１の種類、または各層の種類、厚み、もしくはキャリア密度などに応じて適宜決定される。

図１８を参照して、ｐ型コンタクト層１８とｎ型クラッド層１４との間の各層のパターンを、たとえばフォトリソグラフィーにより形成する。このパターンが形成された領域以外の領域では、ｎ型ＤＢＲ層１３が露出するように、ｐ型コンタクト層１８からｎ型クラッド層１４までの層がたとえばドライエッチングで順に除去される。これにより、メサ構造８１が形成される（ステップＳ１０２）。

図１９を参照して、たとえば水蒸気雰囲気下で４００℃以上に加熱することで、電流狭窄層１９の外周部から選択的に酸化を進行させる。これにより、酸化領域１９１および非酸化領域１９２が形成される（ステップＳ１０３）。

図２０を参照して、ｐ型コンタクト層１８上にアノードオーミック電極４２を形成する（ステップＳ１０４）。

図２１を参照して、本実施形態では、ｎ型コンタクト層１２がｎ型ＤＢＲ層１３よりもベース基板１１の裏面側に形成されている。このため、フォトリソグラフィーおよびエッチングにより、掘込みパターン８２を形成する。その結果、ｎ型コンタクト層１２が露出する（ステップＳ１０５）。

図２２を参照して、ｎ型コンタクト層１２の露出した部分にカソードオーミック電極５２を形成する（ステップＳ１０６）。

図２３を参照して、ＶＣＳＥＬ素子１とＶＣＳＥＬ素子２との間、およびＶＣＳＥＬ素子２とＶＣＳＥＬ素子３との間（いずれも図２参照）に絶縁溝９２を形成する。また、ＶＣＳＥＬ素子列１０１とＶＣＳＥＬ素子列１０２との間に絶縁溝９１（いずれも図１Ａ参照）を形成する（ステップＳ１０７）。

図２４を参照して、アノードオーミック電極４２およびカソードオーミック電極５２を除き、上記工程で形成された各構造体の表面に絶縁性保護膜３１を形成する（ステップＳ１０８）。より具体的には、たとえば化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）によりＳｉＮを成膜することができる。

絶縁性保護膜３１が形成されない場合、非常にわずかなリーク電流（図５参照）が、露出した絶縁溝９１，９２の表面を流れる可能性がある。パッシベーション処理（ステップＳ１０８の処理）を行なうことにより、絶縁溝９１の表面を流れるリーク電流を抑制することができるため、絶縁溝９１，９２を介して隣接するＶＣＳＥＬ素子間のアイソレーションをさらに一層強化することができる。

なお、絶縁溝９２の断面形状は、順テーパー形状であることが好ましい。言い換えると、絶縁溝９２の断面積は、ベース基板１１の表面側から裏面側に向かう方向（図４の負のｚ方向）に沿って小さくなることが好ましい。これにより、絶縁溝９２の側壁９２１への絶縁性保護膜３１の被覆性を向上させることができる。説明を繰り返さないが、絶縁溝９１についても同様である。

図２５を参照して、絶縁性保護膜３１上であってメサ構造８１に近接する領域に、絶縁層３２を形成する（ステップＳ１０９）。絶縁層３２を形成するためには、たとえば感光性樹脂であるポリイミドをスピンコートにより絶縁性保護膜３１上に塗布することができる。その後、フォトリソグラフィーおよびキュアを行なう。

図２６を参照して、ワイヤボンディングのための電極パッドおよび引回し配線（アノード引回し配線４３およびカソード引回し配線５３、いずれも図２参照）を形成する（ステップＳ１１０）。また、本実施形態では、工数削減のため、直列配線６１および並列配線７３，７４を電極パッドおよび引回し配線と一括して形成する。

なお、絶縁溝９２の側壁９２１への被覆性を確保するため、直列配線６１は、スパッタ成膜、めっき、またはその組合せにより形成することが好ましい。直列配線６１の材料としては、たとえばチタン（Ｔｉ）および金（Ａｕ）を用いることができる。

続いて、外部の電流源６４（図５参照）から負荷電流Ｉを供給して、バーンイン試験を実施する。必要に応じて、バーンイン試験以外の試験を実施してもよい（ステップＳ１１１）。

図２７を参照して、上記試験終了後、フォトリソグラフィーおよびエッチングにより直列配線６１および並列配線７３，７４を除去する（ステップＳ１１２）。なお、エッチング時には、絶縁性保護膜３１を侵さずに直列配線６１および並列配線７３，７４のみを除去することが好ましい。一例として、ヨウ化カリウム（ＫＩ）溶液および弗硝酸（ＨＦ＋ＨＮＯ_３）溶液は、直列配線６１および並列配線７３，７４のうち、Ａｕで構成された部分およびＴｉで構成された部分をそれぞれ選択的に除去する。したがって、絶縁性保護膜３１をＳｉＮで形成することにより、絶縁性保護膜３１を侵さずに直列配線６１および並列配線７３，７４のみを除去することができる。

最後に、ＶＣＳＥＬアレイ９０１を、たとえばダイシングによりＶＣＳＥＬ素子の個片に分割する（ステップＳ１１３）。なお、ＶＣＳＥＬアレイ９０１が形成されたウエハの面積（すなわちベース基板１１の面積）を効率的に利用するため、ダイシング領域は、絶縁溝９１，９２が形成された領域と兼ねることができる。その際、絶縁溝９１，９２上に形成された絶縁性保護膜３１は除去されていることが好ましい。絶縁性保護膜３１は、たとえばフォトリソグラフィーの後にエッチングすることで除去することができる。これにより、ダイシングブレードの磨耗を抑えるとともに、ＶＣＳＥＬ素子に伝わるダイシングの衝撃を緩和することができる。ステップＳ１１３の処理が終わると、一連の処理が完了する。

なお、直列配線６１および並列配線７３，７４を除去する処理（ステップＳ１１２の処理）を実施せずに、直列配線６１および並列配線７３，７４が存在する状態で、ウエハをダイシングによってＶＣＳＥＬ素子の個片に分割してもよい（ステップＳ１１３）。これにより、ＶＣＳＥＬ素子の個片の状態において、ダイシングで切断された直列配線６１および並列配線７３，７４の痕跡を確認することができる。たとえば、図２に示す素子間配線６１の一部がＶＣＳＥＬ素子の個片に残っている状態になる。

また、ＶＣＳＥＬ素子の個片に分割する処理（ステップＳ１１３の処理）の前に、ウエハの裏面全体にシールまたはテープなどを貼ることができる。ウエハをダイシングにより切断する一方で、ウエハ裏面のシールまたはテープは切断せずに残す。これにより、個片に分割されたＶＣＳＥＬ素子を、アレイ状に配列された状態で一体的に取り扱うことができる。したがって、たとえば出荷、輸送、または実装などにおけるＶＣＳＥＬ素子の取扱いが容易になる。

［第１〜第６の実施形態の変形例１］
第１〜第６の実施形態では、ＶＣＳＥＬアレイが絶縁溝を備える場合について説明した。しかし、ＶＣＳＥＬ素子間を電気的に絶縁するための構造は、これに限定されない。

図２８は、図３に示すＶＣＳＥＬ素子列１０１と異なる構造を有するＶＣＳＥＬ素子列の断面の拡大図である。図２８を参照して、ＶＣＳＥＬ素子列２０１は、絶縁溝９１，９２に代えて高抵抗領域９３を備える点において、ＶＣＳＥＬ素子列１０１と異なる。高抵抗領域９３は、本発明に係る「絶縁領域」に相当する。

高抵抗領域９３は、イオン注入により形成される。これにより、高抵抗領域９３の電気抵抗率は、ベース基板１１の電気抵抗率（たとえば１．０×１０^７Ω・ｃｍ以上）よりも高くなる。ＶＣＳＥＬ素子列２０１の他の部分の構造は、ＶＣＳＥＬ素子列１０１の対応する部分の構造と同等であるため、詳細な説明を繰り返さない。高抵抗領域についても、第１〜第６の実施形態で説明したダミーパッドまたは並列配線の配線部の特徴を有することにより、第１〜第６の実施形態と同等の効果を得ることができる。

［第１〜第６の実施形態の変形例２］
第１〜第６の実施形態では、ベース基板に半絶縁性の半導体基板が用いられる。しかし、ベース基板の種類はこれに限定されるものではない。ベース基板に導電性または半導電性の半導体基板を用いることもできる。

図２９は、図３に示すＶＣＳＥＬ素子列１０１とさらに異なる構造を有するＶＣＳＥＬ素子列の断面の拡大図である。図２９を参照して、ＶＣＳＥＬ素子列２０２は、半絶縁性のベース基板１１に代えて導電性または半導電性のベース基板１１３を備える点、およびベース基板１１３とｎ型コンタクト層１２との間にｐ型導電性半導体層１１６を備える点において、ＶＣＳＥＬ素子列１０１と異なる。

ｐ型導電性半導体層１１６およびｎ型コンタクト層１２は、ｐｎ接合を形成する。このｐｎ接合の順方向は、負荷電流Ｉの方向（負のｚ方向、図５参照）と逆である。このため、負荷電流Ｉはベース基板１１３にまで到達しにくくなる。したがって、リーク電流がＶＣＳＥＬ素子間を流れにくくなる。ＶＣＳＥＬ素子列２０２の他の部分の構造は、ＶＣＳＥＬ素子列１０１の対応する部分の構造と同等であるため、詳細な説明を繰り返さない。

また、第１〜第６の実施形態の変形例１と変形例２とを組み合わせてもよい。すなわち、導電性または半導電性のベース基板１１３にｐ型導電性半導体層１１６が形成される構造に、高抵抗領域９３（図２８参照）を形成することもできる。

なお、第１〜第６の実施形態では、ＡｌＧａＡｓ系の半導体材料について説明した。しかし、本発明に利用可能な半導体材料はこれに限定されず、発振波長に応じて他の材料、たとえばＧａＩｎＰ系、ＺｎＳＳｅ系、ＩｎＧａＮ系、ＡｌＧａＮ系、ＩｎＧａＡｓ系、ＧａＩｎＮＡｓ系、またはＧａＡｓＳｂ系などの半導体材料を用いることも可能である。

今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内で全ての変更が含まれることが意図される。

１〜３ ＶＣＳＥＬ素子、１０１〜１０５，１１４，１１５，１２４，１２５，２０１，２０２ ＶＣＳＥＬ素子列、９０１〜９０６ ＶＣＳＥＬアレイ、１１，１１３ ベース基板、１１２ 導電性半導体層、１１６ ｐ型導電性半導体層、１２ ｎ型コンタクト層、１３ ｎ型ＤＢＲ層、１４ ｎ型クラッド層、１５ 活性層、１６ ｐ型クラッド層、１７ ｐ型ＤＢＲ層、１８ ｐ型コンタクト層、１９ 電流狭窄層、１９１ 酸化領域、１９２ 非酸化領域、３１ 絶縁性保護膜、３２ 絶縁層、４１ アノード電極パッド、４２ アノードオーミック電極、４３ アノード引き回し配線、５１ カソード電極パッド、５２ カソードオーミック電極、５３ カソード引回し配線、６１ 直列配線、７１，７２ ダミーパッド、７３〜７５ 並列配線、７３１〜７３４，７４１〜７４４，７５１〜７５４ 配線部、７６ デッドスペース、７７ ダミー素子、８１ メサ構造、８２ 掘込みパターン、９１，９２ 絶縁溝、９３ 高抵抗領域、Ｒ３１〜３４，Ｒ４１〜Ｒ４４ 抵抗。

図６Ａは、比較のためのＶＣＳＥＬ素子列における負荷電流Ｉｆの経路（実線の矢印で表す）を示す図である。図６Ｂは、図３に示すＶＣＳＥＬ素子列１０１における負荷電流Ｉｆの経路を示す図である。

図６Ａに示すＶＣＳＥＬ素子列の構造は、ベース基板１１に代えてベース基板１１１が形成されている点、ｎ型コンタクト層１２に代えてｎ型導電性半導体層１１２が形成されている点、および絶縁溝９１，９２が形成されていない点において、ＶＣＳＥＬ素子列１０１の構造と異なる。ベース基板１１１は、半絶縁性に特に限定されない。図６Ａに示すＶＣＳＥＬ素子列の他の部分の構造は、ＶＣＳＥＬ素子列１０１の対応する部分の構造と同等であるため、詳細な説明を繰り返さない。

図２〜図４および図６Ａを参照して、負荷電流Ｉは、直列配線６１を介して、ＶＣＳＥＬ素子２のアノード電極パッド４１に供給される。ＶＣＳＥＬ素子２内において、負荷電流Ｉは、アノード電極パッド４１―アノード引回し配線４３―アノードオーミック電極４２―ｐ型コンタクト層１８―ｐ型ＤＢＲ層１７―電流狭窄層１９―ｐ型クラッド層１６―活性層１５―ｎ型クラッド層１４―ｎ型ＤＢＲ層１３という経路を通って、ｎ型導電性半導体層１１２に到達する。負荷電流Ｉは、さらに、ｎ型導電性半導体層１１２―カソードオーミック電極５２―直列配線６１という経路を通って、ＶＣＳＥＬ素子１に供給される。

図６Ａに示す構造では、ベース基板１１１上に設けられたｎ型導電性半導体層１１２によりＶＣＳＥＬ素子間が接続されている。したがって、ｎ型導電性半導体層１１２に到達したすべての負荷電流Ｉがカソードオーミック電極５２に流れるのではない。一部の負荷電流Ｉは、リーク電流（破線の矢印で表す）としてｎ型導電性半導体層１１２を通ってＶＣＳＥＬ素子１に漏れ出る。その結果、負荷電流ＩがＶＣＳＥＬ素子間で均一にならない。

これに対し、図１０（Ｂ）を参照して、ＶＣＳＥＬアレイ９０３における各抵抗の抵抗値は、たとえばシミュレーションに基づいて配線幅を調整することにより、その抵抗を流れる負荷電流値に反比例するように決定されている。すなわち、抵抗Ｒ３４，Ｒ４１の抵抗値は４Ｒである。抵抗Ｒ３３，Ｒ４２の抵抗値は２Ｒである。抵抗Ｒ３２，Ｒ４３の抵抗値は（４／３）Ｒである。抵抗Ｒ３１，Ｒ４４の抵抗値はＲである。このように抵抗値を決定することにより、各抵抗における電圧降下量は等しく、４ＲＩになる。その結果、すべてのＶＣＳＥＬ素子列の電位差は等しく、（Ｖ１−Ｖ２−１６ＲＩ）になる。

これに対し、図１１Ｂを参照して、ＶＣＳＥＬアレイ９０４は、並列配線７４に代えて並列配線７５を備える。並列配線７５は、配線部７５１〜７５４を含む。配線部７５１〜７５４の各々は、行方向（ｙ方向）に隣接する２つのＶＣＳＥＬ素子のうちの一方のカソード電極パッド５１と、他方のカソード電極パッド５１との間に配置されている。

図１５Ａを参照して、ＶＣＳＥＬ素子列１２４，１２５の各々は、ダミー素子７７を含む点において、ＶＣＳＥＬ素子列１１４，１１５（図１３Ａ参照）と異なる。ＶＣＳＥＬ素子列１２４に含まれるダミー素子７７は、ダミーパッド７２とＶＣＳＥＬ素子列１２４内のＶＣＳＥＬ素子との間に電気的に接続されている。ＶＣＳＥＬ素子列１２５に含まれるダミー素子７７は、ダミーパッド７２とＶＣＳＥＬ素子列１２５内のＶＣＳＥＬ素子との間に電気的に接続されている。

第６の実施形態によれば、各ＶＣＳＥＬ素子に印加される負荷電圧が、ＶＣＳＥＬ素子列１０１〜１０３とＶＣＳＥＬ素子列１２４，１２５との間で一致する。したがって、複数のＶＣＳＥＬアレイをデッドスペースが生じないように配置できるとともに、すべてのＶＣＳＥＬ素子列間の負荷条件を一致させることができる。

Claims (10)

1. 半導体基板と、
   前記半導体基板の表面側において、行方向に配置された複数の垂直共振面発光レーザ素子列と、
   前記複数の垂直共振面発光レーザ素子列を並列に接続する並列配線とを備え、
   前記複数の垂直共振面発光レーザ素子列の各々は、
   列方向に配置された複数の垂直共振面発光レーザ素子と、
   前記複数の垂直共振面発光レーザ素子のうち、前記列方向に隣接する２つの垂直共振面発光レーザ素子の各々を、前記２つの垂直共振面発光レーザ素子の順方向が一致する向きに直列に接続する複数の直列配線とを含み、
   前記半導体基板には、
   前記複数の垂直共振面発光レーザ素子列を互いに電気的に絶縁する第１の絶縁領域と、
   前記複数の垂直共振面発光レーザ素子を互いに電気的に絶縁する第２の絶縁領域とが形成される、垂直共振面発光レーザアレイ。
2. バーンイン試験用プローブからの負荷電流を、前記複数の垂直共振面発光レーザ素子列に供給するために、前記並列配線に電気的に接続された少なくとも１対のダミーパッドをさらに備える、請求項１に記載の垂直共振面発光レーザアレイ。
3. 前記複数の垂直共振面発光レーザ素子は、前記半導体基板の前記表面側において、四角形の領域内に配置され、
   前記１対のダミーパッドは、前記四角形の領域の四隅に対応する第１〜第４のコーナーのうち、対角線上に位置する前記第１および第２のコーナーの近傍に配置される、請求項２に記載の垂直共振面発光レーザアレイ。
4. 前記並列配線は、
   各々が、前記行方向に隣接する２つの垂直共振面発光レーザ素子列を並列に接続する複数の配線部を含み、
   前記複数の配線部の各々の抵抗値は、前記負荷電流を前記複数の垂直共振面発光レーザ素子列に供給している状態において、その配線部を流れる前記負荷電流の値に反比例するように決定される、請求項３に記載の垂直共振面発光レーザアレイ。
5. 前記複数の配線部の各々は、前記負荷電流を前記複数の垂直共振面発光レーザ素子列に供給している状態において、その配線部を流れる前記負荷電流の値に応じた配線幅を有するように決定される、請求項４に記載の垂直共振面発光レーザアレイ。
6. 前記複数の垂直共振面発光レーザ素子列は、
   ｍ（ｍは２以上の自然数）個の垂直共振面発光レーザ素子を含む第１の垂直共振面発光レーザ素子列と、
   ｎ（ｎはｍよりも小さい自然数）個の垂直共振面発光レーザ素子を含む第２の垂直共振面発光レーザ素子列とを備え、
   前記１対のダミーパッドのうちの少なくとも一方は、前記半導体基板の前記表面側において、前記第２の垂直共振面発光レーザ素子列の近傍における、（ｍ−ｎ）個の垂直共振面発光レーザ素子の面積に対応する領域に配置される、請求項２〜５のいずれか一項に記載の垂直共振面発光レーザアレイ。
7. 前記第２の垂直共振面発光レーザ素子列は、前記（ｍ−ｎ）個の垂直共振面発光レーザ素子による電圧降下量に相当する電圧降下を生じさせるダミー素子をさらに含む、請求項６に記載の垂直共振面発光レーザアレイ。
8. 前記複数の垂直共振面発光レーザ素子の各々は、
   アノード電極およびカソード電極と、
   前記アノード電極に電気的に接続されたアノード電極パッドと、
   前記カソード電極に電気的に接続されたカソード電極パッドとを有し、
   前記並列配線は、
   各々が、前記行方向に隣接する２つの垂直共振面発光レーザ素子列を並列に接続する複数の配線部を含み、
   前記複数の配線部の各々は、前記行方向に隣接する２つの垂直共振面発光レーザ素子のうちの一方の前記カソード電極パッドと、他方の前記カソード電極パッドとの間に配置される、請求項１〜３のいずれか一項に記載の垂直共振面発光レーザアレイ。
9. 前記半導体基板は、半絶縁性であり、
   前記第１および第２の絶縁領域の各々は、前記半導体基板の前記表面側から前記半導体基板の内部まで窪む形状からなる絶縁溝であり、
   前記並列配線は、前記第２の絶縁領域の前記絶縁溝上に形成される配線部を含む、請求項１〜３のいずれか一項に記載の垂直共振面発光レーザアレイ。
10. 前記半導体基板は、半絶縁性であり、
    前記第１および第２の絶縁領域の各々は、前記半導体基板の電気抵抗率よりも高い電気抵抗率を有する高抵抗領域である、請求項１〜３のいずれか一項に記載の垂直共振面発光レーザアレイ。

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