TWI533436B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI533436B
TWI533436B TW100104584A TW100104584A TWI533436B TW I533436 B TWI533436 B TW I533436B TW 100104584 A TW100104584 A TW 100104584A TW 100104584 A TW100104584 A TW 100104584A TW I533436 B TWI533436 B TW I533436B
Authority
TW
Taiwan
Prior art keywords
insulating layer
transistor
forming region
channel forming
semiconductor device
Prior art date
Application number
TW100104584A
Other languages
English (en)
Other versions
TW201203513A (en
Inventor
山崎舜平
藤井照幸
今林良太
笹川慎也
倉田求
田口文香
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201203513A publication Critical patent/TW201203513A/zh
Application granted granted Critical
Publication of TWI533436B publication Critical patent/TWI533436B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Description

半導體裝置及其製造方法
本發明之技術領域關於半導體裝置及半導體裝置之製造方法。此處請注意，半導體裝置一般係指利用半導體特性做動之元件及裝置。
存在廣泛金屬氧化物及該等金屬氧化物係用於各種應用。氧化銦為廣為人知之材料，並用於液晶顯示裝置等中所需之透明電極。
一些金屬氧化物具有半導體特性。該等具有半導體特性之金屬氧化物的範例為例如氧化鎢、氧化錫、氧化銦、氧化鋅等。已知使用該等金屬氧化物形成通道形成區之薄膜電晶體(例如，詳專利文獻1至4、非專利文獻1等)。
有關金屬氧化物，不僅單成分氧化物亦已知多成分氧化物。例如，具有同源相位之InGaO3(ZnO)m(m：自然數)已知為包括In、Ga及Zn之多成分氧化物半導體(例如，詳非專利文獻2至4等)。
此外，確認的是包括該等In-Ga-Zn基氧化物的氧化物半導體適於薄膜電晶體之通道形成區(例如，詳專利文獻5、非專利文獻5及6等)。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No. S60-198861
[專利文獻2]日本公開專利申請案No. H8-264794
[專利文獻3]PCT國際申請案日本翻譯No. H11-505377
[專利文獻4]日本公開專利申請案No. 2000-150900
[專利文獻5]日本公開專利申請案No. 2004-103957
[非專利文獻]
[非專利文獻1]M. W. Prins,K. O. Grosse-Holz,G. Muller,J. F. M. Cillessen,J. B. Giesbers,R. P. Weening，及R. M. Wolf，「鐵電透明薄膜電晶體」("A ferroelectric transparent thin-film transistor"),Appl. Phys. Lett.,1996年6月17日,Vol. 68 pp. 3650-3652
[非專利文獻2]M. Nakamura,N. Kimizuka，及T. Mohri,「1350℃下In2O3-Ga2ZnO4-ZnO系統中相位關係」(The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃"),J. Solid State Chem.,1991,Vol. 93,pp. 298-315
[非專利文獻3]N. Kimizuka,M. Isobe，及M. Nakamura,「In2O3-ZnGa2O4-ZnO系統中同源化合物之綜合體及單晶資料，In2O3(ZnO)m(m=3、4及5)、InGaO3(ZnO)3及Ga2O3(ZnO)m(m=7、8、9及16)」("Syntheses and Single-Crystal Data of Homologous Compounds,In2O3(ZnO)m(m=3,4,and 5),InGaO3(ZnO)3,and Ga2O3(ZnO)m(m=7,8,9,and 16) in the In2O3-ZnGa2O4-ZnO System")
[非專利文獻4]M. Nakamura,N. Kimizuka,T. Mohri，及M. Isobe,「InFeO3(ZnO)m(m：自然數)及其異質同構化合物之同源系列、綜合體及晶體結構」("Homologous Series,Synthesis and Crystal Structure of InFeO3(ZnO)m(m: natural number)and its Isostructural Compound"),KOTAI BUTSURI(SOLID STATE PHYSICS),1993,Vol. 28,No. 5,pp. 317-327
[非專利文獻5]K. Nomura,H. Ohta，K. Ueda,T. Kamiya,M. Hirano，及H. Hosono，「單晶透明氧化物半導體中製造之薄膜電晶體」("Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor"),SCIENCE,2003,Vol. 300,pp. 1269-1272
[非專利文獻6]K. Nomura,H. Ohta,A. Takagi,T. Kamiya,M. Hirano，及H. Hosono，「使用非結晶氧化物半導體於室溫製造之透明軟性薄膜電晶體」("Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors"),NATURE,2004,Vol. 432 pp. 488-492
包括具寬帶隙之氧化物半導體的電晶體具有顯著小關閉電流之特性。另一方面，相較於包括非氧化物半導體之半導體材料的電晶體，諸如單晶矽，包括氧化物半導體之電晶體的作業速度不夠高。
此外，儘管包括非氧化物半導體之半導體材料的電晶體，諸如單晶矽，具有高移動性及可充分高速作業，但其關閉電流不足以低到視為實質上零。因此，微量電流流動，無關乎半導體裝置之作業狀態，因而若製造電荷保持半導體裝置，諸如記憶體裝置或液晶顯示裝置，其難以確保充分電荷保持期間。
因而，所揭露發明之實施例之目標為提供具有新穎結構之半導體裝置，其中包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體堆疊。
本發明之實施例為一種半導體裝置，其中包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體堆疊。
本發明之實施例為一種半導體裝置，其中其電晶體特性藉由於具有利平坦性之表面上形成氧化物半導體層而改進的電晶體，堆疊於包括非氧化物半導體之半導體材料的電晶體之上。例如，可使用下列結構。
本發明之實施例為半導體裝置包括第一電晶體、第一電晶體上之絕緣層、及絕緣層上之第二電晶體。在此結構中，第一電晶體包括第一通道形成區、配置於第一通道形成區上之第一閘極絕緣層、第一閘極絕緣層上與第一通道形成區重疊之第一閘極電極、電性連接該一通道形成區之第一源極電極、及電性連接第一通道形成區之第一汲極電極；及第二電晶體包括包括氧化物半導體之第二通道形成區、電性連接第二通道形成區之第二源極電極、電性連接第二通道形成區之第二汲極電極、與第二通道形成區重疊之第二閘極電極、及配置於第二通道形成區與第二閘極電極之間的第二閘極絕緣層。在此結構中，第一通道形成區包括與第二通道形成區之半導體材料不同的半導體材料，及絕緣層包括其均方根表面粗糙度小於或等於1 nm之表面。
請注意，較佳的是第一閘極電極之頂面暴露而包括於與絕緣層相同表面中，及第一閘極電極及第二源極電極或第二汲極電極於第一閘極電極之頂面上彼此接觸。
此外，本發明之另一實施例為半導體裝置之製造方法，包含以下步驟：形成第一電晶體包括：第一通道形成區、配置於第一通道形成區上之第一閘極絕緣層、於第一閘極絕緣層上與第一通道形成區重疊之第一閘極電極、電性連接第一通道形成區之第一源極電極層、及電性連接第一通道形成區之第一汲極電極；於第一電晶體之上形成絕緣層；平坦化絕緣層使得絕緣層之表面具有小於或等於1 nm之均方根表面粗糙度；及形成第二電晶體包括：包括氧化物半導體之第二通道形成區、電性連接第二通道形成區之第二源極電極、電性連接第二通道形成區之第二汲極電極、與第二通道形成區重疊之第二閘極電極、及配置於第二通道形成區與第二閘極電極之間以便接觸絕緣層之閘極絕緣層。在此結構中，第一通道形成區包括與第二通道形成區之半導體材料不同之半導體材料。
此外，本發明之另一實施例為半導體裝置之製造方法，包含以下步驟：形成第一電晶體包括：第一通道形成區、配置於第一通道形成區上之第一閘極絕緣層、與第一通道形成區重疊並配置於第一閘極絕緣層之上之第一閘極電極、電性連接第一通道形成區之第一源極電極、及電性連接第一通道形成區之第一汲極電極；於第一電晶體之上形成絕緣層；平坦化絕緣層使得絕緣層之表面具有小於或等於1 nm之均方根粗糙度，及第一閘極電極之頂面暴露而包括於與絕緣層相同表面中；及於絕緣層之上形成第二電晶體包括：包括氧化物半導體之第二通道形成區、電性連接第二通道形成區之第二源極電極、電性連接第二通道形成區之第二汲極電極、經配置與第二通道形成區重疊之第二閘極電極、及配置於第二通道形成區與第二閘極電極之間的第二閘極絕緣層。在此結構中，第二源極電極或第二汲極電極經配置而接觸第一閘極電極之頂面，及第一通道形成區包括不同於第二通道形成區之半導體材料的半導體材料。
請注意，第二通道形成區較佳地形成於絕緣層之表面上。此外，絕緣層之表面較佳地藉由化學機械拋光(CMP)處理而平坦化。此外，第一電晶體較佳地包括雜質區，且第一通道形成區配置於其間。
請注意，在本說明書等中，諸如「之上」或「以下」用詞不一定表示組件係置於另一組件「直接上方」或「直接之下」。例如，「閘極絕緣層之上之閘極電極」的表達可表示閘極絕緣層與閘極電極之間存在其餘組件之狀況。再者，諸如「之上」及「以下」用詞僅為說明方便而使用，除非特別指明，並可包括組件關係相反之狀況。
此外，在本說明書等中，諸如「電極」或「佈線」用詞並未侷限組件之功能。例如，「電極」有時用做部分「佈線」，反之亦然。此外，「電極」或「佈線」用詞可包括以整合方式形成複數「電極」或「佈線」之狀況。
例如當使用相反極性之電晶體時，或當電路作業中電流流動之方向改變時，「源極」及「汲極」之功能有時彼此替代。因此，在本說明書中，「源極」及「汲極」用詞可用於分別標示汲極及源極。
請注意，在本說明書等中，「電性連接」用詞包括組件經由具有任何電氣功能之物件而連接的狀況。對於具有任何電氣功能之物件並無特別限制，只要電氣信號可於經由物件而連接之組件之間傳送及接收即可。
具有任何電氣功能之「物件」的範例為開關元件，諸如電晶體、電阻器、電感器、電容器及具各種功能之元件以及電極及佈線。
本發明之實施例配置半導體裝置，其中包括非氧化物半導體之半導體材料的電晶體包括於下部，及包括氧化物半導體的電晶體包括於上部。
如上述，基於包括非氧化物半導體之半導體材料的電晶體及包括氧化物半導體的電晶體之組合，可體現利用各電晶體之特性優點的新穎半導體裝置。
此外，可提供一種半導體裝置，其中其電晶體特性藉由於具有利平坦性之表面上形成氧化物半導體層而改進的電晶體堆疊於包括非氧化物半導體之半導體材料的電晶體之上。
以下，將參照圖式說明本發明之實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士將輕易理解在不偏離本發明之精神及範圍下，可以各種方式修改模式及細節。因此，本發明不應解譯為侷限於下列實施例模式中說明。
請注意，圖式等中所描繪之每一結構的位置、尺寸、範圍等有時為易於理解而未準確地代表。因此，所揭露發明不一定侷限於圖式等中所揭露之位置、尺寸、範圍等。
在本說明書等中，使用諸如「第一」、「第二」及「第三」之序數以避免組件中混淆，及用詞並非限制組件數量。
[實施例1]
本實施例中將參照圖1、圖2A至2D、圖3A至3C、圖4A至4C及圖5A至5C說明依據所揭露發明之實施例的半導體裝置結構及半導體裝置之製造方法。
<半導體裝置之截面結構>
圖1為半導體裝置之結構範例的截面圖。在圖1中所描繪之半導體裝置中，包括第一半導體材料之電晶體160包括於下部中，及包括第二半導體材料之電晶體162包括於上部中。此處，第一半導體材料較佳地不同於第二半導體材料。例如，非氧化物半導體之半導體材料可用做第一半導體材料，及氧化物半導體可用做第二半導體材料。有關非氧化物半導體之半導體材料，例如可使用矽、鍺、矽鍺、碳化矽、砷化鎵等，及較佳地使用單晶半導體。此外，可使用有機半導體材料等。包括該等非氧化物半導體之半導體材料的電晶體可輕易地以高速操作。另一方面，在包括氧化物半導體之電晶體中，關閉電流可充分降低。
例如，基於下部中包括非氧化物半導體之半導體材料的電晶體160，可形成需高速作業之邏輯電路或驅動電路。此外，基於上部中包括氧化物半導體的電晶體162，可形成需充分電荷保持期間之液晶顯示裝置的記憶體電路或顯示元件。當電晶體係組合配置時，可獲得利用各電晶體之特性優點的新穎半導體裝置。
儘管此處所有電晶體均為n通道電晶體，不用說可使用p通道電晶體。所揭露發明之技術特性為包括具充分降低關閉電流之氧化物半導體的電晶體及可充分高速作業之包括非氧化物半導體之半導體材料的電晶體係組合配置；因而，不需限制特定狀況為此處說明之結構，諸如用於半導體裝置之材料或半導體裝置之結構。
圖1中所描繪之電晶體160包括配置於包括半導體材料(例如矽)之基板100中的通道形成區116、具通道形成區116配置於其間的雜質區120、接觸雜質區120的金屬化合物區124、配置於通道形成區116上的閘極絕緣層108、及配置於閘極絕緣層108上的閘極電極110。請注意，為方便之故，圖式中未描繪其源極電極及汲極電極的電晶體可稱為電晶體。此外，在此狀況下，在電晶體相關說明中，源極區及源極電極統稱為「源極電極」，汲極區及汲極電極統稱為「汲極電極」。換言之，在本說明書中，「源極電極」用詞可包括源極區，「汲極電極」用詞可包括汲極區。
此外，元件隔離絕緣層106係配置於基板100之上，以便環繞電晶體160，絕緣層128及絕緣層130係配置於電晶體160之上。儘管未顯示，電晶體160之部分金屬化合物區124經由做為源極電極或汲極電極之電極而連接佈線。請注意，為獲得高度整合，電晶體160較佳地未具有如圖1中所描繪之側壁絕緣層。另一方面，若強調電晶體160之特性，側壁絕緣層可配置於閘極電極110的側面，及雜質區120可包括具有與配置於與側壁絕緣層重疊之區域中不同雜質濃度的雜質區。
圖1中電晶體162包括配置於絕緣層130之上的源極或汲極電極142a及源極或汲極電極142b；電性連接源極或汲極電極142a及源極或汲極電極142b的氧化物半導體層144；覆蓋源極或汲極電極142a、源極或汲極電極142b、及氧化物半導體層144的閘極絕緣層146；經配置而與閘極絕緣層146上之氧化物半導體層144重疊的閘極電極148a；配置於源極或汲極電極142a與氧化物半導體層144之間區域中並與閘極電極148a重疊的絕緣層143a；及配置於源極或汲極電極142b與氧化物半導體層144之間區域中並與閘極電極148a重疊的絕緣層143b。請注意，為降低源極電極或汲極電極與閘極電極之間的電容，較佳的是配置絕緣層143a及絕緣層143b。然而，另一方面，可使用無絕緣層143a及絕緣層143b之結構。
此處，氧化物半導體層144較佳地藉由充分移除諸如氫之雜質或充分供應氧而為高度純化氧化物半導體層。具體地，氧化物半導體層144之氫濃度為小於或等於5×1019原子/cm3，較佳地為小於或等於5×1018原子/cm3，更佳地為小於或等於5×1017原子/cm3。請注意，氧化物半導體層144之氫濃度係藉由二次離子質譜(SIMS)測量。在藉由充分降低氫濃度及藉由供應充分氧量以降低因缺氧造成之能隙缺陷程度而被高度純化的氧化物半導體層144中，氫、缺氧等造成之載子濃度為小於1×1012/cm3，較佳地為小於1×1011/cm3，或更佳地為小於1.45×1010/cm3。可充分降低包括氧化物半導體層144之電晶體中關閉電流。例如，在具有30 nm厚度及2 μm通道長度之氧化物半導體層144的電晶體中，室溫(25℃)下每1 μm通道長度之關閉電流(閘極偏壓：-3 V)為小於或等於100 zA(1 zA(介安)為等於1×10-21 A)，或較佳地為小於或等於10 zA。以此方式，藉由使用高度純化氧化物半導體(以下，在本說明書中稱為i型(固有)或實質上i型氧化物半導體)，可獲得具卓越關閉電流特性之電晶體162。
此處，氧化物半導體層144係配置於包括其均方根(RMS)粗糙度為小於或等於1 nm之表面的絕緣層130之上，較佳地為小於或等於0.5 nm。以此方式，藉由將氧化物半導體層144配置於具有利平坦性之表面之上，氧化物半導體層144可具有有利平坦性及均勻性。請注意，至少包括氧化物半導體層之通道形成區的部分可具有有利平坦性及均勻性。此外，藉由使用具有利平坦性及均勻性之氧化物半導體層144，可改進電晶體162之電晶體特性。尤其，若氧化物半導體層144之厚度為約10 nm或更少，當氧化物半導體層144係配置於具有利平坦性之該等表面上時，可避免氧化物半導體層144等之破裂。
藉由使用具有利平坦性及均勻性的氧化物半導體層144，可避免載子分散及可降低與氧化物半導體層之介面的介面位準。因此，電晶體162中可改進移動性，降低S值及關閉電流，及改進電晶體特性。此外，改進氧化物半導體層144之平坦性導致電晶體162之閘極洩漏電流降低。
請注意，在本說明書等中，均方根(RMS)粗糙度係使用具1 μm×1 μm測量面積之原子力顯微鏡(AFM)予以測量。
此外，在本說明書等中，藉由截面曲線之RMS粗糙度的三維延展以便應用於測量表面而獲得RMS粗糙度。RMS可表示為參考表面相對於特定表面之偏差平方的均方根值，並可藉由下列方程式予以獲得。
請注意，測量表面係藉由所有測量資料顯示，及藉由下列方程式表示。
[方程式2]
Z=F(X,Y)
特定表面為粗糙度測量之目標的表面，係為座標(X1，Y1)、(X1，Y2)、(X2，Y1)及(X2，Y2)表示之四點環繞的矩形區域。當特定表面理想地平坦時特定表面之面積標示為S0。請注意，S0係藉由下列方程式獲得。
[方程式3]
S 0=|X 2-X 1|‧|Y 2-Y 1|
此外，參考表面係指以特定表面之平均高度平行於X-Y表面之表面。簡言之，當特定表面之高度的平均值標示為Z0時，參考表面之高度亦標示為Z0。請注意，Z0可藉由下列方程式獲得。
儘管使用被處理為具有島形之氧化物半導體層144以便抑制因圖1之電晶體162中微型化所造成元件之間產生的洩漏電流，可使用包括未處理為具有島形之氧化物半導體層144的結構。若氧化物半導體層未被處理為具有島形，可避免因處理中蝕刻造成之氧化物半導體層144的污染。
請注意，在電晶體162中，源極或汲極電極142a及源極或汲極電極142b之邊緣部分較佳地為錐形。源極或汲極電極142a及源極或汲極電極142b之端部為錐形，藉此可改進氧化物半導體層144之覆蓋，及可避免破裂。此處，錐角為例如大於或等於30°及小於或等於60°。請注意，「錐角」表示當沿垂直於截面之方向(垂直於基板表面之平面)觀察時，藉由具有錐形之層(例如源極或汲極電極142a)的側面及底面形成之傾斜角。
此外，絕緣層150係配置於電晶體162之上，及絕緣層152係配置於絕緣層150之上。連接電晶體160或電晶體162之佈線156係配置於絕緣層152之上。
<半導體裝置之製造方法>
其次，將說明半導體裝置之製造方法範例。首先，以下將參照圖2A至2D及圖3A至3C說明下部中電晶體160之製造方法，及參照圖4A至4C及圖5A至5C說明上部中電晶體162之製造方法。
<下部中電晶體之製造方法>
首先，準備包括半導體材料之基板100(詳圖2A)。有關包括半導體材料之基板100，可使用以矽、碳化矽等製成之單晶半導體基板或多晶半導體基板；以矽鍺等製成之化合物半導體基板；SOI基板等。此處，說明使用單晶矽基板做為包括半導體材料之基板100的範例。請注意，通常用詞「SOI基板」表示矽半導體層係配置於絕緣表面上之基板。在本說明書等中，用詞「SOI基板」以其分類亦包括使用非矽材料形成之半導體層的基板配置於絕緣表面之上。即，「SOI基板」中所包括之半導體層不侷限於矽半導體層。再者，SOI基板可為具有一種結構之基板，其中半導體層係配置於諸如玻璃基板之絕緣基板上，且絕緣層配置於其間。
諸如單晶矽基板之單晶半導體基板用做包括半導體材料之基板100的狀況較佳，因為電晶體160可以較高速度操作。
做為用於形成元件隔離絕緣層之遮罩的保護層102係形成於基板100之上(詳圖2A)。有關保護層102，例如可使用以氧化矽、氮化矽、氧氮化矽、氮氧化矽等形成之絕緣層。請注意，在此步驟之前或之後，賦予n型傳導性之雜質元素或賦予p型傳導性之雜質元素可添加至基板100，以控制電晶體之閾值電壓。當使用矽形成半導體時，磷、砷等可用做賦予n型傳導性之雜質。硼、鋁、鎵等可用做賦予p型傳導性之雜質。
其次，藉由使用保護層102做為遮罩之蝕刻，移除未被保護層102覆蓋之區域(即暴露區)中部分基板100。因而，形成遠離另一半導體區之半導體區104(詳圖2B)。有關蝕刻，較佳地執行乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。
其次，形成絕緣層以便覆蓋半導體區104，並選擇性移除與半導體區104重疊之絕緣層的區域，使得形成元件隔離絕緣層106(詳圖2C)。絕緣層係使用氧化矽，氮化矽、氧氮化矽、氮氧化矽等予以形成。有關用於移除絕緣層之方法，可提供諸如化學機械拋光(CMP)之拋光處理、蝕刻處理等，可使用任一上述處理或可使用其組合。請注意，在半導體區104形成之後，或在元件隔離絕緣層106形成之後，移除保護層102。
請注意，有關用於形成元件隔離絕緣層106之方法，可使用藉由導入氧而形成絕緣區之方法等，取代選擇性蝕刻絕緣層之方法。
其次，絕緣層係形成於半導體區104的表面之上，及包括導電材料之層係形成於絕緣層之上。
絕緣層之後將成為閘極絕緣層，並可藉由例如執行熱處理(例如熱氧化處理或熱氮化處理)而形成於半導體區104之表面上。除了熱處理之外，可使用高密度電漿處理。可使用例如諸如He、Ar、Kr或Xe之稀有氣體及氧、氮氧化物、氨、氮及氫之任一項的混合氣體而執行高密度電漿處理。不用說，可使用CVD法、濺鍍法等而形成絕緣層。絕緣層較佳地使用包括氧化矽、氧氮化矽、氮氧化矽、氮化矽，氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁酸鉿(HfAlxOy(x>0，y>0))等任一項之膜而具有單層結構或堆疊結構。絕緣層之厚度可為例如大於或等於1 nm及小於或等於100 nm，較佳地為大於或等於10 nm及小於或等於50 nm。
包括導電材料之層可使用諸如鋁、銅、鈦、鉭或鎢之金屬材料予以形成。包含導電材料之層可使用諸如多晶矽之半導體材料予以形成。對於形成包含導電材料之層的方法並無特別限制，可使用各種膜形成方法，諸如蒸發法、CVD法、濺鍍法、或旋塗法。請注意，本實施例說明使用金屬材料形成包含導電材料之層的範例。
之後，選擇性蝕刻絕緣層及包括導電材料之層，使得形成閘極絕緣層108及閘極電極110(詳圖2C)。
其次，磷(P)、砷(As)等添加至半導體區104，使得形成通道形成區116及雜質區120(詳圖2D)。請注意，此處添加磷或砷以形成n通道電晶體，若形成p通道電晶體則可添加諸如硼(B)或鋁(Al)之雜質元素。此處，可適當設定所添加之雜質的濃度；當半導體元件之尺寸極度減少時，可較佳地增加濃度。
請注意，側壁絕緣層可形成於閘極電極110之外圍，使得可形成添加不同濃度之雜質元素的雜質區。
其次，形成金屬層122以便覆蓋閘極電極110、雜質區120等(詳圖3A)。可使用諸如真空蒸發法、濺鍍法、或旋塗法之各種沈積方法，用於形成金屬層122。金屬層122較佳地使用金屬材料形成，其與半導體區104中所包含之半導體材料反應而成為低電阻金屬化合物。該等金屬材料之範例包括鈦、鉭、鎢、鎳、鈷、及鉑。
其次，執行熱處理使得金屬層122與半導體材料反應。因而，形成與雜質區120接觸之金屬化合物區124(詳圖3A)。請注意，當使用多晶矽等形成閘極電極110時，金屬化合物區亦形成於接觸金屬層122之閘極電極110的區域中。
有關熱處理，例如可使用閃光燈照射。儘管不用說可使用另一熱處理方法，較佳地使用可於極短時間達成熱處理之方法，以改進金屬化合物形成中化學反應之控制性。請注意，藉由金屬材料及半導體材料之反應形成金屬化合物區及具有充分高傳導性。金屬化合物區之形成可適當地降低電阻及改進元件特性。請注意，在金屬化合物區124形成之後移除金屬層122。
接著，形成絕緣層128及絕緣層130以便覆蓋經由上述步驟形成之組件(詳圖3B)。絕緣層128及絕緣層130可使用包括無機絕緣材料之材料形成，諸如氧化矽、氧氮化矽、或氧化鋁。尤其，較佳地使用低介電常數(低k)材料形成絕緣層128及絕緣層130，藉此可充分降低藉由電極或佈線重疊造成之電容。請注意，包括該些材料的多孔絕緣層可用於絕緣層128及絕緣層130。由於多孔絕緣層相較於密集絕緣層而具有低介電常數，可進一步降低因電極或佈線造成之電容。
此外，包括無機材料之層包含大量氮化物，諸如氮氧化矽或氮化矽，可包括於絕緣層128或絕緣層130中。因而，可避免下部中電晶體160中所包括之材料中所包含之諸如水或氫之雜質進入之後形成之上部中電晶體162的氧化物半導體層144。請注意，在此狀況下，難以僅藉由之後步驟中所執行之CMP處理，移除包含大量氮之包括無機絕緣材料之層；因此，較佳地組合執行CMP處理及蝕刻處理。
例如，氧氮化矽及氧化矽分別用於形成絕緣層128及絕緣層130。以此方式，僅包含大量氧之無機絕緣材料，諸如氧氮化矽或氧化矽，用於絕緣層128及絕緣層130，藉此可輕易地於之後步驟中在絕緣層128及絕緣層130上執行CMP處理。
請注意，此處使用絕緣層128及絕緣層130之堆疊結構；然而，所揭露發明之一實施例不侷限於此。亦可使用包括三或更多層之單層結構或堆疊結構。例如，可使用下列結構：氧氮化矽及氧化矽分別用於絕緣層128及絕緣層130，及氮氧化矽膜形成於絕緣層128與絕緣層130之間。
請注意，在本說明書中，「氧氮化矽」包含之氧多於氮，及「氮氧化矽」包含之氮多於氧。
經由上述步驟，形成使用包括半導體材料之基板100的電晶體160(詳圖3B)。該等電晶體160可高速作業。
之後，有關電晶體162形成之前的處理，於絕緣層128及絕緣層130上執行化學機械拋光(CMP)處理，使得絕緣層128及絕緣層130的表面平坦化(詳圖3C)。此處，CMP處理為藉由使用表面做為參考之化學及機械動作組合而平坦化將處理之目標表面的處理。通常，CMP處理為一種處理其中拋光布依附於拋光台，拋光台及將處理之目標各旋轉或搖擺同時將處理之目標與拋光布之間供應研磨液(研磨劑)，藉由研磨液與與將處理之目標表面之間的化學反應及藉由以拋光布機械拋光將處理之目標的動作，而拋光將處理之目標的表面。
CMP處理可執行一次或複數次。當CMP處理執行複數次時，較佳地以高拋光率執行第一拋光，之後為低拋光率之最後拋光。藉由組合不同拋光率之拋光，可進一步改進絕緣層128及絕緣層130之表面平坦性。
有關用於平坦化絕緣層128及絕緣層130之處理，可執行蝕刻處理等取代CMP處理，及較佳地執行平坦化，使得每一絕緣層128及絕緣層130表面具有小於或等於1 nm之RMS粗糙度，或較佳地為小於或等於0.5 nm，以改進氧化物半導體層144之平坦性及均勻性，及改進電晶體162之特性。
此外，當絕緣層128及絕緣層130之堆疊層結構包括包含大量氮之無機絕緣材料，諸如氮化矽或氮氧化矽，由於其難以僅藉由CMP處理而移除包含大量氮之無機絕緣材料，較佳地執行CMP處理及蝕刻處理組合。有關用於包含大量氮之無機絕緣材料的蝕刻處理，可使用乾式蝕刻或濕式蝕刻。然而，鑒於元件之微型化，較佳地使用乾式蝕刻。此外，較佳的是適當地設定蝕刻狀況(蝕刻氣體、蝕刻劑、蝕刻時間、溫度等)，使得各個絕緣層之蝕刻率彼此相等。此外，有關用於乾式蝕刻之蝕刻氣體，可使用例如包含氟之氣體(三氟代甲烷(CHF3))、添加諸如氦(He)或氬(Ar)之稀有氣體的氣體等。
請注意，在上述步驟之前或之後，可執行用於形成其餘電極、佈線、半導體層、或絕緣層之步驟。例如，使用絕緣層及導電層堆疊之多層佈線結構做為佈線結構，使得可配置高度整合半導體裝置。
<上部中電晶體之製造方法>
導電層係形成於閘極電極110、絕緣層128、絕緣層130等之上，及選擇性蝕刻導電層，使得形成源極或汲極電極142a及源極或汲極電極142b(詳圖4A)。
可藉由諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法形成導電層。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；包含任一該些元素做為成分之合金等。可使用錳、鎂、鋯、鈹、釹、及鈧之任一項，或包括任一該些元素組合之材料。
導電層可具有單層結構或包括二或更多層之堆疊結構。可提供例如鈦膜或氮化鈦膜的單層結構、包含矽之鋁膜的單層結構、鈦膜堆疊於鋁膜之上的二層結構、鈦膜堆疊於氮化鈦膜之上的二層結構、鈦膜、鋁膜及鈦膜依此順序堆疊的三層結構等。請注意，若導電層具有鈦膜或氮化鈦膜的單層結構，存在導電層易於處理為具有錐形之源極或汲極電極142a及源極或汲極電極142b的優點。
導電層亦可使用導電金屬氧化物予以形成。有關導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或其中包括矽或氧化矽之任一該些金屬氧化物材料。
導電層較佳地蝕刻使得源極或汲極電極142a及源極或汲極電極142b的邊緣部分為錐形。此處，錐角較佳地為例如大於或等於30°及小於或等於60°。源極或汲極電極142a及源極或汲極電極142b的邊緣部分進行蝕刻以便成為錐形；因此，改進之後形成之閘極絕緣層146的覆蓋，並可避免破裂。
上部中電晶體之通道長度(L)係藉由源極或汲極電極142a之下緣部分與源極或汲極電極142b之下緣部分之間的距離決定。請注意，若係形成具小於25 nm之通道長度(L)的電晶體所使用之用於形成遮罩之曝光，較佳地使用其波長短至數奈米至數十奈米之遠紫外線。在藉由遠紫外線之曝光中，解析度高及聚焦深度大。為該些原因，之後將形成之電晶體的通道長度(L)可介於大於或等於10 nm及小於或等於1000 nm(1 μm)之範圍，及電路可以較高速度操作。再者，微型化可導致半導體裝置之低電力消耗。
請注意，做為基底之絕緣層可配置於絕緣層128及絕緣層130之上。絕緣層可藉由PVD法、CVD法等予以形成。在此狀況下，所形成之絕緣層較佳地包括具有小於或等於1 nm RMS粗糙度之表面，或較佳地小於或等於0.5 nm。
其次，絕緣層143a及絕緣層143b分別形成於源極或汲極電極142a及源極或汲極電極142b之上(詳圖4B)。絕緣層143a及絕緣層143b可以下列方式形成，即形成覆蓋源極或汲極電極142a及源極或汲極電極142b之絕緣層，接著選擇性蝕刻絕緣層。此外，形成絕緣層143a及絕緣層143b以便與之後形成之閘極電極重疊。藉由配置該等絕緣層，可降低閘極電極與源極或汲極電極之間的電容。
可使用包括無機絕緣材料之材料，諸如氧化矽、氧氮化矽、氮氧化矽、氮化矽、或氧化鋁，形成絕緣層143a及絕緣層143b。尤其，較佳的是使用低介電常數(低k)材料形成絕緣層143a及絕緣層143b，因為可充分降低閘極電極與源極或汲極電極之間的電容。請注意，多孔絕緣層包括可用於絕緣層143a及絕緣層143b之任一該些材料。由於多孔絕緣層相較於密集絕緣層而具有低介電常數，可進一步降低閘極電極與源極或汲極電極之間的電容。
請注意，鑒於降低閘極電極與源極或汲極電極之間的電容，較佳地形成絕緣層143a及絕緣層143b；然而，可使用無絕緣層143a及絕緣層143b之結構。
其次，形成氧化物半導體層以便覆蓋源極或汲極電極142a及源極或汲極電極142b，接著選擇性蝕刻氧化物半導體層，使得形成氧化物半導體層144(詳圖4C)。
有關可使用之氧化物半導體層，使用四成分金屬氧化物之In-Sn-Ga-Zn-O基氧化物半導體；三成分金屬氧化物之In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體；二成分金屬氧化物之In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、或In-Mg-O基氧化物半導體；In-O基氧化物半導體；Sn-O基氧化物半導體；或Zn-O基氧化物半導體。
尤其，當無電場時In-Ga-Zn-O基氧化物半導體材料具有充分高電阻，因而可充分降低關閉電流。此外，In-Ga-Zn-O基氧化物半導體材料具高場效移動性而適用於半導體裝置。
有關In-Ga-Zn-O基氧化物半導體材料之典型範例，提供以InGaO3(ZnO)m(m>0)為代表。使用M取代Ga，存在以InMO3(ZnO)m(m>0)表示之氧化物半導體材料。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或多項金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。請注意，上述成分係源於氧化物半導體材料可具有之晶體結構，並僅為範例。
有關藉由濺鍍法用於形成氧化物半導體層之靶材，較佳地使用具有In：Ga：Zn=1：x：y(x為0或更大，及為大於或等於0.5及小於或等於5之任一值)之成分比的靶材。例如，可使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之成分比的靶材等。另一方面，可使用具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之成分比的靶材，具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比]之成分比的靶材，具有In2O3：Ga2O3：ZnO=1：0：2[摩爾比]之成分比的靶材。
在本實施例中，藉由濺鍍法使用In-Ga-Zn-O基金屬氧化物靶材而形成氧化物半導體層。
金屬氧化物靶材中金屬氧化物的相對密度為80%或更高，較佳地為95%或更高，更佳地為99.9%或更高。使用具有高相對密度之金屬氧化物靶材使其可形成具密集結構之氧化物半導體層。
形成氧化物半導體層之氣體較佳地為稀有氣體(典型為氬)、氧氣、或包含稀有氣體(典型為氬)及氧之混合氣體。具體地，較佳地使用諸如氫、水、羥基及氫化物之雜質移除的高純度氣體，使得其濃度減少至1 ppm或更低(較佳地為10 ppb或更低)。
在形成氧化物半導體層中，目標保持於維持減壓之處理室中，並加熱使得目標之溫度為高於或等於100℃及低於550℃，較佳地為高於或等於200℃及低於或等於400℃。另一方面，氧化物半導體層形成中之目標溫度可為室溫(25℃±10℃)。接著，氫、水等移除之濺鍍氣體被導入處理室，同時移除處理室中濕氣，藉此使用上述靶材形成氧化物半導體層。藉由形成氧化物半導體層，同時加熱目標，可降低氧化物半導體層中雜質。此外，可降低因濺鍍之損壞。為移除處理室中濕氣，較佳地使用截留真空泵。例如，可使用低溫泵、離子泵、鈦昇華泵等。可使用配置冷阱之渦輪泵。藉由使用低溫泵等執行排空，可從處理室移除氫、水等；因而，可降低氧化物半導體層中雜質濃度。
氧化物半導體層可於下列狀況下形成，例如：目標與靶材之間的距離為170 mm，壓力為0.4 Pa，直流(DC)電力為0.5 kW，及氣體為氧(氧：100%)、氬(氬：100%)、或包括氧及氬之混合氣體。請注意，較佳地使用脈衝直流(DC)電源，因為可降低灰塵(諸如於膜形成時形成之粉狀物質)，及膜厚度可為均勻。氧化物半導體層之厚度為大於或等於1 nm及小於或等於50 nm，較佳地為大於或等於1 nm及小於或等於30 nm，更佳地為大於或等於1 nm及小於或等於10 nm。基於具有該等厚度之氧化物半導體層，可抑制伴隨微型化發生之短通道效應。請注意，適當厚度隨用於氧化物半導體之材料、半導體裝置之用途等而異，因而可依據材料、用途等而適當選擇厚度。
此處，氧化物半導體層144係配置於包括具有小於或等於1 nm之RMS粗糙度之表面的絕緣層130之上，或較佳地為小於或等於0.5 nm。當氧化物半導體層144係以此方式配置於具有有利平坦性之表面上時，可獲得氧化物半導體層144的有利平坦性及均勻性。此外，藉由使用具有利平坦性及均勻性之氧化物半導體層144，可改進電晶體162之電晶體特性。
請注意，在藉由濺鍍法形成氧化物半導體層之前，較佳地執行基於氬氣導入而產生電漿之反向濺鍍，使得移除依附於其上形成氧化物半導體層之表面(例如絕緣層130之表面)上的灰塵。此處，反向濺鍍為一種方法，相較於正常濺鍍中離子係與濺鍍靶材碰撞，其中離子係與基板的將處理之表面碰撞，使得修改表面。使得離子與將處理之表面碰撞之方法範例，為一種方法其中高頻電壓施加於氬氣表面，使得電漿於目標附近產生。請注意，可使用氮、氦、氧等氣體取代氬氣。
之後，較佳地於氧化物半導體層上執行熱處理(第一熱處理)。藉由第一熱處理移除氧化物半導體層中過度氫(包括水及羥基)，及氧化物半導體層之結構改進，使得氧化物半導體層之能隙中缺陷程度可降低。第一熱處理之溫度可設定為高於或等於300℃及低於550℃，或高於或等於400℃及低於或等於500℃。
熱處理可以該等方式執行，即例如目標被導入電熔爐其中使用電阻加熱元件等並於氮氣中以450℃加熱達一小時。在熱處理期間，氧化物半導體層未暴露於空氣以避免水及氫進入。
熱處理設備不侷限於電熔爐，而是可為用於藉由來自諸如加熱氣體之媒介的熱傳導或熱輻射而加熱目標之設備。例如，可使用RTA(快速熱退火)設備，諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備。LRTA設備為一種設備，藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，係使用未藉由熱處理而與將處理之目標反應之惰性氣體，諸如氮，或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA如下。目標被置入加熱之惰性氣體，加熱達若干分鐘，並置從惰性氣體取出。GRTA程序可於短時間實施高溫熱處理。再者，甚至當溫度超過目標之溫度上限時，可使用GRTA程序。請注意，惰性氣體於程序期間可切換為包括氧之氣體。這是因為於包括氧之氣體中執行第一熱處理，可降低能隙中因缺氧之缺陷程度。
請注意，有關惰性氣體，較佳地使用包含氮或稀有氣體(例如氦、氖或氬)做為其主要成分且不包含水、氫等之氣體。例如，導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體的純度為大於或等於6N(99.9999%)，較佳地為大於或等於7N(99.99999%)(即，雜質濃度為小於或等於1 ppm，較佳地為小於或等於0.1 ppm)。
在任何狀況下，藉由第一熱處理形成雜質降低之i型(固有)或實質上i型氧化物半導體層，此使得體現具有卓越特性之電晶體。
因為移除氫、水等之效果，上述熱處理(第一熱處理)可稱為脫水處理、脫氫處理等。脫水處理或脫氫處理之執行可於例如氧化物半導體層形成之後，閘極絕緣層形成之後，或閘極電極形成之後。該等脫水處理或脫氫處理可實施一次或亦可複數次。
氧化物半導體層可於熱處理之前或之後蝕刻。鑒於元件微型化，較佳地使用乾式蝕刻；然而，可使用濕式蝕刻。可依據將蝕刻之層的材料適當選擇蝕刻氣體及蝕刻劑。請注意，若元件中洩漏電流未造成問題，可使用未處理為具有島形之氧化物半導體層。
其次，形成接觸氧化物半導體層144之閘極絕緣層146，接著閘極電極148a係形成於閘極絕緣層146之上與氧化物半導體層144重疊之區域中(詳圖5A)。
可藉由CVD法、濺鍍法等形成閘極絕緣層146。閘極絕緣層146較佳地形成以便包括氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁酸鉿(HfAlxOy(x>0，y>0))等。請注意，閘極絕緣層146可具有單層結構或堆疊結構。對於其厚度並無特別限制；然而，若半導體裝置微型化，厚度較佳地小以確保電晶體之作業。例如，若使用氧化矽，厚度可設定為大於或等於1 nm及小於或等於100 nm，較佳地為大於或等於10 nm及小於或等於50 nm。
當閘極絕緣層如上述說明般薄時，便造成因隧道效應等之閘極洩漏問題。為解決閘極洩漏之問題，較佳的是使用高介電常數(高k)材料形成閘極絕緣層146，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、或添加氮之鋁酸鉿(HfAlxOy(x>0，y>0))等。藉由將高k材料用於閘極絕緣層146，可確保電氣特性及厚度可為大以避免閘極洩漏。請注意，可使用包含高k材料之膜及包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等任一項之膜的層級結構。
在閘極絕緣層146形成之後，第二熱處理想望地於惰性氣體或氧氣中執行。熱處理係於高於或等於200℃及低於或等於450℃之溫度執行，或較佳地為高於或等於250℃及低於或等於350℃。例如，可於氮氣中以250℃執行熱處理達一小時。第二熱處理可降低電晶體之電氣特性中變化。此外，若閘極絕緣層146包含氧，氧便供應予氧化物半導體層144以覆蓋氧化物半導體層144中缺氧，使得可形成i型(固有半導體)或實質上i型氧化物半導體層。
請注意，在本實施例中，係於閘極絕緣層146形成之後執行第二熱處理；第二熱處理之時機不限於此。例如，可於閘極電極形成之後執行第二熱處理。另一方面，第二熱處理可在第一熱處理之後執行，第一熱處理可兼做第二熱處理，或第二熱處理可兼做第一熱處理。
如上述，執行第一熱處理及第二熱處理之至少一項，使得氧化物半導體層144可高度純化以便盡可能少包含並非主要成分之雜質。
閘極電極148a可以下列方式形成，於閘極絕緣層146之上形成導電層，接著選擇性蝕刻。可藉由以濺鍍法為代表之PVD法或諸如電漿CVD法之CVD法形成成為閘極電極148a之導電層。細節類似於源極或汲極電極142a等；因而，可參照其說明。
其次，於閘極絕緣層146及閘極電極148a之上形成絕緣層150及絕緣層152(詳圖5B)。絕緣層150及絕緣層152可藉由PVD法、CVD法等予以形成。可使用包括諸如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、或氧化鋁之無機絕緣材料的材料形成絕緣層150及絕緣層152。
請注意，較佳地將低介電常數材料或具有低介電常數之結構(例如多孔結構)用於絕緣層150及絕緣層152，因為當絕緣層150及絕緣層152各具有低介電常數時，可降低佈線、電極等之間產生的電容，因而可獲得高速作業。
請注意，本實施例中使用絕緣層150及絕緣層152之堆疊結構，但所揭露發明之實施例不侷限於此。亦可使用單層結構或包括三或更多層之堆疊結構。另一方面，可省略絕緣層。
請注意，較佳地形成絕緣層152以便具有平坦化表面。藉由形成絕緣層152以便具有平坦化表面，甚至例如若半導體裝置微型化，電極、佈線等可有利地形成於絕緣層152之上。可使用諸如CMP之方法使絕緣層152平坦化。
形成用於電性連接電晶體160或電晶體162及佈線156之電極(未顯示)，接著於絕緣層152之上形成佈線156(詳圖5C)。不用說，所有該些元件不一定彼此電性連接。可包括獨立於其他元件之元件。
佈線156係以下列方式形成，即使用包括濺鍍法之PVD法或諸如電漿CVD法之CVD法形成導電層，接著定型導電層。有關導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；包含任一該些元素做為成分之合金等。再者，可使用選自錳、鎂、鋯、鈹、釹、或鈧之一或更多項材料。細節類似於源極或汲極電極142a等。
經由上述步驟，使用高度純化氧化物半導體層144之電晶體162完成(詳圖5C)。
使用高度純化固有氧化物半導體層144，可充分降低電晶體162之關閉電流。
如上述，可提供一種半導體裝置，其中包括非氧化物半導體之半導體材料的電晶體係包括於下部中，即包括氧化物半導體的電晶體係包括於上部中。
基於如上述包括非氧化物半導體之半導體材料的電晶體及包括氧化物半導體的電晶體之組合，可體現使用各電晶體之特性優點的新穎半導體裝置。
此外，可提供一種半導體裝置，其中藉由將氧化物半導體層配置於具有利平坦性之表面上而其電晶體特性改進的電晶體，堆疊於包括非氧化物半導體之半導體材料的電晶體之上。
本實施例中所說明之結構、方法等可與其他實施例中所說明之結構、方法等適當組合。
[實施例2]
在本實施例中，將參照圖6A及6B、圖7A及7B、圖8A及8B、圖9A及9B、圖10A至10D、圖11A至11C、圖12A至12D、及圖13A至13C說明依據所揭露發明之實施例之半導體裝置的結構及製造方法。尤其，本實施例中將說明可用做記憶體裝置之半導體裝置的結構範例。
<半導體裝置之截面結構及平面結構>
圖6A及6B描繪半導體裝置的結構範例。圖6A描繪半導體裝置之截面，及圖6B描繪半導體裝置之平面圖。此處，圖6A相應於沿圖6B中線A1-A2及線B1-B2之截面。在圖6A及6B中所描繪之半導體裝置中，包括第一半導體材料之電晶體260係配置於下部，包括第二半導體材料之電晶體262係配置於上部，電晶體260之閘極電極210及電晶體262之源極或汲極電極242a彼此直接連接。此處，第一半導體材料較佳地不同於第二半導體材料。例如，非氧化物半導體之半導體材料可用做第一半導體材料，及氧化物半導體可用做第二半導體材料。請注意，有關非氧化物半導體之半導體材料，例如可使用矽、鍺、矽鍺、碳化矽、砷化鎵等，及較佳地使用單晶半導體。另一方面、可使用有機半導體材料。包括該等半導體材料之電晶體260可輕易地以高速操作。另一方面，包括氧化物半導體之電晶體262具有充分降低之關閉電流，使得電晶體262可長時間保持電荷。
因此，當電晶體262處於關閉狀態時，電晶體260之閘極電極210的電位可保持極長時間。當配置電容器264時，供應予電晶體260之閘極電極210的電位可輕易地保持，及可輕易地執行保持資料之讀取。此外，由於包括該等半導體材料之電晶體260可以充分高速操作，資料之讀取速度可改進。儘管此處所有電晶體為n通道電晶體，不用說可使用p通道電晶體。所揭露發明之技術特性為具充分降低之關閉電流之包括氧化物半導體的電晶體及可充分高速作業之包括非氧化物半導體之半導體材料的電晶體組合配置；因而，不需侷限於此處所說明之結構的特定狀況，諸如用於半導體裝置之材料或半導體裝置之結構。圖6A及6B中所描繪之電晶體260包括配置於包括半導體材料(例如矽)之基板200中的通道形成區216、具配置於其間之通道形成區216的雜質區220、接觸雜質區220的金屬化合物區224、配置於通道形成區216上的閘極絕緣層208、及配置於閘極絕緣層208上的閘極電極210。簡言之，電晶體260的結構類似於實施例1中所說明之電晶體160。請注意，圖式中未描繪其源極電極及汲極電極之電晶體為求方便可稱為電晶體。
此外，元件隔離絕緣層206係配置於基板200之上以便環繞電晶體260，絕緣層228及絕緣層230係配置於電晶體260之上。儘管未顯示，電晶體260之部分金屬化合物區224經由做為源極電極及汲極電極之電極而連接至佈線256或另一佈線。請注意，為獲得高度整合，電晶體260較佳地如圖6A及6B中所描繪不具有側壁絕緣層。另一方面，若強調電晶體260之特性，側壁絕緣層可配置於閘極電極210之側面及雜質區220可包括具有不同於與側壁絕緣層重疊之區域中雜質濃度的雜質區。
圖6A及6B中電晶體262包括配置於絕緣層230之上的源極或汲極電極242a及源極或汲極電極242b；電性連接源極或汲極電極242a及源極或汲極電極242b的氧化物半導體層244；覆蓋源極或汲極電極242a、源極或汲極電極242b、及氧化物半導體層244的閘極絕緣層246；經配置而於閘極絕緣層246之上與氧化物半導體層244重疊的閘極電極248a；配置於源極或汲極電極242a與氧化物半導體層244之間區域而與閘極電極248a重疊的絕緣層243a；及配置於源極或汲極電極242b與氧化物半導體層244之間區域而與閘極電極248a重疊的絕緣層243b。請注意，為降低源極電極或汲極電極與閘極電極之間的電容，較佳地配置絕緣層243a及絕緣層243b。然而，另一方面，可使用無絕緣層243a及絕緣層243b之結構。簡言之，電晶體262之結構類似於實施例1中所說明之電晶體162。
以類似於實施例1中所說明之氧化物半導體層144的方式，藉由充分移除諸如氫之雜質或充分供應氧，氧化物半導體層244較佳地為高度純化氧化物半導體層。以此方式，藉由使用高度純化氧化物半導體，可獲得具卓越關閉電流特性之電晶體262。氧化物半導體層244之細節可參照實施例1。
此處，氧化物半導體層244係配置於包括小於或等於1 nm，較佳地為小於或等於0.5 nm之RMS粗糙度之表面的絕緣層230之上。以此方式，藉由將氧化物半導體層244配置於具有利平坦性之表面上，可獲得氧化物半導體層244之有利平坦性及均勻性。藉由使用具有利平坦性及均勻性之氧化物半導體層244，可避免載子分散，及可降低與氧化物半導體層之介面的介面位準。因此，電晶體262中可改進移動性，降低S值及關閉電流，及改進電晶體特性。此外，氧化物半導體層244之平坦性改進導致電晶體262之閘極洩漏電流降低。
儘管使用處理為具有島形之氧化物半導體層244，以便抑制圖6中因電晶體262微型化之元件之間產生的洩漏電流，可使用包括未處理為具有島形之氧化物半導體層244的結構。若氧化物半導體層未處理為具有島形，可避免處理中因蝕刻造成之氧化物半導體層244的污染。
圖6A及6B中半導體裝置與圖1中半導體裝置之間的差異在於下部中電晶體之閘極電極是否直接連接上部中電晶體之源極或汲極電極。如同圖6A及6B之半導體裝置中，當其頂面從絕緣層230暴露之閘極電極210與源極或汲極電極242a彼此直接連接時，相較於用於連接之開口及電極係分別形成使得閘極電極210連接源極或汲極電極242a的狀況，因為可減少接觸面積，可達成半導體裝置的更高度整合。此外，可省略分別形成用於接觸之開口及電極所需步驟；因此，半導體裝置之製造程序可簡化。
此外，圖1中半導體裝置與圖6A及6B中半導體裝置之間的差異在於是否配置電容器264。圖6A及6B中電容器264包括源極或汲極電極242a、氧化物半導體層244、閘極絕緣層246、及電極248b。即，源極或汲極電極242a做為電容器264之一電極，及電極248b做為電容器264之另一電極。請注意，在圖6A及6B之電容器264中，藉由堆疊氧化物半導體層244及閘極絕緣層246，可適當確保源極或汲極電極242a與電極248b之間的絕緣屬性。不用說，電容器264可使用無氧化物半導體層244之結構以便確保充分電容。此外，可使用以類似於絕緣層243a之方式形成之具有包括絕緣層之結構的電容器264。若不需電容器，可使用無電容器264之結構。
請注意，在電晶體262及電容器264中，源極或汲極電極242a及源極或汲極電極242b之邊緣部分較佳地為錐形。這是因為當源極或汲極電極242a及源極或汲極電極242b之邊緣部分為錐形時，可改進氧化物半導體層244之覆蓋，及可避免破裂。此處，錐角為例如大於或等於30°及小於或等於60°。請注意，錐角係在從垂直於截面(垂直於基板表面之平面)之方向觀察該層的狀況下，藉由該具有錐形之層(例如源極或汲極電極242a)的側面及底面所形成之傾角。
在本實施例中，配置電晶體262及電容器264以便與電晶體260重疊。藉由使用該等平面配線而可高度整合。例如，假設最小處理尺寸為F，藉由設計佈線與電極之間的連接，記憶格所佔據面積可為15F2至25F2。此外，絕緣層250係配置於電晶體262及電容器264之上，絕緣層252係配置於絕緣層250之上。電極254係配置於形成於閘極絕緣層246、絕緣層250、絕緣層252等之開口中，及連接電極254之佈線256係配置於絕緣層252之上。此處，圖1之半導體裝置與圖6A及6B之半導體裝置之間的差異在於是否配置電極254。請注意，源極或汲極電極242b及佈線256基於圖6A及6B中電極254而彼此連接；然而，所揭露發明不侷限此。例如，佈線256可直接接觸源極或汲極電極242b。此外，連接金屬化合物區224之電極(未顯示)可連接源極或汲極電極242b。在此狀況下，較佳地配置連接金屬化合物區224及連接源極或汲極電極242b及佈線256之電極254的電極，以便彼此重疊。藉由使用該等配線，可獲得半導體裝置的高度整合。
請注意，氧化物半導體層配置於源極及汲極電極之上的頂閘電晶體用做圖6A及6B之半導體裝置中電晶體262；然而，依據本實施例之半導體裝置的結構不侷限於此。例如，半導體裝置可具有圖7A及7B、圖8A及8B、及圖9A及9B中所描繪之任一結構。
圖7A及7B描繪半導體裝置之結構範例。圖7A及7B分別描繪半導體裝置之截面圖及平面圖。此處，圖7A相應於沿圖7B中線A1-A2及線B1-B2之截面。圖7A及7B中半導體裝置不同於圖6A及6B中半導體裝置，其中源極或汲極電極242a及源極或汲極電極242b係配置於氧化物半導體層244之上。因此，圖7A及7B中半導體裝置之電晶體272及電容器274的結構不同於圖6A及6B中半導體裝置之電晶體262及電容器264。圖7A及7B中電晶體272包括配置於絕緣層230上之氧化物半導體層244；配置於氧化物半導體層244之上並與其電性連接的源極或汲極電極242a及源極或汲極電極242b；覆蓋源極或汲極電極242a、源極或汲極電極242b、及氧化物半導體層244之閘極絕緣層246；經配置而於閘極絕緣層246之上與氧化物半導體層244重疊之閘極電極248a；配置於源極或汲極電極242a與閘極絕緣層246之間區域並與閘極電極248a重疊之絕緣層243a；及配置於源極或汲極電極242b與閘極絕緣層246之間區域並與閘極電極248a重疊之絕緣層243b。圖7A及7B中電容器274包括源極或汲極電極242a、閘極絕緣層246、及電極248b。即，源極或汲極電極242a做為電容器274之一電極，及電極248b做為電容器274之另一電極。
上述圖7A及7B中半導體裝置以外之結構與圖6A及6B中半導體裝置之結構相同，因此可參照圖6A及6B中半導體裝置。圖8A及8B描繪半導體裝置之結構範例。圖8A及8B分別描繪半導體裝置之截面圖及平面圖。此處，圖8A相應於沿圖8B中線A1-A2及線B1-B2之截面。圖8A及8B中半導體裝置不同於圖6A及6B中半導體裝置，其中閘極絕緣層246、氧化物半導體層244、源極或汲極電極242a、及源極或汲極電極242b係配置於閘極電極248a之上。換言之，圖8A及8B中半導體裝置之電晶體282為底閘電晶體。因此，圖8A及8B中半導體裝置之電晶體282及電容器284的結構不同於圖6A及6B中半導體裝置之電晶體262及電容器264。圖8A及8B中電晶體282包括配置於絕緣層230之上的閘極電極248a、覆蓋配置於閘極絕緣層246上之閘極電極248a、源極或汲極電極242a及源極或汲極電極242b的閘極絕緣層246、及配置於源極或汲極電極242a及源極或汲極電極242b之上並與其電性連接的氧化物半導體層244。請注意，電晶體282不包括絕緣層243a及絕緣層243b。圖8A及8B中電容器284包括源極或汲極電極242a、閘極絕緣層246、及電極248b。即，源極或汲極電極242a做為電容器284之一電極，及電極248b做為電容器284之另一電極。
上述圖8A及8B中半導體裝置以外之結構與圖6A及6B中半導體裝置之結構相同，因此可參照圖6A及6B中半導體裝置。圖9A及9B描繪半導體裝置的結構範例。圖9A及9B分別描繪半導體裝置之截面圖及平面圖。此處，圖9A相應於沿圖9B中線A1-A2及線B1-B2之截面。圖9A及9B中半導體裝置不同於圖6A及6B中半導體裝置，其中閘極絕緣層246、氧化物半導體層244、源極或汲極電極242a、及源極或汲極電極242b係配置於閘極電極248a之上。換言之，圖9A及9B中半導體裝置之電晶體292為底閘電晶體。因此，圖9A及9B中半導體裝置之電晶體292及電容器294的結構不同於圖6A及6B中半導體裝置之電晶體262及電容器264。圖9A及9B中半導體裝置不同於圖8A及8B中半導體裝置，其中源極或汲極電極242a及源極或汲極電極242b係配置於氧化物半導體層244之上。圖9A及9B中電晶體292包括配置於絕緣層230上之閘極電極248a、覆蓋閘極電極248a之閘極絕緣層246、配置於閘極絕緣層246上之氧化物半導體層244、配置於氧化物半導體層244之上並與其電性連接之源極或汲極電極242a及源極或汲極電極242b。請注意，電晶體292不包括絕緣層243a及絕緣層243b。
圖9A及9B中電容器294包括源極或汲極電極242a、閘極絕緣層246、及電極248b。即，源極或汲極電極242a做為電容器294之一電極，及電極248b做為電容器294之另一電極。
上述圖9A及9B中半導體裝置以外之結構與圖6A及6B中半導體裝置之結構相同，因此可參照圖6A及6B中半導體裝置。
<半導體裝置之製造方法範例>
其次，將說明半導體裝置之製造方法範例。首先，以下將參照圖10A至10D及圖11A至11C說明下部中電晶體260之製造方法，及將參照圖12A至12D及圖13A至13C說明上部中電晶體262及電容器264之製造方法。
<下部中電晶體之製造方法>
首先，準備包括半導體材料之基板200，及做為用於形成元件隔離絕緣層之遮罩的保護層202係形成於基板200之上(詳圖10A)。此處，與實施例1中基板100相同材料可用於基板200。此外，與實施例1中保護層102相同材料可用於保護層202。其細節可參照實施例1。請注意，較佳的是矽等單晶半導體基板用做包括半導體材料之基板200，因為半導體裝置中可高速讀取作業。
其次，藉由使用保護層202做為遮罩之蝕刻，移除未被保護層202覆蓋之區域(即暴露區)中部分基板200。因而，形成遠離另一半導體區之半導體區204(詳圖10B)。有關蝕刻，較佳地執行乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以便覆蓋半導體區204，及選擇性移除與半導體區204重疊之區域中絕緣層，使得形成元件隔離絕緣層206(詳圖10C)。元件隔離絕緣層206可使用類似於實施例1中元件隔離絕緣層106的材料及方法予以形成。因此，其細節可參照實施例1。其次，絕緣層係形成於半導體區204之表面上，及包含導電材料之層係形成於絕緣層之上。之後，選擇性蝕刻絕緣層及包含導電材料之層，使得形成閘極絕緣層208及閘極電極210(詳圖10C)。閘極絕緣層208及閘極電極210可使用類似於實施例1中閘極絕緣層108及閘極電極110之材料及方法予以形成。因此，其細節可參照實施例1。其次，磷(P)、砷(As)等添加至半導體區204，使得形成通道形成區216及雜質區220(詳圖10D)。請注意，此處添加磷或砷以便形成n通道電晶體；若形成p通道電晶體則可添加諸如硼(B)或鋁(Al)之雜質元素。此處，可適當設定雜質濃度；當半導體元件之尺寸極度減少時，濃度較佳地增加。請注意，側壁絕緣層可形成於閘極電極210的外圍，使得可形成添加不同濃度之雜質元素的雜質區。
其次，形成金屬層222以便覆蓋閘極電極210、雜質區220等。接著，執行熱處理使得金屬層222及半導體材料彼此反應，藉此形成接觸雜質區220之金屬化合物區224(詳圖11A)。金屬層222及金屬化合物區224可使用類似於實施例1中金屬層122及金屬化合物區124之材料及方法予以形成。因此，其細節可參照實施例1。金屬化合物區之形成可適當地降低電阻及改進元件特性。
接著，形成絕緣層228及絕緣層230以便覆蓋上述步驟中形成之組件(詳圖11B)。可使用包括諸如氧化矽、氧氮化矽、或氧化鋁之無機絕緣材料的材料形成絕緣層228及絕緣層230。尤其，較佳地使用低介電常數(低k)材料形成絕緣層228及絕緣層230，藉此可充分降低藉由電極或佈線重疊造成之電容。請注意，包括該些材料之多孔絕緣層可用於絕緣層228及絕緣層230。由於相較於密集絕緣層多孔絕緣層具有低介電常數，因電極或佈線之電容可進一步降低。此外，絕緣層228或絕緣層230中可包括無機材料之層，其包含大量氮化物，諸如氮氧化矽或氮化矽。因而，可避免下部中電晶體260中所包括之材料中所包含之諸如水或氫之雜質進入之後形成之上部中電晶體262的氧化物半導體層244。請注意，在此狀況下，難以僅藉由之後步驟中所執行之CMP處理，而移除包括包含大量氮之無機絕緣材料之層；因此，較佳地執行CMP處理及蝕刻處理之組合。
例如，氧氮化矽及氧化矽分別用於形成絕緣層228及絕緣層230。以此方式，僅包含大量氧之諸如氧氮化矽或氧化矽的無機絕緣材料用於絕緣層228及絕緣層230，藉此可輕易地於之後步驟在絕緣層228及絕緣層230上執行CMP處理。
請注意，此處使用絕緣層228及絕緣層230之堆疊結構；然而，所揭露發明之一實施例不侷限於此。亦可使用單層結構或包括三或更多層之堆疊結構。例如，可使用下列結構：氧氮化矽及氧化矽分別用於絕緣層228及絕緣層230，及氮氧化矽膜形成於絕緣層228與絕緣層230之間。經由上述步驟，形成使用包括半導體材料之基板200的電晶體260(詳圖11B)。該等電晶體260可高速作業。因此，當電晶體260用做讀取電晶體時，可高速讀出資料。之後，有關電晶體262形成之前的處理，係於絕緣層228及絕緣層230上執行CMP處理，使得絕緣層228及絕緣層230之表面平坦化，及暴露閘極電極210之頂面(詳圖11C)。CMP處理可執行一次或複數次。當執行複數次CMP處理時，便較佳地以高拋光率執行第一拋光，其後為低拋光率之最後拋光。藉由組合不同拋光率之拋光，可進一步改進絕緣層228及絕緣層230的表面平坦性。
有關用於平坦化絕緣層228及絕緣層230之處理，可執行蝕刻處理等取代CMP處理，及較佳地執行平坦化使得絕緣層228及絕緣層230的每一表面具有小於或等於1 nm或較佳地為小於或等於0.5 nm之RMS粗糙度，以便改進氧化物半導體層244之平坦性及均勻性，及改進電晶體262之特性。
此外，當絕緣層228及絕緣層230之堆疊層結構包括包含大量氮之無機絕緣材料時，諸如氮化矽或氮氧化矽，由於其難以僅藉由CMP處理而移除包含大量氮之無機絕緣材料，較佳地執行CMP處理及蝕刻處理之組合。有關用於包含大量氮之無機絕緣材料的蝕刻處理，可使用乾式蝕刻或濕式蝕刻。然而，鑒於元件之微型化，較佳地使用乾式蝕刻。此外，較佳的是適當地設定蝕刻狀況(蝕刻氣體、蝕刻劑、蝕刻時間、溫度等)，使得各個絕緣層之蝕刻率彼此相等，及可獲得閘極電極210之高蝕刻選擇性。此外，有關用於乾式蝕刻之蝕刻氣體，例如可使用包含氟之氣體(三氟代甲烷(CHF3))、添加諸如氦(He)或氬(Ar)之稀有氣體的氣體等。此外，當閘極電極210之頂面從絕緣層230暴露時，閘極電極210之頂面及絕緣層230之表面包括於相同表面中。請注意，在上述步驟之前或之後，可執行用於形成其餘電極、佈線、半導體層或絕緣層之步驟。例如，可形成連接部分金屬化合物區224並做為電晶體260之源極或汲極電極的電極。此外，使用絕緣層及導電層堆疊之多層佈線結構做為佈線結構，使得可配置高度整合半導體裝置。
<上部中電晶體之製造方法>
接著，導電層係形成於閘極電極210、絕緣層228、絕緣層230等之上，及選擇性蝕刻導電層使得形成源極或汲極電極242a及源極或汲極電極242b(詳圖12A)。可使用類似於實施例1中源極或汲極電極142a及源極或汲極電極142b之材料及方法而形成源極或汲極電極242a及源極或汲極電極242b。因此，其細節可參照實施例1。此處，蝕刻源極或汲極電極242a及源極或汲極電極242b之邊緣部分以便成為錐形；因此，改進之後形成之閘極絕緣層246的覆蓋，及可避免破裂。上部中電晶體之通道長度(L)係藉由源極或汲極電極242a之下緣部分與源極或汲極電極242b之下緣部分之間的距離決定。請注意，若係形成具小於25 nm之通道長度(L)的電晶體所使用之用於形成遮罩之曝光，較佳地使用其波長短至數奈米至數十奈米之遠紫外線。在藉由遠紫外線之曝光中，解析度高及聚焦深度大。為該些原因，之後將形成之電晶體的通道長度(L)可介於大於或等於10 nm及小於或等於1000 nm(1 μm)之範圍，及電路可以較高速度操作。再者，微型化可導致半導體裝置之低電力消耗。
此處，電晶體262之源極或汲極電極242a及電晶體260之閘極電極210彼此直接連接(詳圖12A)。當閘極電極210及源極或汲極電極242a彼此直接連接時，相較於用於連接之開口及電極係分別形成使得閘極電極210連接源極或汲極電極242a的狀況，因為可減少接觸面積，可達成半導體裝置的更高度整合。因此，可提升可用做記憶體裝置之半導體裝置的每單位面積儲存容量。此外，可省略分別形成用於接觸之開口及電極所需步驟；因此，半導體裝置之製造程序可簡化。
接著，絕緣層243a及絕緣層243b分別形成於源極或汲極電極242a及源極或汲極電極242b之上(詳圖12B)。可使用類似於實施例1中絕緣層143a及絕緣層143b之材料及方法而形成絕緣層243a及絕緣層243b。因此，其細節可參照實施例1。藉由配置絕緣層243a及絕緣層243b，可降低閘極電極及源極或汲極電極之間的電容。請注意，鑒於降低閘極電極與源極或汲極電極之間的電容，較佳地形成絕緣層243a及絕緣層243b；然而，可使用無絕緣層243a及絕緣層243b之結構。其次，形成氧化物半導體層以便覆蓋源極或汲極電極242a及源極或汲極電極242b，接著選擇性蝕刻氧化物半導體層，使得形成氧化物半導體層244(詳圖12C)。可使用類似於實施例1中所說明之氧化物半導體層144的材料及方法而形成氧化物半導體層244。細節可參照實施例1。
此處，氧化物半導體層244係配置於包括小於或等於1 nm，較佳地為小於或等於0.5 nm之RMS粗糙度之表面的絕緣層之上。以此方式，藉由將氧化物半導體層244配置於具有利平坦性之表面之上，可獲得氧化物半導體層244的有利平坦性及均勻性。此外，藉由使用具有利平坦性及均勻性之氧化物半導體層244，可改進電晶體262的電晶體特性。
請注意，如實施例1中所說明，在藉由濺鍍法形成氧化物半導體層之前，較佳地執行以導入之氬氣產生電漿之反向濺鍍，使得其上形成氧化物半導體層之表面(例如絕緣層230之表面)上所附著之灰塵移除。之後，較佳地於氧化物半導體層上執行熱處理(第一熱處理)。可以類似於實施例1之方式執行熱處理(第一熱處理)。藉由第一熱處理降低雜質，使得獲得i型(固有)或實質上i型氧化物半導體層。因此，可體現具有顯著卓越特性之電晶體。請注意，氧化物半導體層可於熱處理之前或之後蝕刻。鑒於元件之微型化，較佳地使用乾式蝕刻；然而，可使用濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。請注意，若元件中洩漏電流未造成問題，可使用未處理為具有島形之氧化物半導體層。其次，形成接觸氧化物半導體層244之閘極絕緣層246，接著於閘極絕緣層246之上分別與氧化物半導體層244及源極或汲極電極242a重疊之區域中形成閘極電極248a及電極248b(詳圖12D)。可使用類似於實施例1中閘極絕緣層146之材料及方法形成閘極絕緣層246。
在形成閘極絕緣層246之後，想望地於惰性氣體或氧氣中執行第二熱處理。可以類似於實施例1之方式執行第二熱處理。第二熱處理可降低電晶體之電氣特性變化。此外，若閘極絕緣層246包含氧，氧便供應予氧化物半導體層244以覆蓋氧化物半導體層244中缺氧，使得可形成i型(固有半導體)或實質上i型氧化物半導體層。
請注意，在本實施例中，係於閘極絕緣層246形成之後執行第二熱處理；第二熱處理之時機不侷限於此。例如，可於閘極電極形成之後執行第二熱處理。另一方面，第二熱處理可於第一熱處理之後執行，第一熱處理可兼做第二熱處理，或第二熱處理可兼做第一熱處理。如上述，至少執行第一熱處理及第二熱處理之一，使得氧化物半導體層244可高度純化，以便盡可能少包含並非主要成分之雜質。可使用類似於實施例1中閘極電極148a之材料及方法而形成閘極電極248a。此外，可藉由於與閘極電極248a形成之相同時間選擇性蝕刻導電層而形成電極248b。其細節可參照實施例1。其次，於閘極絕緣層246、閘極電極248a、及電極248b之上形成絕緣層250及絕緣層252(詳圖13A)。可使用類似於實施例1中絕緣層150及絕緣層152之材料及方法而形成絕緣層250及絕緣層252。因此，其細節可參照實施例1。其次，形成經由閘極絕緣層246、絕緣層250及絕緣層252而達到源極或汲極電極242b之開口(詳圖13B)。藉由選擇性蝕刻及使用遮罩等而形成開口。
接著，於開口中形成電極254，及於絕緣層252之上形成接觸電極254之佈線256(詳圖13C)。
例如，電極254可以下列方式形成：藉由PVD法、CVD法等於包括開口之區域中形成導電層，接著藉由蝕刻處理、CMP等，局部移除導電層。具體地，可使用一種方法，例如藉由PVD法於包括開口的區域中形成薄鈦膜，及藉由CVD法形成薄氮化鈦膜，接著形成鎢膜以便嵌入開口中。此處，藉由PVD法形成之鈦膜具有降低於其上形成鈦膜之表面上形成之氧化物膜(例如自然氧化物膜)的功能，以減少與下電極(此處為源極或汲極電極242b)等之接觸電阻。於鈦膜形成之後形成之氮化鈦膜具有避免導電材料擴散之障壁功能。於鈦、氮化鈦等之障壁膜形成之後，可藉由電鍍法形成銅膜。請注意，若藉由移除部分導電層而形成電極254，較佳的是其表面處理為平坦。例如，當薄鈦膜或薄氮化鈦膜形成於包括開口之區域中，及形成鎢膜以便嵌入開口時，可移除過量鎢、鈦、氮化鈦等，及可藉由後續CMP處理改進表面平坦性。以該等方式平坦化包括電極254之表面的表面，藉此之後步驟中可有利地形成電極、佈線、絕緣層、半導體層等。可使用類似於實施例1中佈線156之材料及方法而形成佈線256。因此，其細節可參照實施例1。經由上述步驟，包括高度純化之氧化物半導體層244及電容器264的電晶體262完成(詳圖13C)。
使用高度純化之固有氧化物半導體層244，電晶體之關閉電流可充分降低。接著，藉由使用該等電晶體，可獲得所儲存資料可極長時間保持之半導體裝置。
以此方式，可配置可用做記憶體裝置之半導體裝置，其中下部包括包括非氧化物半導體之半導體材料的電晶體，及上部包括包括氧化物半導體的電晶體。基於包括氧化物半導體的電晶體及包括非氧化物半導體之半導體材料的電晶體之組合，可獲得可長時間保持資料及以高速讀取資料之可用做記憶體裝置之半導體裝置。此外，藉由將氧化物半導體層配置於具有利平坦性之表面上，可提供一種半導體裝置其中電晶體特性改進之電晶體係堆疊於包括非氧化物半導體之半導體材料的電晶體之上。當閘極電極210及源極或汲極電極242a彼此直接連接時，因為可減少接觸面積，而可達成半導體裝置之較高度整合。因此，可提升可用做記憶體裝置之半導體裝置的每單位面積儲存容量。本實施例中所說明之結構、方法等可與其他實施例中所說明之結構、方法等適當組合。
[實施例3]
在本實施例中，將參照圖14A及14B、圖15A至15H、及圖16A至16E說明依據所揭露發明之實施例之半導體裝置的結構及製造方法。尤其，將說明本實施例中可用做記憶體裝置之半導體裝置的結構範例。
<半導體裝置之截面結構及平面結構>
圖14A及14B描繪依據本實施例之半導體裝置的結構範例。圖14A及14B分別描繪半導體裝置之截面圖及平面圖。此處，圖14A相應於沿圖14B中線C1-C2及線D1-D2之截面。在圖14A及14B中所描繪之半導體裝置中，包括第一半導體材料之電晶體560係配置於下部，包括第二半導體材料之電晶體562係配置於上部，電晶體560之閘極電極524a及電晶體562之源極或汲極電極542a彼此直接連接。此處，第一半導體材料較佳地不同於第二半導體材料。例如，非氧化物半導體之半導體材料(例如矽)可用做第一半導體材料及氧化物半導體可用做第二半導體材料。包括非氧化物半導體之半導體材料的電晶體560可輕易地以高速操作。另一方面，包括氧化物半導體之電晶體562具有充分降低之關閉電流，使得電晶體562可長時間保持電荷。因此，當電晶體562處於關閉狀態時，電晶體560之閘極電極524a的電位可保持極長時間。當配置電容器564時，供應予電晶體560之閘極電極524a的電荷可輕易保持及可輕易執行保持資料之讀取。此外，由於包括該等半導體材料之電晶體560可以充分高速操作，可改進資料之讀取速度。
儘管此處所有電晶體為n通道電晶體，不用說可使用p通道電晶體。所揭露發明之技術特性為具充分降低關閉電流之包括氧化物半導體的電晶體及可充分高速作業之包括非氧化物半導體之半導體材料的電晶體係組合配置；因而，不需侷限於此處所說明之結構的特定狀況，諸如用於半導體裝置之材料或半導體裝置之結構。
圖14A及14B中所描繪之電晶體560包括配置於基底基板500上之半導體層中的通道形成區526、具通道形成區526配置於其間的雜質區528、配置於通道形成區526之上的閘極絕緣層522a、及配置於閘極絕緣層522a之上的閘極電極524a。即，圖14A及14B中電晶體560與圖6A及6B中電晶體260之間的差異在於電晶體之通道形成區是否形成於基底基板上之半導體層中。也可以說差異在於半導體基板或SOI基板的使用。請注意，圖式中未描繪其源極電極及汲極電極的電晶體，為求方便可稱為電晶體。此外，配置絕緣層532及絕緣層534以便覆蓋電晶體560。儘管未顯示，電晶體560之部分雜質區528經由做為源極電極及汲極電極之電極而連接至佈線556或另一佈線。請注意，為獲得高度整合，如圖14A及14B中所描繪，電晶體560較佳地不具有側壁絕緣層。另一方面，若強調電晶體560之特性，側壁絕緣層可配置於閘極電極524a之側面，及雜質區528可包括具有與配置於與側壁絕緣層重疊之區域中不同雜質濃度的雜質區。
圖14A及14B中電晶體562具有與圖6A及6B中電晶體262相同結構。換言之，圖14A及14B中電晶體562包括配置於絕緣層534上之源極或汲極電極542a及源極或汲極電極542b；電性連接源極或汲極電極542a及源極或汲極電極542b之氧化物半導體層544；覆蓋源極或汲極電極542a、源極或汲極電極542b、及氧化物半導體層544之閘極絕緣層546；經配置而於閘極絕緣層546之上與氧化物半導體層544重疊之閘極電極548a；配置於源極或汲極電極542a與氧化物半導體層544之間的區域中而與閘極電極548a重疊之絕緣層543a；及配置於源極或汲極電極542b與氧化物半導體層544之間的區域中而與閘極電極548a重疊之絕緣層543b。請注意，為降低源極電極或汲極電極與閘極電極之間的電容，較佳地配置絕緣層543a及絕緣層543b。然而，另一方面，可使用無絕緣層543a及絕緣層543b之結構。其他細節亦可參照上述實施例。
此處，氧化物半導體層544係配置於包括小於或等於1 nm，較佳地為小於或等於0.5 nm之RMS粗糙度之表面的絕緣層534之上。以此方式，藉由將氧化物半導體層544配置於具有利平坦性之表面上，可獲得氧化物半導體層544之有利平坦性及均勻性。藉由使用具有利平坦性及均勻性之氧化物半導體層544，可避免載子分散及可降低與氧化物半導體層之介面的介面位準。因此，電晶體562中可改進移動性，降低S值及關閉電流，及改進電晶體特性。此外，氧化物半導體層544之平坦性改進導致電晶體562之閘極洩漏電流降低。
此外，圖14A及14B中電容器564具有與圖6A及6B中電容器264相同結構。換言之，圖14A及14B中電容器564包括源極或汲極電極542a、氧化物半導體層544、閘極絕緣層546、及電極548b。即，源極或汲極電極542a做為電容器564之一電極，及電極548b做為電容器564之另一電極。其他細節亦可參照上述實施例。圖14A及14B中下列結構亦類似於圖6A及6B中：絕緣層550係配置於電晶體562及電容器564之上；絕緣層552係配置於絕緣層550之上；電極554係配置於形成於閘極絕緣層546、絕緣層550、絕緣層552等中之開口中；及連接電極554之佈線556係配置於絕緣層552之上。請注意，依據本實施例之半導體裝置的結構不侷限於圖14A及14B中半導體的。例如，除了電晶體562及電容器564以外，可使用圖7A及7B中所描繪之電晶體272及電容器274，可使用圖8A及8B中所描繪之電晶體282及電容器284，或可使用圖9A及9B中所描繪之電晶體292及電容器294。
<SOI基板之製造方法>
其次，將參照圖15A至15H說明用於製造半導體裝置之SOI基板的製造方法範例。
首先，準備基底基板500(詳圖15A)。有關基底基板500，可使用以絕緣體形成之基板。其特定範例如下：用於電子產業之各種玻璃基板，諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、及鋇硼矽酸鹽玻璃之基板；石英基板；陶瓷基板；及藍寶石基板。此外，可使用陶瓷基板，其包含氮化矽及氮化鋁做為其主要成分，及其熱膨脹係數接近矽。
另一方面，諸如單晶矽基板或單晶鍺基板之半導體基板可用做基底基板500。若使用該等半導體基板做為基底基板500，相較於使用玻璃基板等之狀況，用於熱處理之溫度限制可提高；因而，輕易地獲得高品質SOI基板。此處，有關半導體基板，可使用太陽能級矽(SOG-Si)基板等。另一方面，可使用多晶半導體基板。若使用SOG-Si基板、多晶半導體基板等，相較於使用多晶矽基板等之狀況，可降低製造成本。請注意，在本實施例中，提供玻璃基板用做基底基板500之狀況說明。當具有較大尺寸且不昂貴之玻璃基板用做基底基板500時，可達成成本降低。基底基板500之表面較佳地預先清洗。具體地，基底基板500歷經以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧化氫胺混合物(APM)、稀氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水之混合溶液)等之超音波清洗。經由該等清洗處理，可改進基底基板500的表面平坦性，及可移除留在基底基板500之表面的研磨劑粒子。
接著，含氮層502(例如包括含氮絕緣膜之層，諸如氮化矽(SiNx)膜或氮氧化矽(SiNxOy(x>y))膜)係形成於基底基板500之表面之上(詳圖15B)。含氮層502可藉由CVD法、濺鍍法等形成。
本實施例中所形成之含氮層502相應於用於黏合單晶半導體層之層(黏合層)。含氮層502亦做為障壁層，用於避免基底基板中所包含之諸如鈉(Na)雜質，擴散進入單晶半導體層。如上述，由於含氮層502用做本實施例中黏合層，較佳的是含氮層502經形成而具有某程度之表面平坦性。具體地，形成含氮層502使得具有0.5 nm或更低之平均表面粗糙度(Ra，亦稱為算術平均偏差)，及0.60 nm或更低之RMS粗糙度，較佳地為0.35 nm或更低之Ra及0.45 nm或更低之RMS。請注意，對於上述平均表面粗糙度或均方根表面粗糙度，例如可使用藉由於10 μm×10μm之區域執行測量所獲得之值。厚度介於10 nm至200 nm範圍，較佳地為50 nm至100 nm。基於如上述改進的表面平坦性，可避免單晶半導體層的黏合缺陷。其次，準備黏合基板。此處，單晶半導體基板510用做黏合基板(詳圖15C)。請注意，儘管此處以結晶性為單晶之基板用做黏合基板，黏合基板之結晶性不一定侷限於單晶。
例如，有關單晶半導體基板510，使用群組14之元素形成單晶半導體基板，可使用諸如單晶矽基板、單晶鍺基板、或單晶矽鍺基板。此外，可使用使用砷化鎵、磷化銦等之化合物半導體基板。市售矽基板的典型範例為圓形矽基板，其為直徑5吋(125 mm)、直徑6吋(150 mm)、直徑8吋(200 mm)、直徑12吋(300 mm)、及直徑16吋(400 mm)。請注意，單晶半導體基板510之形狀不侷限於圓形，被處理為例如矩形等之單晶半導體基板510可為基板。此外，可藉由提拉(CZ)法或浮動區(FZ)法形成單晶半導體基板510。
氧化物膜512係形成於單晶半導體基板510之表面上(詳圖15D)。鑒於污染移除，較佳的是於氧化物膜512形成之前，以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧化氫胺混合物(APM)、稀氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水之混合溶液)等清洗單晶半導體基板510之表面。另一方面，可交替流注稀氫氟酸及臭氧水以洗單晶半導體基板510之表面。氧化物膜512可經形成而具例如氧化矽膜、氧氮化矽膜等之單層或堆疊層。有關用於形成氧化物膜512之方法，可使用熱氧化法、CVD法、濺鍍法等。當藉由CVD法形成氧化物膜512時，較佳地使用諸如四乙氧基矽烷(縮寫：TEOS)(化學方程式：Si(OC2H5)4)之有機矽烷形成氧化矽膜，使得可達成有利黏合。在本實施例中，藉由於單晶半導體基板510上執行熱氧化處理而形成氧化物膜512(此處為SiOx膜)。較佳地於添加鹵素之氧化氣體中執行熱氧化處理。
例如，於添加氯(Cl)之氧化氣體中執行單晶半導體基板510之熱氧化處理，藉此可經由氯氧化而形成氧化物膜512。在此狀況下，氧化物膜512為包含氯原子之膜。藉由該等氯氧化，捕獲外在雜質之重金屬(例如Fe、Cr、Ni、或Mo)，及形成金屬氯化物，接著移除至外部；因而，可降低單晶半導體基板510之污染。再者，在黏合至基底基板500之後，來自基底基板之諸如Na的雜質可固定，使得可避免單晶半導體基板510之污染。
請注意，氧化物膜512中所包含之鹵素原子不侷限於氯原子。氧化物膜512中可包含氟原子。有關用於單晶半導體基板510之表面氟氧化的方法，可使用單晶半導體基板510浸泡於HF溶液中接著於氧化氣體中歷經熱氧化處理之方法、於添加NF3之氧化氣體中執行熱氧化處理之方法等。其次，離子藉由電場加速，及單晶半導體基板510被輻照及添加離子，藉此晶體結構損壞之脆化區514以預定深度形成於單晶半導體基板510中(詳圖15E)。形成脆化區514之深度可藉由離子之動能、質量、電荷、或入射角等而予控制。脆化區514係形成於與離子之平均滲透深度大約相同深度。因此，將從單晶半導體基板510分離之單晶半導體層的厚度，可以添加離子之深度加以調整。例如，可控制平均滲透深度使得單晶半導體層的厚度約為10 nm至500 nm，較佳地為50 nm至200 nm。
可以離子摻雜設備或離子注入設備執行上述離子照射處理。有關離子摻雜設備的典型範例，存在非質量分離設備，其中執行處理氣體之電漿激勵及以所產生之各種離子輻照將處理之目標。在此設備中，將處理之目標係以無質量分離之電漿的各種離子輻照。相反地，離子注入設備為質量分離設備。在離子注入設備中，執行電漿之離子種類的質量分離，及以具有預定質量之離子種類輻照將處理之目標。
在本實施例中，將說明範例其中離子摻雜設備用於添加氫至單晶半導體基板510。包含氫之氣體用做來源氣體。有關用於照射之離子，H3 +的比例較佳地設定為高。具體地，較佳的是相對於H+、H2 +、及H3 +的總量，H3 +的比例設定為50%或更高(更佳地為80%或更高)。基於H3 +之高比例，可改進離子照射之效率。請注意，將添加之離子不侷限於氫離子。可添加氦等離子。此外，將添加之離子不侷限於一種離子，可添加複數種離子。例如，若同時使用離子摻雜設備而執行氫及氦之照射，相較於以不同步驟執行氫及氦之照射的狀況，可減少步驟數量，及可抑制之後形成之單晶半導體層的表面粗糙度增加。請注意，當以離子摻雜設備形成脆化區514時，亦可添加重金屬；然而，經由包含鹵素原子之氧化物膜512執行離子照射，藉此可避免因重金屬造成之單晶半導體基板510的污染。
接著，基底基板500及單晶半導體基板510經配置而彼此相對，含氮層502之表面及氧化物膜512之表面經配置而彼此緊密接觸。因而，基底基板500及單晶半導體基板510彼此黏合(詳圖15F)。
當執行黏合時，較佳的是大於或等於0.001 N/cm2及小於或等於100 N/cm2之壓力，例如大於或等於1 N/cm2及小於或等於20 N/cm2之壓力施加於基底基板500之一部分或單晶半導體基板510之一部分。當使黏合表面彼此接近，及藉由施加壓力而彼此緊密接觸配置時，於緊密接觸部分產生含氮層502與氧化物膜512之間的黏合，及黏合自發地延展至幾乎整個面積。黏合是在范德華力(Van der Waals force)或氫黏合的動作下執行，並可於室溫執行。請注意，在單晶半導體基板510及基底基板500彼此黏合之前，將彼此黏合之表面較佳地歷經表面處理。表面處理可改進單晶半導體基板510與基底基板500之間介面的黏合強度。有關表面處理，可使用濕式處理、乾式處理、或濕式處理及乾式處理之組合。另一方面，濕式處理可與不同濕式處理組合使用，或乾式處理可與不同乾式處理組合使用。
請注意，用於提升黏合強度之熱處理可於黏合之後執行。熱處理係以脆化區514未發生分離之溫度(例如高於或等於室溫及低於400℃之溫度)執行。另一方面，可執行含氮層502及氧化物膜512之黏合，同時以此範圍溫度對其加熱。熱處理可使用擴散熔爐、諸如電阻加熱熔爐之加熱熔爐、快速熱退火(RTA)設備、微波加熱設備等予以執行。上述溫度狀況僅為範例，且所揭露發明之實施例不應解譯為侷限於此範例。
其次，執行熱處理用於脆化區之單晶半導體基板510的分離，藉此於基底基板500之上形成單晶半導體層516，且含氮層502及氧化物膜512配置於其間(詳圖15G)。
請注意，分離中用於熱處理之溫度較佳地盡可能低。這是因為隨著分離中溫度為低，可抑制單晶半導體層516之表面上粗糙度之產生。具體地，分離中用於熱處理之溫度可為高於或等於300℃及低於或等於600℃，當溫度高於或等於400℃及低於或等於500℃時，熱處理更加有效。
請注意，在單晶半導體基板510分離之後，單晶半導體層516可歷經500℃或更高之熱處理，使得保留在單晶半導體層516中之氫濃度降低。
其次，以雷射光輻照單晶半導體層516之表面，藉此形成表面平坦性改進及缺陷數量降低之單晶半導體層518(詳圖15H)。請注意，除了雷射光照射處理以外，可執行熱處理。
儘管本實施例中在用於單晶半導體層516分離之熱處理之後不久執行以雷射光之照射處理，所揭露發明之一實施例並不解譯為侷限於此。可於用於單晶半導體層516分離之熱處理之後執行蝕刻處理，以移除單晶半導體層516之表面上許多缺陷之區域，接著可執行雷射光照射處理。另一方面，在單晶半導體層516之表面平坦性改進之後，可執行雷射光照射處理。請注意，蝕刻處理可為濕式蝕刻或乾式蝕刻。此外，在本實施例中，可於雷射光照射之後執行降低單晶半導體層516之厚度的步驟。為降低單晶半導體層516之厚度，可使用乾式蝕刻及濕式蝕刻之任一項或二者。
經由上述步驟，可獲得具有利特性之包括單晶半導體層518的SOI基板(詳圖15H)。
<半導體裝置之製造方法>
其次，將參照圖16A至16E說明使用SOI基板之半導體裝置的製造方法，尤其是電晶體560的製造方法。請注意，圖16A至16E為相應於圖14A之截面圖，描繪藉由圖15A至15H中所描繪之方法而形成之部分SOI基板。
首先，單晶半導體層518被定型為具有島形，使得形成半導體層520(詳圖16A)。請注意，在此步驟之前或之後，賦予n型傳導性之雜質元素或賦予P型傳導性之雜質元素可添加至半導體層，以控制電晶體之閾值電壓。若矽用做半導體，磷、砷等可用做賦予n型傳導性之雜質元素。另一方面，硼、鋁、鎵等可用做賦予p型傳導性之雜質元素。
其次，形成絕緣層522以便覆蓋半導體層520，及導電層524形成於絕緣層522之上與半導體層520重疊之區域中(詳圖16B)。
絕緣層522之後將成為閘極絕緣層。例如，藉由於半導體層520之表面執行熱處理(熱氧化處理、熱氮化處理等)，可形成絕緣層522。除了熱處理以外，可使用高密度電漿處理。可使用例如諸如He、Ar、Kr或Xe之稀有氣體及諸如氧、氮氧化物、氨、氮或氫之氣體的混合氣體，而執行高密度電漿處理。不用說，可使用CVD法、濺鍍法等形成絕緣層。絕緣層較佳地具有單層結構或堆疊結構，其係使用包括氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOy(x>0，y>0))、添加氮之鋁酸鉿(HfAlxOy(x>0，y>0))等之任一項之膜及藉由CVD法、濺鍍法等而予形成。絕緣層之厚度可為例如大於或等於1 nm及小於或等於100 nm，較佳地為大於或等於10 nm及小於或等於50 nm。此處，包含氧化矽之單層絕緣層係使用電漿CVD法予以形成。
導電層524之後將成為閘極電極。導電層524可使用諸如鋁、銅、鈦、鉭、或鎢之金屬材料予以形成。包含導電材料之層可使用諸如多晶矽之半導體材料予以形成。對於用於形成包含導電材料之層的方法並無特別限制，可使用各種膜形成方法，諸如蒸發法、CVD法、濺鍍法、或旋塗法。請注意，此實施例顯示使用金屬材料形成包含導電材料之層的範例。
其次，選擇性蝕刻絕緣層522及導電層524，使得於半導體層520之上形成閘極絕緣層522a及閘極電極524a(詳圖16C)。有關蝕刻，較佳地執行乾式蝕刻，但可執行濕式蝕刻。可依據將蝕刻之層的材料而適當選擇蝕刻氣體及蝕刻劑。
接著，閘極電極524a用做遮罩，及將賦予一傳導性類型之雜質元素添加至半導體層520，使得形成通道形成區526及雜質區528(詳圖16D)。請注意，此處添加磷(P)或砷(As)以形成n通道電晶體；在形成p通道電晶體之狀況下，可添加諸如硼(B)或鋁(Al)之雜質元素。此處，可適當設定將添加之雜質濃度。此外，在添加雜質元素之後，執行用於激活之熱處理。
請注意，當使用包含矽之材料形成半導體層520時，可藉由於部分半導體層520中形成矽化物而形成矽化物區，以便進一步降低源極區及汲極區之電阻。矽化物區係以下列方式形成，即帶入金屬接觸半導體層，及藉由熱處理(例如GRTA法、LRTA法、或雷射照射)而使半導體層中之矽與金屬反應。對矽化物區而言，例如可形成矽化鈷、矽化鎳等。若半導體層520為薄，矽化物反應可進行至半導體層520之底。有關用於形成矽化物之金屬材料，除了鈷及鎳以外，可提供鈦、鎢、鉬、鋯、鉿、鉭、釩、釹、鉻、鉑、鈀等。
其次，形成絕緣層532及絕緣層534以便覆蓋於上述步驟中形成之組件(詳圖16D)。可使用包括諸如氧化矽、氧氮化矽、或氧化鋁之無機絕緣材料的材料而形成絕緣層532及絕緣層534。尤其，較佳地使用低介電常數(低k)材料而形成絕緣層532及絕緣層534，藉此可充分降低藉由電極或佈線重疊所造成之電容。請注意，包括該些材料之多孔絕緣層可用於絕緣層532及絕緣層534。由於相較於密集絕緣層，多孔絕緣層具有低介電常數，可進一步降低因電極或佈線造成之電容。
此外，包括無機材料之層包含大量氮化物，諸如氮氧化矽或氮化矽，可包括於絕緣層532或絕緣層534中。因而，下部中電晶體560中所包括之材料中所包含之諸如水或氫的雜質，可避免進入之後形成之上部中電晶體562之氧化物半導體層544。請注意，在此狀況下，難以於之後執行之步驟中僅藉由CMP處理而移除包括包含大量氮的無機絕緣材料之層；因此，較佳地組合執行CMP處理及蝕刻處理。
例如，氧氮化矽及氧化矽分別用於形成絕緣層532及絕緣層534。以此方式，僅包含諸如氧氮化矽或氧化矽之大量氧的無機絕緣材料用於絕緣層532及絕緣層534，藉此可輕易地於之後步驟中在絕緣層532及絕緣層534上執行CMP處理。
請注意，此處使用絕緣層532及絕緣層534之堆疊結構；然而，所揭露發明之一實施例不侷限於此。亦可使用單層結構或包括三或更多層之堆疊結構。例如，可使用下列結構：氧氮化矽及氧化矽分別用於絕緣層532及絕緣層534，及氮氧化矽膜係形成於絕緣層532與絕緣層534之間。
經由上述步驟，形成包括SOI基板之電晶體560(詳圖16D)。由於包括非氧化物半導體之半導體材料的電晶體560可高速作業，當電晶體用做讀取電晶體時，可進行高速讀取作業。此外，可使用電晶體560形成邏輯電路(亦稱為算術電路)等。
接著，絕緣層532及絕緣層534歷經CMP處理，使得暴露閘極電極524a之頂面(詳圖16E)。除了CMP處理以外，蝕刻處理等可用做用於暴露閘極電極524a之頂面的處理，且較佳的是絕緣層532及絕緣層534之表面盡可能為平面，以便改進之後形成之電晶體562的特性。
之後，有關電晶體562形成之前的處理，於絕緣層532及絕緣層534上執行CMP處理，使得絕緣層532及絕緣層534之表面平坦化，及暴露閘極電極524a之頂面(詳圖16E)。
CMP處理可執行一次或複數次。當執行複數次CMP處理時，較佳地以高拋光率執行第一拋光，其後為低拋光率之結束拋光。以此方式，藉由組合不同拋光率之拋光，可進一步改進絕緣層532及絕緣層534之表面的平坦性。
有關用於平坦化絕緣層532及絕緣層534之處理，可執行蝕刻處理等取代CMP處理，及較佳地執行平坦化，使得絕緣層532及絕緣層534的每一表面具有小於或等於1nm之RMS粗糙度，或較佳地為小於或等於0.5 nm，以便改進氧化物半導體層544的平坦性及均勻性，及改進電晶體562的特性。
此外，當絕緣層532及絕緣層534之堆疊層結構包括無機絕緣材料時，其包含諸如氮化矽或氮氧化矽之大量氮，由於其難以僅藉由CMP處理移除包含大量氮之無機絕緣材料，較佳地組合執行CMP處理及蝕刻處理。有關用於包含大量氮之無機絕緣材料的蝕刻處理，可使用乾式蝕刻或濕式蝕刻。然而，鑒於元件之微型化，較佳地使用乾式蝕刻。此外，較佳的是適當地設定蝕刻狀況(蝕刻氣體、蝕刻劑、蝕刻時間、溫度等)，使得各個絕緣層之蝕刻率彼此相等，及可獲得閘極電極524a之高蝕刻選擇性。此外，有關用於乾式蝕刻之蝕刻氣體，例如可使用包含氟(三氟代甲烷(CHF3))之氣體、添加諸如氦(He)或氬(Ar)之稀有氣體的氣體等。
此外，當閘極電極524a的頂面從絕緣層534暴露時，閘極電極524a之頂面及絕緣層534之表面包括於相同表面中。
請注意，在上述步驟之前或之後，可執行用於形成其餘電極、佈線、半導體層、或絕緣層之步驟。例如，可形成連接部分金屬化合物區528並做為電晶體560之源極或汲極電極的電極。此外，使用絕緣層及導電層堆疊之多層佈線結構做為佈線結構，使得可提供高度整合半導體裝置。
之後，製造電性連接電晶體560之電晶體562及電容器564(圖14A)。由於電晶體562及電容器564之製造方法與電晶體262及電容器264的相同，此處省略製造方法說明。製造方法細節可參照上述實施例。
經由上述步驟，可提供可用做記憶體裝置之半導體裝置，其中下部包括包括非氧化物半導體之半導體材料的電晶體，及上部包括包括氧化物半導體的電晶體。
基於包括非氧化物半導體之半導體材料的電晶體及包括氧化物半導體的電晶體的組合，可獲得可用做記憶體裝置之可長時間保持資料及以高速讀取資料的半導體裝置。
此外，藉由將氧化物半導體層配置於具有利平坦性之表面之上，可提供電晶體特性改進之電晶體堆疊於包括非氧化物半導體之半導體材料的電晶體之上的半導體裝置。
當閘極電極524a及源極或汲極電極542a彼此直接連接時，因為接觸面積可降低，可達成半導體裝置的較高度整合。因此，可提升可用做記憶體裝置之半導體裝置的每單位面積儲存容量。
本實施例中所說明之結構、方法等可與其他實施例中所說明之結構、方法等適當組合。
[實施例4]
在本實施例中，將參照圖17A-1、17A-2、及17B說明依據所揭露發明之實施例之半導體裝置的範例應用。此處，將說明記憶體裝置的範例。請注意，在電路圖中，「OS」寫於電晶體旁以表示電晶體包括氧化物半導體。
在圖17A-1中所描繪之半導體裝置中第一佈線(第一線)電性連接電晶體700之源極電極，及第二佈線(第二線)電性連接電晶體700之汲極電極。電晶體700之閘極電極及電晶體710之源極電極及汲極電極之一電性連接電容器720之一電極。第三佈線(第三線)電性連接電晶體710之源極電極及汲極電極之另一，及第四佈線(第四線)電性連接電晶體710之閘極電極。第五佈線(第五線)電性連接電容器720之另一電極。
此處，包括氧化物半導體之電晶體用做電晶體710。此處，有關包括氧化物半導體之電晶體，例如可使用上述實施例中所說明之電晶體262、電晶體272、電晶體282、電晶體292、或電晶體562。包括氧化物半導體之電晶體具有顯著小關閉電流之特性。因此，當電晶體710關閉時，電晶體700之閘極電極的電位可極長時間保持。藉由配置電容器720，可輕易地執行提供予電晶體700之閘極電極的電荷保持，及所保持資料之讀取。此處，有關電容器720，例如可使用上述實施例中所說明之電容器264、電容器274、電容器284、電容器294、或電容器564。
此外，包括非氧化物半導體之半導體材料的電晶體用做電晶體700。請注意，有關非氧化物半導體之半導體材料，例如可使用矽、鍺、矽、鍺、碳化矽、砷化鎵等，較佳地使用單晶半導體。另一方面，可使用有機半導體材料。包括該等半導體材料之電晶體可輕易地以高速操作。此處，有關包括非氧化物半導體之半導體材料的電晶體，例如可使用上述實施例中所說明之電晶體260或電晶體560。
另一方面，可使用如圖17B中所描繪之無電容器720的結構。
圖17A-1中所描繪之半導體裝置利用下列特性，其中電晶體700之閘極電極的電位可保持，藉此寫入、保持及讀取資料如下。
第一，將說明資料的寫入及保持。首先，第四佈線之電位設定為電晶體710開啟之電位，使得電晶體710開啟。因此，第三佈線之電位供應予電晶體700之閘極電極及電容器720。即，預定電荷提供於電晶體700之閘極電極(寫入)。此處，用於供應二不同電位之一電荷(以下，用於供應低電位之電荷稱為電荷QL，及用於供應高電位之電荷稱為電荷QH)提供於電晶體700之閘極電極。請注意，可施加提供三種或更多不同電位之電荷，以改進儲存容量。之後，第四佈線之電位設定為電晶體710關閉之電位，使得電晶體710關閉。因而，提供於電晶體700之閘極電極的電荷保持(保持)。
由於電晶體710之關閉電流顯著低，電晶體700之閘極電極的電荷長時間保持。
第二，將說明資料之讀取。藉由供應適當電位(讀取電位)予第五佈線，同時供應預定電位(固定電位)於第一佈線，第二佈線之電位隨電晶體700之閘極電極中保持之電荷量而異。這是因為通常當電晶體700為n通道電晶體時，QH供應於電晶體700之閘極電極的顯然閾值電壓Vth_H低於QL供應於電晶體700之閘極電極的顯然閾值電壓Vth_L。此處，顯然閾值電壓係指第五佈線之電位，其係開啟電晶體700所需者。因而，第五佈線之電位設定為Vth_H與Vth_L之間的中間電位V0，藉此可決定提供於電晶體700之閘極電極的電荷。例如，若於寫入中提供QH，當第五佈線之電位設定為V0(>Vth_H)時，電晶體700開啟。若於寫入中提供QL，甚至當第五佈線之電位設定為V0(>Vth_L)時，電晶體700保持於關閉狀態。因此，藉由第二佈線之電位可讀取所保持資料。
請注意，若記憶格排列進行使用，僅需讀取所欲記憶格之資料。因而，為讀取預定記憶格之資料及不讀取其他記憶格之資料，若電晶體700於記憶格之間並聯連接，電晶體700關閉之電位，無關乎閘極電極之狀態，即低於Vth_H之電位供應予不讀取資料之記憶格的第五佈線。若電晶體700於記憶格之間串聯連接，電晶體700開啟之電位，無關乎閘極電極之狀態，即高於Vth_L之電位供應予不讀取資料之記憶格的第五佈線。
第三，將說明資料之重寫。資料之重寫係以類似於資料之寫入及保持的方式執行。即，第四佈線之電位設定為電晶體710開啟之電位，使得電晶體710開啟。因此，第三佈線之電位(有關新資料之電位)供應予電晶體700之閘極電極及電容器720。之後，第四佈線之電位設定為電晶體710關閉之電位，使得電晶體710關閉。因此，有關新資料之電荷提供於電晶體700之閘極電極。
在依據所揭露發明之半導體裝置中，藉由如上述之另一資料的寫入，資料可直接重寫。因此，不需要於快閃記憶體等中必要之使用高電壓從浮動閘極提取電荷，及因而可抑制因抹除作業造成之作業速度降低。換言之，可體現半導體裝置之高速作業。
請注意，電晶體710之源極電極或汲極電極電性連接電晶體700之閘極電極，藉此具有類似於用於非揮發性記憶體元件之浮動閘極電晶體之浮動閘極的效果。因此，圖式中電晶體710之源極電極或汲極電極電性連接電晶體700之閘極電極的部分有時稱為浮動閘極部FG。當電晶體710關閉時，浮動閘極部FG可視為嵌入絕緣體，因而電荷保持於浮動閘極部FG中。包括氧化物半導體之電晶體710的關閉電流量小於或等於包括矽半導體等之電晶體的關閉電流量之十萬分之一；因而，因電晶體710之洩漏電流造成之浮動閘極部FG中累積電荷的流失可忽略。即，基於包括氧化物半導體之電晶體710，可體現無電力供應而可保持資料之非揮發性記憶體裝置。
例如，當電晶體710之關閉電流於室溫下為小於或等於10 zA/μm(1 zA(介安)為1×10-21 A)及電容器720之電容值為約10 fF時，資料可保持104秒或更長。不用說，保持時間取決於電晶體特性及電容值。
此外，在此狀況下，不存在於習知浮動閘極電晶體中指出之閘極絕緣膜(隧道絕緣膜)惡化的問題。即，可解決傳統上視為問題之因電子注入浮動閘極造成之閘極絕緣膜的惡化。此表示原則上寫入次數無限制。此外，不需要習知浮動閘極電晶體中用於寫入或抹除所需之高電壓。
圖17A-1之半導體裝置中諸如電晶體之組件可視為如圖17A-2中所示包括電阻器及電容器者。即，在圖17A-2中，電晶體700及電容器720各視為包括電阻器及電容器。R1及C1分別標示電容器720之電阻值及電容值。電阻R1相應於電容器720中所包括之絕緣層的電阻。R2及C2分別標示電晶體700之電阻值及電容值。電阻值R2相應於取決於當電晶體700開啟時閘極絕緣層的電阻值。電容值C2相應於所謂閘極電容(閘極電極與每一源極電極及汲極電極之間形成的電容及閘極電極與通道形成區之間形成的電容)之電容值。
電子保持期間(亦稱為資料保持期間)在電晶體710之閘極洩漏充分小及滿足R1ROS及R2ROS的狀況下，主要藉由電晶體710之關閉電流決定，其中若電晶體710關閉，源極電極與汲極電極之間的電阻值(亦稱為有效電阻)為ROS。
另一方面，當狀況不滿足時，即使電晶體710之關閉電流夠小，仍難以充分確保保持期間。這是因為電晶體710之關閉電流以外之洩漏電流(例如源極電極與閘極電極之間產生的洩漏電流)為大。因而，可以說本實施例中所揭露之半導體裝置想望地滿足上述關係。
較佳的是滿足C1C2。這是因為當C1為大時，第五佈線之電位於藉由第五佈線控制浮動閘極部FG之電位時可有效率地供應予浮動閘極部FG，及可降低供應於第五佈線之電位(例如讀取電位及非讀取電位)之間的差異。
當上述關係滿足時，可體現更佳的半導體裝置。請注意，R1及R2係藉由電晶體700之閘極絕緣層及電容器720之絕緣層控制。相同關係應用於C1及C2。因此，閘極絕緣層之材料、厚度等想望地適當設定以滿足上述關係。
在本實施例中所說明之半導體裝置中，浮動閘極部FG具有類似於快閃記憶體等之浮動閘極電晶體之浮動閘極的效果，但本實施例之浮動閘極部FG具有基本上與快閃記憶體等之浮動閘極不同的特徵。在快閃記憶體的狀況下，由於施加於控制閘極之電壓為高，需保持格之間的適當距離，以避免鄰近格之浮動閘極受電位影響。此為展現半導體裝置之高度整合之一因子。該因子歸因於快閃記憶體的基本原理，其中施加高電場中隧道電流流動。
此外，因為上述快閃記憶體之原理，絕緣膜之惡化持續因而發生重寫次數限制(約104至105次)的另一問題。
依據所揭露發明之半導體裝置係藉由切換包括氧化物半導體之電晶體而操作，並未使用藉由隧道電流而注入電荷之上述原理。即，不同於快閃記憶體，不需用於電荷注入之高電場。因此，不需考量來自鄰近格之控制閘極的高電場影響，此有利於高度整合。
此外，未利用藉由隧道電流之電荷注入，此表示無記憶格惡化之原因。換言之，依據所揭露發明之半導體裝置較快閃記憶體具有較高耐久性及可靠性。
此外，亦有利的是相較於快閃記憶體，不需要高電場及不需要大型補充電路(諸如升壓器電路)。
若電容器720中所包括之絕緣層的介電常數εr1不同於電晶體700中所包括之絕緣層的介電常數εr2，很容易滿足C1C2同時滿足2‧S2S1(想望地為S2S1)，其中S1為電容器720中所包括之絕緣層的面積，及S2為形成電晶體700之閘極電容之絕緣層的面積。即，很容易滿足C1C2同時滿足電容器720中所包括之絕緣層的面積為小。具體地，例如諸如氧化鉿之高k材料形成之膜，或諸如氧化鉿之高k材料形成之膜及氧化物半導體形成之膜的堆疊，用於電容器720中所包括之絕緣層，使得εr1可設定為10或更高，較佳地為15或更高，及氧化矽用於形成閘極電容之絕緣層，使得εr2可設定為3至4。
該等結構之組合使得依據所揭露發明之半導體裝置可較高度整合。
請注意，其中電子為主要載子之n通道電晶體用於上述說明；不用說可使用其中電洞為主要載子之p通道電晶體，取代n通道電晶體。
如上述，依據所揭露發明之實施例的半導體裝置具有包括寫入電晶體之非揮發性記憶格，其中處於關閉狀態之源極與汲極之間的洩漏電流(關閉電流)為小；包括不同於寫入電晶體之半導體材料的讀取電晶體；及電容器。
寫入電晶體之關閉電流於周圍溫度(例如25℃)下，較佳地為小於或等於100zA(1×10-19 A)，更佳地為小於或等於10 zA(1×10-20 A)，仍更佳地為小於或等於1 zA(1×10-21 A)。若為一般矽，難以達成該等小關閉電流。然而，在藉由於適當狀況下處理氧化物半導體而獲得之電晶體中，可達成小關閉電流。因此，包括氧化物半導體之電晶體較佳地用做寫入電晶體。
此外，包括氧化物半導體之電晶體具有小子閾值擺動(S值)，使得即使移動性相對低，切換率可充分高。因此，藉由使用電晶體做為寫入電晶體，提供於浮動閘極部FG之寫入脈衝的上升可極陡峭。此外，關閉電流小因而可降低浮動閘極部FG中的電荷保持量。即，藉由使用包括氧化物半導體之電晶體，可以高速執行資料重寫。
有關讀取電晶體，儘管對於關閉電流並限制，想望使用以高速操作之電晶體以提升讀取率。例如，具一奈秒或更低切換率之電晶體較佳地用做讀取電晶體。
以此方式，當包括氧化物半導體之電晶體用做寫入電晶體，及包括非氧化物半導體之半導體材料之電晶體用做讀取電晶體時，可獲得可用做記憶體裝置之可長時間保持資料及以高速讀取資料的半導體裝置。
本實施例中所說明之結構、方法等可與其他實施例中所說明之結構、方法等適當組合。
[實施例5]
在本實施例中，將參照圖18A及18B及圖19A至19C說明依據所揭露發明之實施例之半導體裝置的應用範例。
圖18A及18B為圖17A-1中所描繪之各包括複數半導體裝置(以下亦稱為記憶格750)之半導體裝置的電路圖範例。圖18A為記憶格750串聯連接之所謂NAND半導體裝置的電路圖，及圖18B為記憶格750並聯連接之所謂NOR半導體裝置的電路圖。
圖18A中半導體裝置包括源極線SL、位元線BL、第一信號線S1、複數第二信號線S2、複數字線WL、及複數記憶格750。在圖18A中，配置一源極線SL及一位元線BL，但本實施例不侷限於此。可配置複數源極線SL及複數位元線BL。
在每一記憶格750中，電晶體700之閘極電極、電晶體710之源極電極及汲極電極之一、及電容器720之一電極彼此電性連接。第一信號線S1及電晶體710之源極電極及汲極電極之另一彼此電性連接，第二信號線S2及電晶體710之閘極電極彼此電性連接。字線WL及電容器720之另一電極彼此電性連接。
此外，記憶格750中所包括之電晶體700的源極電極電性連接鄰近記憶格750中電晶體700之汲極電極。記憶格750中所包括之電晶體700的汲極電極電性連接鄰近記憶格750中電晶體700之源極電極。請注意，串聯連接之複數記憶格的記憶格750中所包括之電晶體700的配置於一端之汲極電極，及位元線彼此電性連接。串聯連接之複數記憶格的記憶格750中所包括之電晶體700的配置於另一端之源極電極，及源極線彼此電性連接。
在圖18A之半導體裝置中，於每一列中執行寫入作業及讀取作業。寫入作業執行如下。電晶體710開啟之電位施加於執行寫入之列的第二信號線S2，藉此執行寫入之列的電晶體710開啟。因此，第一信號線S1之電位供應予特定列之電晶體700的閘極電極，使得預定電荷提供於閘極電極。因而，資料可寫入特定列之記憶格。
此外，讀取作業執行如下。首先，電晶體700開啟之電位，無關乎提供於其閘極電極之電荷，而供應予非執行讀取之列的列之字線WL，使得非執行讀取之列的列之電晶體700開啟。接著，電晶體700之開啟狀態或關閉狀態的電位(讀取電位)係依據供應予執行讀取之列之字線WL的電晶體700之閘極電極中電荷而予決定。之後，固定電位供應予源極線SL，使得連接位元線BL之讀取電路(未顯示)操作。此處，除了執行讀取之列的電晶體700外，源極線SL與位元線BL之間的複數電晶體700開啟；因此，源極線SL與位元線BL之間的性能係藉由執行讀取之列的電晶體700之狀態(開啟狀態或關閉狀態)決定。執行讀取之列的電晶體700之性能取決於其閘極電極中電荷。因而，位元線BL之電位因此改變。藉由以讀取電路讀取位元線之電位，可從特定列之記憶格讀取資料。
圖18B中半導體裝置包括複數源極線SL、複數位元線BL、複數第一信號線S1、複數第二信號線S2、複數字線WL、及複數記憶格750。電晶體700之閘極電極、電晶體710之源極電極及汲極電極之一、及電容器720之一電極彼此電性連接。電晶體700之源極線SL及源極電極彼此電性連接。位元線BL及電晶體700之汲極電極彼此電性連接。第一信號線S1及電晶體710之源極電極及汲極電極之另一彼此電性連接，及第二信號線S2及電晶體710之閘極電極彼此電性連接。字線WL及電容器720之另一電極彼此電性連接。
在圖18B之半導體裝置中，執行每一列之寫入作業及讀取作業。寫入作業係以類似於圖18A中半導體裝置的方式執行。讀取作業執行如下。首先，電晶體700關閉之電位，無關乎提供於電晶體700之閘極電極之電荷，而供應予非執行讀取之列的列之字線WL，使得非執行讀取之列的列之電晶體700關閉。接著，電晶體700之開啟狀態或關閉狀態的電位(讀取電位)係依據供應予執行讀取之列之字線WL的電晶體700之閘極電極中電荷而予決定。之後，固定電位供應予源極線SL，使得連接位元線BL之讀取電路(未顯示)操作。此處，源極線SL與位元線BL之間的性能係藉由執行讀取之列的電晶體700之狀態(開啟狀態或關閉狀態)決定。即，位元線BL之電位取決於執行讀取之列的電晶體700之閘極電極中電荷。藉由以讀取電路讀取位元線之電位，可從特定列之記憶格讀取資料。
儘管可保持於每一記憶格750中之資料量於上述說明中為一位元，本實施例之記憶體裝置的結構不侷限於此。藉由準備三種或更多種電位供應予電晶體700之閘極電極，每一記憶格750中保持之資料量可增加。例如，若供應予電晶體700之閘極電極的電位數量為四，每一記憶格中可儲存二位元資料。
其次，將參照圖19A至19C說明可用於圖18A及18B等中半導體裝置的讀取電路範例。
圖19A描繪讀取電路的示意圖。讀取電路包括電晶體及感測放大器電路。
在資料讀取時，端子A連接至連接讀取資料之記憶格的位元線。此外，偏壓電位Vbias施加於電晶體之閘極電極，使得控制端子A之電位。
記憶格750之電阻隨儲存之資料而改變。具體地，當選擇之記憶格750中電晶體700開啟時，記憶格具有低電阻；反之當選擇之記憶格750中電晶體700關閉時，記憶格具有高電阻。
當記憶格具有高電阻時，端子A之電位高於參考電位Vref，及感測放大器電路輸出相應於端子A之電位的電位。另一方面，當記憶格具有低電阻時，端子A之電位低於參考電位Vref，及感測放大器電路輸出相應於端子A之電位的電位。
因而，藉由使用讀取電路，可從記憶格讀取資料。請注意，本實施例之讀取電路為一範例。可使用另一電路。讀取電路可進一步包括預充電電路。取代參考電位Vref，參考位元線可連接感測放大器電路。
圖19B描繪差動感測放大器，其為感測放大器電路之範例。差動感測放大器具有輸入端子Vin(+)、輸入端子Vin(-)及輸出端子Vout，並放大Vin(+)與Vin(-)之間的差異。當Vin(+)>Vin(-)時，Vout約為高輸出，當Vin(+)<Vin(-)，Vout約為低輸出。若差動感測放大器用於讀取電路，Vin(+)及Vin(-)之一連接輸入端子A，及參考電位Vrer供應予Vin(+)及Vin(-)之另一。
圖19C描繪閂鎖感測放大器，其為感測放大器電路之範例。閂鎖感測放大器具有輸入-輸出端子V1及V2，及控制信號Sp及Sn之輸入端子。首先，控制信號Sp及Sn分別設定為信號High及信號Low，及中斷電源電位(Vdd)。接著，將比較之電位施加於V1及V2。之後，控制信號Sp及Sn分別設定為信號Low及信號High，及供應電源電位(Vdd)。若V1in>V2in滿足用於比較V1in及V2in之電位，從V1輸出為信號High及從V2輸出為信號Low，反之若滿足V1in<V2in，從VI輸出為信號Low及從V2輸出為信號High。藉由利用該等關係，可放大V1in及V2in之間的差異。若閂鎖感測放大器用於讀取電路，V1及V2之一經由開關而連接端子A及輸出端子，及參考電位Vref供應予V1及V2之另一。
本實施例中所說明之結構、方法等可與其他實施例中所說明之結構、方法等適當組合。
[實施例6]
在本實施例中，參照圖20A至20F說明任一上述實施例中所說明之半導體裝置應用於電子裝置。在本實施例中，將說明上述半導體裝置應用於電子裝置，諸如電腦、行動電話(亦稱為行動電話機或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音頻再生裝置等)、數位相機、數位攝影機、電子紙、或電視裝置(亦稱為電視或電視接收器)。
圖20A描繪膝上型個人電腦，其包括外殼601、外殼602、顯示部603、鍵盤604等。在外殼601及外殼602中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之膝上型個人電腦。
圖20B描繪可攜式資訊終端機(個人數位助理(PDA))，其包括配置顯示部613之主體611、外部介面615、操作按鈕614等。此外，配置控制可攜式資訊終端機等之觸控筆612。在主體611中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之可攜式資訊終端機。
圖20C描繪電子書閱讀器620，其安裝電子紙及包括外殼621及外殼623之二外殼。外殼621及外殼623分別配置顯示部625及顯示部627。外殼621藉由鉸鏈637而結合外殼623，使得電子書閱讀器620可使用鉸鏈637做為軸而開啟及關閉。外殼621配置電源按鈕631、操作鍵633、揚聲器635等。在至少外殼621及外殼623之一中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之電子書閱讀器。
圖20D描繪行動電話，其包括外殼640及外殼641之二外殼。再者，外殼640及外殼641處於如圖20D中所描繪之發展狀態，可經滑動而使其中之一疊於另一之上。因此，行動電話之尺寸可降低，使得行動電話適用於攜帶。外殼641包括顯示面板642、揚聲器643、麥克風644、指向裝置646、相機鏡頭647、外部連接端子648等。外殼640包括太陽能電池649，用於充電行動電話、外部記憶體槽650等。顯示面板642配置觸控面板功能。以影像顯示之複數操作鍵645係由圖20D中虛線描繪。此外，天線倂入外殼641。在至少外殼640及外殼641之一中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之行動電話。
圖20E描繪數位相機，其包括主體661、顯示部667、目鏡部663、作業開關664、顯示部665、電池666等。在主體661中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之數位相機。
圖20F描繪電視裝置670，其包括外殼671、顯示部673、支架675等。電視裝置670可以外殼671之作業開關或遙控器680操作。在外殼671及遙控器680中，配置任一上述實施例之半導體裝置，其配置包括氧化物半導體之電晶體及包括非氧化物半導體之半導體材料之電晶體的組合。因此，可獲得可長時間保持資料及以高速讀取資料之電視裝置。
如上述，本實施例中所說明之電子裝置各安裝依據任一上述實施例之半導體裝置。因此，可體現具有小型、高速作業、及低電力消耗之特性的電子裝置。
[範例1]
在本範例中，執行下列步驟：使用SOI基板製造電晶體，於電晶體之上形成層際絕緣層。於層際絕緣層之上執行CMP處理，及於CMP處理之前及之後評估層際絕緣層之平坦性。
將說明本範例中使用之用於製造電晶體之步驟，及於電晶體之上形成層際絕緣層之步驟。
首先，準備SOI基板，包括玻璃基板、配置於玻璃基板上之熱氧化物膜(厚度：100 nm)、及配置於熱氧化物膜上之單晶矽層(厚度：60 nm)。接著，於玻璃基板之上形成單晶矽層，使用乾式蝕刻將配置於其間之熱氧化物膜定型。
其次，使用CVD法沈積氧氮化矽膜(厚度：20 nm)，以便覆蓋單晶矽層及玻璃基板，使得形成閘極絕緣層。
接著，使用濺鍍法於閘極絕緣層之上沈積氮化鉭膜(厚度：30 nm)，及使用濺鍍法沈積鎢膜(厚度：370 nm)。之後，使用乾式蝕刻定型氮化物鉭及鎢膜之堆疊層，使得形成閘極電極。
如上述，可製造頂閘電晶體，其中單晶矽層係配置於玻璃基板之上且熱氧化物膜配置於其間，閘極絕緣層配置於單晶矽層之上，及閘極電極配置於閘極絕緣層之上。
其次，使用電漿CVD法沈積氧氮化矽膜(厚度：50 nm)，以便覆蓋電晶體。氧氮化矽膜做為電晶體之保護絕緣層。之後，以550℃執行熱處理達一小時。此外，於氫氣中以450℃執行熱處理達一小時。
此外，使用濺鍍法沈積氧化矽膜(厚度：500 nm)，以便覆蓋保護絕緣層。氧化矽膜做為層際絕緣層。
最後，使用氧化矽膜形成之層際絕緣層歷經CMP處理，使得閘極電極上拋光之層際絕緣層具有340 nm厚度。此時，使用聚氨酯拋光布，及二氧化矽研磨液(顆粒尺寸：150 nm)用做用於供應研磨液之化學溶液。其他CMP狀況如下：研磨液流動率為150 ml/min、拋光壓力為0.03 MPa、主軸旋轉速度為20 rpm、圓盤旋轉速度為20 rpm、及處理時間為3分鐘。
其次，將說明CMP處理之前及之後執行之層際絕緣層的平坦性評估方法。
在本範例中，層際絕緣層之平坦性係藉由以原子力顯微鏡(AFM)測量層際絕緣層之表面的RMS粗糙度而予評估。有關AFM，係使用SII NanoTechnology Inc.製造之SPA-500。測量之狀況如下：掃描率為1.0 Hz、測量面積為1 μm×1μm、及測量點為4。
圖21中顯示CMP處理之前層際絕緣層的AFM影像，及圖22中顯示CMP處理之後層際絕緣層的AFM影像。如同在圖21與圖22之間的比較所發現的，藉由CMP處理層際絕緣層之表面的平坦性大幅改進，及其RMS粗糙度從2.33nm降低至0.37 nm。
藉由於具有該等有利平坦性之層際絕緣層上配置氧化物半導體層，氧化物半導體層的平坦性及均勻性可為有利。此處，有關氧化物半導體層之平坦性及均勻性，至少包括氧化物半導體層之通道形成區的部分可具有有利平坦性及均勻性。此外，藉由使用具有利平坦性及均勻性之氧化物半導體層，可改進電晶體之特性。
本申請案係依據2010年2月12日向日本專利處提出申請之序號2010-029278日本專利申請案，其整個內容係以提及方式倂入本文。
100、200．．．基板
102、202．．．保護層
104、204．．．半導體區
106、206．．．元件隔離絕緣層
108、146、208、246、522a、546．．．閘極絕緣層
110、148a、210、248a、524a、548a．．．閘極電極
116、216、526．．．通道形成區
120、220、528．．．雜質區
122、222．．．金屬層
124、224．．．金屬化合物區
128、130、143a、143b、150、152、228、230、243a、243b、250、252、522、532、534、543a、543b、550、552．．．絕緣層
142a、142b、242a、242b、542a、542b．．．源極電極或汲極電極
144、244、544．．．氧化物半導體層
156、256、556．．．佈線
160、162、260、262、272、282、292、560、562、700、710．．．電晶體
248b、254、548b、554．．．電極
264、274、284、294、564、720．．．電容器
500．．．基底基板
502．．．含氮層
510．．．單晶半導體基板
512．．．氧化物膜
514．．．脆化區
516、518．．．單晶半導體層
520．．．半導體層
524．．．導電層
601、602、621、623、640、641、671．．．外殼
603、613、625、627、665、667、673．．．顯示部
604．．．鍵盤
611、661．．．主體
612．．．觸控筆
614．．．操作按鈕
615．．．外部介面
620．．．電子書閱讀器
631．．．電源按鈕
633、645．．．操作鍵
635、643．．．揚聲器
637．．．鉸鏈
642．．．顯示面板
644．．．麥克風
646．．．指向裝置
647．．．相機鏡頭
648．．．外部連接端子
649．．．太陽能電池
650．．．記憶體槽
663．．．目鏡部
664．．．作業開關
666．．．電池
670．．．電視裝置
675．．．支架
680．．．遙控器
750．．．記憶格
在所附圖式中：
圖1為半導體裝置之截面圖；
圖2A至2D為依據半導體裝置之製造程序之截面圖；
圖3A至3C為依據半導體裝置之製造程序之截面圖；
圖4A至4C為依據半導體裝置之製造程序之截面圖；
圖5A至5C為依據半導體裝置之製造程序之截面圖；
圖6A及6B為半導體裝置之截面圖及平面圖；
圖7A及7B為半導體裝置之截面圖及平面圖；
圖8A及8B為半導體裝置之截面圖及平面圖；
圖9A及9B為半導體裝置之截面圖及平面圖；
圖10A至10D為依據半導體裝置之製造程序之截面圖；
圖11A至11C為依據半導體裝置之製造程序之截面圖；
圖12A至12D為依據半導體裝置之製造程序之截面圖；
圖13A至13C為依據半導體裝置之製造程序之截面圖；
圖14A及14B為半導體裝置之截面圖及平面圖；
圖15A至15H為依據用於製造半導體裝置的半導體基板之製造程序之截面圖；
圖16A至16E為依據半導體裝置之製造程序之截面圖；
圖17A-1、17A-2及17B為半導體裝置之電路圖；
圖18A及18B為半導體裝置之電路圖；
圖19A至19C為半導體裝置之電路圖；
圖20A至20F描繪使用半導體裝置之電子設備；
圖21顯示範例1之AFM影像；及
圖22顯示範例1之AFM影像。
100．．．基板
106．．．元件隔離絕緣層
108、146．．．閘極絕緣層
110、148a．．．閘極電極
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
128、130、143a、143b、150、152．．．絕緣層
142a、142b．．．源極電極或汲極電極
144．．．氧化物半導體層
156．．．佈線
160、162．．．電晶體

Claims (19)

  1. 一種半導體裝置，包含第一電晶體；該第一電晶體上之絕緣層；及該絕緣層上之第二電晶體，其中該第一電晶體包含：第一通道形成區；配置於該第一通道形成區上之第一閘極絕緣層；該第一閘極絕緣層上與該第一通道形成區重疊之第一閘極電極；及電性連接該第一通道形成區之第一源極電極，及電性連接該第一通道形成區之第一汲極電極，其中該第二電晶體包含：包括氧化物半導體之第二通道形成區；電性連接該第二通道形成區之第二源極電極，及電性連接該第二通道形成區之第二汲極電極；與該第二通道形成區重疊之第二閘極電極；及配置於該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中該第一通道形成區包括與該第二通道形成區之半導體材料不同的半導體材料，其中該絕緣層包括其均方根表面粗糙度為小於或等於1nm之表面，其中該第一閘極電極之頂面暴露而包括於與該絕緣層 之相同表面中，及其中該第一閘極電極及該第二源極電極或該第二汲極電極於該第一閘極電極之該頂面上接觸彼此。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一閘極電極之頂面對齊該絕緣層之該表面。
  3. 如申請專利範圍第1項之半導體裝置，其中該絕緣層之該表面係經由CMP處理而予形成。
  4. 如申請專利範圍第1項之半導體裝置，進一步包含雜質區且該第一通道形成區配置於其間。
  5. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置搭載於選自下列群組之一，包括電腦、個人數位助理、電子書、行動電話、相機及電視裝置。
  6. 一種半導體裝置之製造方法，包含以下步驟：形成第一電晶體，包括第一通道形成區、配置於該第一通道形成區上之第一閘極絕緣層、該第一閘極絕緣層上與該第一通道形成區重疊之第一閘極電極、電性連接該第一通道形成區之第一源極電極層、及電性連接該第一通道形成區之第一汲極電極；於該第一電晶體上形成絕緣層；平坦化該絕緣層使得該絕緣層之表面具有小於或等於1nm之均方根表面粗糙度；及形成第二電晶體，包括包括氧化物半導體之第二通道形成區、電性連接該第二通道形成區之第二源極電極、電性連接該第二通道形成區之第二汲極電極、與該第二通道 形成區重疊之第二閘極電極、及配置於該第二通道形成區與該第二閘極電極之間的閘極絕緣層，其中包括該氧化物半導體之該第二通道形成區接觸該絕緣層，其中該第一通道形成區包括與該第二通道形成區之半導體材料不同的半導體材料，及其中該第一閘極電極之頂面對齊該絕緣層之該表面。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中該第二通道形成區係形成於該絕緣層之該表面上。
  8. 如申請專利範圍第6項之半導體裝置之製造方法，其中該半導體裝置搭載於選自下列群組之一，包括電腦、個人數位助理、電子書、行動電話、相機及電視裝置。
  9. 一種半導體裝置之製造方法，包含以下步驟：形成第一電晶體，包括第一通道形成區、配置於該第一通道形成區上之第一閘極絕緣層、與該第一通道形成區重疊並配置於該第一閘極絕緣層上之第一閘極電極、電性連接該第一通道形成區之第一源極電極、及電性連接該第一通道形成區之第一汲極電極；於該第一電晶體上形成絕緣層；平坦化該絕緣層使得該絕緣層之表面具有小於或等於1nm之均方根表面粗糙度，及該第一閘極電極之頂面經暴露而包括於與該絕緣層相同表面中；及形成第二電晶體，包括包括該絕緣層上之氧化物半導體之第二通道形成區、電性連接該第二通道形成區之第二 源極電極、電性連接該第二通道形成區之第二汲極電極、經配置而與該第二通道形成區重疊之第二閘極電極、及配置於該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中該第二源極電極或該第二汲極電極經配置而接觸該第一閘極電極之該頂面，及其中該第一通道形成區包括與該第二通道形成區之半導體材料不同的半導體材料。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中該第一閘極電極之該頂面對齊該絕緣層之該表面。
  11. 如申請專利範圍第9項之半導體裝置之製造方法，其中該第二通道形成區係形成於該絕緣層之該表面上。
  12. 如申請專利範圍第9項之半導體裝置之製造方法，其中該半導體裝置搭載於選自下列群組之一，包括電腦、個人數位助理、電子書、行動電話、相機及電視裝置。
  13. 一種半導體裝置之製造方法，包含以下步驟：形成第一電晶體，包括第一通道形成區、配置於該第一通道形成區上之第一閘極絕緣層、與該第一閘極絕緣層上之該第一通道形成區重疊之第一閘極電極、電性連接該第一通道形成區之第一源極電極層、及電性連接該第一通道形成區之第一汲極電極； 於該第一電晶體上形成絕緣層；藉由CMP處理平坦化該絕緣層；及形成第二電晶體，包括包括氧化物半導體之第二通道形成區、電性連接該第二通道形成區之第二源極電極、電性連接該第二通道形成區之第二汲極電極、與該第二通道形成區重疊之第二閘極電極、及配置於該第二通道形成區與該第二閘極電極之間的閘極絕緣層，其中包括該氧化物半導體之該第二通道形成區接觸該絕緣層，其中該第一通道形成區包括與該第二通道形成區之半導體材料不同的半導體材料，及其中該第一閘極電極之頂面對齊該絕緣層之表面。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中該第二通道形成區係形成於該絕緣層之表面上。
  15. 如申請專利範圍第13項之半導體裝置之製造方法，其中該半導體裝置搭載於選自下列群組之一，包括電腦、個人數位助理、電子書、行動電話、相機及電視裝置。
  16. 一種半導體裝置之製造方法，包含以下步驟：形成第一電晶體，包括第一通道形成區、配置於該第一通道形成區上之第一閘極絕緣層、與該第一通道形成區重疊並配置於該第一閘極絕緣層上之第一閘極電極、電性連接該第一通道形成區之第一源極電極、及電性連接該第一通道形成區之第一汲極電極； 於該第一電晶體上形成絕緣層；藉由CMP處理平坦化該絕緣層使得該第一閘極電極之頂面經暴露而包括於與該絕緣層相同表面中；及形成第二電晶體，包括包括該絕緣層上之氧化物半導體之第二通道形成區、電性連接該第二通道形成區之第二源極電極、電性連接該第二通道形成區之第二汲極電極、經配置而與該第二通道形成區重疊之第二閘極電極、及配置於該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中該第二源極電極或該第二汲極電極經配置而接觸該第一閘極電極之該頂面，及其中該第一通道形成區包括與該第二通道形成區之半導體材料不同的半導體材料。
  17. 如申請專利範圍第16項之半導體裝置之製造方法，其中該第一閘極電極之該頂面對齊該絕緣層之該表面。
  18. 如申請專利範圍第16項之半導體裝置之製造方法，其中該第二通道形成區係形成於該絕緣層之該表面上。
  19. 如申請專利範圍第16項之半導體裝置之製造方法，其中該半導體裝置搭載於選自下列群組之一，包括電腦、個人數位助理、電子書、行動電話、相機及電視裝置。
TW100104584A 2010-02-12 2011-02-11 半導體裝置及其製造方法 TWI533436B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010029278 2010-02-12

Publications (2)

Publication Number Publication Date
TW201203513A TW201203513A (en) 2012-01-16
TWI533436B true TWI533436B (zh) 2016-05-11

Family

ID=44367621

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100104584A TWI533436B (zh) 2010-02-12 2011-02-11 半導體裝置及其製造方法

Country Status (5)

Country Link
US (1) US8653520B2 (zh)
JP (1) JP5779357B2 (zh)
KR (1) KR101838130B1 (zh)
TW (1) TWI533436B (zh)
WO (1) WO2011099335A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096275A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI565079B (zh) 2010-10-20 2017-01-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
KR102119914B1 (ko) * 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6570817B2 (ja) * 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US10312184B2 (en) 2015-11-04 2019-06-04 Texas Instruments Incorporated Semiconductor systems having premolded dual leadframes
KR20200090760A (ko) 2017-12-07 2020-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법

Family Cites Families (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6340343A (ja) * 1986-08-05 1988-02-20 Fujitsu Ltd 三次元半導体装置及びその製造方法
JP3836166B2 (ja) * 1993-11-22 2006-10-18 株式会社半導体エネルギー研究所 ２層構造のトランジスタおよびその作製方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09283751A (ja) * 1996-04-11 1997-10-31 Toshiba Corp 半導体装置およびその製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100829616B1 (ko) * 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2011111503A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102220018B1 (ko) * 2010-03-08 2021-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
CN102822978B (zh) * 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
US8207025B2 (en) * 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
KR101838130B1 (ko) 2018-03-13
TW201203513A (en) 2012-01-16
JP2011187945A (ja) 2011-09-22
JP5779357B2 (ja) 2015-09-16
WO2011099335A1 (en) 2011-08-18
US20120074407A1 (en) 2012-03-29
KR20130036187A (ko) 2013-04-11
US8653520B2 (en) 2014-02-18

Similar Documents

Publication Publication Date Title
TWI533436B (zh) 半導體裝置及其製造方法
KR101971863B1 (ko) 반도체 장치
JP6302010B2 (ja) 処理装置及び処理装置の作製方法
JP6407941B2 (ja) 半導体装置
JP6026611B2 (ja) 半導体装置
KR101770829B1 (ko) 반도체 장치
JP5789115B2 (ja) 半導体装置
JP5739257B2 (ja) 半導体装置の作製方法
KR20120094146A (ko) 반도체 장치
JP5567886B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees