TWI528447B - 利用化學氣相沉積進行鈍化之矽蝕刻 - Google Patents

利用化學氣相沉積進行鈍化之矽蝕刻 Download PDF

Info

Publication number
TWI528447B
TWI528447B TW098135954A TW98135954A TWI528447B TW I528447 B TWI528447 B TW I528447B TW 098135954 A TW098135954 A TW 098135954A TW 98135954 A TW98135954 A TW 98135954A TW I528447 B TWI528447 B TW I528447B
Authority
TW
Taiwan
Prior art keywords
gas
germanium
etching
layer
chemical vapor
Prior art date
Application number
TW098135954A
Other languages
English (en)
Other versions
TW201017751A (en
Inventor
傑洛斯羅W 威尼柴克
羅伯特P 戚比
Original Assignee
蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 蘭姆研究公司 filed Critical 蘭姆研究公司
Publication of TW201017751A publication Critical patent/TW201017751A/zh
Application granted granted Critical
Publication of TWI528447B publication Critical patent/TWI528447B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Description

利用化學氣相沉積進行鈍化之矽蝕刻
本發明關於半導體元件之形成。具體而言,本發明關於將特徵部蝕刻至矽材料。
利用非等向性蝕刻將特徵部(如介層孔及渠溝)形成於矽基板中。利用側壁鈍化以保護特徵部之側壁免受橫向蝕刻以達到非等向性蝕刻。在矽蝕刻處理期間,藉由形成適當的側壁可獲得本質上垂直之剖面。蝕刻氣體一般包含化學蝕刻用之鹵素氣體(如SF6)以及鈍化用之氧氣(O2)。鈍化層一般為含有矽氧化物(基於SiOx之薄膜)之氧化物薄膜,其由特徵部側壁之氧化而形成。鈍化層之組成會受到蝕刻化學物及遮罩材料的影響。過分之側壁鈍化可能導致夾止(pinch-off),而過少之側壁鈍化可能導致彎曲(bowing)、底切(undercut)及CD(臨界尺寸)劣化。
亦可利用『快速交替』電漿蝕刻製程(氣體調節程序)將深特徵部形成於矽基板中,該『快速交替』電漿蝕刻製程係利用交替電漿蝕刻循環及沉積(鈍化)循環之快速重複。一般而言,SF6及C4F8分別為蝕刻及沉積循環之主要處理氣體。在C4F8鈍化循環期間,沉積側壁保護聚合物層俾能達到方向性蝕刻。在SF6蝕刻循環期間,藉由離子增強蝕刻從水平表面(如介層窗之底部)移除鈍化聚合物,接著矽從暴露區域被自由氟等向蝕刻。
在氣體調節程序中,供給至電漿處理反應器之處理氣體快速地切換,導致處理快速地從蝕刻狀態(將矽從晶圓移除)變成沉積狀態(材料沉積在晶圓上而矽並未被移除),接著再次回到蝕刻狀態。交替循環之持續期間一般相當短,且一般需要大量循環以達成進入矽基板之期望深度。
為達到上述及遵照本發明的目的,在一實施例中,提供一種透過形成於其上之圖案化遮罩來蝕刻矽層的方法。矽層乃置於蝕刻腔室中。於蝕刻腔室中提供含氟(F)蝕刻氣體及含矽(Si)化學氣相沉積氣體。含氟(F)蝕刻氣體用來將特徵部蝕刻至矽層,而含矽(Si)化學氣相沉積氣體用來在特徵部之側壁上形成含矽沉積層。由蝕刻氣體及化學氣相沉積氣體產生電漿,並提供偏壓。利用電漿將特徵部蝕刻至矽層,且含矽鈍化層沉積於被蝕刻之特徵部側壁上。鈍化層中的矽主要來自化學氣相沉積氣體。接著中止蝕刻氣體及化學氣相沉積氣體。
在本發明的另一種表現中,提供一種利用下游電漿透過形成於其上之圖案化遮罩來蝕刻矽層的方法。矽層乃置於蝕刻腔室中。提供含氟(F)蝕刻氣體至上游電漿腔室中,以將特徵部蝕刻至該矽層。由上游電漿腔室中的蝕刻氣體產生電漿。令反應媒介物從電漿流入蝕刻腔室。提供含矽(Si)化學氣相沉積氣體至蝕刻腔室以使反應媒介物包含含矽化學蒸氣。提供偏壓且利用反應媒介物將特徵部蝕刻至矽層,同時在被蝕刻之特徵部側壁上沉積含矽鈍化層。鈍化層中的矽主要來自化學氣相沉積氣體。接著中止反應媒介物及化學氣相沉積氣體之流動。
在本發明的另一種表現中,提供一種透過圖案化遮罩將特徵部蝕刻至矽層的設備。該設備包含電漿處理腔室、氣體源、及控制器。該電漿處理腔室包含:一室壁,形成電漿處理腔室之外殼;一基板支座,支承在電漿處理腔室之外殼內之一基板;一壓力調節器,用以調節電漿處理腔室之外殼內的壓力;至少一電極,用以提供電力至電漿處理腔室之外殼,以維持一電漿;至少一RF電源,其與至少一電極電性相連;一氣體入口,用以提供氣體至電漿處理腔室之外殼;及一氣體出口,用以從電漿處理腔室之外殼排出氣體。氣體源與氣體入口流體連通,且包含一蝕刻氣體源及一化學氣相沉積氣體源。控制器以可控制之方式連結至氣體源、RF偏壓、及至少一RF電源,且包含至少一處理器及電腦可讀媒體,該電腦可讀媒體具有用以蝕刻矽層之電腦可讀碼。用以蝕刻矽層之電腦可讀碼包含:(a)令含氟(F)蝕刻氣體從蝕刻氣體源流入電漿腔室之電腦可讀碼,(b)令含矽(Si)化學氣相沉積氣體從化學氣相沉積氣體源流入電漿腔室之電腦可讀碼,(c)由蝕刻氣體及化學氣相沉積氣體形成電漿之電腦可讀碼,(d)提供偏壓之電腦可讀碼,(e)將特徵部蝕刻至矽層之電腦可讀碼,(f)將含矽鈍化層沉積在被蝕刻之特徵部側壁上以使鈍化層中的矽主要來自化學氣相沉積氣體之電腦可讀碼,及(g)中止蝕刻氣體及化學氣相沉積氣體之電腦可讀碼。
以下將在本發明之詳細說明連同附圖中,對本發明之上述及其他特徵詳加說明。
本發明現在將參照一些較佳的實施例及舉例性附圖詳細地敘述。為了提供對本發明之全面性的了解,許多的具體的細節會在接下來的敘述中提出。然而對熟悉本技藝者,本發明可以在沒有這些具體細節的情況下實施。在其他情況下,為了避免不必要地混淆本發明,並未詳細地描述熟知的製程步驟及/或結構。
申請人使用含氧氣體(如O2,SO2,CO2,CO)作為鈍化氣體,以在使用含氟氣體(如SF6或NF3)之矽蝕刻處理期間,形成用以保護特徵部側壁之基於氧化物之鈍化層。側壁鈍化層包含:SiO2(假如使用O2);SiOx(假如使用/添加SO2);及/或SiC或SiOC(假如使用/添加CO2及/或CO)。亦可使用或添加N2O或NO2,其導致鈍化層更包含SiN或SiON。亦可添加其他氣體,如B2H6、BCl3,其中鈍化層亦可包含SiOBN或SiBN。
在那些處理中,氧化鈍化層係藉由需要在氧化劑與矽表面之間發生反應的電漿增進氧化作用而形成;即,氧化鈍化層係藉由消耗矽變成氧化物之氧化反應而從矽特徵部之表面『生成』。此一反應或生成需要一定量的時間,即,具有時間常數。申請人發現一種為了矽蝕刻而形成鈍化層的新穎方法,其具有本質上較小之時間常數。
依據本發明之實施例,藉由利用化學氣相沉積直接將材料沉積至特徵部側壁上而形成為了矽蝕刻之鈍化層。由於上述沉積並不需要特徵部側壁之氧化作用或表面反應,故認為時間常數小很多且因此鈍化層之形成比習知鈍化作用快很多。依據本發明之實施例,含矽介電層(如矽氧化物、矽氮化物、矽碳化物、矽氧氮化物及類似者)係利用化學氣相沉積而加以沉積。一般認為藉由化學氣相沉積而非藉由表面成長來形成鈍化層會提供更耐用之鈍化層。亦認為化學氣相沉積處理可更有彈性地控制鈍化層之剖面。
為促進了解,圖1為用於本發明之實施例中的處理之高階流程圖,其中矽層係使用蝕刻腔室並透過圖案化遮罩而加以蝕刻()。將含有含氟(F)氣體之蝕刻氣體(含氟蝕刻氣體)及含有含矽(Si))氣體之化學氣相沉積氣體(含矽化學氣相沉積氣體)供給至置有矽層之蝕刻腔室(步驟102)。可將載氣及/或稀釋氣體添加至化學物以提供某些反應作用。提供含氟蝕刻氣體以將特徵部蝕刻至矽層。例如,含氟蝕刻氣體包含SF6。含氟蝕刻氣體更包含SiF4。此外,含氟蝕刻氣體可包含NF3或CF4,或為SF6、NF3、SiF4及/或CF4之組合。亦可將其他含氫氣體添加至蝕刻氣體。應注意:雖然SiF4(添加物)包含矽,蝕刻氣體中的SiF4僅減少特徵部之彎曲或底切。SiF4添加物藉由轉移Si原子之平衡來降低特徵部側壁之Si消耗量,但不沉積任何含矽介電層於側壁上。
提供含矽化學氣相沉積氣體(含矽氣體)以形成含矽沉積層於特徵部側壁上。例如,含矽化學氣相沉積氣體可包含矽烷(例如,SiH4,更一般而言,SinH2n+2)、矽酸鹽、或矽氧烷(R2SiO,其中R為氫原子或烴基(hydrocarbon group))之蒸氣。化學氣相沉積氣體最好包含四乙基正矽酸鹽(TEOS,tetra-ethyl-ortho-silicate)蒸氣或八甲基環四矽氧烷(OMCTS,octa-methyl-cyclo-tetra-siloxane)蒸氣。化學氣相沉積氣體亦可包含添加物氣體。例如,化學沉積氣體可包含矽烷及氧以沉積氧化物,或矽烷或矽酸鹽或矽氧烷及氨以沉積矽氮化物及矽氮氧化物。
在通入蝕刻腔室之前,化學氣相沉積氣體可與含氟蝕刻氣體預先混合。或者,蝕刻氣體與化學氣相沉積氣體可從不同的氣體入口通入產生電漿之蝕刻腔室。
參考圖1,由蝕刻氣體及化學氣相沉積氣體產生電漿(步驟104)。提供偏壓(步驟106)以促進非等向性蝕刻(或僅於水平表面上蝕刻),且利用電漿將特徵部蝕刻至矽層(步驟108)。同時,含矽鈍化層(介電層)沉積在被蝕刻之特徵部側壁上(步驟110)。因此形成之鈍化層包含SiOxCy,其中x及y並非皆為零。相對於鈍化層中的矽原子來自特徵部自身之矽材料(即,『內部』來源)之習知表面氧化作用,依據本發明之實施例之鈍化層中的矽原子主要來自化學氣相沉積氣體(即,『外部』來源)。依據本發明之實施例,鈍化層中50%以上之矽原子來自化學氣相沉積氣體。最好,鈍化層中80%以上之矽原子來自化學氣相沉積氣體。鈍化層中95%以上之矽原子來自化學氣相沉積氣體更佳。
為促進了解,圖2闡明矽層200之橫剖面之例子,特徵部被蝕刻於矽層上。矽層200可為矽晶圓。矽材料可為結晶矽、多晶矽、或非晶矽。矽材料亦可為摻雜矽或應變矽。將圖案化遮罩202設置在矽層200上,其於矽材料上定義特徵部204。遮罩202可為光阻(PR)遮罩或硬質遮罩(氧化物)。遮罩202亦可包含在遮罩下方之其他層,如在先前步驟中(未顯示)可能已被蝕刻之傳導層及/或介電層。被蝕刻至矽材料中的特徵部204可能具有垂直的(即本質上為90度)輪廓角,如圖2所示。特徵部204可能依據應用而具有錐形輪廓(即輪廓角小於90度)。矽蝕刻可為深矽蝕刻,其中特徵部被蝕刻至範圍從5微米到800微米之深度,而有競爭力的CMOS元件之層的一般厚度為3到5微米。例如,特徵部之長寬比最少可為80,或者,特徵部之深度至少可為80μm。然而,本發明適用於任何種類之矽蝕刻。
在蝕刻處理期間,鈍化發生在側壁206及特徵部204之底部208上。由於提供偏壓(圖1,步驟106),帶電粒子(離子)轟擊特徵部之底部208,但幾乎不或本質上很少在側壁206上。於底部上之離子碰撞促進導致蝕刻之化學反應。因此,在側壁上,鈍化層210之沉積持續保護側壁206免受來自蝕刻氣體之蝕刻劑(F)自由基。另一方面,在特徵部之底部208,鈍化層210被沉積且同時被協助蝕刻之離子移除,而暴露之矽被自由基(radicals)蝕刻。由於鈍化層之形成比藉由矽材料之習知表面氧化者快很多,故認為可更有效率地執行蝕刻處理。
在利用鈍化層將期望之特徵部蝕刻之後,中止蝕刻氣流及化學氣相沉積氣流(圖1,步驟112)。
利用含有含氟氣體(如SF6)的蝕刻氣體,以及含矽化學氣相沉積氣體(如TEOS蒸氣),以連續、非交替之蝕刻處理(穩態)可達到高蝕刻效率及期望的處理彈性。處理為連續性,因為即使供給氣體流量設定點可能在處理期間改變(例如,從較高值變化到較低值,或反之亦然),蝕刻氣流並不會被時開時關;而是,在特徵部204被蝕刻至矽層200時,氣體供應仍繼續保持連續性。處理為非交替性,因為其不會從『蝕刻』狀態變成『沉積』狀態;而是,矽蝕刻及蝕刻抑制(鈍化)在蝕刻處理期間同時發生。上述連續處理之蝕刻效率可被顯著地改善超越快速交替處理,因為矽在整體處理時間之100%之期間被移除。此外,由於氣流為連續,可使用標準硬體如氣流控制器,從而降低支持處理所需的系統成本及複雜度。
穩態矽蝕刻處理之範例,係在2500W之TCP功率及250V之偏壓下,使用含有SF6之蝕刻氣體及含有OMCTS蒸氣之化學氣相沉積氣體。處理氣體流可包含900sccm SF6、20sccm OMCTS蒸氣,及選擇性之80mTorr之100sccm O2,及50sccm SiF4。晶圓夾頭溫度設定在0℃。
此外,在連續蝕刻處理期間,可藉由改變一般處理參數(如電漿功率、晶圓偏壓功率、處理腔室壓力,或類似者)來增進連續蝕刻處理之處理效能及彈性。例如,可以開/關或高/低之方式使電漿電源、及/或晶圓偏壓產生脈衝,以平衡抵達晶圓之中性對帶電反應性電漿成分之比率。在另一例子中,在連續蝕刻處理期間,電漿功率、晶圓偏壓功率、及/或電漿處理腔室中的壓力可從高值變化到低值,或反之亦然。
圖3概要地闡明電漿處理系統300之例子,該系統可用來執行依據本發明之實施例之蝕刻矽層之處理。電漿處理系統300包含具有電漿處理腔室304於其中之電漿反應器302。由匹配網路308調整之電漿電源306提供電力至靠近視窗312之TCP線圈(變壓器之主要線圈)310,以在電漿處理腔室304中產生電漿314。線圈(上電源)310可用來在處理腔室304內產生均勻擴散輪廓。例如,TCP線圈310可用來在電漿314中產生環狀功率分佈。裝設視窗312以隔開TCP線圈310與電漿腔室304,同時容許能量從TCP線圈310通過至電漿腔室304。由匹配網路318調整之晶圓偏壓電源316提供電力至電極320,以設定由電極320加以支撐之晶圓322上之偏壓。控制器324設定電漿電源306及晶圓偏壓電壓316之點。
電漿電源306及晶圓偏壓電源316可被設置以在特定射頻下運作,例如,13.56MHz。可適當地製作電漿電源306及晶圓偏壓電源316以供給一範圍之電力以達到期望之處理效能。例如,在本發明之實施例中,電漿電源306可供給範圍為500到6000瓦之功率,而晶圓偏壓電源316可供給範圍為20到1000V之偏壓。此外,TCP線圈310及/或電極320可包含兩個以上之子線圈或子電極,其可由單一電源供給電力或由多重電源供給電力。
如圖3所示,電漿處理系統300更包含氣體源/氣體供給機構330。氣體源包含蝕刻氣體源332、化學氣相沉積氣體源334、及選擇性之額外氣體源336。氣體源332、334、及336透過氣體入口340與處理腔室304流體相連。氣體入口340可位於腔室304中任何有利位置上,且可以任何形式注入氣體,如單一噴嘴或噴淋頭。然而,最好氣體入口340可用來產生『可調』氣體注入剖面(injection profile),其容許各氣流之獨立調整至處理腔室304中的多重區域。應注意,雖然圖3僅闡明單一氣體入口340,然而蝕刻氣體及化學氣相沉積氣體可從不同氣體入口(未顯示)及相同氣體入口340通入處理腔室中。不同氣體入口可被設置於處理腔室304之不同位置,且可調整氣體入口之位置,以將蝕刻及化學氣相沉積處理最佳化。例如,可決定氣體入口之位置以降低任何外來的沉積。應注意本發明不受限於處理腔室304或電漿處理系統300之特定設計或構造。透過壓力控制閥342及泵浦344可從腔室304移除處理氣體及副產品,其亦用來維持電漿處理腔室304內之特定壓力。氣體源/氣體供給機構330乃受控於控制器324。
電漿處理系統300亦可包含視窗冷凍系統(未顯示),以降低橫越視窗312之溫度梯度並降低視窗312之整體運作溫度。
圖4概要地闡明適合實施控制器324(在圖3中)之電腦系統400之方塊圖,該控制器可用於本發明之一個以上之實施例。電腦系統400可具有許多實體形式,範圍從積體電路、印刷電路板、及小型手持裝置上至大型超級電腦。在電腦系統400中,附屬在系統匯流排420上者為各種子系統。處理器422(也稱為中央處理單元或CPU)與包含系統記憶體424之儲存裝置相連接。記憶體424包含隨機存取記憶體(RAM,read access memory)及唯讀記憶體(ROM,read only memory)。如同技術中所熟知者,ROM單向地傳輸資料與指令至CPU,而RAM一般以雙向方式傳輸資料與指令。這兩種型態的記憶體可以包含任何以下所描述的適當種類之電腦可讀媒體。固定磁碟426亦雙向地連接在CPU 422上;它提供額外的資料儲存能力並包含任何以下所描述的電腦可讀媒體。固定磁碟426可用來儲存程式、資料等,一般為比主要儲存媒體更慢速之輔助儲存媒體(例如硬碟)。應了解:在適當的情況下,保留在固定磁碟426內的資訊可用標準方式併入記憶體424中當作虛擬記憶體。透過磁碟機428,卸除式磁碟414可用來傳送資料進出電腦系統400。卸除式磁碟414可採取任何以下所描述的電腦可讀媒體之形式。亦可透過串列埠432而使用可攜式記憶體434,如USB快閃驅動裝置。
亦將CPU 422連接到各種輸入/輸出裝置,如顯示器404、鍵盤410、使用者指示裝置412如電腦滑鼠、揚聲器430,及輸入/輸出(I/O)控制器436。一般而言,輸入/輸出裝置可以是下列任一:視訊顯示器、軌跡球、滑鼠,鍵盤,麥克風,觸摸式顯示器、轉換讀卡機、讀磁帶或紙帶機、輸入板、尖筆、聲音或手寫辨識器、生物讀取機或其他電腦。CPU 422也可選擇性地使用網路介面440連接到另一電腦或電信網路。利用此一網路介面,預期CPU 422在執行上述方法步驟的過程中,可從網路接收資訊或輸出資訊到網路。再者,本發明的方法實施例可單獨在CPU 422上執行,或透過例如結合分享一部分處理之遠端CPU之網際網路來執行。
電腦系統400可用來收集及儲存相關處理資料(如氣流、壓力、溫度、功率及類似者)以診斷電漿處理系統以及控制電漿處理。
此外,本發明的實施例進一步與有電腦可讀媒體之電腦儲存產品相關,該電腦可讀媒體上具有用以執行各種電腦執行運算之電腦碼。媒體與電腦碼可以是為了本發明之用途所特別設計及建構的,或是對精於電腦軟體技術之人士而言,它們可以是熟知且可用的。電腦可讀媒體的例子包含但不限於:磁性媒體諸如硬碟、磁片及磁帶;光學媒體諸如唯讀光碟(CD-ROM,compact disc read only memory)及全像裝置;磁光媒體,諸如軟磁光碟;及硬體裝置,專用於儲存與執行程式碼,諸如專用積體電路(ASIC,application-specific integrated circuit)、可程式化邏輯元件(PLD,programmable logic device)、ROM與RAM裝置。電腦碼的例子包含機械碼(如由編譯器所產生者)及包含利用譯碼器而由電腦所執行之較高階碼的檔案。電腦可讀媒體也可以是經由實現在載波上的電腦資料信號加以傳送且表示一連串可由處理器來執行的指令之電腦碼。
依據本發明之實施例,下游電漿腔室乃用來蝕刻矽層,而化學氣相沉積氣流可通入電漿下游。圖5概要地闡明用於本發明之實施例之程序,於其中矽層乃透過形成於其上之圖案化遮罩而被蝕刻(使用下游蝕刻腔室)。圖6概要地闡明下游電漿處理系統600之例子,該系統用來執行依據本發明之實施例之蝕刻矽層之程序。
如圖6所示,下游電漿處理系統600包含蝕刻腔室602及電漿腔室610。由匹配網路608調整之電漿電源606供給電力至位於蝕刻腔室602頂部之電漿腔室610。電漿腔室610可利用RF功率或微波供給電漿612能量。反應媒介物(蝕刻劑媒介物)650透過埠口652從電漿612流入蝕刻腔室602。基於晶圓之電漿源及偏壓電源616提供電漿及偏壓。由匹配網路618調整之電源616提供電力至電極620,以設定由電極620支承之晶圓622上的偏壓。控制器624設定電漿電源606及基於晶圓之電漿源及偏壓電源616之點。可利用上述之電腦系統400(圖4A及4B)來實施控制器624。此外,基於晶圓之電漿源及偏壓電源616可提供一種以上之頻率。例如,可使用13.56MHz(單獨)、27MHz與2MHz、及27MHz或更高(如60MHz)與400kHz。基於晶圓之電漿源及偏壓電源616可包含兩不同發電機:一較高頻率發電機作為電漿源,及另一具有較低頻率者作為偏壓源。
下游電漿處理系統600更包含氣體源/氣體供應機構630。氣體源包含蝕刻氣體源632、化學氣相沉積氣體源636、及選擇性之額外氣體源634。含氟氣體源632及額外氣體源(選擇性)634乃透過氣體入口614與電漿腔室610流體相連。蝕刻氣體源632乃透過另一氣體入口640與蝕刻腔室602流體相連。氣體入口614及640可分別位於電漿腔室610及蝕刻腔室602中任何有利位置上,且可以任何形式注入氣體,如單一噴嘴或噴淋頭。然而,最好氣體入口614及640可用來產生『可調』氣體注入輪廓,其容許各氣流之獨立調整。應注意,氣體入口614及640之位置不受限於圖6所闡明者。可調整氣體入口614及640之位置以將蝕刻及化學氣相沉積處理最佳化。例如,可決定氣體入口640之位置以降低任何外來的沉積。應注意本發明不受限於處理腔室602或電漿處理系統600之特定設計或構造。透過壓力控制閥642及泵浦644可從蝕刻腔室602移除處理氣體及副產品,其亦用來維持蝕刻腔室602內之特定壓力。氣體源/氣體供給機構630乃受控於控制器624。
如圖5所示,將含氟蝕刻氣體供給至上游電漿腔室610(步驟502),且電漿係由蝕刻氣體產生(步驟504)。蝕刻氣體可包含類似於先前實施例之其他成分,其可由額外氣體源634提供。來自電漿612之反應媒介物650被傳送至蝕刻腔室602(步驟506)。反應媒介物650包含自由基及離子。將含矽化學氣相沉積氣體(例如,TEOS或OMCTS)透過入口640通入蝕刻腔室602(步驟508),以使反應媒介物650包含含矽氣體蒸氣。提供腔室(基於晶圓)電漿功率及偏壓(步驟510),且將特徵部蝕刻至矽層(步驟512),同時由含矽氣體蒸氣將含矽鈍化層(介電層)沉積於被蝕刻之特徵部側壁上(步驟514)。接著,中止反應媒介物及化學氣相沉積氣體(步驟516)。
依據本發明之實施例,利用化學氣相沉積之鈍化適用於氣體調節程序,其由反複交替之沉積及蝕刻步驟所構成。一般來說,蝕刻步驟使用含有SF6之蝕刻氣體,而沉積步驟使用含有C4F8之沉積氣體,其沉積包含C-C鍵結之基於碳之鈍化層。申請人使用小量SiF4作為添加物以產生C-Si鍵結,以更改基於碳之鈍化層之特性。可將依據本發明之實施例之化學氣相沉積應用於上述沉積步驟,俾能沉積含矽之基於氧化物之鈍化層,而非基於碳之鈍化層。使用含矽化學氣相沉積氣體(例如,TEOS或OMCTS)以代替C4F8沉積氣體。或者,可使用快速交替程序及穩態程序之混合程序。上述混合程序在兩階段(子程序)之間交替進行:1)整體蝕刻階段,其含有很多SF6(或類似的矽蝕刻劑)且確實具有些許矽鈍化成分;及2)整體沉積程序,含有很多矽鈍化氣體但具有些許SF6以供緩慢蝕刻。一般認為使用含矽化學氣相沉積降低沉積/鈍化步驟之時間且/或提供側壁輪廓之進一步控制。
本發明可在不離開本發明之精神及基本特徵下作各種特定的例示。因此本實施例應被視為舉例性而非限制性者,且本發明之範圍為由隨附之申請專利範圍所限定而並非由上述說明所限制,所有與申請專利範圍意義相等之變化均應包含於本發明之中。
102...提供含氟蝕刻氣體及含矽化學氣相沉積氣體
104...產生電漿
106...提供偏壓
108...將特徵部蝕刻至矽
110...於被蝕刻之特徵部側壁上沉積鈍化層
112...中止蝕刻氣體及化學氣相沉積氣體
200...矽層
202...遮罩
204...特徵部
206...側壁
208...底部
210...鈍化層
300...電漿處理系統
302...電漿反應器
304...電漿處理腔室
306...電漿電源
308...匹配網路
310...TCP線圈
312...視窗
314...電漿
316...晶圓偏壓電源
318...匹配網路
320...電極
322...晶圓
324...控制器
330...氣體源/氣體供給機構
332...蝕刻氣體源
334...化學氣相沉積氣體源
336...額外氣體源
340...氣體入口
342...壓力控制閥
344...泵浦
400...電腦系統
404...顯示器
410...鍵盤
412...使用者指示裝置
414...卸除式磁碟
420...系統匯流排
422...CPU
424...記憶體
426...固定磁碟
428...磁碟機
430...揚聲器
432...串列埠
434...可攜式記憶體
436...輸入/輸出(I/O)控制器
440...網路介面
502...提供含氟蝕刻氣體
504...由蝕刻氣體產生電漿
506‧‧‧通入反應媒介物至蝕刻腔室
508‧‧‧將含矽化學氣相沉積氣體通入蝕刻腔室
510‧‧‧提供偏壓
512‧‧‧將特徵部蝕刻至矽
514‧‧‧沉積鈍化層於被蝕刻之特徵部側壁上
516‧‧‧中止蝕刻氣體及化學氣相沉積氣體
600‧‧‧下游電漿處理系統
602‧‧‧蝕刻腔室
606‧‧‧電漿電源
608‧‧‧匹配網路
610‧‧‧上游電漿腔室
612‧‧‧電漿
616‧‧‧基於晶圓之電漿源及偏壓電源
618‧‧‧匹配網路
620‧‧‧電極
622‧‧‧晶圓
624‧‧‧控制器
630‧‧‧氣體源/氣體供應機構
632‧‧‧蝕刻氣體源
634‧‧‧額外氣體源
636‧‧‧化學氣相沉積氣體源
640‧‧‧氣體入口
642‧‧‧壓力控制閥
644‧‧‧泵浦
650‧‧‧反應媒介物
652‧‧‧埠口
本發明是經由實施例而非限制例而在附圖之圖式中加以說明,其中相同參考標號表示相同元件,其中:
圖1為依據本發明之實施例之蝕刻矽層之處理的高階流程圖。
依據本發明之實施例,圖2概要地闡明矽層之橫剖面之例子,其中特徵部被蝕刻於矽層上。
圖3為用來實施本發明之實施例之電漿處理系統之例子的示意圖。
圖4闡明一電腦系統,其適合用來實施用於本發明之實施例之控制器。
圖5為依據本發明之實施例之蝕刻矽層之處理的高階流程圖。
圖6為用來實施本發明之實施例之下游電漿處理系統之例子的示意圖。
102...提供含氟蝕刻氣體及含矽化學氣相沉積氣體
104...產生電漿
106...提供偏壓
108...將特徵部蝕刻至矽
110...於被蝕刻之特徵部側壁上沉積鈍化層
112...中止蝕刻氣體及化學氣相沉積氣體

Claims (15)

  1. 一種矽層之蝕刻方法,該方法係利用其中放置該矽層之蝕刻腔室,並透過形成於該矽層上之圖案化遮罩加以完成,該方法包含:氣體供給步驟,提供含氟(F)蝕刻氣體以將特徵部蝕刻至該矽層,及提供含矽(Si)化學氣相沉積氣體以在該特徵部之側壁上形成含矽沉積層;電漿產生步驟,由該蝕刻氣體及該化學氣相沉積氣體產生電漿;偏壓供給步驟,提供偏壓;蝕刻步驟,利用該電漿並透過該圖案化遮罩將特徵部蝕刻至該矽層;沉積步驟,利用該電漿將含矽鈍化層沉積於被蝕刻之該特徵部之該側壁上,其中該鈍化層中的矽主要來自該化學氣相沉積氣體;及中止步驟,中止該蝕刻氣體及該化學氣相沉積氣體,其中該矽層之蝕刻方法係於穩態中執行,以使該矽層之該蝕刻步驟與該含矽鈍化層之該沉積步驟以非交替的方式同時發生,沉積在該特徵部之底部上的該含矽鈍化層同時亦被蝕刻而使該矽層露出,俾對該矽層進行蝕刻以繼續形成該特徵部,而沉積在該特徵部之該側壁上的該含矽鈍化層保護該側壁不受來自該蝕刻氣體之蝕刻劑自由基的影響。
  2. 如申請專利範圍第1項之矽層之蝕刻方法,其中該沉積步驟包含:由該化學氣相沉積氣體供給矽原子以形成該含矽鈍化層,而使該鈍化層中實質上有部分矽原子來自該化學氣相沉積氣體。
  3. 如申請專利範圍第2項之矽層之蝕刻方法,其中來自該化學氣相沉積氣體之該鈍化層中的矽原子為該鈍化層中的整體矽原子之50%以上。
  4. 如申請專利範圍第3項之矽層之蝕刻方法,其中來自該化學氣相沉積氣體之該鈍化層中的矽原子為該鈍化層中的整體矽原子之80%以上。
  5. 如申請專利範圍第4項之矽層之蝕刻方法,其中來自該化學氣相沉積氣體之該鈍化層中的矽原子為該鈍化層中的整體矽原子之95%以上。
  6. 如申請專利範圍第1項之矽層之蝕刻方法,其中該沉積步驟包含:沉積包含SiOxCy之該鈍化層,其中x及y並非皆為零。
  7. 如申請專利範圍第1項之矽層之蝕刻方法,其中該化學氣相沉積氣體包含:四乙基正矽酸鹽(TEOS,tetra-ethyl-ortho-silicate)蒸氣。
  8. 如申請專利範圍第1項之矽層之蝕刻方法,其中該化學氣相沉積氣體包含:八甲基環四矽氧烷(OMCTS,octa-methyl-cyclo-tetra-siloxane)蒸氣。
  9. 如申請專利範圍第1項之矽層之蝕刻方法,其中該化學氣相沉積氣體包含下列至少其中一者:矽烷蒸氣;矽酸鹽蒸氣;或矽氧烷蒸氣。
  10. 如申請專利範圍第1項之矽層之蝕刻方法,其中提供含氟(F)蝕刻氣體與提供含矽(Si)化學氣相沉積氣體的該氣體供給步驟包 括:預先混合該蝕刻氣體與該化學氣相沉積氣體,該化學氣相沉積氣體包含矽氧烷蒸氣。
  11. 如申請專利範圍第10項之矽層之蝕刻方法,其中該化學氣相沉積氣體更包含下列至少其中一者:矽烷蒸氣;及矽酸鹽蒸氣。
  12. 一種透過形成於矽層上之圖案化遮罩來蝕刻矽層的方法,其係利用蝕刻腔室,該矽層乃置於該蝕刻腔室中,該方法包含:蝕刻氣體供給步驟,提供含氟(F)蝕刻氣體至上游電漿腔室中,以將特徵部蝕刻至該矽層;電漿產生步驟,由該上游電漿腔室中的該蝕刻氣體產生電漿;通入該電漿步驟,令該電漿從該上游電漿腔室流入該蝕刻腔室;化學氣相沉積氣體供給步驟,和該電漿分開提供含矽(Si)化學氣相沉積氣體至該蝕刻腔室,在該電漿下游引入該含矽(Si)化學氣相沉積氣體以形成包含該電漿與含矽化學蒸氣之反應媒介物;偏壓供給步驟,提供偏壓;蝕刻步驟,利用該反應媒介物並透過該圖案化遮罩將特徵部蝕刻至該矽層;沉積步驟,利用該反應媒介物將含矽鈍化層沉積於被蝕刻至該矽層之該特徵部之側壁上,其中該鈍化層中的矽主要來自該化學氣相沉積氣體;及中止步驟,中止該反應媒介物及該化學氣相沉積氣體之流動;其中該蝕刻矽層的方法係於穩態中執行,以使該矽層之蝕刻步驟與該含矽鈍化層之沉積步驟以非交替的方式同時發生,沉積在該特徵部之底部上的該含矽鈍化層同時亦被蝕刻而使該矽層露出,俾對該矽層進行蝕刻以繼續形成該特徵部,而沉積在該特徵 部之該側壁上的該含矽鈍化層保護該側壁不受來自該蝕刻氣體之蝕刻劑自由基的影響。
  13. 如申請專利範圍第12項之透過形成於矽層上之圖案化遮罩來蝕刻矽層的方法,其中該化學氣相沉積氣體包含:八甲基環四矽氧烷(OMCTS,octa-methyl-cyclo-tetra-siloxane)蒸氣。
  14. 如申請專利範圍第12項之透過形成於矽層上之圖案化遮罩來蝕刻矽層的方法,其中該電漿通過設置在該上游電漿腔室與該蝕刻腔室之間的埠口而自該上游電漿腔室流入該蝕刻腔室,該埠口連接該上游電漿腔室與該蝕刻腔室。
  15. 一種透過圖案化遮罩將特徵部蝕刻至矽層的設備,包含:一電漿處理腔室,包含:一室壁,形成電漿處理腔室之外殼;一基板支座,支承在該電漿處理腔室之外殼內之一基板;一壓力調節器,用以調節該電漿處理腔室之外殼內的壓力;至少一電極,用以提供電力至該電漿處理腔室之外殼,以維持一電漿;至少一RF電源,其與該至少一電極電性相連;一氣體入口,用以提供氣體至該電漿處理腔室之外殼;及一氣體出口,用以從該電漿處理腔室之外殼排出氣體;一氣體源,其與該氣體入口流體連通,包含:一蝕刻氣體源;及一化學氣相沉積氣體源;及一控制器,以可控制之方式連結至該氣體源、RF偏壓電源、及該至少一RF電源,包含:至少一處理器;及電腦可讀媒體,包含: 用以蝕刻該矽層之電腦可讀碼,包含:令含氟(F)蝕刻氣體從該蝕刻氣體源流入該電漿處理腔室之電腦可讀碼;令含矽(Si)化學氣相沉積氣體從該化學氣相沉積氣體源流入該電漿處理腔室之電腦可讀碼;由該蝕刻氣體及該化學氣相沉積氣體形成電漿之電腦可讀碼;提供偏壓之電腦可讀碼;透過該圖案化遮罩並利用該電漿而將特徵部蝕刻至該矽層之電腦可讀碼;利用該電漿將含矽鈍化層沉積於被蝕刻之該特徵部之該側壁上,以使該鈍化層中的矽主要來自該化學氣相沉積氣體之電腦可讀碼;中止該蝕刻氣體及該化學氣相沉積氣體之電腦可讀碼;及於穩態中執行該蝕刻與該沉積之電腦可讀碼,以使該矽層之該蝕刻與該含矽鈍化層之該沉積以非交替的方式同時發生,沉積在該特徵部之底部上的該含矽鈍化層同時亦被蝕刻而使該矽層露出,俾對該矽層進行蝕刻以繼續形成該特徵部,而沉積在該特徵部之該側壁上的該含矽鈍化層保護該側壁不受來自該蝕刻氣體之蝕刻劑自由基的影響。
TW098135954A 2008-10-23 2009-10-23 利用化學氣相沉積進行鈍化之矽蝕刻 TWI528447B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/257,215 US9018098B2 (en) 2008-10-23 2008-10-23 Silicon etch with passivation using chemical vapor deposition

Publications (2)

Publication Number Publication Date
TW201017751A TW201017751A (en) 2010-05-01
TWI528447B true TWI528447B (zh) 2016-04-01

Family

ID=42117929

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098135954A TWI528447B (zh) 2008-10-23 2009-10-23 利用化學氣相沉積進行鈍化之矽蝕刻

Country Status (6)

Country Link
US (1) US9018098B2 (zh)
JP (1) JP5557843B2 (zh)
KR (1) KR101758932B1 (zh)
CN (1) CN102187437B (zh)
TW (1) TWI528447B (zh)
WO (1) WO2010047978A2 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009085672A2 (en) 2007-12-21 2009-07-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
EP2251454B1 (en) 2009-05-13 2014-07-23 SiO2 Medical Products, Inc. Vessel coating and inspection
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
US9458536B2 (en) 2009-07-02 2016-10-04 Sio2 Medical Products, Inc. PECVD coating methods for capped syringes, cartridges and other articles
US11624115B2 (en) 2010-05-12 2023-04-11 Sio2 Medical Products, Inc. Syringe with PECVD lubrication
US9878101B2 (en) 2010-11-12 2018-01-30 Sio2 Medical Products, Inc. Cyclic olefin polymer vessels and vessel coating methods
US9272095B2 (en) 2011-04-01 2016-03-01 Sio2 Medical Products, Inc. Vessels, contact surfaces, and coating and inspection apparatus and methods
JP5913830B2 (ja) * 2011-04-21 2016-04-27 株式会社アルバック シリコン基板のエッチング方法
US11116695B2 (en) 2011-11-11 2021-09-14 Sio2 Medical Products, Inc. Blood sample collection tube
JP6095678B2 (ja) 2011-11-11 2017-03-15 エスアイオーツー・メディカル・プロダクツ・インコーポレイテッド 薬剤パッケージ用の不動態化、pH保護又は滑性皮膜、被覆プロセス及び装置
CN103159163B (zh) 2011-12-19 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法及基片处理设备
EP2846755A1 (en) 2012-05-09 2015-03-18 SiO2 Medical Products, Inc. Saccharide protective coating for pharmaceutical package
CA2890066C (en) 2012-11-01 2021-11-09 Sio2 Medical Products, Inc. Coating inspection method
WO2014078666A1 (en) 2012-11-16 2014-05-22 Sio2 Medical Products, Inc. Method and apparatus for detecting rapid barrier coating integrity characteristics
US9764093B2 (en) 2012-11-30 2017-09-19 Sio2 Medical Products, Inc. Controlling the uniformity of PECVD deposition
CA2892294C (en) 2012-11-30 2021-07-27 Sio2 Medical Products, Inc. Controlling the uniformity of pecvd deposition on medical syringes, cartridges, and the like
CN103972155A (zh) * 2013-02-05 2014-08-06 中微半导体设备(上海)有限公司 一种在硅基底刻蚀通孔的方法
US20160015898A1 (en) 2013-03-01 2016-01-21 Sio2 Medical Products, Inc. Plasma or cvd pre-treatment for lubricated pharmaceutical package, coating process and apparatus
EP4234753A3 (en) 2013-03-11 2023-11-01 SiO2 Medical Products, Inc. Coated packaging
US9937099B2 (en) 2013-03-11 2018-04-10 Sio2 Medical Products, Inc. Trilayer coated pharmaceutical packaging with low oxygen transmission rate
US9863042B2 (en) 2013-03-15 2018-01-09 Sio2 Medical Products, Inc. PECVD lubricity vessel coating, coating process and apparatus providing different power levels in two phases
US9054050B2 (en) * 2013-11-06 2015-06-09 Tokyo Electron Limited Method for deep silicon etching using gas pulsing
US9418867B2 (en) 2014-01-10 2016-08-16 Applied Materials, Inc. Mask passivation using plasma
US11066745B2 (en) 2014-03-28 2021-07-20 Sio2 Medical Products, Inc. Antistatic coatings for plastic vessels
US9761459B2 (en) * 2015-08-05 2017-09-12 Lam Research Corporation Systems and methods for reverse pulsing
CN108138316A (zh) 2015-08-18 2018-06-08 Sio2医药产品公司 具有低氧气传输速率的药物和其他包装
US10177002B2 (en) * 2016-04-29 2019-01-08 Applied Materials, Inc. Methods for chemical etching of silicon
US11056722B2 (en) * 2018-02-08 2021-07-06 International Business Machines Corporation Tool and method of fabricating a self-aligned solid state thin film battery
US10679853B2 (en) 2018-02-08 2020-06-09 International Business Machines Corporation Self-aligned, over etched hard mask fabrication method and structure
CN111627806A (zh) 2019-02-28 2020-09-04 东京毅力科创株式会社 基片处理方法和基片处理装置
CN112259474A (zh) * 2020-10-19 2021-01-22 上海华力集成电路制造有限公司 集成电路加工设备的等离子体源总成
JP7320554B2 (ja) 2021-04-27 2023-08-03 株式会社アルバック エッチング方法
CN114141997B (zh) * 2021-10-12 2023-09-29 维达力实业(深圳)有限公司 碳包覆含硅球体及其制备方法和应用

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3353492B2 (ja) 1994-10-18 2002-12-03 ソニー株式会社 シリコン材料のパターニング方法
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
US6534409B1 (en) * 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
DE19706682C2 (de) * 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
JPH10256260A (ja) 1997-03-11 1998-09-25 Sony Corp 高融点金属系材料層を有するゲート電極の形成方法、及び高融点金属系材料層を有するゲート電極を備えた半導体装置の製造方法
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
JPH1197414A (ja) 1997-09-25 1999-04-09 Sony Corp 酸化シリコン系絶縁膜のプラズマエッチング方法
JPH11111686A (ja) 1997-10-01 1999-04-23 Nippon Telegr & Teleph Corp <Ntt> 低ガス圧プラズマエッチング方法
US20020076935A1 (en) * 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
US5904520A (en) * 1998-01-05 1999-05-18 Utek Semiconductor Corp. Method of fabricating a CMOS transistor
WO1999067817A1 (en) * 1998-06-22 1999-12-29 Applied Materials, Inc. Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion
TW412792B (en) * 1999-02-10 2000-11-21 Applied Materials Inc Etching back process for solving the plug loss
US6458648B1 (en) * 1999-12-17 2002-10-01 Agere Systems Guardian Corp. Method for in-situ removal of side walls in MOM capacitor formation
US6491835B1 (en) * 1999-12-20 2002-12-10 Applied Materials, Inc. Metal mask etching of silicon
JP2001319925A (ja) 2000-05-12 2001-11-16 Chemitoronics Co Ltd プラズマエッチング装置
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US6387804B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. Passivation of sidewall spacers using ozonated water
US6680232B2 (en) * 2000-09-22 2004-01-20 Fairchild Semiconductor Corporation Trench etch with incremental oxygen flow
US6821884B2 (en) * 2001-02-15 2004-11-23 Interuniversitair Microelektronica Centrum (Imec) Method of fabricating a semiconductor device
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
JP3527901B2 (ja) * 2001-07-24 2004-05-17 株式会社日立製作所 プラズマエッチング方法
JP2005508078A (ja) * 2001-10-31 2005-03-24 東京エレクトロン株式会社 高アスペクト比形態のエッチング方法
AU2002367178A1 (en) * 2001-12-27 2003-07-15 Kabushiki Kaisha Toshiba Etching method and plasma etching device
US7129178B1 (en) * 2002-02-13 2006-10-31 Cypress Semiconductor Corp. Reducing defect formation within an etched semiconductor topography
US7169255B2 (en) * 2002-02-15 2007-01-30 Hitachi High-Technologies Corporation Plasma processing apparatus
DE10209763A1 (de) * 2002-03-05 2003-10-02 Bosch Gmbh Robert Vorrichtung und Verfahren zum anisotropen Plasmaätzen eines Substrates, insbesondere eines Siliziumkörpers
JP4048802B2 (ja) 2002-03-08 2008-02-20 富士電機デバイステクノロジー株式会社 トレンチ形成方法
US7547635B2 (en) * 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
JP4184851B2 (ja) * 2003-03-31 2008-11-19 東京エレクトロン株式会社 プラズマ処理方法
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7348245B2 (en) * 2003-04-28 2008-03-25 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US6958112B2 (en) * 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
US20050145341A1 (en) * 2003-11-19 2005-07-07 Masaki Suzuki Plasma processing apparatus
JP4381963B2 (ja) 2003-11-19 2009-12-09 パナソニック株式会社 プラズマ処理装置
DE10361635B4 (de) * 2003-12-30 2010-05-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Abstandselements für ein Leitungselement durch anwenden einer Ätzstoppschicht, die durch eine stark richtungsgebundene Abscheidetechnik aufgebracht wird und Transistor mit Abstandselement
US7202170B2 (en) * 2004-01-20 2007-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of improving etching profile of floating gates for flash memory devices
US7358192B2 (en) 2004-04-08 2008-04-15 Applied Materials, Inc. Method and apparatus for in-situ film stack processing
US7285503B2 (en) * 2004-06-21 2007-10-23 Applied Materials, Inc. Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition
US7135396B1 (en) * 2004-09-13 2006-11-14 Spansion Llc Method of making a semiconductor structure
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7645707B2 (en) * 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
JP4488999B2 (ja) 2005-10-07 2010-06-23 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
KR100801308B1 (ko) * 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
US7780865B2 (en) * 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
KR100763514B1 (ko) * 2006-06-30 2007-10-04 삼성전자주식회사 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법
US7829465B2 (en) * 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
JP5177997B2 (ja) * 2006-11-22 2013-04-10 Sppテクノロジーズ株式会社 高アスペクト比の開口を有するシリコン構造体、その製造方法、その製造装置、及びその製造プログラム
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation

Also Published As

Publication number Publication date
WO2010047978A3 (en) 2010-07-01
CN102187437B (zh) 2013-07-24
WO2010047978A2 (en) 2010-04-29
JP2012507145A (ja) 2012-03-22
US9018098B2 (en) 2015-04-28
KR101758932B1 (ko) 2017-07-18
US20100105208A1 (en) 2010-04-29
KR20110074755A (ko) 2011-07-01
JP5557843B2 (ja) 2014-07-23
TW201017751A (en) 2010-05-01
CN102187437A (zh) 2011-09-14

Similar Documents

Publication Publication Date Title
TWI528447B (zh) 利用化學氣相沉積進行鈍化之矽蝕刻
TWI506691B (zh) 利用電漿增強氧化進行鈍化之矽蝕刻
TWI451496B (zh) 含鎢層之蝕刻微負載效應的控制方法
TWI538047B (zh) 矽蝕刻用之無機快速交替製程
TWI446438B (zh) 用以控制微負載效應之脈衝偏壓電漿處理
TWI469211B (zh) 矽結構之製造及藉由輪廓控制之矽深蝕刻
CN102169823B (zh) 半导体装置的制造方法和等离子体蚀刻装置
TWI545648B (zh) 擬硬遮罩用之擺動控制
JP5489724B2 (ja) エッチング中のラインエンドショートニングの低減
TWI424490B (zh) 垂直輪廓修正
KR20140056068A (ko) 텅스텐 에칭의 방법
TWI630653B (zh) 具有預蝕刻暫態調節之蝕刻過程