TWI504159B - 連續近似暫存式類比數位轉換器及其方法 - Google Patents

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Description

連續近似暫存式類比數位轉換器及其方法
本發明係為一種類比數位轉換器，特別是關於一種連續近似暫存式類比數位轉換器及其方法。
連續近似暫存器(Successive-Approximation-Register，SAR)型的類比數位轉換器(ADC)被應用於許多領域。如第1圖所示，其為傳統N-bit SAR ADC 100的示意圖。ADC 100轉換類比輸入訊號Vin為數位輸出資料D，其包含：N個電容，分別為電容101、電容102、電容103、電容104、電容105、電容106、開關120、N個單刀三投(SPTT)開關111、開關112、開關113、開關114、開關115、單刀雙投(SPDT)的開關116、比較器130與SAR邏輯。其中，電容101、電容102、電容103、電容104、電容105之電容值分別為C N-1 、C N -2 、........、C 0 。額外的電容106其電容值C 0 ，而N個電容101、電容102、電容103、電容104、電容105的頂板和額外的電容106共同連接於共同端121。開關120依據取樣訊號SAMP而使共同端121連接到接地端。N個單刀三投(SPTT)開關111、開關112、開關113、開關114、開關115個別將N個電容101、電容102、電容103、電容104、電容105的底板與以下之一連接：類比輸入訊號Vin，正的參考電壓V R ，負的參考電壓-V R 。單刀雙投(SPDT)的開關116連接額外的電容106底板到類比輸入訊號V in 或負參考電壓-V R 其中之一。比較器130則比較共同端121的電壓Vx和接地電位，並輸出決策訊號Q。SAR邏輯接收決策訊號Q，並且輸出取樣訊號SAMP和複數個控制位元(control bit)去控制SPTT 111、SPTT112、SPTT113、 SPTT114、SPTT115和SPDT 116。
每個SPTT接收個別的控制位元b n ，n=N-1、N-2、.....0。例如SPTT 111接收b N-1 ，SPTT 113接收b 2 ，SPTT 115接收b 0 。在每個SPTT中，若取樣訊號SAMP生效時，將其對應的電容底板連接至類比輸入訊號V in ；若取樣訊號SAMP失效且其對應的控制位元為1時，將其對應的電容底板連接至正的參考電壓V R ；若取樣訊號SAMP失效且其對應的控制位元為0時，將其對應的電容底板連接至負的參考電壓-V R 。例如：若取樣訊號SAMP生效時，連接電容102的底板到類比輸入訊號V in ；若取樣訊號SAMP失效且b N-2 為1時，連接電容102的底板至正的參考電壓V R ；若取樣訊號SAMP失效且b N-2 為0時，連接電容102的底板至負的參考電壓-V R 。在SPDT 116中，若取樣訊號SAMP生效時，電容106的底板連接至類比輸入訊號V in ；反之，連接電容106的底板到負的參考電壓-V R 。
欲實現類比數位轉換，SAR邏輯140首先使取樣訊號SAMP生效，以連接所有電容的底板(例如：電容101、電容102.....電容106)到類比輸入訊號V in ，並且連接所有電容的頂板到接地端以有效地取樣類比輸入訊號V in 至所有電容。然後，SAR邏輯140使取樣訊號SAMP失效，開始一連續近似程序而決定所有控制位元b n 之最佳值以使電壓Vx逐漸接近接地電位。連續近似係以疊代(iteration)方式進行，開始於解析最高位元MSB(most significant bit)bN-1 而終於解析最低位元LSB(least significant bit)b0。所有控制位元的初始值均為0。當解析位元b n 係在目前的疊代中，SAR邏輯140首先設定b n 為1，然後等待比較器130輸出決策訊號Q。假如決策訊號Q為1，讓b n 保持為1，並移動到下一個疊代以解析下一個位元b n-1 。反之，切換b n 為0，並且移到下一個疊代以解析下一個位元b n-1 。當所有疊代的被執行後，SAR邏輯140輸出控制位元b n 的最後值，當為數位輸出資料D。
先前技術ADC 100中，電容值C N-1 、C N -2 、.........C 0 係為2的冪次數，例如，C n =2 n C 0 ，因此，其所對應的控制位元b n 的權重也是2的冪次數。先前技術ADC 100易於產生動態誤差，其原因在於：疊代期間Vx 的解析不完整、熱雜訊等等。當疊代的過程中在b n 產生了不正確的解析度時，移動到下一個疊代去解析較不重要的位元，將沒有機會改正因當前疊代所產生的誤差。
一種習知方法(“12位元，45MS/s，3-mW多餘連續接近暫存器類比數位轉換器用數位的校正，”IEEE Journal of Solid-State Circuits，VOL.46.NO.11，November 2011，pages 2661-2672”)，其運用子索引2的數位類比轉換器(DAC)讓當前的疊代所產生的不正確的解析度可於後續的疊代改正，其中，電容以一小於2的因子縮放。該習知方法所揭露的方法藉由輔助電容而利於轉換速度的提升，其藉由動態門檻的導入而使比較速度加快。此方法的缺點是需要少數額外的電容，並且需要更多的精細處理。此外，該習知方法也建議了一個背景校正的方法以校正因電容值不匹配所導致的數位轉出資料D中的誤差。無論如何，校正仍須更多的精細處理或額外的處理過程。
因此，如何讓SAR類比數位轉換器可以改正因前一次疊代所發生的不正確的解析度的問題，並且，易於轉換而不需要額外的電容或精細處理，成為類比數位轉換器的重要研究課題。
本發明提供一種連續近似暫存類比數位轉換裝置，包含：複數個電容、 複數個開關網路、比較器、邏輯閘、計時器與連續近似暫存邏輯。每個電容具有一頂板與一底板，其中所有電容的頂板係連接於一共同端。開關於取樣訊號生效時連接共同端到接地端。每個開關網路個別連接到該些電容其中之一，並由取樣訊號與複數個控制位元控制，每個控制位元包含對應的一個接地位元與一資料位元，每個開關網路將電容之底板與以下其中之一連接：一類比輸入訊號、該接地端、一第一參考電壓、一第二參考電壓。比較器偵測共同端之電壓極性，當比較訊號生效時，輸出一決策訊號。邏輯閘接收決策訊號，並輸出準備訊號。計時器接收比較訊號並輸出超時訊號。連續近似暫存邏輯接收決策訊號、準備訊號與超時訊號，並輸出取樣訊號、比較訊號、控制位元和一輸出資料。
本發明又提供一種連續近似暫存類比數位轉換的方法，包含：(a)取樣一類比輸入訊號至複數個電容；(b)以該些電容的一總數初始化一內部變數為一上限；(c)命令比較器開始比較，以偵測該些電容之電壓極性，並運用計時器設定一比較上限時間；(d)若比較完成於計時器所設定之比較上限時間前，設定一內部變數所索引之一資料位元為一比較結果，反之設定內部變數所索引之資料位元為1或0而無關於比較結果；(e)依據內部變數所索引之資料位元調整對應之該些電容電壓；(f)遞減內部變數；及(g)若內部變數尚未到達一下限則回到步驟(c)，否則，基於在步驟(d)中所設定的所有資料位元之一權重總和輸出一輸出資料並返回步驟(a)。
本發明另提供一種連續近似暫存類比數位轉換裝置，本發明提供一種連續近似暫存類比數位轉換裝置，包含：複數個電容、複數個開關網路、比較器、邏輯閘、計時器與連續近似暫存邏輯。每個電容具有一頂板與一 底板，其中所有電容的頂板係連接於一共同端。開關於取樣訊號或重置訊號生效時連接共同端到接地端。每個開關網路個別連接到該些電容其中之一，並由取樣訊號與複數個控制位元控制，每個控制位元包含對應的一個接地位元與一資料位元，每個開關網路將電容之底板與以下其中之一連接：一類比輸入訊號、該接地端、一第一參考電壓、一第二參考電壓。比較器偵測共同端之電壓極性，當比較訊號生效時，輸出一決策訊號。邏輯閘接收決策訊號，並輸出準備訊號。計時器接收比較訊號並輸出超時訊號。連續近似暫存邏輯接收決策訊號、準備訊號與超時訊號，並輸出取樣訊號、比較訊號、控制位元和一輸出資料，在一校正模式下，取樣訊號不會生效，在一正常模式下，重置訊號不會生效。
本發明再提供一種連續近似暫存類比數位轉換的方法，包含：(a)清除複數個電容的電荷，其中每個電容各具有一索引；(b)依據校正時之電容之一權重所代表的一總數在該些電容上建立一初值電荷；(c)初始化一內部變數至校正時之電容之索引；(d)命令一比較器開始比較以偵測該些電容的一電壓極性，並開啟一計時器以設定一比較時間上限；(e)若在比較時間上限之前完成比較，所索引之一資料位元為一比較結果，反之設定該內部變數所索引之資料位元為1或0而無關於該比較結果；(f)依據該內部變數所索引之該電容所對應的該資料位元來調整該些電容電壓；(g)遞減內部變數。(h)若內部變數尚未到達一下限，回覆到步驟(d)，否則，基於在步驟(e)所設定的所有資料位元的一權重總和決定一校正權重給校正時的電容。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：
請參考第2A圖，其為本發明的實施例之SAR ADC196的示意圖。SAR ADC196轉換輸入訊號V in 成數位輸出資料D，其包含：電容201、電容202、電容203、電容204、電容205、開關220、開關211、開關212、開關213、開關214、開關215、比較器230、互斥或閘(XOR)260、計時器250與SAR邏輯240。
其中，N個電容分別為電容201、電容202、電容203、電容204、電容205，其電容值分別為C N-1 、C N -2 、.........C 0 ，且N為大於1的整數。電容201、電容202...電容205的所有頂板均電連接至共同端221，共同端221電壓V x 。開關220於邏輯訊號SAMP(亦即，取樣訊號)生效時連接共同端221到接地端。單刀四投的開關211、開關212、開關213、開關214、開關215個別連接到電容201、電容202、電容203、電容204、電容205並可連接到下列之一端：類比輸入訊號V in 、接地端、正的參考電壓V R 和負的參考電壓-V R 。比較器230比較共同端221之V x 與接地電位(亦即，比較共同端221的電壓極性)，當邏輯訊號COMP(亦即，比較訊號)生效，輸出二進制的決策訊號Q(亦即，原始決策訊號)和互補決策訊號QB(兩者可統稱決策訊號)，其藉由匯流排2輸出至互斥或閘(XOR)260與SAR邏輯240。互斥或閘(XOR)260接收Q和QB並輸出邏輯訊號RDY(亦即，準備訊號)。計時器250接收COMP和輸出邏輯訊號TO(亦即，超時訊號)。SAR邏輯240接收決策訊號Q、準備訊號RDY和超時訊號TO，並輸出取樣訊號SAMP、比較訊號COMP和複數個控制位元Z n 和b n 。控制位元Z n 和b n 係用於控制SPQT(單刀四投開關，亦即，開關網路)211、SPQT212、SPQT213、SPQT214、SPQT215。每 個SPQT接收對應的接地位元Z n 和資料位元b n ，n=N-1、N-2...、0，此處，接地位元與資料位元統稱為控制位元。例如，SPQT211接收ZN-1 和b N -1 ，SPQT213接收Z2 和b2 ，SPQT215接收Z0 和b0 。
每個SPQT的動作：若取樣訊號SAMP生效時，連接對應的電容的底板至類比輸入訊號V in 。若取樣訊號SAMP失效且對應的接地位元為1時，對應的電容底板連接到接地端。若取樣訊號SAMP失效，對應的接地位元為0且對應的資料位元為1時，對應的電容底板連接到正的參考電壓V R 。若取樣訊號SAMP失效，對應的接地位元為0且對應的資料位元為0時，對應的電容底板連接到負的參考電壓-V R 。舉一實例：假如取樣訊號SAMP生效，電容202的底板連接類比輸入訊號V in 。假如取樣訊號SAMP生效且Z N-2 為1時，電容202的底板連接至接地端。假如取樣訊號SAMP失效，Z N-2 為0且b N-2 為1時，電容202的底板連接至正的參考電壓V R 。假如取樣訊號SAMP失效，Z N-2 為0時且b N-2 為0時，電容202的底板連接至負的參考電壓-V R 。
欲實現類比數位轉換，SAR邏輯240先使取樣訊號生效，以連接所有電容的底板(例如：電容201、電容202、電容203、電容204、電容205)到類比輸入訊號V in ，並控制開關220連接所有電容的頂板到接地端以有效地取樣類比輸入訊號V in 至所有電容。然後，SAR邏輯240使取樣訊號SAMP失效，並使所有接地位元Z n 生效，且開始一連續近似程序以逐漸決定所有資料位元b n 的值，使得電壓V x 逐漸的接近接地電位。逐漸接近是以疊代的處理方式，其包括N個疊代步驟，開始於解析MSB(最高位元，最重要位元)b N -1 ，終止於解析LSB(最低位元，最不重要位元)b0 。在ith 疊代後，b N-i 被解析。例如：在第一次的疊代，b N -1 被解析，在第二次的疊代，b N -2 被解析，依此類推。在ith 疊代，解析出資料位元b N-i 。例如，1st 疊代，bn-1 解析出來，2nd 疊代，bn-2 解析出來，依此類推。
在ith 疊代進行解析資料位元b N-i 的過程中，SAR邏輯240運用下列的步驟：首先，使比較訊號COMP生效而命令比較器230進行比較，以決定Vx 是高於或低於接地電位，亦即，偵測共同端221之電壓極性。其次，SAR邏輯240等待從計時器250來的超時訊號TO的生效或從互斥或閘(XOR)260(亦即，邏輯閘)來的準備訊號RDY的生效，以先到者為準。假如準備訊號RDY先生效，SAR邏輯240鎖住決策訊號Q的值，使比較訊號COMP失效，設定b N-i 為Q，設定Z N-i 為0，移動至下一次疊代以解析下一資料位元b N-i -1 。假如超時訊號TO先生效，SAR邏輯240使比較訊號COMP失效，忽略決策訊號Q，分派其擁有的二進制值給b N-i ，設定Z N-i 為0，移動至下一疊代以解析下一資料位元b N-i -1 。當Nth 的疊代完成後，b0 被解析且Z0 被設定為0，SAR邏輯240使比較訊號COMP生效以命令比較器230執行最後的比較。然後，SAR邏輯240等待從計時器250來的超時訊號TO的生效或從互斥或閘260來的準備訊號RDY的生效，以先到者為準。當準備訊號RDY先生效，鎖住決策訊號Q的值，使比較訊號COMP失效，設定額外的資料b-1 為Q。假如超時訊號TO先生效，使比較訊號COMP失效，忽略Q並分派其擁有的二進制值給b-1 。於此，類比數位的轉換已被完成，並且，SAR邏輯240依照下列的方程式實現權位總和的計算以輸出數位輸出資料D：
W n =C n /C 0 (2)
以一較佳實施例但非用以限定本實施例而言，電容C 0 ,C 1 ,C 2 ,......C n -1 構成子基數2電容陣列如下：1<C n /C n -1 <2,for ,n =1,2,3....,N -1 (3)和 因此
正在進行的疊代當中所解析位元的權重，少於後續待解析疊代之所有位元的權重總和。假設，SAR ADC240正在當前疊代解析bn ，宜定義此疊代的臨界電壓為：
以當前疊代的V x 的值低於-V n ,critical 的情形為例，目前的資料位元b n 必須解析為1。假如某些原因(例如，雜訊)而使b n 被錯誤解析為0，在提供b0 =0 和Z0 =0後的V x 結果將低於，且低於後續尚未解析 之疊代的低限。這種不正確的解析度是個極嚴重的錯誤。以當前疊代的V x 的值高於-V n ,critical 的情為例，目前的資料位元b n 必須被解析為0。假如某些原因(例如：雜訊)而使b n 被錯誤解析為1，在提供b n =1和Zn =0後的V x 結果將 高於，且高於後續尚未解析之疊代的上限。在這種 不正確的解析度也是個極嚴重的錯誤。
考慮在當前疊代的V x 低於V n ,critical 且高於-V n ,critical ，即便目前的資料位元b n 未被正確解析，運用到錯的解析度給b n 和Z n =0所產生的V x 結果仍然會在剩餘的疊代可解析的範圍內。在這種情況下，b n 的解析度確實無關緊要，因為剩餘的疊代仍然可以逐步使V x 的值接近接地電位，無論b n =0或b n =1。換言之，存在一個不正確的解析可以被容忍的灰色地帶(介於-V n ,critical 與V n ,critical 二者之間)。請注意，當V x 超過灰色地帶，不正確的解析度將不能被容忍，但不大可能一開始錯誤的解析就會產生，因為在這種情況下，V x 遠離接地電位，其會採取較大的減值方式以提供給比較器產生錯誤的解析。
在一特例的實施例中，電容值C 0 、C 1 、.........、C N -1 以大於1小於2的共同比例構成一等比序列，明顯地，方程式(3)和方程式(4)即為此特例。在另一實施例中，電容值C 0 、C 1 、.........、C N -1 形成一序列，除了此序列之第一項外，其餘之項小於第一項加上項後之所有項之總和。
在本發明的一些實施例中，每次比較器230執行比較時，接地電位始終是在“灰色地帶”的中心。這意味著誤差容忍範圍可得到充分利用。因此，本發明所披露的方法是優於習知技術所揭露等的需採用多個額外電容來實現動態閾值以確保誤差容忍範圍可得到充分利用。
當比較器230接收到取樣指令COMP時，開始比較V x 與接地電位，比較器230預設Q和QB二者為1。當比較完成，Q和QB其中之一將切換為0。假如Q切換為0，表示V x 高於接地電位；假如QB切換為0，表示V x 低 於接地電位；以上的任一種情形，互斥或閘260皆會使準備訊號RDY生效。比較器230要完成比較的時間係根據V x 和接地端之間的差異幅度。如果兩者相差較大，很短的時間即可完成比較；如果相差不大，需要較長的時間來完成比較。較差的狀況為，如果兩者的差異是零，理論上比較時間為無窮大。通常，這被稱為亞穩態，這極大地阻礙了ADC的速度與功能。
在本發明的一實施例中，如果V x 非常接近接地電位，V x 必定會落在在"灰色區域"中，這導致比較的結果無關緊要。利用此屬性，SAR邏輯240使比較訊號COMP生效以命令比較器30去完成比較(V x 非常接近接地端)，計時器250即開始計時。假如在計時器250的時間到時，準備訊號RDY沒有拉高，超時訊號將生效時，可假定V x 必定落在灰色地帶。在此例中，SAR邏輯240將使比較訊號COMP失效以命令比較器230停止這次的比較工作。既然V x 落在灰色地帶，可以任意設定目前正在解析的資料位元b n 的值。在第一實施例中，假如超時發生，b n 依然等於0。在第二實施例中，假如超時發生，b n 依然等於1。在第三實施例中，假如超時發生，b n 設定為亂數產生。在第四實施例中，b n 設定為與前一個值相同，亦即，b n +1 。在第五實施例中，b n 設定為前一次b n +1 的反相值。運用超時的特性，完成每一次疊代的時間被限制住，可避免不穩定的情形，並允許高速的轉換。
接著，請參考第3圖的流程圖，其說明了SAR ADC196在第2A圖的有限狀態機模型下的演算法。開始為取樣狀態310，取樣訊號SAMP生效(在此實施例中，SAMP=1)，所有Z n (n=0、1、2......、N-1)被設定為1和所有b n (n=0、1、2......、N-1)被設定為0。然後，進入初始(INITIAL)狀態320，使取樣訊號SAMP失效(在此實施例中，SAMP=0)，內部變數n設定N-1。 然後，進入比較(COMPARE)狀態330，比較訊號COMP生效(在此實施例中，COMP=1)。然後，進入等待(WAIT)狀態340，其中等待準備訊號RDY或者超時訊號TO生效，當其中一種生效後，進入更新位元(UPDATE_B)狀態350。在更新位元(UPDATE_B)狀態350中，決策訊號Q被鎖起來，比較訊號COMP未生效(在此實施例中，COMP=0)，b n 設定Q的值假如準備訊號RDY生效。然後，檢查內部變數n是否為-1(狀態360)，假如n不為-1，進入更新電壓(UPDATE_VX)狀態370，Z n 設定為0。然後，進入下次值狀態380，內部變數n遞減1，然後回到比較(COMPARE)狀態330。在狀態360中，假如n為-1時，進入後處理(POST_PROCESS)狀態390，數位輸出資料D使用方程式(1)計算，然後，回到取樣(SAMP)狀態310去執行下一次類比數位轉換。
依據上述的狀態，數位輸出資料D基於個別的權重W n 並運用方程式(1)計算，且可利用公式(2)推導。在現實中，人們可能只知道有電容率的標稱值Cn /C 0 (n=1、2、.......、N-1)。由於製造過程中電容201、電容202、電容203、電容203、電容204、電容205的限制容忍值，讓明確的值可從標稱值推導。電容率明確的值可以由標稱值推導，使用標稱值去計算數位輸出資料D可以得精確的結果。這個問題可以藉由執行前景的校正而取得良好估算的準確權位值W n 而獲得削減。
結合第3圖的演算法與第2A圖實施例的說明，本發明所提供的連續近似暫存類比數位轉換的方法實質上包含了以下的步驟：
(a)取樣類比輸入訊號至複數個電容：亦即，取樣狀態310。在此步驟中，共同端221連接至接地端而使得電容的底板連接到類比輸入訊號。
(b)以該些電容的總數初始化內部變數為一上限：亦即，初始狀態320。在此步驟中，共同端221與接地端斷開，電容的底板連接到接地端。
(c)命令比較器開始比較，以偵測該些電容之電壓極性，並運用計時器設定一比較上限時間：亦即，比較狀態330。在此步驟中，比較器係偵測共同端221的電壓極性，並且，比較器輸出決策訊號Q(或原始決策訊號)與互補決策訊號QB，兩者開始時皆設為1；並且，當其中一個決策訊號轉為0時，比較停止。
(d)若比較完成於計時器所設定之比較上限時間前，設定一內部變數所索引之一資料位元為一比較結果，反之設定內部變數所索引之資料位元為1或0而無關於比較結果：亦即，等待狀態340。此步驟更包含了：若超過比較時間上限後比較仍未完成，設定由內部變數所索引的資料位元為預設值。
(e)依據內部變數所索引之資料位元調整與其對應之電容電壓：亦即，更新位元狀態350。在此步驟中，依據由內部變數所索引的資料位元，以該些電容來調整電壓值，方式為：依據由內部變數所索引的資料位元之值，連接由內部變數所索引的電容底板至第一參考電壓或者第二參考電壓。
(f)遞減內部變數：亦即，更新電壓狀態370。其依據內部變數所索引之開關網路的決策訊號來更新共同端之電壓。
(g)若內部變數尚未到達一下限則回到步驟(c)，反之，基於在於步驟(d)中所設定的所有資料位元的權重總和輸出為一輸出資料並返回步驟(a)：亦即，狀態360與後處理狀態390。
接著，請參考第2B圖，其揭示了SAR ADC198用前景校正能力。第2B圖的SAR ADC198與第2A圖中的SAR ADC196兩者的差異，當重置訊 號RST生效時，額外的開關222將連接共同端221到接地端。SAR邏輯242的演算法不同於第2A圖的SAR邏輯240。SAR ADC198採用正常模式或校正模式。在正常模式下，重置訊號RST不會生效，使得第2B圖的SAR ADC198和第2A圖中的SAR ADC196的功能完全相同。在校正模式下，取樣訊號SAMP不會生效，第2B圖的SAR ADC198將忽視類比輸入訊號V in 並自已產生輸入訊號。
請參考第4圖，其為第2B圖之本發明實施例之SAR ADC198中，用於校正權重Wm (其中，Cn /C 0 比例為0<m<n)之校正模式的操作演算法400。開始於重置狀態405，可有效清除在電容201、電容202、電容203、電容204、電容205上的電荷，包括以下動作：使取樣訊號SAMP失效(SAMP=0)，使重置訊號RST生效(RST=1)，使比較訊號COMP失效(COMP=0)，所有Zn 設定為1，且bn 設定為0。
然後，進入注入狀態(INJECT)410，重置訊號RST失效(RST=0)，bm 設置為1(例如，對應於權重Wm 要被校正的資料位元)，Zn 設置為0，使得n<m+1。注入狀態(INJECT)410時，將正參考電壓VR 連接於對應於bm 的電容，並將負參考電壓-VR 連接於權重低於對應於bm 的電容的那些電容，如此，即可有效地以這些電容對代表bm 權重的測試電壓進行取樣。
接著，進入初始(INITIALIZE)狀態420，其中內部變數n設置為m-1。然後進入比較(COMPARE)狀態430，比較訊號生效。然後進入等待(WAIT)狀態440，其中等待準備訊號RDY生效或者超時訊號TO生效，無論何者先到皆進入更新位元(UPDATE_B)狀態450。更新位元(UPDATE_B)狀態450中，決策訊號Q的值被鎖住，假如準備訊號RDY生效，bn 即設為Q的值。 然後，檢查內部變數n是否為-1(狀態460)。假如n不為-1，進入更新電壓(UPDATE_VX)狀態470，zn 設定為0。然後，進入下次值(NEXT_n)狀態480，內部變數n遞減1，然後，回到比較(COMPARE)狀態430。在狀態460中，假如n為-1，進入更新權重(UPDATE_Wm)狀態490，其中，Wm 之計算如公式(7)：
請注意，校正是非常相似於正常ADC的轉換，差別僅在於輸入不從Vin 取樣而是從注入狀態(410)中注入，其可有效地使輸入訊號等於bn 的權重。
請注意，演算法400用於校正Wn ，其中0<m<n，電路的設計者可以任意選擇想用來校正的m值。使用公式(7)校正Wn 時，須假設Wn (0nm-1)是可靠的且可用來校正Wn 。此外，Wn 校正後變成更可靠，Wn (0nm)可以相同的處理程序校正Wm+1 ，除了將m改變m+1外。於是，可以先用較小m校正Wn ，再遞增校正Wm+1 ，Wm+2 等等。在進一步的實施例中，校正Wn 的過程重覆複數次，每一次校正均以公式(7)計算得到一暫定值Wm ，暫定值的平均值再指派到Wn 。此實施例較僅運用一次校正者更可靠。
結合第4圖的演算法與第2B圖的實施例說明，本發明所提供的另一個連續近似暫存類比數位轉換的方法，亦即，校正方法，包含了以下的步驟：
(a)清除複數個電容的電荷，其中每個電容各具有一索引：亦即，重置狀態405。在此步驟中，共同端221連接至接地端並且電容的底板也連接到接地端。
(b)依據校正時之電容之權重所代表的一總數在該些電容上建立一初值 電荷：亦即，注入狀態410。在此步驟中，共同端與接地端斷開，且電容的底板連接到第一參考電壓。具有比正在校正中的電容權重高的電容底板，均連接至接地端。並且，具有比校正時的電容權重低的電容底板則連接到第二參考電壓。亦即，除了校正時的電容所對應的資料位元被設為1外，所有資料位元均設為零，且對應於校正時之電容之接地位元與相較於校正時的電容為低權重之所有電容所對應之所有接地位元在校正時均設為0。
(c)初始化一內部變數至校正時之電容之索引：亦即，初始狀態420。
(d)命令一比較器開始比較以偵測該些電容的一電壓極性，並開啟一計時器以設定一比較時間上限：亦即，比較狀態430。在此步驟中，比較器偵測共同端的電壓極性，輸出決策訊號Q(或原始決策訊號)與互補決策訊號QB，兩者開始時皆設為1；並且，當其中一個決策訊號轉為0時，比較停止。
(e)若在比較時間上限之前完成比較，設定一內部變數所索引之一資料位元為一比較結果，反之設定內部變數所索引之資料位元為1或0而無關於比較結果：亦即，等待狀態440。此步驟更包含了：若超過比較時間上限後比較仍未完成，設定由內部變數所索引的資料位元為預設值。
(f)依據內部變數所索引之電容所對應的資料位元來調整電容電壓：亦即，狀態450。在此步驟中，係依據內部變數所索引之電容所對應的資料位元，連接由內部變數所索引的電容底板至第一參考電壓或第二參考電壓。
(g)遞減內部變數：亦即，狀態480。
(h)若內部變數尚未到達一下限，回覆到步驟(d)，反之，基於在步驟(e)所設定的所有資料位元的權重總和來決定一校正權重給校正時的電容，換 句話說，校正權重是以提供給所有權重小於校正時的電容的該些電容的該些資料位元的權重總和決定：亦即，狀態460與狀態490。
第2A圖中SAR ADC196和第2B圖中的SAR ADC198為單端點的電路，其同樣可運用於差動電路。熟習該項技藝者可以本發明的技術轉換至差動電路，以下不再贅述(基本上處理單端點電路是差動電路的一半，複製單端點電路即可變成差動電路的另一端)。在差動電路的實施例中，輸入類比訊號Vin 包含第一端Vin+ 和第二端Vin- ，電壓Vx 包含第一端Vin+ 和第二端Vin- 。接地端由共模電壓端取代，且比較器比較Vx+ 和Vx- 而非並Vx 跟接地電位比較。
請參考第5圖，其為比較器500的示意圖，適用於第2A圖的SAR ADC196與第2B圖的SAR ADC198差動電路。因為其為差動電路的實施例，Vx+ 係與Vx- 比較，而非Vx 與接地電位比較，因為Vx 改為Vx+ -Vx- 。比較器500包含：差動對520、開關對530、閂鎖540、拉升型PMOS(P通路的金屬氧化半導體)對551、552。差動對520包含NMOS(N通路的金屬氧化半導體)521與522，並個別接收差動訊號Vx+ 與Vx- 。NMOS510的偏壓由比較訊號COMP控制，用以提供尾電流給差動對520。開關對530包含NMOS531與NMOS532，由比較訊號COMP控制，用以致能差動對520的輸出。閂鎖540以CMOS反相器的交叉耦合對實現(CMOSFFT短路)，包含：第一CMOS反相器和第二CMOS反相器。第一CMOS反相器由NMOS541和PMOS542(PMOS FFT短路)構成，第二CMOS反相器，其由NMOS543和PMOS544所構成。閂鎖540經由開關對530接收差動對520的輸出，以輸出決策訊號Q與互補決策訊號QB。PMOS551和552由比較 訊號COMP控制。於此，VDD表示正電源供應端而VSS表示負電源供應端。當比較信號COMP失效時，差動對520之尾電流被切斷(由於NMOS510)，差動對520的輸出被截止(由於開關對530)，且Q和QB拉高(由於PMOS551和552)。當比較訊號COMP生效且Vx+ 高於Vx- ，NMOS521將超過NMOS522電流，使Q到被拉低和QB被拉高。當比較訊號COMP生效且Vx+ 低於Vx- ，NMOS522將超過NMOS521電流，造成QB被拉低和Q拉高。
在另一個實施例中，可以另一種邏輯閘取代互斥或閘260(第2A圖與第2B圖)，例如，NOR閘。請注意，當不可能二個輸入都是低(邏輯零)的狀況，NOR閘的功能等於互斥或閘。
請參考第6圖，計時器600可做為計時器250的實施例(第2A圖與第2B圖)。計時器600包含延遲緩衝器610和及閘(AND gate)620。延遲緩衝器610包含串接偶數個反相器。當比較訊號COMP失效時，超時訊號TO也失效。當比較訊號COMP生效時，超時訊號TO將在延遲緩衝器610之電路延遲一定時間後生效。
現在請參考第2B圖，現說明另一種未繪製於圖中之實施例。將開關222移除且提供給開關220的控制訊號被取代為一替代取樣訊號SAMP’，此替代取樣訊號SAMP’由取樣訊號SAMP和重置訊號RST進行邏輯或運算而取得。在另外的實施例，當其中取樣訊號SAMP或重置訊號RST生效時，共同端221連接到接地端。由熟習該項技藝者的技術而言，這種實施例可等效到第2圖中的SAR ADC198。
雖然本發明之較佳實施例揭露如上所述，然其並非用以限定本發明， 任何熟習相關技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧ADC
101‧‧‧電容
102‧‧‧電容
103‧‧‧電容
104‧‧‧電容
105‧‧‧電容
106‧‧‧電容
130‧‧‧比較器
111‧‧‧SPTT
112‧‧‧SPTT
113‧‧‧SPTT
114‧‧‧SPTT
115‧‧‧SPTT
116‧‧‧SPDT
120‧‧‧SAMP
121‧‧‧共同端
140‧‧‧SAR邏輯
196‧‧‧SAR ADC
198‧‧‧SAR ADC
2‧‧‧匯流排
201‧‧‧電容
202‧‧‧電容
203‧‧‧電容
204‧‧‧電容
205‧‧‧電容
211‧‧‧SPQT
212‧‧‧SPQT
213‧‧‧SPQT
214‧‧‧SPQT
215‧‧‧SPQT
220‧‧‧SAMP
221‧‧‧共同端
222‧‧‧RST
230‧‧‧比較器
240‧‧‧SAR邏輯
242‧‧‧SAR邏輯
250‧‧‧計時器
260‧‧‧互斥或閘
510‧‧‧NMOS
520‧‧‧差動對
521‧‧‧NMOS
522‧‧‧NMOS
530‧‧‧開關對
531‧‧‧NMOS
532‧‧‧NMOS 532
540‧‧‧閂鎖
541‧‧‧NMOS
542‧‧‧PMOS
543‧‧‧NMOS
544‧‧‧PMOS
551‧‧‧PMOS
552‧‧‧PMOS
600‧‧‧計時器
610‧‧‧延遲緩衝器
620‧‧‧及閘
第1圖係為先前技術SAR ADC的示意圖；第2A圖係為本發明SAR ADC之實施例的示意圖；第2B圖係為本發明SAR ADC之校正之實施例的示意圖；第3圖係為本發明之第2A圖SAR ADC之演算法；第4圖係為本發明之第2B圖SAR ADC之演算法；第5圖係為本發明之第2A與第2B圖SAR ADC中的比較器示意圖；及第6圖係為本發明之第2A與第2B圖SAR ADC中的計時器示意圖。
196‧‧‧SAR ADC
2‧‧‧匯流排
201‧‧‧電容
202‧‧‧電容
203‧‧‧電容
204‧‧‧電容
205‧‧‧電容
211‧‧‧SPQT
212‧‧‧SPQT
213‧‧‧SPQT
214‧‧‧SPQT
215‧‧‧SPQT
220‧‧‧SAMP
222‧‧‧RST
230‧‧‧比較器
240‧‧‧SAR邏輯
250‧‧‧計時器
260‧‧‧互斥或閘

Claims (33)

  1. 一種連續近似暫存類比數位轉換裝置，包含：複數個電容，每個該電容具有一頂板與一底板，其中該些電容的該頂板係連接於一共同端；一開關，當一取樣訊號生效時連接該共同端到一接地端；複數個開關網路，每個該開關網路個別連接到該些電容其中之一，並由該取樣訊號與複數個控制位元控制，每個控制位元各包含對應之一接地位元與一資料位元，每個該開關網路將該電容之該底板與以下其中之一連接：一類比輸入訊號、該接地端、一第一參考電壓、一第二參考電壓；一比較器，偵測該共同端之一電壓極性，當一比較訊號生效時，輸出一決策訊號；一邏輯閘，依據該決策訊號輸出一準備訊號；一計時器，接收該比較訊號並輸出一超時訊號；及一連續近似暫存邏輯，接收該決策訊號、該準備訊號與該超時訊號，並輸出該取樣訊號、該比較訊號、該些控制位元和一輸出資料。
  2. 如請求項1所述之連續近似暫存類比數位轉換裝置，其中，每個該開關網路將該電容之該底板與以下其中之一連接：當該取樣訊號生效時連接至該類比輸入訊號，當對應之該接地位元生效時連接到該接地端，當對應之該資料位元為1時連接到該第一參考電壓，反之，連接到該第二參考電壓。
  3. 如請求項1所述之連續近似暫存類比數位轉換裝置，其中該連續近似暫 存邏輯係執行以下步驟：進入一取樣狀態，藉由使該取樣訊號生效，使該些電容對該類比輸入訊號進行取樣；使所有之該些接地位元生效，並設定提供給該些開關網路的所有之該資料位元為0；使該取樣訊號失效；初始化一內部變數為與該些電容的一總和相關之一整數；執行一疊代程序，包含複數個疊代程序以逐漸使該接地位元失效；及決定該資料位元而提供給該些開關網路以逐漸降低該共同端之電壓大小。
  4. 如請求項3所述之連續近似暫存類比數位轉換裝置，其中每次該疊代程序包含：一比較狀態，使該比較訊號生效以命令該比較器輸出該決策訊號以指示該共同端之電壓極性。
  5. 如請求項3所述之連續近似暫存類比數位轉換裝置，其中每次該疊代程序包含：一等待狀態，等待先到之該準備訊號或該超時訊號。
  6. 如請求項5所述之連續近似暫存類比數位轉換裝置，其中若該準備訊號先到，指派該決策訊號給該資料位元以提供至該內部變數所索引之該開關網路，反之，指派無關於該決策訊號的一數值給該資料位元以提供至該內部變數所索引之該開關網路。
  7. 如請求項3所述之連續近似暫存類比數位轉換裝置，其中每次該疊代程序更包含：一更新電壓狀態，若該內部變數尚未達到一低限。
  8. 如請求項7所述之連續近似暫存類比數位轉換裝置，其中該更新電壓狀態包含：依據該內部變數所索引之該開關網路的該決策訊號來更新該共同端之電壓；遞減該內部變數；執行下一次之該疊代。
  9. 如請求項7所述之連續近似暫存類比數位轉換裝置，其中若該內部變數已達一下限，該連續近似暫存邏輯運用提供給該些開關網路之該些資料位元之一權重總和來產生該輸出資料。
  10. 如請求項1所述之連續近似暫存類比數位轉換裝置，其中該些電容形成以一共同比率所構成的一幾何序列，該共同比率大於1但小於2，或一序列，除了該序列之第一項外，其餘之項小於該第一項加上該項後之所有項之總和。
  11. 一種連續近似暫存類比數位轉換的方法，包含：(a)取樣一類比輸入訊號至複數個電容；(b)以該些電容的一總數初始化一內部變數為一上限；(c)命令一比較器開始比較，以偵測該些電容之一電壓極性，並運用計時器設定一比較上限時間；(d)若比較完成於該計時器所設定之該比較上限時間前，設定一內部變數所索引之一資料位元為一比較結果，反之設定該內部變數所索引之該資料位元為1或0而無關於該比較結果；(e)依據該內部變數所索引之該資料位元調整對應之該些電容電壓； (f)遞減該內部變數；及(g)若該內部變數尚未到達一下限則回到步驟(c)，反之，基於在步驟(d)中所設定的所有該資料位元之一權重總和輸出一輸出資料並返回步驟(a)。
  12. 如請求項11所述之連續近似暫存類比數位轉換的方法，其中每個該電容包含一頂板與一底板，且所有該些電容的該頂板連接至一共同端，其中：在步驟(a)中，該共同端連接到一接地端，所有該些電容的該底板連接到該類比輸入訊號；及在步驟(b)中，該共同端與該接地端斷開，且所有該些電容的該底板連接到該接地端。
  13. 如請求項12所述之連續近似暫存類比數位轉換的方法，其中步驟(c)包含：該比較器偵測該共同端的電壓極性；該比較器輸出一決策訊號與一互補決策訊號；當比較開始時，該比較器預設該決策訊號與該互補決策訊號為1；及當比較完成後，切換該決策訊號與該互補決策訊號其中之一為0。
  14. 如請求項13所述之連續近似暫存類比數位轉換的方法，其中步驟(d)包含：若於該計時器之該比較上限時間結束時未完成比較，設定由該內部變數所索引之該資料位元為一預設值。
  15. 如請求項13所述之連續近似暫存類比數位轉換的方法，其中步驟(e)包含： 依據由該內部變數所索引之該資料位元之值，連接由該內部變數所索引之該些電容之該底板至一第一參考電壓或一第二參考電壓。
  16. 如請求項11所述之連續近似暫存類比數位轉換的方法，其中該些電容形成以一共同比率所構成的一幾何序列，該共同比率大於1但小於2，或一序列，除了該序列之第一項外，其餘之項小於該第一項加上該項後之所有項之總和。
  17. 一種連續近似暫存類比數位轉換裝置，包含：複數個電容，每個該電容具有一頂板與一底板，其中該些電容器的該頂板係連接於一共同端；一開關，當一取樣訊號或一重置訊號生效時連接該共同端到一接地端；複數個開關網路，每個該開關網路個別連接到該些電容，並由一取樣訊號與複數個控制位元控制，每個控制位元包含對應之一接地位元與一資料位元，且每個該開關網路將該電容之該底板與以下其中之一連接：一類比輸入訊號、該接地端、一第一參考電壓、一第二參考電壓；一比較器，偵測該共同端之一電壓極性，當一比較訊號生效時，輸出一決策訊號；一邏輯閘，依據該決策訊號輸出一準備訊號；一計時器，接收該比較訊號並輸出一超時訊號；及一連續近似暫存邏輯，接收該決策訊號、該準備訊號與該超時訊號，並輸出該取樣訊號、該比較訊號、該些控制位元和一輸出資料， 在一校正模式下，該取樣訊號不會生效，在一正常模式下，該重置訊號不會生效。
  18. 如請求項17所述之連續近似暫存類比數位轉換裝置，其中，每個該開關網路將該電容之該底板與以下其中之一連接：當該取樣訊號生效時連接至該類比輸入訊號，當對應之該接地位元生效時連接到該接地端，當對應之該資料位元為1時連接到該第一參考電壓，反之，連接到該第二參考電壓。
  19. 如請求項18所述之連續近似暫存類比數位轉換裝置，其中該校正模式中，該連續近似暫存邏輯執行以下步驟：當該重置訊號生效時，進入一重置狀態，使該比較訊號失效，且使所有該接地位元生效，以清除該些電容上的電荷；當該重置訊號失效時，進入一注入狀態，除了校正時的該電容所對應的該資料位元被設為1外，所有該資料位元均設為零，對應於校正時之該電容之該接地位元與相較於校正時的該電容為低權重之該些電容所對應之所有該接地位元在校正時均設為0；及依據校正時之該電容之索引初始化一內部變數為整數，並以包含複數個疊代之一疊代程序進行處理，於校正時逐漸更新較少權重的該些電容之該些資料位元，以於最小化該共同端之電壓幅度。
  20. 如請求項19所述之連續近似暫存類比數位轉換裝置，其中每次該疊代包含：一比較狀態，使該比較訊號生效以命令該比較器輸出該決策訊號以指示該共同端之電壓極性。
  21. 如請求項19所述之連續近似暫存類比數位轉換裝置，其中每次該疊代 包含：一等待狀態，等待先到之該準備訊號或該超時訊號。
  22. 如請求項20所述之連續近似暫存類比數位轉換裝置，其中若該準備訊號先到，指派該決策訊號給該資料位元以提供至該內部變數所索引之該開關網路，反之，指派無關於該決策訊號的一數值給該資料位元以提供至該內部變數所索引之該開關網路。
  23. 如請求項19所述之連續近似暫存類比數位轉換裝置，其中每次該疊代包含：一更新電壓狀態，若該內部變數尚未達到一低限時。
  24. 如請求項23所述之連續近似暫存類比數位轉換裝置，其中該更新電壓狀態包含：依據該內部變數所索引之該開關網路的該決策訊號來更新該共同端之電壓：遞減該內部變數；及執行下一次該疊代。
  25. 如請求項24所述之連續近似暫存類比數位轉換裝置，其中若該內部變數已達一下限，該連續近似暫存邏輯產生一校正權重給校正時的該電容，該校正權重係以提供給所有權重小於校正時的該電容的該些電容的該些資料位元的一權重總和決定。
  26. 一種連續近似暫存類比數位轉換的方法，包含：(a)清除複數個電容的電荷，其中每個該電容各具有一索引；(b)依據校正時之該電容之一權重所代表的一總數在該些電容上建立一初值電荷；(c)初始化一內部變數至校正時之該電容之該索引； (d)命令一比較器開始比較以偵測該些電容的一電壓極性，並開啟一計時器以設定一比較時間上限；(e)若在該比較時間上限之前完成比較，設定一資料位元所索引之一資料位元為一比較結果，反之設定該內部變數所索引之資料位元為1或0而無關於該比較結果；(f)依據該內部變數所索引之該電容所對應的該資料位元來調整該些電容電壓；(g)遞減該內部變數；及(h)若該內部變數尚未到達一下限，回覆到步驟(d)，反之，基於在步驟(e)所設定的所有該些資料位元的一權重總和決定一校正權重給校正時的該電容。
  27. 如請求項26所述之連續近似暫存類比數位轉換的方法，其中每個該電容包含一頂板與一底板，該些電容的該頂板共同連接到一共同端。
  28. 如請求項27所述之連續近似暫存類比數位轉換的方法，其中步驟(a)包含：該共同端連接到一接地端，且所有該些電容之該底板亦連接到該接地端。
  29. 如請求項28所述之連續近似暫存類比數位轉換的方法，其中步驟(b)包含：斷開該共同端與該接地端；連接校正時之該電容之該底板至一第一參考電壓；連接權重大於校正時之該些電容的每個該電容之該底板至該接地端；連接權重小於校正時之該些電容的每個該電容之該底板至一第二參考 電壓。
  30. 如請求項29所述之連續近似暫存類比數位轉換的方法，其中步驟(d)包含：使該比較器偵測該共同端之該電壓極性；使該比較器輸出一決策訊號和一互補決策訊號；當開始比較時，預設該決策訊號和該互補決策為1；及若該決策訊號和該互補決策訊號其中之一切換為0，比較完成。
  31. 如請求項30所述之連續近似暫存類比數位轉換的方法，其中步驟(e)更包含：若比較未於該計時器所設定之時間結束前完成，設定由該內部變數所索引之該電容所對應的該資料位元為一預設值。
  32. 如請求項26所述之連續近似暫存類比數位轉換的方法，其中步驟(f)包含：依據該內部變數所索引之該電容所對應的該資料位元，連接由該內部變數所索引的該電容底板至第一參考電壓或第二參考電壓。
  33. 如請求項26所述之連續近似暫存類比數位轉換的方法，其中該些電容形成以一共同比率所構成的一幾何序列，該共同比率大於1但小於2，或一序列，除了該序列之第一項外，其餘之項小於該第一項加上該項後之所有項之總和。
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