TWI500121B - 以倒裝晶片為底之平板陣列電路的多通道傳導冷卻 - Google Patents

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Description

以倒裝晶片為底之平板陣列電路的多通道傳導冷卻
本發明大致上係關於改善諸如以倒裝晶片為底之平板陣列的裝置的熱效能。更具體地，本發明係關於用倒裝晶片和熱散布器之間有最小熱間隙來組裝倒裝晶片的裝置及方法。
如熟習此技藝者所習知的，許多不同的技術可被用來提供電子構件冷卻。例如，空氣在一罩殼內循環足以冷卻在該罩殼內的某些類型的電子構件。一些電子組件進一步包括實體特徵構造(如，冷卻鰭片、冷卻歧管)，其可增加外露於對流性空氣流中的表面積，或提供風扇來進一步循環空氣以提供進一步冷卻。然而，此空氣冷卻對於高功率電路及/或緻密地聚集的電路而言是不足的。
高功率電路及/或緻密地聚集的電路需要額外的散熱，譬如藉由將一些或所有電子構件安裝至一散熱件(譬如，散熱器、冷板、冷卻歧管、消散器、蒸發器或 其它類型的散熱器)。該散熱件例如可用一或多種具有高導熱性的材料(如，金屬，譬如銅及鋁)來製造。該散熱件能夠透過該散熱件和一被設計來將熱傳遞至周圍空氣或液體的結構之間的接觸藉由傳導及對流來將熱導離該電子裝置並導入環境中。在一些例子中，一系列的散熱件可共同作用以提供冷卻。
提供足夠的冷卻給裝置(譬如，相位陣列天線)是具有挑戰性的。如此領域中所習知的，相位陣列天線包括多個天線元件，它們彼此間隔已知的距離。每一天線元件典型地係透過多個相移電路、放大器電路及/或其它電路耦合至一發送器或接收器，或兩者。在一些例子中，該相移電路、放大器電路及其它電路(如，混合器電路)被設置在一俗稱為發送/接收(T/R)模組中且被視為該發送器及/或接收器的一部分。
該相移器、放大器及其它射頻(RF)電路(如，T/R模組)通常是由一外部電源供應器(如，DC電源供應器)來供電。此等電路被稱為“主動電路”或“主動構件”。因此，包括主動電路的相位陣列天線通常被稱為“主動相位陣列”。主動電路係以熱的形式來消散功率(power)。因此，必須要冷卻主動相位陣列，使得主動電路可在所想要的溫度範圍內操作。
在具有T/R通道(其使用相對小的功率(如，小於約2瓦(W)平均RF功率))的主動相位陣列中每個帶有鰭片的散熱器(或“散熱器”)有時候被附 裝至該等通道內每一主動電路上。亦即，每一主動電路具有一各自的散熱器附裝於其上。雖然此方式可滿足該主動相位陣列的冷卻需求，但此熱配置方式只限於相對低功率密度的主動相位陣列，因為冷卻空氣流內的溫度上升會造成橫跨該陣列在溫度上有劇烈的變動，而這會不利地影響效能。
在每一T/R通道有相對高的功率的應用中，特別是包含高密度電腦處理器(如，在10英呎直徑的組件內每一英吋有一中央處理單元(CPU)晶片)的應用中，通常須要使用液冷方式來將該等主動電路保持在它們正常的操作溫度範圍內。該液冷方式係藉由將該電子設施夾設至些液冷式冷板上來達成。介於該等產熱裝置(如，主動電路)和散熱裝置之間的機械/熱界面至少部分地決定該等散熱裝置的有效性。
一些RF系統(包括主動相位陣列在內)使用俗稱的倒裝晶片安裝式電路。將熱從倒裝晶片，特別是平板陣列式的組態的倒裝晶片上移除是很困難的。不同的技術已被用來提供冷卻，且該等被使用的方法有利地提供一冷卻解決方案，其有助於補償堆疊(stack up)於每一晶片(及每一晶片種類)的厚度和提供冷卻的散熱器之間的公差，且亦補償(包含該倒裝晶片的)該電路卡組件和該冷板之間的熱膨脹係數(CTE)的失配(mismatch)。一般用來將熱從倒裝晶片上移除的技術是將一彈性材料，譬如順應性(compliant)環氧樹脂或熱間隙墊(亦被稱為熱 墊)，設置在該倒裝晶片的外露表面和一散熱器的表面之間。熱間隙墊類似一其內具有導熱材料之軟的橡膠件，如矽或彈性材料。
使用熱間隙電的構造的一例示性例子被示於圖1中。圖1顯示一先前技術組件10的例子，其包括一子卡女代卡(daughter card)12(如，一基材)，多個倒裝晶片14A-14B透過多個焊錫球16被附裝於其上。一熱界面材料(TIM)18(其在此例子中是一熱間隙墊18)和一冷卻歧管20被壓抵該等晶片14A-14D。典型地，該熱間隙墊18是用聚合物材料製成的，它通常不像其它材料種類一樣是高導熱性的材料。圖1的熱間隙墊18的例示性尺寸(如，40密耳)顯示熱間隙墊18和它周圍的裝置比較起來是相對厚的。當該冷卻歧管及熱間隙墊18被壓抵該等晶片14時，該熱間隙墊18形成在該等晶片14周圍以產生導熱路徑。
在圖1的組件10中的導熱路徑通常從該等晶片14之緊鄰焊錫球16的一側向上延伸經過該晶片、經過該熱間隙墊18、及到達(且經過)該冷卻歧管20。該導熱路徑的最大成分是該熱間隙墊18，其導熱係數的等級只有1-3瓦/公尺/°K。此熱效能在一些應用中是極限制性的並侷限包含該等晶片14的任何模組的熱效能，以及可被此一模組使用的功率的量。
在圖1的先前技術構造中，因為該倒裝晶片14、電路板12及散熱器/冷卻歧管20之間熱膨脹係數 (CTE)的失配以及該電路板12(其上安裝了該倒裝晶片14)和該散熱器/冷卻歧管20之間的振動的關係，所以該熱間隙墊18在壓縮及切變(shear)時必須是順從的(compliant)，用以補償晶片到晶片(chip-to-chip)及面內(in-plane)運動的共面性公差。該間隙墊技術會造成一具有不佳的主體傳熱性(bulk thermal conductivity)的熱路徑。此外，該間隙墊方式在該間隙墊的每一表面上形成熱接合面(即，在該間隙墊18和該晶片14之間有一熱接合面及在該間隙墊14和該散熱器/冷卻歧管12有一熱接合面)。如果該散熱器被直接安裝在該倒裝晶片上的話，則這些熱接合面就不存在。此外，在這些接合面的熱阻值和散熱器被直接安裝在倒裝晶片上所造成的熱阻值相較是相對較高的。
使用圖1的先前技術組件10的熱間隙墊18的另一個問題是，需要一顯著的壓擠/夾緊力來將該熱間隙墊18形成在該等倒裝晶片14周圍，用以將空間隙最小化及/或減小。此一大的力量會造成對倒裝晶片14的傷害。如果一實施例使用一熱間隙墊的話(例如像是在先前技術中所實施的)，則通到該冷卻歧管的熱傳導路徑會很差且會嚴重降低到該模組的熱效能以及它所使用的功率量。
使用熱間隙墊18的另一個問題是，該熱間隙墊18的擠壓打算是要來補償一散熱件的表面和一產熱裝置之間的間距的差異。因此，在該熱界面處存在不同的厚 度。亦即，因為一散熱器和電路構件的平坦度及厚度的差異，位在一電路構件(如，一個晶片)處的間隙墊部分典型地被擠壓至一厚度，其不同於位在另一電路構件處的間隙墊部分的厚度。這可在圖1中看出來，例如，該熱間隙墊18在較高的倒裝晶片14A處被擠壓的較多，而在較矮的倒裝晶片14D被擠壓的較少。在厚度上的這些差異所造成的結果是，在倒裝晶片14A-14D的接合溫度會因為地點不同而有所不同。此一厚度上的差異可導致橫跨主動電路陣列的溫度梯度。當主動電路14和間隙墊18被用作為一相位陣列天線的一部分時，該相位陣列天線將會有溫度梯度，且此溫度梯度會對該相位陣列天線的效能造成不利的影響。當一相位陣列天線被用作為一雷達系統(如，相位陣列雷達)的一部分時，該雷達系統的天線必須被設計成使得溫度梯度不會超過3℃。在相位陣列雷達中，設計一中到高功率密度的天線以符合此熱梯度是一項難以解決的問題。
冷卻倒裝晶片的另一個方式包含了施加導熱的環氧樹脂於倒裝晶片上並將一熱散布器(典型地為一層鋁或銅)附裝至該導熱的環氧樹脂，該熱散布器然後被耦合至一冷卻歧管或一液冷式冷板。然而，對於包含厚度不同的多個晶片的封裝件，及/或對於必需在裝置與裝置之間達到一致的溫度之包括射頻(RF)RF MMIC的封裝件而言，這些裝置(RF MMIC)的機械公差會造成熱間隙，這些熱間隙對於導熱環氧樹脂要符合冷卻要求而言會是個 問題。此外，這些以多通道倒裝晶片為底的裝置可在它們的散熱側(即，該倒裝晶片的上側)的相反側上具有電界面。因此，每一其上附裝有倒裝晶片的印刷配線板(PWB)的厚度，及與該PWB有關的相對大的公差可產生一額外的熱管理問題，且會產生高達+/-0.013”(英吋)的總累積公差，這會需要一不能接受地厚的環氧樹脂為底的熱界面。
又另一種被提出來冷卻倒裝晶片的方式係透過一高導熱性的相位改變化合物(譬如，焊錫)，其中一熱散布器/冷板被直接焊在該倒裝晶片的背面(即，頂面)，然後這兩者被夾緊在一起以達到良好的熱結合。然而，此方法有其限制，如果該‘背面’一或多個倒裝晶片有電勢(electrical potential)的話。在此種情形中，使用該方法將造成電短路。
因此，如果用於熱管理的技術可使用一產生高的熱效能之簡單的製程將熱間隙最小化，用以提高導熱性，藉以提供優於先前技術之效能的改善的話將是有利的。例如，圖1的先前技術結構得到的是1-2瓦/公尺/°K(W/m/°K)等級的導熱性。相反地，依據本文中的發明性實施例所描述的技術可提供20-40W/m/°K或更大等級的導熱性。
如本文所述，本發明提供數種用來將倒裝晶 片MMIC封裝組件內的熱間隙最小化的技術及設備。
在一種態樣中，本發明提供一種形成一用於半導體電路的散熱結構的方法。第一及第二半導體積體電路(IC)晶片被提供，該第一及第二半導體晶片的每一者具有第一及第二相反側，其中該第一及第二半導體IC晶片被建構成沿著它們各自的第一側被固定不動地附裝至一實質平面的電路板的上表面。該第一及第二半導體IC晶片的每一者的各自相反的第二側被耦合至一犧牲型熱散布器材料的第一及第二各別的部分，該犧牲型熱散布器材料包含一導熱的材料。該犧牲型熱散布器材料的該第一及第二部分被平面化，用以讓該第一半導體晶片的第一高度和該第二半導體晶片的第二高度實質地相等。
在另一實施例中，該方法包括將該第一及第二半導體IC晶片沿著它們各自的第一側被固定不動地附裝至一實質平面的電路板的上表面。在又另一實施例中，該第一及第二半導體IC晶片在平坦化之前被耦合至該電路板。在另一實施例中，每一個別的第一高度及第二高度是從該電路板的上表面量起，橫越每一個別的第一及第二半導體晶片，量到該犧牲型熱散布器材料之個別的被平坦化的第一部分及被平坦化的第二部分的頂端，其中該第一高度和該第二高度實質地共平面。
在又另一實施例中，該方法包括將一實質平面的導熱型第一散熱件熱耦合至該犧牲型熱散布器材料的該被平坦化的第一部分的頂端及該犧牲型熱散布器材料的 該被平坦化的第二部分的頂端。在又另一實施例中，在施用該犧牲型熱散布器材料之前，該第一及第二高度是不相同的。在又另一實施例中，該犧牲型熱散布器材料包含晶圓等級矽、碳化矽、氮化鋁、氮化鎵、砷化鎵的至少一者。
在另一態樣中，本發明包括一種半導體積體電路(IC)晶片組件，該組件包含一基材、第一及第二半導體積體電路(IC)晶片、及熱散布器材料的第一及第二部分。該基材具有一上表面。該第一半導體IC晶片具有相對應的第一及第二相反表面，其中該第一半導體IC晶片的第一表面的至少一部分被耦合至該基材的該上表面及其中該第一半導體晶片具有一第一高度。該第二半導體IC晶片具有相對應的第一及第二相反表面，其中該第二半導體IC晶片的第一表面的至少一部分被耦合至該基材的該上表面及其中該第二半導體晶片具有一不同於該第一高度的第二高度。該第一熱散布器材料的第一部分被耦合至該第一半導體IC晶片的第二表面，該第一部分具有一第一厚度，其中該第一高度和該第一厚度的組合形成一第一總高度。該第二熱散布器材料的第二部分被耦合至該第二半導體IC晶片的第二表面，該第二部分具有一第二厚度，其中該第二高度和該第二厚度的組合形成一第二總高度，其中該第二總高度和該第一總高度實質相同，使得該第一總高度和該第二總高度實質共平面。
在另一實施例中，該第一總高度和該第二總 高度在+/-0.5密耳至+/-1密耳的範圍內實質共平面。在又另一實施例中，該第一及第二熱散布器材料每一者都包含一材料，其具有一足以對該第一及第二半導體晶片達到預定之至少10瓦/公尺/°K(W/m/°K)冷卻效果之夠高的導熱性及具有被平坦化至該第一及第二厚度的能力，其中該第一及第二厚度每一者都是達到該第一及第二半導體IC晶片間實質共平面性所需的最小厚度。在另一實施例中，該第一及第二熱散布器材料每一者都包含晶圓等級矽、碳化矽、氮化鋁、氮化鎵、砷化鎵、及金屬的至少一者。
在又另一實施例中，該第一及第二熱散布器材料的該第一及第二厚度每一者都被建構及配置來將熱散布器材料、相對應的半導體IC晶片、及基材各者之間的熱間隙最小化至小於2密耳。在另一實施例中，該第一半導體IC晶片的該第二表面在x及y平面上具有一第一形狀及其中該該第一熱散布器材料的相對應的第一部分的x及y尺寸被選擇，用以(a)實質地和該第一形狀相匹配或(b)具有一被選擇來提供該第一半導體IC晶片一預定的熱補償效果的形狀。
在又另一其它實施例中，該第一及第二熱散布器材料的至少一者包含導電材料。在另一實施例中，該第一及第二熱散布器材料包含實質相同的材料。在另一實施例中，該第一及第二熱散布器材料包含實質不同的材料。
在另一態樣中，本發明提供一種用來冷卻多 個半導體積體電路(IC)次組件的系統，該系統包含至少一組件，其包含一散熱件及多個次組件。該散熱件具有一上表面及一實質平面的下表面；及該等多個次組件被耦合至該散熱件的該下表面。該等多個次組件的至少兩個次組件具有彼此共平面的上表面，該至少兩個次組件的每一個別的次組件包含一次組件基材、第一及第二半導體積體電路(IC)晶片、及個別的第一及第二熱散布器材料的第一及第二部分。
該次組件基材具有一上表面。該第一半導體IC晶片具有相應的第一及第二相反的表面，其中該第一半導體IC晶片的該第一表面的至少一部分被耦合至該次組件基材的該上表面及其中該第一半導體IC晶片具有第一高度。該第二半導體IC晶片具有相應的第一及第二相反的表面，其中該第二半導體IC晶片的該第一表面的至少一部分被耦合至該次組件基材的該上表面及其中該第一半導體IC晶片具有第一高度，其中該第二高度不同於該第一高度。該第一熱散布器材料的第一部分被耦合至該第一半導體IC晶片的該第二表面，該第一部分具有第一厚度，其中該第一高度和該第一厚度的組合形成一第一總高度。該第二熱散布器材料的第二部分被耦合至該第二半導體IC晶片的該第二表面，該第二部分具有第二厚度，其中該第二高度和該第二厚度的組合形成一第二總高度，其中該第二總高度和該第一總高度實質相同，使得該第一總高度和該第二總高度實質共平面。
在另一實施例中，每一次組件都包含一子卡女代卡(daughter card)組件，其具有一上表面，其和其它各個子卡女代卡組件的上表面實質地共平面且一相應的下表面被可操作地耦合至一母板，使得至少多個子卡女代卡組件都被耦合至該母板。在另一實施例中，該系統包含多個組件，每一組件具有第一及第二相反的表面，其中該等多個組件的至少一部分都沿著它們各自的第一表面被可操作地耦合至一散熱件。
和本發明的這些及其它實施例相關的細節被更完整地描述於本文中。
10‧‧‧組件
12‧‧‧子卡女代卡
14A‧‧‧倒裝晶片(裝置)
14B‧‧‧倒裝晶片(裝置)
14C‧‧‧倒裝晶片(裝置)
14D‧‧‧倒裝晶片(裝置)
14‧‧‧倒裝晶片(裝置)
16‧‧‧焊錫球
18‧‧‧熱界面材料(TIM)
20‧‧‧冷卻歧管
18‧‧‧熱間隙墊
20‧‧‧第二散熱件
12A‧‧‧第一表面
58‧‧‧焊錫遮罩材料
60‧‧‧熱界面材料3(TIM3)
100A‧‧‧第一製造步驟
100B‧‧‧第二製造步驟
100C‧‧‧第三製造步驟
62‧‧‧犧牲型熱散布器材料
250‧‧‧RF母板
252‧‧‧母板組件
200‧‧‧子卡女代卡組件
57‧‧‧熱散布器
260‧‧‧更高層級的組件
52‧‧‧TIM1材料
56‧‧‧級階式熱散布器
54‧‧‧TIM2
本發明的優點及態樣從下文配合附圖的詳細描述中將可被更完整地瞭解，其中：圖1是先前技術結構的剖面例示圖，其顯示一倒裝晶片使用熱間隙墊的冷卻；圖2A為依據本發明的實施例的第一製造步驟的剖面例示圖；圖2B為依據圖2A的實施例的第二製造步驟的剖面例示圖；圖2C為依據圖2A的實施例的第三製造步驟的剖面例示圖；圖2D為依據圖2A的實施例的第四製造步驟的剖面例示圖； 圖2E為依據圖2A的實施例的第五製造步驟的剖面例示圖；圖2F為所有製造步驟都已完成之後圖2A的實施例的剖面例示圖；圖3為依據本發明的實施例的一母板組件的剖面例示圖，其具有多個圖2F的子卡女代卡(daughter card)組件耦合至一RF母板；圖4為依據本發明的實施例的一系統等級的組件的剖面例示圖，其具有多個圖3的母板組件被耦合至一冷卻歧管；圖5為一流程圖，其顯示圖2F的實施例的製造步驟；圖6為依據本發明的實施例的一裝置拓樸的第一範例圖，其顯示在犧牲型熱散布器材料附裝之前，在該板子上的倒裝晶片構件的配置；及圖7為依據本發明的實施例的圖6的裝置拓樸的第二範例圖，其顯示在犧牲型熱散布器材料附裝及平坦化之後，在該板子上的倒裝晶片構件的配置。
在該等圖式中，相同的標號標示相同的元件。該等圖式並非按照比例繪製，而是用來強調發明的原理。
除了揭露在下文中的各式實施例或諸實施例 之外，本發明有其它的實施例及用各種方式體現或實施。例如，本發明可實際上應用至具有會產生熱的構件、具有將熱傳導至一個實質平面的散熱器的多個平的表面的任何電子裝置上，因此該電子裝置可以是(但不侷限於)倒裝晶片、MMIC、或主動電掃描陣列(AESA)(亦被稱為相位陣列)組件。至少一些描述於本文中的本發明的實施例可以應用至諸入行動運算裝置的裝置上，其具有一或多個CPU晶片、且使用液體及/或風扇冷卻是不可行的或不可能的。本發明的各式實施例包括(但不侷限於)集積式微電子模組，其特徵是有多個倒裝晶片和一實質平面的散熱器等等嚙合。
較佳地，描述於本文中的實施例可被用來幫助實質上任何電子裝置改善熱的排散，這些電子裝置具有多個具有實質平的表面之產熱構件，此外，藉由改善熱的排散，描述於本文中的實施例可幫助降低實質上任何產熱構件的操作溫度，有效地延長該構件的壽命。例如，在描述於本文中的實施例的測試期間，本案發明人發現得自於使用本發明的犧牲型熱散布器設備及描述於本文中的方法的熱效能的改善可讓該等裝置的操作溫度被降低10℃，這在增加此等裝置的操作壽命上具有顯著的改善。因此，將被理解的是，本發明並不侷限於下文中所提出的或圖式中所例示的構件的結構及配置的細節。
描述於本文中的熱界面的至少一些實施例被描述為是在一給定的電路板上的至少一部分(如，一單一 “細胞(cell)”，其可以是許多細胞中的一個)上被達成，且較佳地，一給定的電路板的所有部分(即，所有產熱裝置)上被達成，用以藉由將它施用至一較高等級的電組件(譬如，一“主動式平板陣列”天線的一部分的電路板(但這不應被視為是限制))的每一產熱裝置上來消除所有公差堆疊結果(stack up)。應理解的是，描述於本文中的該熱界面及概念亦可被使用於其它產熱裝置上且不限於使用在主動式平板陣列天線。相反地，該熱界面及概念可被使用在任何使用任何類型的散熱件(如，散熱器、冷卻歧管、及類此者)的多晶片電路上。具體地，描述於本文中之該等熱界面結構、方法、及概念可被使用在任何應用中，在該應用中一產熱結構及一散熱器的機械及其它公差促進使用一具有低熱阻值的界面結構於它們之間。
描述於本文中的“平板陣列天線”(或“平板天線”或更簡化地“平板”)係指多層式印刷配線板(PWB)，其包括一陣列的天線元件(或更簡化地“輻射元件(radiating elements)”或“輻射器(radiator)”)，以及RF、邏輯及DC分佈電路於一高度集積的(integrated)PWB中。一平板在本文中有時亦指一瓷磚陣列(tile array)(或更簡化地，“瓷磚”)。一平板陣列天線可用單片平板或多片平板來形成。在陣列天線是用多片平板來形成的例子中，該等多片平板的單一片平板有時在本文中被稱為“平板次陣列”(或“瓷磚次陣列”)。
描述於本文中的組件的散熱器界面(如，本 文中進一步描述的第二散熱件20(如，冷卻歧管20))可被設置在一單一平板上、多片平板上或一或多片平板的一些部分上。因此，該散熱器界面可被設置成具有根據將被使用於其內之特定應用的要求而被選擇的大小及形狀。
因此，雖然提供於本文中的敘述係用一具有實質方形或矩形形狀的陣列天線的次組件為例描述了一熱界面及相關的概念，但熟習此技藝者將可理解的是，這些概念可被等效地應用至其它尺寸及形狀的天線或具有各式不同的尺寸及形狀的電路上。具體地，描述於本文中的本發明的實施例具有可應用除了本文中描述的倒裝晶片以外的其它類型的晶片及電路的應用性。可預見的是，描述於本文中的本發明的實施例具有應用至想要有改善的散熱性的任何電路或結構上的應用性。
描述於本文中的該熱界面的至少一些實施例的應用包括但不侷限於雷達、電子戰爭(EW)、及用於包括艦載、機載、飛彈及衛星應用在內的各式應用中的通信系統。因此，應被理解的是，描述於本文中的熱界面可被用作為一雷達系統或通信系統的一部分。亦將於本文中進一步說明的是，本發明的至少一些實施例可應用於但不侷限於商業、軍事、機載、艦載、通信、無人空中載具(UAV)應用及/或商用無線應用中。
將被描述於本文中的次組件可以是一使用但不侷限於埋設式循環器；插槽式偏極化的方格形輻射器；單一集積式單相微波單相微波積體電路(MMIC)；及被 動式射頻(RF)電路架構的平面的一部分。例如，如本文中進一步描述的，描述在下面被共同讓渡的美國專利及專利公開案中的技術可被完全地或部分地使用及/或被採用來和描述於本文中的平板(其亦被稱為瓷磚次陣列)的至少一些實施例一起使用：名稱為“Embedded Planar Circulator”的美國專利第6,611,180號；名稱為“Slot Coupled,Polarized,Egg-Crate Radiator”的美國專利第6,624,787號；名稱為“Multilayer stripline radio frequency circuits and interconnection methods”的美國專利第6,731,189號；名稱為“Method and Apparatus for Thermal Management of a Radio Frequency System”的美國專利第7,859,835號；名稱為“High Performance Power Device”的美國專利第7,742,307號；2009年9月25日提申之名稱為“Heat Sink Interface Having Three-Dimensional Tolerance Compensation”的美國專利申請案第12/566,818號；2009年10月16日提申之名稱為“Cool Active Circuits”的美國專利申請案第12/580,356號；及2010年9月13日提申之名稱為“An Assembly to Provide Thermal Cooling”的美國專利申請案第12/880,350號。上述的專利及專利申請案的每一者的完整內容藉此參照被併於本文中。
有利地，描述於本文中的至少一些實施例是要用來幫助將散熱裝置和散熱器之間的熱阻值最小化，該散熱裝置及散熱器係在使用具有不同的高度的倒裝晶片的 組件內或在安裝於一板子上的給定的倒裝晶片的高度(如，倒裝晶片的個別高度)係從其上安裝了該等倒裝晶片的電路板的基部量到該倒裝晶片的相反側的組件內。將該熱間隙保持得極小可大幅改善熱阻值(熱間隙愈大，熱損失愈大)。與先前技術的1-3瓦/公尺/°K的導熱性相反地，藉由描述於本文中的本發明的實施例，本案發明人發現，這些實施例提供至少20-40W/M/K，以及甚至高於40W/M/K的冷卻。
將於下文中進一步描述的是，本發明的實施例包括用來將一用於倒裝晶片的冷卻組件內的熱間隙最小化及橋接(bridging)熱間隙橋的技術及設備，該等實施例可提供比已知方式好很多的熱效能。例如，和圖1的先前技術的熱間隙墊方式相較，該等裝置的公差堆疊結果(tolerance stackup)對於熱間隙墊的熱阻值的影響不大，因為當和公差堆疊間隙墊厚度=0.020”和0.0013”的公差堆疊結果相較時熱間隙墊本質上必須是相對厚的。在圖2A-2F及7的示範性實施例中，一用具有良好導熱性的材料製成的犧牲型熱散布器材料被黏合至所有倒裝晶片，且此犧牲型熱散布器材料然後被平坦化及研磨(lapped)，用以在該等倒裝晶片的整個背面(上側)產生一實質平坦的平面結構，在所有倒裝晶片上，該實質平坦的表面因而和該電路板的下側實質地同高度。因為此方法產生一很平的平坦表面及及非常一致的厚度於整個組件上，所以介於倒裝晶片和熱散布器之間的熱間隙被最小化，且和一相對 應的平坦熱散布器的配接將很緊密，這將熱間隙大幅地最小化並可達到至少20-40W/m/°K的冷卻。
圖2A-2F為依據本發明的一個態樣之製造一使用該犧牲型熱散布器材料的熱管理平板的製造步驟的順序，及圖5為一流程圖，其詳列製造本發明的第二態樣的步驟。
現首先參考圖2A，其為依據本發明的一個實施例的第一製造步驟100A(相當於圖5的步驟410)的剖面圖式。多個倒裝晶片裝置14A-14D透過多個焊錫球16而被耦合至一印刷配線板/卡12(其為了示範的目的而被顯示為一子卡女代卡)。
該電路板/子卡女代卡12是一實質平坦的印刷電路板或印刷配線板(PWB)，該等多個倒裝晶片裝置14A-14D被安裝於其上。如此技藝中所習知的，此等卡12通常具有多層，其包括訊號承載層、接地層、射頻(RF)功率及邏輯電路、及類此者。該等倒裝晶片裝置14A-14D藉由使用俗稱的“倒裝晶片”安裝技術而被安裝至該卡12的第一表面上相對應的墊。在至少一些實施例中，該子卡女代卡12是一此技藝中習知的多層卡，這些層可例如包括熟習此技藝者將可瞭解的內及外電互連線、帶狀線、波導、額外的介電及/或導電層、及類此者。此外，如此技藝中所習知的，隨著應用的不同，整個子卡女代卡12可用一防護塗層(如，俗稱的“保形塗層”，譬如烏拉坦、矽基樹脂(silicone)、丙烯酸酯、聚對二甲 苯基塗層等等，其未示於圖中)來包覆。此外，如只作為例示目的的100A所示，非必要的焊錫遮罩材料58和該等焊錫球16相鄰(並環繞，但這並未示於圖2A-2F中)。
該等倒裝晶片裝置14A-14D純粹為了示範的目的而被顯示為包括一控制邏輯電路(CLC)14A、一低雜訊放大器(LNA)14B、一汲極調制器(DM)14C、及一功率放大器(PA)14D。如圖2A的圖示所示，各倒裝晶片裝置14A-14D具有不同的高度。圖2A-2F中所示之具有不同高度的該等倒裝晶片裝置14的特殊配置(其中該等倒裝晶片裝置係從最大高度(如，14A)排到最小高度(如，14D)來設置)只是為了示範的目的而被提供。熟習此技藝者將可瞭解的是，該等倒裝晶片裝置14可實質上用任何方式來設(如，交替高度)。有利地，該等倒裝晶片裝置14A-14D被配置在該子卡女代卡12上，使得具有近似高度的倒裝晶片裝置14被設置成彼此靠近，但這並非是必要的。而且，應指出的是，在一些例子中，該倒裝晶片在安裝之後的有效高度(從該電路板的基部量到該倒裝晶片的相反側的高度)即使是對於具有相同高度的倒裝晶片而言亦會相異，如果在公差堆疊結果上有一些不同(如，在子卡女代卡12有一些不同及/或在焊錫球16的高度上有一些不同)的話。
依據進一步描述於下文中之本發明的一實施例，改造自“晶圓薄化”的製程(通常是使用在電子構件的晶圓等級上)的一些技術被進一步改造成使用在多晶片 電子組件需求中不同的發明性用途。如熟習此技藝者所知道的，對於不同的裝置(特別是微波裝置)而言，該裝置從其地平面量到的頂端的厚度對於該裝置的效能是有影響的，而且是愈薄愈好。然而，該等裝置之被要求的薄的尺寸(如，約4密耳)在大多數的製程中是很難被適當地處理。所以，這些裝置的製造是從一厚度比所想要的最終厚度厚很多的晶圓開始(如，從10密耳開始，較之於所想要的最終結果的4密耳)，且當許多製造步驟被完成但在放入介層孔(vias)、金屬化、及接地平面之前，該晶圓藉由使用一研磨處理(lapping process)而被薄化，(如，從10密耳至4密耳)。
在描述於本文中的至少一些實施例中，一可研磨的導熱材料(譬如，導熱的晶圓等級的矽材料)被施用至已被耦合至一電路卡(譬如，一子卡女代板)的每一倒裝晶片的上側(背側)以作為一“犧牲型”熱散布器，然後此被添加的犧牲型材料的一部分透過研磨/平坦化處理而被去除掉，使得所得到之從該子卡女代板量至該被平坦化的表面的頂端的高度係實質相同的。和先前技術的晶圓化處理不同地，該等實際的倒裝晶片本身並未被薄化；相反地，一層導熱的且可研磨的材料被添加至一晶片(該晶片本身在之前可以已被薄化)，然後被研磨至一預定的位置點(其可隨著該倒裝晶片的高度而改變)，用以將整個組件的構件高度有效地“均等化”，以得到一實質平坦的表面，一平坦的熱散布器可被施加於該平坦的表面上。
為了其上附裝了倒裝晶片的示範性板子，在圖2A的步驟“之前”的另一圖式被示於圖6中，其為一依據本發明的第二實施例的裝置拓樸的第一示範性圖式500，其顯示在該犧牲型熱散布器材料附加之前在一板子上的倒裝晶片構件的配置。如圖6所例示，倒裝晶片構件14E，14F及14G每一者在平坦化之前具有一不同的高度。
圖2B為依據本發明的實施例的第二製造步驟100B(相當於圖5的步驟420)的剖面圖式。在此製造步驟中，熱界面材料3(TIM3)60被施加至每一個別的倒裝晶片14A-14D的背側(上側)。在一實施例中，該TIM3是一具有高導熱性的非導電性環氧樹脂且能夠形成一極薄的黏合線(bond line)。在一實施例中，該TIM360的厚度約1密耳。當然，在不需要電隔離的實施例中，該TIM3 60可用同時導電及導熱的環氧樹脂來製成。
圖2C是依據本發明的第二實施例的第三製造步驟100C(其相當於圖5的步驟430)。如圖2C所示，犧牲型熱散布器材料62透過TIM3 60被耦合至每一倒裝晶片14。在圖2C的實施例中，該犧牲型熱材料62是用俗稱“顆粒(chicklets)”的晶圓等級的矽材料來製造。這些犧牲型顆粒62係使用傳統的設備來撿取及放置，該設備係類似於用來組裝該子卡女代卡12的設備。亦即，該等犧牲型顆粒62就如同它們是其它構件般地被對待。在一實施例中，該犧牲型熱散布器材料62被施加達到約 40密耳的厚度，這當然可隨著構件高度而有所不同。如圖2C中所示，該矽顆粒62的至少一部分的尺寸較佳地被作成它被置於其上的構件的尺寸大致相同，但本發明並不侷限於此。例如，在一個例子中，該顆粒62C大於構件14D，這有助於藉由提供更大的熱散佈來改善功率消耗。此外，該犧牲型熱散布器顆粒62可具有不同的形狀，譬如圓角化的形狀62A或非圓角化的形狀62B，但這些圖式都是非限制性的。
此外，在至少一實施例中，使用的犧牲型熱散布器顆粒62具有的覆蓋面積(footprint)或形狀(即，在x及y方向上)不同於其上附裝有該犧牲型熱散布器顆粒62的裝置或構件的的覆蓋面積或形狀是有利的及/或是必要的。例如，在一實施例中，該犧牲型熱散布器顆粒62被使用在一需要所有裝置都是在相同的溫度的應用中(如，在要求要有“相同的”溫度的程度比其它例示於本文中的一些其它實施例更嚴格的應用中)，其中有多個單元細胞(unit cells)被耦合至一冷板。在此例子中，如果該冷板溫度因為一流動的冷卻劑的加熱而隨著位置點改變的話，則可調整在第一地點/位置的第一單元細胞的溫度以補償發生在同一冷板上的第二地點/位置的第二單元細胞的溫度變動。例如，在一實施例中，這是藉由改變附裝至一或多個構件上的該犧牲型熱散布器62的尺寸(譬如，透過讓該犧牲型熱散布器部分小於和它相耦合的裝置的覆蓋面積來實施)來讓該單元細胞的一或多個構 件逐漸“更熱”來達成，用以讓該第一單元細胞的溫度和在該第二地點/位置的第二單元細胞(如，最後一個單元細胞)的溫度相匹配。因此，在至少一實施例中，該犧牲型熱散布器62的形狀可被選擇，用以對和該犧牲型熱散布器62相耦合的構件提供所想要的熱補償效果。當然，此溫度調整可在不只一個地點對不只一個構件實施，這端視一給定的應用的需求而定。
在一實施例中，該犧牲型熱散布器材料62是一種具有高導熱性的材料，譬如晶圓等級的矽(如，未摻雜的矽)。在其它應用中，熟習此技藝者將可理解的是，其它具有良好導熱性且能夠被形成及研磨、平坦化、或磨薄(其將於下文中描述)至極小的厚度的材料亦可被使用，其包括但不侷限於碳化矽、氮化鋁、及導熱的陶瓷材料。此外，如果一給定的應用的組態允許的話，則該等犧牲型熱散布器顆粒62中的一或多者可用一同時導熱及導電之可研磨的材料(如，金屬)製成。雖然圖2C的實施例顯示出所有的犧牲型顆粒62是用相同的材料製成的，但並不是所有本發明的實施例的犧牲型顆粒都必須用相同的材料製造。例如，依應用而定，在一些實施例中，該等犧牲型顆粒62的一部分是用同時導熱又導電的材料製成，而該等犧牲型顆粒62的其餘部分則是用導熱但不導電的材料製成。然而，在圖2A-2F的實施例中，犧牲型熱散布器62是不導電的，因為該等電構件14的至少一者的背側是“熱的”(即，電活性的(electrically active))，所 以不可能使用導電材料。亦應指出的是，並不是所有犧牲型熱顆粒62都必須用相同種類的導熱材料來製造，也不是所有犧牲型熱顆粒62都要有相同的形狀。如熟習此技藝者將可瞭解的，依據被需的導熱性、是否需要導電性、給定構件14的功率密度、及所使用的冷卻系統，該犧牲型熱顆粒62可以有不同犧牲型熱散布器62材料的混合。
現參考圖2D，其為依據本發明的實施例的第五製造步驟的剖面圖式100D，且亦參考圖5的步驟430。一但該犧牲型熱散布器材料62被施加至該等倒裝晶片裝置14上，一平坦化處理(其在此技藝中亦被稱為研磨處理)即被實施，用以將該犧牲型熱散布器材料62的最上面的表面形成為實質平坦的且扁平的表面，其在每一倒裝晶片裝置14處具有一從該卡12量起的實質一致的高度，使得所有倒裝晶片裝置14的頂端係實質地共平面。如此技藝中所習知的，用於此平坦化處理的設備和用來在實際的倒裝晶片晶圓的製造期間(即，在導裝晶片期間，在它們被作成積體電路之前)在該晶圓層級實施的該前述的晶圓薄化處理的設備並無不同。典型地，該研磨處理要花上10分鐘或不到10分鐘。然而，此處理不同於先前技術，因為在先前技術的處理中，晶圓本身是“厚的”且透過該給定的處理被薄化-沒有材料被實體地耦合至已被完工的晶圓來促進晶圓薄化。
相反地，藉由在本文中依據圖2A-2F及5中例示的實施例所描述的技術，開始點是一已經製造好的倒 裝晶片積體電路14(晶圓等級的材料係(透過TIM3 60)被耦合至其上)，用以有效地產生晶圓狀之晶圓等級材料的一“厚的”部分，其可經受得起被一或多種已知的晶圓薄化處理薄化至每一晶片上的一預定的高度，其中此被薄化的部分具有高的導熱性(事實上，是和該倒裝晶片14本身的導熱性相一致或相同的導熱性)。
許多不同的技術都可依據本發明被用於該晶圓的薄化上，譬如此技藝中所習知的碾磨(grinding)、化學蝕刻、化學和機械蝕刻的結合(如，俗稱的化學機械平坦化(CMP)、及類此者。此技藝中習知之用於晶圓薄化的示範性方法被描述在例如美國專利第5,127,984號、第6,764,573號、第6,930,023號及第7,371,664號中，這些專利的每一者都藉此參照被併於本文中。有利地，在本發明的至少一實施例中被用來平坦化的方法係可高度受控制的且能夠達到倒裝晶片14與倒裝晶片14之間的共平面度在+/-0.0005英吋之內。在一實施例中，一精準的研磨處理已顯示出可達到此極受控制的公差。如熟習此技藝者將可瞭解的，該研磨處理可用多種技術來實施，端視基材材料及該平坦化處理想要多快地完成而定。此外，該研磨處理的其它步驟(譬如，清潔等等)是熟習此技藝者所習知的且將不再於本文中贅述。
圖2E是本發明的實施例在該犧牲型熱散布器62的平坦化已完成之後的剖面圖100E，其顯示每一倒裝晶片14的高度都降至A-A線下+/-0.0005英吋(+/-0.5密 耳)之內。現亦同時短暫參考依據本發明的第二實施例的圖7(其為圖6的裝置拓樸的第二示範性圖式600)，其顯示在該犧牲型熱散布器材料附裝及平坦化之後該板子上的倒裝晶片構件的配置。如此圖式所示，該等倒裝晶片裝置14現在彼此都具有在約+/-0.0005英吋(+/-0.5密耳)之內之實質的共平面度。本發明的發明人已在本發明的至少一些實施例中在整個基材/卡及整個平板(如，在一或多個基材/卡上的“細胞(cells)”陣列)上達到在這些公差內的此共平面度。為於本發明的其它實施例而言，該等裝置間的該實質的共平面度可在0.5密耳至2密耳的範圍內。
熟習此技藝者將可瞭解的是，此實質的共平面度有助於確保該等散熱裝置(如，描述於下文中的平的熱散布器)和每一倒裝晶片裝置14的整個上表面(即，底部)在最小的熱間隙下(理想地為小於1密耳)有一致的熱接觸，這有有助於確保更一致的熱排散。
此外，該子卡女代卡12的底部被用於厚度登記(thickness registration)，因為在至少一實施例中，這些子卡女代卡12被附裝至另一微波板(如，RF母板250)，電訊號在該微波板上被來回地傳送。這例如被例示於圖3中，該圖為一依據本發明的一實施例的母板組件252的剖面圖式，其具有多個圖2F的子卡女代卡組件200被耦合至一RF母板250。如圖3所示，多個子卡女代卡組件200(即，整個圖2F的組件)可被耦合至一RF母板 250，以及耦合至另一熱散布器57及冷卻歧管20。因為多個子卡女代卡組件200被匹配至單一RF母板250(圖3的圖例顯示出只有4個，但這並非是限制性的數量)，所以每一子卡女代卡組件200的印刷配線板的厚度公差對於存在於該熱散布器57的背側和該冷歧管20之間的間隙的尺寸變得很關鍵。因此，藉由登記該印刷配線板(PWB)的底側，可將所有的子卡女代卡製造至+/-0.0005英吋(+/-0.5密耳)的厚度，而先前技術的方法(如圖1所示者)的公差堆疊結果(tolerance stackup)則具有0.013(13密耳)的公差堆疊結果。此外，因為圖3的RF母板250有效地如一參考平面般地作用(所有子卡女代卡組件200都附裝於其上)，因此確保每一子卡女代卡的厚度都實質地相同(即，在一預定的可接受的公差內)對於所想要的熱效能而言是很重要的。如果該等子卡女代卡組件200的一者具有一和其它子卡女代卡組件的厚度差很多的厚度的話，就無法讓該子卡女代卡組件200(或甚至其它子卡女代卡組件200)無法和該冷卻歧管20形成適當的熱接觸。
相類似地，多個圖3的母板組件252可被組裝至一更高層級的組件260，如圖4所示，其為一依據本發明的一實施例的系統層級的組件的剖面圖式，該系統層級的組件具有多個圖3的母板組件252被耦合至一冷卻歧管20。
再次參考圖2F及5，現參考圖5的步驟450- 480及圖2F(其為所有製造步驟都已完成之後本發明的一實施例的剖面圖式200)。在平坦化被完成之後，一薄的TIM1材料層52(如，約0.005至0.0015英吋厚的層)被施加至該犧牲型熱散布器材料62的被平坦化的表面上(圖5的步驟450)。許多技術可被用來施加該TIM1 52，譬如此技藝中習知的模板技術、直接沉積等等。
該TIM1材料是一種具有高導熱性的材料且它能夠將該熱散布器57耦合至該等倒裝晶片14的該被平坦化的表面。依據本發明的一個實施例，可用於該TIM1的材料包括了具有低熱阻值及高導熱性的材料，例如，熱油脂、導熱的環氧樹脂、相變化合物、填充氮化鋁的環氧樹脂(AIN)、導熱的環氧樹脂等等，如熟習此技藝者知曉的，它們可從設在美國麻州Billerica市的Epoxy Technology公司；設在美國麻州Tyngsboro市的Vreative Materials公司；設在德國Dusseldorf市的Henkel公司以及許多其它公司處獲得。有利地，在至少一些實施例中，如果該被給定的應用需要的話，則該導熱的環氧樹脂亦可以是不導電的，但熟習此技藝者將可理解的是，對於一些應用而言，一同時導熱及導電的環氧樹脂是有利的。
同樣可被理解的是，對於導電性是必要的及/或不會是問題的應用而言，焊錫及其它亦具有低的熱阻值的導電材料可被用於TIM1。亦應指出的是，被施加至該等倒裝晶片14的背側(即，上側)的該TIM1 52的厚度係可改變的。大致上，該TIM1 52的厚度將是讓該級階 式熱散布器56的相應級階和相應的倒裝晶片14(或倒裝晶片14陣列/列，如果倒裝晶片14是依高度排列的話)形成充分的熱接觸所需之最小厚度。例如，在一實施例中，TIM1 52的厚度範圍是從1至3.6密耳。
再次參考圖2F，一第一散熱件(如，對於此實施例而言，是該實質平的且平坦的熱散布器57)被耦合至該TIM1 52(步驟460)，用以讓該平坦的該熱散布器57和相對應的該犧牲型熱散布器材料62的平的被平坦化表面形成良好的熱接觸(且因而和該倒裝晶片14形成良好的熱接觸)。此實施例的該熱散布器57係實質平坦的且是用此技藝中習知的高導熱性材料(或材料的組合)製成的。如圖2F中所見，一高導熱性的熱路徑從該等倒裝晶片14延伸通過該極薄的高導熱性TIM3層、經過該犧牲型熱散布器材料62(其本身有利地是用類似於倒裝晶片14的材料製成且具有相近似的高導熱性)、經過TIM1、並到達該平坦的熱散布器57。
參考圖2F及圖5的步驟470-480，非必要地，在至少一些實施例中，一層TIM2 54被施加至該平坦的熱散布器42的上表面且一第二散熱件20(在圖2F中為了例示的目的被顯示為一冷卻歧管，但並不侷限於此)可被耦合至該TIM2 54以提供額外的冷卻。加上該第二散熱件20對於本發明而言並非是必要的，但卻是有利的因為它提供額外的冷卻。
該第一散熱件57(即，熱散布器57)是用一 能夠被加工成形(如，透過機器加工、模製等等)的導熱材料製成，用以作成一實質平面的且平坦的板子。可使用的材料的例子包括但不侷限於金屬及陶瓷。例如，在至少一些實施例中，該熱散布器57的材料的導熱性高於倒裝晶片14的導熱性。大致上，如果用於該熱散布器57的材料具有低的彈性的話，則是有利的，這可確保該熱散布器57保持其實質平的且平坦的形狀，用以和TIM1及TIM1 52材料維持良好且緊密的熱接觸。雖然圖2F中所例示的該熱散布器57係用單一的實心材料件製成，但本發明並不侷限於此。熟習此技藝者將可理解的是，該熱散布器57可使用不只一種用任何組合耦合在一起之導熱材料來製成。
將該熱散布器57耦合至該冷卻歧管20的該TIM2材料對於至少一些實施例而言是一種以蠟為主的相變材料(PCM)。該TIM2材料是一熱界面材料，其被用來消除介於該冷卻歧管20和該熱散布器57之間的微小的空氣間隙。然而，熟習此藝者將了理解的是其它材料亦可被使用。
圖2F(以及圖3及4)的該第二散熱件20為了例示的目的被顯示為一冷卻歧管20，但如熟習此藝者可了理解的，該第二散熱件20可以是能夠排散熱的任何類型的第二散熱件，如散熱片、冷板、蒸發器、及類此者。該第二散熱件20可例如使用一或多種具有高導熱性的材料(如，金屬，譬如銅及鋁)製成。圖2F的冷卻歧 管20能夠透過該冷卻歧管20和空氣的接觸及透過流經該冷卻歧管的液體(藉由傳導及對流)，或透過該冷卻歧管20和被設計來將熱傳遞至周圍空氣的另一結構的進一步接觸或透另一液體的傳導及對流來將熱從該熱散布器57(及該等倒裝晶片14)傳遞至環境中。此外，如之前提到的，該第二散熱件20可以是一被建構及配置來立即冷卻多個其它“細胞(cells)”之更大的散熱件的一部分，其中在該等多個細胞中的該等其它細胞可包括和圖2F中所示者相同的元件或完全不同的元件。這被進一步例示於圖3及4中。
在本發明的至少一些實施例中，該等熱效能要求使得該散熱件20是不需要的，因為該等倒裝晶片14、TIM1 52及第一散熱件(該熱散布器57)的配置已足以提供所想要的熱冷卻。然而，在其它實施例中，使用第二散熱件(如，冷卻歧管20)是有利的，因為它可藉由提供進一步的熱排散來幫助改善熱效能。
如熟習此技藝者將可理解的，在至少一些實施例中，各種製造公差可在圖2A-2F、3及4的構件的配置中，特別是在該等倒裝晶片裝置14的各種高度的布局中及在該第一及第二散熱件的相對厚度方面，被加以考量。
應指出的是，如熟習此技藝者將可理解的，圖5中的製造處理的某些態樣及/或順序可在不偏離本發明下被改變。例如，在圖2F、3及4的實施例中，該散熱 件20可在一給定的散熱器被耦合至該子件的其它構件(如，倒裝晶片及板子)之前和該給定的熱散布器57耦合在一起。然而，熟習此技藝者將可理解的是，此處理上的變化會因該散熱件20的重量而多少有些困難。此外，如之前參考圖3及4時提到的，該散熱件20可被建構成一較大的構件，用以一次冷卻在一給定的板子上的多個細胞(如，每一細胞可類似圖2F或圖3般地被配置)。如熟習此技藝者將可理解的。一類似於將每一組件耦合至一更高層極的組件(其具有自己本身的散熱件)的“幾何級數擴展”可被實現。
在至少一些實施例中，多個被同一散熱件冷卻的細胞可包括不同於示於此應用中的其它類型的細胞。在至少一些實施例中，該等多個細胞可包括描述於本文中的實施例的至少一些組合。
此外，在至少一些實施例中，對於細胞陣列而言，參考圖4-8描述的平坦化處理可一次實施於多個細胞上。
在描述例示於圖式中的本發明的實施例時，特定的術語(如，語言、語句、產品商標名等等)係為了清楚起見而被使用。這些名稱只是為了舉例的目的而被提供。本發明並不侷限於被選取的特定術語，且每一特定用詞係至少包括所有文法上、文學上、科學上、技術上、及功能上的等效物，以及以類似的方式操作以達成類似目地的任何其它東西。此外，在圖例、附圖、及內文中特定的 名稱可被給予特定的特徵、模組、表單、軟體模組、物件、資料結構、伺服器等等。然而，使用在本文中的術語是為了說明的目的而不是為了限制。
雖然本發明已以具有一定程度的特定性之較佳的形式被描述及圖示，但應被理解的是，該較形式的揭示只是以舉例的方式被提出，且在部件的結構及組合及配置的細節上的許多變化可在不偏離本發明的精神及範圍下被達成。
在整個揭示內容中，若沒有與上下文意相反的清楚表示的話，則本文中所描述的回路元件將被理解為其數量可以是單數或數複數。例如，“回路(circuit)”及“電路(circuitry)”等用詞可包括單一構件或複數個構件，它們可以是主動式及/或被動式且可被連接或以其它方式耦合在一起以提供所想要的功能。此外，“訊號”一詞可以指一或多個電流、一或多個電壓、或一資料訊號。在圖式中，相同或相關連的元件將具有相同或相關的開頭字母、數字或字母及數字標號。又，雖然本發明已經以使用分離的電子電路(較佳地為一或多電路晶片的形式)的實施例來加以描述，但此電路的任何部分的功能可另外地根據將被處理的訊號頻率或資料率而藉由使用一或多個被適當地程式化的處理器來實施。
在此申請案的圖式中，在一些例子中，多個系統元件或方法步驟可被顯示成一例示性的特定的系統元件，及單一系統元件或方法步驟可被顯示成例示性的多個 特定的系統元件或方法步驟。應被理解的是，顯示多個特定的元件或步驟並不是要暗示一依據本發明實施的系統或方法必須包含不只一個該元件或步驟，也不是要藉由例示一單一的元件或步驟來暗示本發明受限於只具有單一元件或步驟的實施例。此外，一特定的系統元件或方法之顯示出的元件或步驟的總數並非是限制性的；熟習此技藝者可瞭解的是，一特定系統元件或方法步驟的數量在一些例子中是可被選擇的，用以符合特定使用者的需求。
本發明已參考特定的實施來描述及例示技術的原理，將可被瞭解的是，該技術可用許多其它的、不同的形式及在許多不同的環境中來實施。揭示於本文中的技術可和其它技術結合起來使用。
此外，熟習此技藝者將可瞭解的是，描述於本文中的本發明的實施例可被修改以符合及/或順應該可應用的技術及本文中提到的標準的改變及改進。熟習此技藝者可在不偏離本案所主張之本發明的精神及範圍下想出描述在本文中的揭示內容的變化、修改及其它實施。
在上述詳細的實施例中的元件及特徵的特定組合只是示範性質；這些教示和本文中及被參考的專利/專利申請案中的其它教示的互換及取代亦是很容易被想到的。如熟習技藝者將瞭解的，熟習此技藝者可在不偏離本案所主張之本發明的精神及範圍下想出描述在本文中的揭示內容的變化、修改及其它實施。因此，上文的描述只是舉例性質且不是要用來限制。本發明的範圍是由下面的申 請專利範圍及其等效物來界定。
本發明的較佳實施例已被描述，現在對於熟習此技藝者而言變得很明顯的是，包含這些較佳實施例的概念的其它實施例亦可被使用。這些實施例不應被侷限於被描述的實施例，而是只受到下面的申請專利範圍的精神及範圍限制。
12‧‧‧子卡女代卡
14A‧‧‧倒裝晶片(裝置)
14B‧‧‧倒裝晶片(裝置)
14C‧‧‧倒裝晶片(裝置)
14D‧‧‧倒裝晶片(裝置)
16‧‧‧焊錫球
20‧‧‧冷卻歧管
52‧‧‧TIM1材料
54‧‧‧TIM2
57‧‧‧熱散布器
58‧‧‧焊錫遮罩材料
60‧‧‧熱界面材料3(TIM3)
62‧‧‧犧牲型熱散布器材料
200‧‧‧子卡女代卡組件

Claims (20)

  1. 一種形成用於半導體電路的散熱結構的方法，該方法包含：提供第一及第二半導體積體電路(IC)晶片，該第一及第二半導體晶片的每一者具有第一及第二相反側，其中該第一及第二半導體IC晶片被建構成沿著它們各自的第一側被固定不動地附裝至一實質平面的電路板的上表面；將該第一及第二半導體IC晶片的每一者的各自相反的第二側耦合至一可平面化的犧牲型熱散布器材料的第一及第二部分，該犧牲型熱散布器材料包含一材料，其具有一第一導熱性，該第一導熱性和一第二導熱性實質相等，該第二導熱性和一用來製造該第一及第二半導體晶片的材料相關連；及將該犧牲型熱散布器材料的該第一及第二部分平坦化，用以讓該第一半導體晶片的第一高度和該第二半導體晶片的第二高度實質地相等。
  2. 如申請專利範圍第1項之方法，其更包含將該第一及第二半導體IC晶片沿著它們各自的第一側固定不動地附裝至一實質平面的電路板的上表面。
  3. 如申請專利範圍第2項之方法，其中該第一及第二半導體IC晶片在平坦化之前被耦合至該電路板。
  4. 如申請專利範圍第2項之方法，其中每一個別的第一高度及第二高度是從該電路板的上表面量起，橫越每一個別的第一及第二半導體晶片，量到該犧牲型熱散布器 材料之個別的被平坦化的第一部分及被平坦化的第二部分的頂端，其中該第一高度和該第二高度係實質地共平面。
  5. 如申請專利範圍第1項之方法，其更包含：將一實質平面的導熱型第一散熱件熱耦合至該犧牲型熱散布器材料的該被平坦化的第一部分的頂端及該犧牲型熱散布器材料的該被平坦化的第二部分的頂端。
  6. 如申請專利範圍第1項之方法，其中在施用該犧牲型熱材料之前，該第一及第二高度是不相同的。
  7. 如申請專利範圍第1項之方法，其中該犧牲型熱散布器材料包含晶圓等級矽、碳化矽、氮化鋁、氮化鎵、砷化鎵的至少一者。
  8. 如申請專利範圍第1項之方法，其中該平坦化包含晶圓薄化處理。
  9. 一種半導體積體電路(IC)晶片組件，該組件包含：一基材，其具有一上表面；一第一半導體IC晶片，其具有相對應的第一及第二相反表面，其中該第一半導體IC晶片的該第一表面的至少一部分被耦合至該基材的該上表面及其中該第一半導體晶片具有一第一高度；一第二半導體IC晶片，其具有相對應的第一及第二相反表面，其中該第二半導體IC晶片的該第一表面的至少一部分被耦合至該基材的該上表面及其中該第二半導體晶片具有一不同於該第一高度的第二高度； 一第一熱散布器材料的第一部分，其被耦合至該第一半導體IC晶片的該第二表面，該第一部分具有一第一厚度，其中該第一高度和該第一厚度的組合形成一第一總高度；及一第二熱散布器材料的第二部分，其被耦合至該第二半導體IC晶片的該第二表面，該第二部分具有一第二厚度，其中該第二高度和該第二厚度的組合形成一第二總高度，其中該第二總高度和該第一總高度實質相同，使得該第一總高度和該第二總高度實質共平面。
  10. 如申請專利範圍第9項之組件，其中該第一總高度和該第二總高度在+/-0.5密耳至+/-1密耳的範圍內實質共平面。
  11. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料每一者都包含一材料，該材料具有一能夠對該第一及第二半導體晶片達到預定之至少10瓦/公尺/°K(W/m/°K)冷卻效果之夠高的導熱性及具有被平坦化至該第一及第二厚度的能力，其中該第一及第二厚度每一者都是達到該第一及第二半導體IC晶片間實質共平面度所需的最小厚度。
  12. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料每一者都包含晶圓等級矽、碳化矽、氮化鋁、氮化鎵、砷化鎵、及金屬的至少一者。
  13. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料的該第一及第二厚度每一者都被建構及配 置來將介於熱散布器材料、相對應的半導體IC晶片、及基材各者之間的熱間隙最小化至小於2密耳。
  14. 如申請專利範圍第9項之組件，其中該第一半導體IC晶片的該第二表面具有一在x及y方向上的第一形狀及其中該第一熱散布器材料的該相對應的第一部分的x及y尺寸被選擇，用以(a)實質地和該第一形狀相匹配或(b)具有一被選擇來提供該第一半導體IC晶片一預定的熱補償效果的形狀。
  15. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料的至少一者包含導電材料。
  16. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料包含實質相同的材料。
  17. 如申請專利範圍第9項之組件，其中該第一及第二熱散布器材料包含實質不同的材料。
  18. 一種用來冷卻多個半導體積體電路(IC)次組件的系統，該系統包含至少一個組件，其包含：一散熱件，該散熱件具有一上表面及一實質平面的下表面；及多個次組件，其被耦合至該散熱件的該下表面，該等多個次組件的至少兩個次組件具有彼此共平面的上表面，該至少兩個次組件的每一個別的次組件包含：一次組件基材，其具有一上表面；一第一半導體IC晶片，其具有相對應的第一及第二相反表面，其中該第一半導體IC晶片的該第一表面的至 少一部分被耦合至該次組件基材的該上表面及其中該第一半導體晶片具有一第一高度；一第二半導體IC晶片，其具有相對應的第一及第二相反表面，其中該第二半導體IC晶片的該第一表面的至少一部分被耦合至該次組件基材的該上表面及其中該第二半導體晶片具有一不同於該第一高度的第二高度；一第一熱散布器材料的第一部分，其被耦合至該第一半導體IC晶片的該第二表面，該第一部分具有一第一厚度，其中該第一高度和該第一厚度的組合形成一第一總高度；及一第二熱散布器材料的第二部分，其被耦合至該第二半導體IC晶片的第二表面，該第二部分具有一第二厚度，其中該第二高度和該第二厚度的組合形成一第二總高度，其中該第二總高度和該第一總高度實質相同，使得該第一總高度和該第二總高度實質共平面。
  19. 如申請專利範圍第18項之系統，其中每一次組件都包含一子卡女代卡(daughter card)組件，其具有一上表面，其和其它各個子卡女代卡組件的上表面實質地共平面且一相應的下表面被可操作地耦合至一母板，使得至少多個子卡女代卡組件都被耦合至該母板。
  20. 如申請專利範圍第19項之系統，其中該系統包含多個組件，每一組件具有第一及第二相反的表面，及其中該等多個組件的至少一部分都沿著它們各自的第一表面被可操作地耦合至一散熱件。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142391A (ja) * 2010-12-28 2012-07-26 Sumitomo Electric Ind Ltd 電気機器および電気機器の製造方法
US8937384B2 (en) * 2012-04-25 2015-01-20 Qualcomm Incorporated Thermal management of integrated circuits using phase change material and heat spreaders
US9257364B2 (en) * 2012-06-27 2016-02-09 Intel Corporation Integrated heat spreader that maximizes heat transfer from a multi-chip package
TWI508238B (zh) * 2012-12-17 2015-11-11 Princo Corp 晶片散熱系統
TWI553841B (zh) * 2013-01-31 2016-10-11 原相科技股份有限公司 晶片封裝及其製造方法
US9236323B2 (en) * 2013-02-26 2016-01-12 Intel Corporation Integrated heat spreader for multi-chip packages
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
TWM458672U (zh) * 2013-04-10 2013-08-01 Genesis Photonics Inc 光源模組
US20150092352A1 (en) * 2013-09-29 2015-04-02 International Business Machines Corporation Thermal Interface Solution With Reduced Adhesion Force
US9576930B2 (en) * 2013-11-08 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive structure for heat dissipation in semiconductor packages
US9414526B2 (en) * 2013-11-18 2016-08-09 Globalfoundries Inc. Cooling apparatus with dynamic load adjustment
US9385770B2 (en) * 2014-09-25 2016-07-05 Lothar Benedikt Moeller Arrayed antenna for coherent detection of millimeterwave and terahertz radiation
EP3198635B1 (en) * 2014-09-27 2020-04-15 INTEL Corporation Multi-chip self adjusting cooling solution
TWI600091B (zh) 2014-10-23 2017-09-21 英特爾股份有限公司 用於多表面構件之使用撓性熱管的散熱器連接器
US9443785B2 (en) 2014-12-19 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor package
US10269682B2 (en) * 2015-10-09 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices
JP2017079226A (ja) * 2015-10-19 2017-04-27 富士通株式会社 ヒートシンクおよび電子機器
US9831151B1 (en) * 2016-08-03 2017-11-28 International Business Machines Corporation Heat sink for semiconductor modules
US11227853B2 (en) * 2016-12-09 2022-01-18 Lumileds Llc Method of manufacturing an LED carrier assembly having an embedded alignment magnet
US11088467B2 (en) 2016-12-15 2021-08-10 Raytheon Company Printed wiring board with radiator and feed circuit
US10581177B2 (en) 2016-12-15 2020-03-03 Raytheon Company High frequency polymer on metal radiator
US10541461B2 (en) 2016-12-16 2020-01-21 Ratheon Company Tile for an active electronically scanned array (AESA)
US9775229B1 (en) 2017-01-25 2017-09-26 Nvidia Corporation Internally die-referenced thermal transfer plate
US10128199B1 (en) * 2017-07-17 2018-11-13 International Business Machines Corporation Interchip backside connection
US10361485B2 (en) 2017-08-04 2019-07-23 Raytheon Company Tripole current loop radiating element with integrated circularly polarized feed
US11152279B2 (en) * 2018-03-26 2021-10-19 Raytheon Company Monolithic microwave integrated circuit (MMIC) cooling structure
CN110473839A (zh) * 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system
KR102566974B1 (ko) 2018-07-11 2023-08-16 삼성전자주식회사 반도체 패키지
EP3850662B1 (en) 2018-09-14 2023-05-17 Raytheon Company Module base with integrated thermal spreader and heat sink for thermal and structural management of high-performance integrated circuits or other devices
KR102667427B1 (ko) * 2018-09-18 2024-05-21 삼성전자주식회사 반도체 패키지 시스템
US11244885B2 (en) 2018-09-18 2022-02-08 Samsung Electronics Co., Ltd. Semiconductor package system
CN111064344B (zh) * 2018-10-17 2021-07-06 台达电子工业股份有限公司 具有底部金属散热基板的功率模块
KR102609445B1 (ko) 2018-10-22 2023-12-04 삼성전자주식회사 반도체 패키지
US11600607B2 (en) 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
US11424551B2 (en) * 2019-06-19 2022-08-23 Raytheon Company Modular electronically scanned array (ESA)
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US20210043573A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
US12007170B2 (en) 2019-08-06 2024-06-11 Intel Corporation Thermal management in integrated circuit packages
US11832419B2 (en) * 2019-12-20 2023-11-28 Intel Corporation Full package vapor chamber with IHS
US11032947B1 (en) 2020-02-17 2021-06-08 Raytheon Company Tailored coldplate geometries for forming multiple coefficient of thermal expansion (CTE) zones
US12007818B2 (en) * 2020-05-06 2024-06-11 Gm Cruise Holdings Llc Floating heat spreader for processing assembly
US11791240B2 (en) * 2020-12-28 2023-10-17 Baidu Usa Llc High performance baseboard cooling architecture
KR20240031331A (ko) * 2021-07-07 2024-03-07 테슬라, 인크. 전자 어셈블리들 및 이를 제조하는 방법들
WO2023039021A1 (en) * 2021-09-08 2023-03-16 Ryan Robert C Methods, systems, and devices for cooling with minimal surfaces
US12016111B2 (en) * 2022-04-20 2024-06-18 Western Digital Technologies, Inc. Protective enclosure for an electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224334A (ja) * 1993-01-26 1994-08-12 Hitachi Ltd マルチチップモジュール
US20030068920A1 (en) * 1999-12-14 2003-04-10 Che-Yu Li High density, high frequency memory chip modules having thermal management structures
US20110228485A1 (en) * 2010-03-18 2011-09-22 Hitachi, Ltd. Cooling structure for electronic equipment

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JPH02222566A (ja) * 1989-02-23 1990-09-05 Hitachi Ltd 半導体モジュール
JPH04264758A (ja) * 1991-02-20 1992-09-21 Nec Corp 半導体チップキャリア
US5127984A (en) 1991-05-02 1992-07-07 Avantek, Inc. Rapid wafer thinning process
US5240552A (en) 1991-12-11 1993-08-31 Micron Technology, Inc. Chemical mechanical planarization (CMP) of a semiconductor wafer using acoustical waves for in-situ end point detection
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH0758254A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd マルチチップモジュール及びその製造方法
US5886408A (en) 1994-09-08 1999-03-23 Fujitsu Limited Multi-chip semiconductor device
JPH0878618A (ja) * 1994-09-08 1996-03-22 Fujitsu Ltd マルチチップモジュール及びその製造方法
TW373308B (en) 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
US5777847A (en) * 1995-09-27 1998-07-07 Nec Corporation Multichip module having a cover wtih support pillar
JPH09306954A (ja) * 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
US5871392A (en) * 1996-06-13 1999-02-16 Micron Technology, Inc. Under-pad for chemical-mechanical planarization of semiconductor wafers
US5844310A (en) 1996-08-09 1998-12-01 Hitachi Metals, Ltd. Heat spreader semiconductor device with heat spreader and method for producing same
JP3138671B2 (ja) * 1997-11-25 2001-02-26 三菱電機株式会社 ヒートシンク付き半導体装置
JPH11186471A (ja) * 1997-12-17 1999-07-09 Hitachi Ltd 多チップ並列実装型半導体装置
US6284574B1 (en) 1999-01-04 2001-09-04 International Business Machines Corporation Method of producing heat dissipating structure for semiconductor devices
TW518733B (en) * 2000-04-08 2003-01-21 Advanced Semiconductor Eng Attaching method of heat sink for chip package
JP3768069B2 (ja) 2000-05-16 2006-04-19 信越半導体株式会社 半導体ウエーハの薄型化方法
EP1162661B1 (en) * 2000-06-06 2006-09-27 STMicroelectronics S.r.l. Electronic semiconductor device having a heat spreader
US6653730B2 (en) * 2000-12-14 2003-11-25 Intel Corporation Electronic assembly with high capacity thermal interface
US6624787B2 (en) 2001-10-01 2003-09-23 Raytheon Company Slot coupled, polarized, egg-crate radiator
US6764573B2 (en) 2001-10-11 2004-07-20 Northrop Grumman Corporation Wafer thinning techniques
US6841413B2 (en) * 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
US6661661B2 (en) * 2002-01-07 2003-12-09 International Business Machines Corporation Common heatsink for multiple chips and modules
US6611180B1 (en) 2002-04-16 2003-08-26 Raytheon Company Embedded planar circulator
US6731189B2 (en) 2002-06-27 2004-05-04 Raytheon Company Multilayer stripline radio frequency circuits and interconnection methods
US7091068B1 (en) 2002-12-06 2006-08-15 Advanced Micro Devices, Inc. Planarizing sacrificial oxide to improve gate critical dimension in semiconductor devices
JP2005012127A (ja) * 2003-06-20 2005-01-13 Denso Corp 電子制御装置
US7031162B2 (en) * 2003-09-26 2006-04-18 International Business Machines Corporation Method and structure for cooling a dual chip module with one high power chip
JP4302607B2 (ja) * 2004-01-30 2009-07-29 株式会社デンソー 半導体装置
US7254033B2 (en) * 2004-08-19 2007-08-07 Behdad Jafari Method and apparatus for heat dissipation
US7975377B2 (en) * 2005-04-28 2011-07-12 Stats Chippac Ltd. Wafer scale heat slug system
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
JP4984485B2 (ja) * 2005-10-17 2012-07-25 富士電機株式会社 半導体装置
US8039365B2 (en) * 2006-07-11 2011-10-18 Stats Chippac Ltd. Integrated circuit package system including wafer level spacer
US7371664B2 (en) 2006-09-27 2008-05-13 Grace Semiconductor Manufacturing Corporation Process for wafer thinning
US20080142954A1 (en) * 2006-12-19 2008-06-19 Chuan Hu Multi-chip package having two or more heat spreaders
JP2008305838A (ja) * 2007-06-05 2008-12-18 Renesas Technology Corp 半導体装置及びその実装構造
US7742307B2 (en) 2008-01-17 2010-06-22 Raytheon Company High performance power device
JP5381175B2 (ja) * 2009-03-06 2014-01-08 ソニー株式会社 半導体装置及び半導体装置の製造方法
US7859835B2 (en) 2009-03-24 2010-12-28 Allegro Microsystems, Inc. Method and apparatus for thermal management of a radio frequency system
JP2010251427A (ja) * 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール
US8537552B2 (en) 2009-09-25 2013-09-17 Raytheon Company Heat sink interface having three-dimensional tolerance compensation
US8736048B2 (en) * 2012-02-16 2014-05-27 International Business Machines Corporation Flexible heat sink with lateral compliance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224334A (ja) * 1993-01-26 1994-08-12 Hitachi Ltd マルチチップモジュール
US20030068920A1 (en) * 1999-12-14 2003-04-10 Che-Yu Li High density, high frequency memory chip modules having thermal management structures
US20110228485A1 (en) * 2010-03-18 2011-09-22 Hitachi, Ltd. Cooling structure for electronic equipment

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