TWI478126B - Surface light display device - Google Patents

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TWI478126B
TWI478126B TW098110496A TW98110496A TWI478126B TW I478126 B TWI478126 B TW I478126B TW 098110496 A TW098110496 A TW 098110496A TW 98110496 A TW98110496 A TW 98110496A TW I478126 B TWI478126 B TW I478126B
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Description

面發光顯示裝置
本發明係主要關於有機電激發光面板或液晶面板等之薄型顯示器。
將前放射構造之主動方式有機電激發光顯示器為例時，其面板單元係如圖1，貼合形成有有機電激發光元件的TFT電路基板11與彩色濾光片基板12之構成等乃代表性。
圖2(a)乃TFT電路基板之配線構成的模式圖。在此TFT電路基板中，存在有於排列於1列之各畫素電路24，供給電源(電力)之電源線21，和將此全部捆束導出於電源端子23之電源匯流排22。另外，設置將TFT的凹凸作為平坦化之樹脂，於此連結發光部之連接孔25者乃為常例。符號25係顯示資料信號線，符號26係顯示閘極信號線。
圖2(b)乃只抽出其電源周圍之配線的模式圖。TFT電路基板內之電源線係並非棋盤狀配線或網目狀，而多使用如此走向1方向之構成。對於此，經由電源線橫切在信號線的面積增加之時，配線間電容則增加，而有防止驅動變慢情況之目的。另外，在畫素小的情況，即使減少電晶體面積而亦有增加的理由。符號16乃顯示IC(控制電路)之配置位置。
圖3A乃顯示畫素電路之代表性構成。此係主要為在液晶所使用之TFT電路，但對於有機電激發光的驅動亦可使用者。此情況之TFT側電源線乃陰極，全畫素之上部透明共通電極乃陽極。符號31係顯示有機電激發光元件，32、33係顯示TFT，34係顯示電容器，35係顯示源極信號線，36係顯示閘極信號線。
圖3B乃顯示以往之TFT電路基板之畫素電路24之配線構造之一例的模式圖。在此，係顯示對於構成以往之TFT電路基板之畫素電路24的主要之電晶體之配線構造。
在圖3B之配線構造中，閘極配線圖案55乃作為第1層之金屬配線圖案而加以形成，且於其閘極配線圖案55上，藉由絕緣層及Si層29，而源極配線圖案56、汲極配線圖案57及上述電源線21乃各作為第2層之金屬配線圖案而各加以形成。
閘極控制用元件範圍58係以鄰接於閘極配線圖案55之形態而加以設置。對於其閘極控制用元件範圍58係設置有圖3A所示之TFT(Thin Film Transistor)33及電容器34，且連接第2層之金屬配線圖案之資料信號線(源極信號線)25及第1層之金屬配線圖案之掃描信號線(閘極信號線)26。
源極配線圖案56係作為形成圖3A所示之TFT32之源極的配線而加以設置。其源極配線圖案56係基端部乃連接於電源線21，且經由將前端部分歧成梳狀之時，形成平行於電源線21之分歧部56a、56b。
另一方面，汲極配線圖案57係作為形成上述TFT32之汲極的配線而加以設置。其汲極配線圖案57係基端部乃藉由連接孔27而連結於發光部，具有從其基端部延伸於上述源極配線圖案56之分歧部56a、56b間的分歧部57a，和從該基端部延伸於上述分歧部56b與電源線21之間的分歧部57b。也就是，其汲極配線圖案57係具有與源極配線圖案56之梳狀的分歧部咬合之梳狀的分歧部。
接著，關於圖1之面板的畫素部，係例如成為如沿著圖4A(a)的線AA或線BB之圖4B(b)及圖4C(c)之剖面構造。首先，對於玻璃基板上係存在有TFT構造及其平坦化樹脂40。此係因應必要而以無機的保護膜加以被覆。於其上方密著性佳地被覆基底層41之後，形成反射電極42。於此形成在發光部有開口之絕緣膜43之後，蒸鍍複數之有機膜44，於其上方，將透明電極層45加以成膜。在此係稱作上部之透明電極層，但如亦有IZO，ITO等之氧化物的透明的層之情況，亦有半反射鏡狀之數nm~數十nm之金屬膜的情況。其透明電極層45係例如成為如圖5A(a)及圖5B(b)，以全畫素共通之棋盤狀配線53，連接於在面板外周部與前述不同之電源匯流排51，導出於端子52。並且，於最後，以阻障層46被覆畫素部全面。
另一方面，彩色濾光片基板側47乃於玻璃基板上，形成紅黑矩陣47、彩色濾光片48、更因應必要而形成有觸排間隔壁39或色變換層49。當然，亦有位使用觸排間隔壁或色變換層之方式。更且，亦有因應必要而設置有墊片50者。
並且，將TFT電路基板與彩色濾光片基板，呈配合畫素地加以決定位置而貼合。對於間隙層，一般而言係使用黏接劑等之固體，但亦有液體或氣體之情況。
在如圖2之TFT電路基板中，如印刷基板之厚膜配線乃為困難之故，不可無視配線電阻，離電源端子越遠，電壓下降(上升)變越大。更且，如有機電激發光面板之自發光的電流驅動方式之情況，較液晶面板，流動在電流線之電流為大之故，在電源線或電源匯流排之電壓下降(上升)則變大。首先，此係單純成為加上於有機電激發光元件之電壓的面內分布，伴隨著亮度不勻。另外，TFT電路基板乃如圖3A之構成的情況，特別是當GND之電位上升時，閘極控制電壓則產生變動之故，即使僅些微之電位的面內分布，亦有伴隨極大之亮度不勻者。更且，如有機電激發光面板之自發光的電流驅動方式之情況，較液晶等，流動在電流線之電流為大之故，在電源線或電源匯流排之電壓下降(上升)則變大。隨之，唯GND電位為低之電源端子附近之微少之畫素成為極端明亮發光者，當放置此等而設定面板全體之平均的亮度時，有著畫面不清楚情況。
作為如此之電源用配線附近之經由電源不勻的亮度不勻降低方法，係有如以下之各種提案。專利文獻1(日本特開2007-232795號公報)、專利文獻2(日本特開2007-232796號公報)、專利文獻3(日本特開2004-206055號公報)乃作為於電源匯流排本身之2處以上，供給電力而欲降低經由電源匯流排之配線電阻(電壓下降)者。此係對於電阻之降低係有效果。但，在空間或成本的問題，如亦有無法供電於複數處之情況，即使畫面變大而電流增加，亦無法充分加粗電源匯流排，而只稍微增設供電處係亦有無法抑制電源匯流排之電壓下降的情況。
另外，專利文獻4(日本特開2005-078071號公報)、專利文獻5(日本特開2005-157300號公報)、專利文獻6(日本特開2007-250553號公報)等乃以連接孔的配置之手段，將加上於有機電激發光元件之電位作為均一者，在亮度不勻之中，加上於有機電激發光元件之電位的不勻乃在支配性的情況係為有效。但此方法係要如何調整接點電阻同時，所有的電流乃加上配合於共通的電源匯流排而流動於電源端子之故，必定在遠離端子處，產生電源匯流排本身的電壓下降。即，在應用此方法中，無法降低至電源匯流排本身的電壓下降之分布之故，而無法降低至經由如圖3A之TFT的閘極電壓之不勻所引起的亮度不勻。
專利文獻7(日本特開2007-34278號公報)乃記載有由將1個之縫隙放入至電源匯流排之中間位置者，降低電源線之電位不均情況。但，由只有其縫隙1個，在連接於電源匯流排之電源線為多之情況或匯流排為長的情況，對於各電源線，無法充分地作為電位之均一化。
專利文獻8(日本特開2006-163384號公報)乃記載有由將鄰接的電源線(Vdd)，經由金屬線，在複數處加以連接者，降低電下降之下降之顯示器用顯示器用基板。又此時，亦記載有縮小其金屬線與資料線之交叉部分的寬度而減少寄生電容情況。但，在此構成中，因只單純地連接電源線為網目狀之狀態，例如在全面點燈時，唯接近於電源端子附近，顯著地電壓下降變小，而有成為集中性之亮度不勻者。
然而，可將對於各畫素的發光指令資料本身進行補正，軟體方式降低亮度不勻者。但，在畫面內的亮度不勻係為2維者之故，對於畫像控制具有全畫素份之記憶體，且必須作為2維性之補正係數的設定之故，而成為非常高之成本。
當然，將電源線的材料變更為更低阻抗之配線材料，或經由電源線之厚膜化或匯流排寬度的擴大，可降低電源線之阻抗。但，配線材料的變更係不可避免變更慣用之處理，電源線之厚膜化係引起成本增加或內部應力的增加(彎曲、破裂、膜剝落)。另外，匯流排寬度的擴大係引起框緣之增加，進而經由母基板的取得數減少之成本增加。
〔專利文獻1〕日本特開2007-232795號公報
〔專利文獻2〕日本特開2007-232796號公報
〔專利文獻3〕日本特開2004-206055號公報
〔專利文獻4〕日本特開2005-078071號公報
〔專利文獻5〕日本特開2005-157300號公報
〔專利文獻6〕日本特開2007-250553號公報
〔專利文獻7〕日本特開2007-34278號公報
〔專利文獻8〕日本特開2006-163384號公報
隨之，本發明之課題係即使在對於經由為了電源用配線之處理、材料、線寬、膜厚之變更等之電阻降低有限度之情況，亦廉價地提供亮度不勻少之有機電激發光顯示器等之面發光顯示裝置者。
為了解決上述課題，在本發明中，連接有複數條供給電源於複數之畫素的電源線之電源匯流排，和具有連接於此之電源端子之電路基板(只包含配線基板)，於電源匯流排內，設置縫隙狀的孔。並且，在全面點燈時之電源線與在匯流排連接部之電壓下降(上升)乃在全電源線，呈略均一地調整由縫隙所分割之電源匯流排各部的寬度與長度。即，以電源匯流排內之縫隙所分割之部位的寬度乃縮小主要供電於接近端子之電源線者，加粗主要供電於遠的電源線者。並且，電源線連接部附近係電源匯流排作為呈全部連結。以縫隙分個的數量係如因應不勻之調整方法而做適宜訂定即可。即使如此仍有必要消解殘餘之亮度不勻情況，係對於畫像控制器之控制電路，配置掃瞄線數或資料線數份之為數少之記憶體，進行1維的分佈補正。
更具體而言，本發明係提供一種面發光顯示裝置，其特徵乃具備：
連接於複數之各個畫素電路的複數之電源線、和具有前述各個複數之電源線之端部以特定之間隔加以連接的電源端子之電源匯流排；前述電源匯流排乃具有沿該長度方向，從前述電源端子向前述端部之方向延伸之一個以上之縫隙(或缺口部)者。
在此，在上述之面發光顯示裝置中，前述電源匯流排乃經由前述縫隙所分割，經由該縫隙之數及/或以該縫隙所分割之電源匯流排之寬度與長度，前述端部之各個電位被調整至所期望之值的形態為佳。在此，前述縫隙之全部或一部分乃在前述電源匯流排內，其周圍為封閉之形狀者更佳。
並且，上述之面發光顯示裝置係更具備將供給至排列於與前述電源線正交之方向的前述畫素電路的電流指令值，為了對應從前述畫素電路與前述電源線之連接部至前述端部之距離加以補正之控制電路之型態為佳。
另外，在上述之面發光顯示裝置中，前述電源線之兩端部乃連接於電源匯流排，該電源線兩端部之電源匯流排乃具備獨立之1個以上之前述縫隙之型態為佳。
更且，在上述之面發光顯示裝置中，前述電源匯流排之全部或一部分乃經由層積不同種之材料或同種之材料的複數層而構成之型態亦可。
加上，前述畫素電路乃亦可使有機EL元件發光或被驅動者。
另外，本發明係亦提供在面發光顯示裝置之亮度不勻之調整方法。具體而言，提供包含：
具有沿該長度方向延伸之1個以上之縫隙的同時，設置具有電源端子之電源匯流排的步驟、和設置連接於複數之各個畫素電路的複數之電源線，將該電源線之各個之端部，於前述電源匯流排以特定間隔加以連接的步驟、和對應於從前述畫素電路與前述電源線之連接部至前述端部之距離，將供給至排列於與前述電源線所延伸之方向正交之方向的前述畫素電路的電流指令值，經由控制電路加以補正的步驟之在面發光顯示裝置之亮度不勻之調整方法。
在此，前述控制電路乃進行將對應於前述距離之補正係數，乘上前述電流指令值之處理的形態為佳。
更具體而言，本發明係一種面發光顯示裝置，其特徵乃具備：
連接於複數之各個畫素電路的複數之電源線、和連接鄰接於前述電源線之至少一方之電源線的彼此之連接線、和具有前述各個複數之電源線之端部以特定之間隔加以連接的電源端子之電源匯流排；亦提案有對於前述電源匯流排乃具有沿該長度方向，從前述電源端子向前述端部之方向延伸之一個以上之縫隙之面發光顯示裝置。
在此，上述連接線係未在其延長方向，連接於上述電源匯流排者為佳。
另外，前述連接線雖將分配於構成某畫素列之一集合的複數之電源線，相互連接，但在於分配於構成其他之畫素列之其他集合的電源線，則不連接之型態為佳。在此，前述一集合及其他之集合乃有連接於構成1畫素列之副畫素之列的複數之電源線所成者。構成如此之1畫素列之副畫素係通常，由2色~4色程度加以構成，並不限於例示之紅色，綠色，藍色等，而亦包含白色或中間色等。
另外，形成具備前述畫素電路之薄膜電晶體的配線的一部分，則亦可對於連接於各別之前述畫素電路之前述電源線而言，構成旁路線路之型態。在此，其旁路線路之一部分與前述連接線之一部分乃亦可經由共通之配線所構成之型態。
然而，電源線之連接線乃經由橫切在控制線之時，有寄生電容則增加，電晶體動作變慢者。對於如此之情況，無需在全畫素連接電源線彼此，如適宜地調整連接位置或連接條數或粗度等即可。
〔作用〕
在使用本發明之縫隙的電源匯流排構造中，在全面點燈時，電源線與在電源匯流排之連接部的電壓下降(上升)乃在全電源線，成為略均一之故，亮度不勻則減少。此係因不只加上於有機電激發光層之電位分布，亦降低TFT閘極電位的分佈。更且，殘留之亮度不勻係成為唯電源線之伸長方向之1維的構成。更且，此等成為問題的情況，係以畫像控制器進行補正，但因可對於與電源線之伸長方向正交而排列之畫素列而言，設定同一之補正係數，故以僅有之記憶體，和簡單的1維分布補正即可。經由此等，全面點燈時之亮度不勻係幾乎完全消解。
另外，經由更追加上述之連接線於包含上述之縫隙的面發光顯示裝置之時，例如，即使在彩色面板之全面白色點燈時(例如，紅，綠，藍等之)各色的電流平衡乃相當大不同之情況，可從流動大電流之電源線，分散電流於只流動小電流之電源線側。因此，電源線之電壓下降乃變為平均，可降低消耗電力及亮度不勻者。此理由係在無連接線之情況，因即使總電流(平均電流)相同，亦必須配合流動最大電流之特定色的電源線之電壓下降而提昇全體之電源電壓。並且，如在紅，綠，藍等之各色的電源線，電壓下降有顯著不同，對於各色，亮度不勻則不同，故對於各色有必要進行個別之亮度不勻補正。在此，將連接上述之電源線彼此的連接線，經由作為在其延長方向未連接於電源匯流排之構成者，(電流乃流動於縫隙之存在的電源匯流排之方向之故)維持縫隙之效果，在電源線與電源匯流排之各連接部的電位乃成為相等。
更且，經由於包含上述之縫隙及連接線的面發光顯示裝置，更追加上述之旁路線路之時，可降低電源線之配線電阻其本身者，進而可將施加於連接於各電源線之各畫素電路的發光元件之電壓，在電路基板內作為一樣化者。因此，可降低全體性之亮度不勻者。另外，經由其旁路線路之配線電阻的下降係因控制在各電源線之電壓下降(上升)，故帶來消耗電力之降低。
經由具有以本發明之縫隙所分割之電源匯流排的電路基板，不用特別變更材料或膜厚等處理，更且亦無框緣的增大等而可降低亮度不勻者。由此，可廉價地實現高品質之有機電激發光面板。
特別是在電源匯流排封閉其周圍之形狀的縫隙，係與開放一部分之縫隙做比較，可防止因電位差引起的帶狀之亮度不勻的產生。在此，將開放一部分之縫隙設置於電源匯流排時，成為將電源匯流排分作複數條之匯流排者。此時，於劃分之各匯流排間，即使有些微的電阻差時，因亦於各匯流排間產生電位差，因此電位差引起之亮度不勻乃產生在連接於各匯流排之電源線群的邊界。
另外，如根據包含上述之連接線或旁路線路之面發光顯示裝置，經由降低配線電阻其本身之時，電源線之電壓下降變小之故(GND電位下降之故)，可降低消耗電力者。特別是，經由於構成1畫素列(雖無限定，但例如，紅色，綠色，藍色等之)之副畫素列的電源線間，設置連接線之時，各色之亮度不勻乃在畫面全體成為相同。因此，即使為軟體性進行亮度不勻補正之情況，亦對於各色，無需個別之補正。
 〔最佳形態1〕
圖6乃本發明之電源匯流排，以及具有此之電路基板之模式圖。縫隙61乃細間隙或開口部，其條數與長度係並無特別加以限定者。並且，經由其縫隙而部分地將電源匯流排22加以分割，而此所分割的部份乃作為在複數之電源線21之中，連結於接近於電源端子之電源線者為細，連結於遠的電源線者為粗之構成。符號62係顯示電源匯流排成為層積構造之多層配線部。電源匯流排之未與資料料信號線或閘極信號線交叉的部份，可作為層積相同金屬之構造者。其構造係左右對秤為佳。
本來，未設置電源匯流排，對於各電源線與端子連結，因應從端子的距離而調整配線寬度，所謂電阻一定配線乃為理想，但因最小的線寬與線間乃由處理規則決定之故，配線數為多之情況，或端子至電源線為止之距離的最大/最小比為大之情況，係因框緣大福增加而並不實惠。因此，如圖7(a)所示，考慮對於彙整某整程度條數之鄰接的電源線之各部件，形成L字狀的縫隙61，調整匯流排之配線寬度者。但，將縫隙61形成至到達於匯流排之外周的位置，對於各部件獨立地將匯流排進行配線時，在區分之部件的邊界，有著經由配線電阻之不均，產生些微之電位的段差，即亮度的段差而可看到邊界線者。人類係因即使在些微之2~3%的亮度差亦可辨識。因此，如圖7(b)所示，由將調整配線電阻之各部件的匯流排，最終在電源線連接部附近完全進行連結者，可降低產生於部件邊界之電位的段差者。即，此係並非將縫隙61形成至到達於匯流排之外周的位置，而是回到在與電源匯流排內之電源線之連接部附近，設置封閉周圍之縫隙孔者。更且，縫隙乃複雜時，加上於縫隙本身的圖案化不佳，亦有與電源匯流排交叉的細信號線乃在寬範圍產生重疊之可能性之故，如圖7(c)，將縫隙61的形狀例如作為I字狀，為了處理之安定化，盡可能作為簡單者為佳。然而，在任一的例，最外側之電源線的部件乃亦呈與列方向之電源匯流排離間地，於碰觸行方向之電源匯流排的列方向之電源匯流排的部份之內側，放入缺口61a。
接著，對於縫隙之條數，係越多電位的不勻則成為均一，但過於增加時，有效之匯流排的寬度則減少而電阻增加之故，應配合均一化之要求(亮度不勻方法)而作適宜調整。例如，為3英吋程度之面板，匯流排寬度2mm程度之情況，係從電位分布(0.01V間隔)之模擬，如圖11了解到以4~6分割程度充分成為均一。然而，在其模擬結果之電源匯流排內縫隙部之電位分布(參照圖10)而視時，經由如此之電源匯流排的分割，在各縫隙端部的電位乃成為略相等。此係與圖9(a)做比較，在圖9(b)中，可從屬於以相同之等電位線圍繞各縫隙端部之範圍者而理解。
另外，作為配置縫隙群之場所或範圍，係只於亮度不勻集中處，各個加以設置即可。如圖2，電源端子乃2處，電源線連接部亦呈2邊之配線圖案之情況係如圖6，設置於4處，但端子乃1處，電源線與匯流排之連接部亦1邊的情況係在1處即可。
另外，如圖6，電源線21乃在其兩端2處，連接於匯流排之2個的邊情況，如匯流排寬度並非充分，未必使各電源線的兩端之電位作為一致亦可，而在匯流排之各邊，獨立地將縫隙形狀等進行調整，在各邊(行方向)，將連接部的電位作為均一化即可。假設在匯流排寬度並非充分之狀態，使各電源線的兩端之電位作為一致時，必須減小為了增加接近於電源端子側之配線電阻所分割的全部之匯流排寬度，而無法有效使用原本所容許之電源匯流排之寬度。即使由此達成均一化，全體的電源亦大幅度地上升，有著消耗電力增大之情況之故，需要注意。將電源線與匯流排的連接部之電位，在電源線兩端，對於匯流排之各邊，獨立地進行均一化調整的情況，因未減少匯流排全體的寬度，經由縫隙導入之電位的上升或消耗電力增加係僅些微。當然，在充分得到匯流排寬度之情況，電源線兩端之電位差本來為小之情況，或由層積等而可低電阻化之情況等係並非限於此。
接著，考量匯流排之更低電阻化。資料信號線或掃描信號線係保持絕緣同時，與電源匯流排交叉，但如圖2(a)，並非在匯流排的全面進行交叉者。隨之，如圖6所示，在未交叉的部份，經由將信號線與同層層基於電源匯流排而形成多層配線部62之時，更削減電阻者為佳。
此時，端子與電源匯流排乃左右對象配置之情況，假設信號線的導出，即使如圖6為非對稱，層積之多層配線部的圖案(參照符號62)係作為左右對稱者為佳。層積匯流排之方法係亦於導電性之第1層之上方直接層積第2層，而亦可於導電性之第1層與第2層之間，夾持絕緣膜而將兩者，藉由連接孔加以電性連接。另外，層積行方向之匯流排而形成之情況，於重疊的層，各放入同等之縫隙者為佳。但，只於任一方的層，形成縫隙，層積放入縫隙之匯流排與通常之匯流排的情況，因亦只有僅些微均一化之效果之故，此亦為本發明之範圍。並且，在如此之層積構造的情況，如前述，如作為在電源線的兩端部未配合電位之獨立的縫隙構造，如圖6，在兩端部即使縫隙部的層構造為不同，亦無任何問題。
經由如此之構造而降低亮度不勻，即使如此仍無法去除之亮度不勻則成為問題之情況，可簡單利用以畫像控制器，軟體地補正電流指令值之方法。經由電源匯流排之縫隙構造，與電源線正交之方向的畫素列係全部成為均一之亮度，在平行之方向中，不勻乃成為1維性。即，與電源線正交之方向的畫素列係可以1個之係數補正。因此，對於畫像控制器，如具有唯排列於電源線之伸長方向的畫素數份之補正用記憶體即可。更且，補正係數之設定亦為簡單。
〔最佳形態2〕
接著，參照圖12~圖16，加上於具有記載於圖6~圖9之縫隙的電源匯流排，對於導入為了連接電源線彼此之連接線的電路基板加以說明。
圖12乃包含記載於圖6~圖9之電源匯流排，和連接電源線21彼此之連接線63的電路基板之模式圖。在此，設置於圖12之電源匯流排22的縫隙之條數與長度係因可採用任意之構成，故並無特別加以限定。而重要處係部分地將電源匯流排加以分割，而此所分割的各部份乃呈連結於接近於電源端子之電源線者為細，連結於遠的電源線者為粗地，形成此等縫隙61。並且，連接線63係連結鄰接於與電源線21之延伸方向正交之方向的電源線21彼此。
圖13(a)及圖13(b)乃擴大相當於在圖12之電路基板之圖8的X部之部分者，連接連結於電源匯流排的電源線21彼此之連接線74，75的擴大模式圖。在此，與鄰接之電源線21的連接係如圖13(a)之連接線74，亦可完全未連結從畫面的端至端的電源線21。另外，如圖13(b)之連接線75，亦可對於構成1畫素列之電源線之各集合，作為終端。圖13(b)係1畫素乃例如由紅，綠，藍之3色的副畫素所成之情況，將連接於各副畫素的3條電源線21作為一集合而使連接線75之兩端作為終端。在此，1畫素乃對於紅，綠，藍加上白，由4色之副畫素所成之情況，或由衷艱澀或2色所成之情況亦為同樣，前者係將4條電源線作為一集合，後者係將2條電源線作為一集合而使兩端作為終端即可。然而，此等連接線63，74，75係未在其延長方向連接於電源匯流排。其理由係因在延長方向如連接於電源匯流排，電壓下降係減少，但電流係未流動於縫隙之存在的方向，而集中於接近電源端子處者。也就是，在圖12，不只在電源線21延伸的方向(縱方向，或列方向)，而對於連接線63延伸之方向(橫方向，或行方向)亦流動有電流時，未充分地發揮經由設置於電源匯流排22之縫隙61等之效果。
另一方面，如圖13(a)之連接線74，以連接線連結所有的電源線彼此時，在顯示只將位於畫面中心部之畫素點燈的圖案(以下，稱作「於黑底浮現白的圖案」)時，對於非發光部之電源線亦流動有電流。因此，接近於非發光部處變為明亮之亮度不勻，有出現些微之可能性。對此，如圖13(b)之連接線75所示地，在通常對於以RGB等之2~4的副畫素單位所構成之各畫素列，電源線之連接線間斷的構造中，因未流動有電流於旁邊的畫素列側，故於連接線75延伸方向(在圖13中，橫方向)，未出現亮度不勻者。
圖14乃圖13(a)之畫素部的擴大模式圖，顯示在為了經由連接線74而連接電源線21彼此之畫素部周邊的具體之連接構成例。在圖14中，遍佈於各畫素之行方向而延伸之連接線59，和各畫素的電源線210乃在接點60b各加以連接。然而，如此之連接線係亦可設置專用的層而做成，但對於為了不增加成本，利用未使用之空間，使用既存的層而做成者為佳。
圖15係更擴大圖14之畫素部的模式圖，相當於圖3B。圖15係顯示於連接孔部27之下方，欲設置連接線59之畫素電路240的配線構造之一例。在此配線構造中，閘極配線圖案55乃作為第1層之金屬配線圖案而加以形成，且於其閘極配線圖案55上，藉由絕緣層64(參照圖16(b)及Si層29，而源極配線圖案56、汲極配線圖案57及上述電源線210乃各作為第2層之金屬配線圖案而各加以形成。
閘極控制用元件範圍58係以鄰接於閘極配線圖案55之形態而加以設置。對於其閘極控制用元件範圍58係設置有圖3A所示之TFT33及電容器34，且連接第2層之金屬配線圖案之資料信號線(源極信號線)25及第1層之金屬配線圖案之掃描信號線(閘極信號線)26。
源極配線圖案56係作為形成圖3A所示之TFT32之源極的配線而加以設置。其源極配線圖案56係基端部乃連接於電源線210的Pa點，且經由將前端部分歧成梳狀之時，形成平行於電源線210之分歧部56a、56b。
另一方面，汲極配線圖案57係作為形成上述TFT32之汲極的配線而加以設置。其汲極配線圖案57係基端部乃位置於旁路形成用配線圖案59之上方，具有從其基端部延伸於上述源極配線圖案56之分歧部56a、56b間的分歧部57a，和從該基端部延伸於上述分歧部56b與電源線210之間的分歧部57b。也就是，其汲極配線圖案57係具有與源極配線圖案56之梳狀的分歧部咬合之梳狀的分歧部。
然而，源極配線圖案56之分歧數及汲極配線圖案57之分歧數係亦可為3以上。
在此，圖15之連接線59的配線寬度係為了在連接孔27之正下方，使孔形狀安定而作為寬廣無段差，在穿過資料信號線25時，係為了減少寄生電容而作為細。如此，連接線59係作為不會對於既存電路之動作帶來不良影響之形狀者為佳。
然而，從亮度不勻之降低，消耗電力之削減，配線圖案之均一性等之觀點，如圖12，遍佈全畫素，設置連接電源線21彼此之連接線63之構造為佳。但，橫切在信號線配線數增加時，有寄生電容則增加，動作變慢等之不良情況產生者。因而，對於連接線的粗度或條數或連接位置，係加以適宜設計之構成之故，並無特別加以規定。例如，對於(於圖14之縱方向)各數十畫素行，設置連接線59之構造，或在極端的情況，即使於畫面中央部，只設置1條連接線59之構造，因亦有效果之故，此等構造亦含於本發明之範圍。另外，多數設置圖14所示之連接線59的情況係對於各連接線59，只不過流動有些微之電流。因此，連接線59與信號線25的交叉部之寬度係盡可能作為細(也就是，至可細微加工之最小線寬(最小規定)為止)者為佳。加上，對於為了更減少寄生電容，在上述之交叉部，一度連接於平坦化樹脂上之配線，於鄰接之電源線，橋架連接亦可(未圖示)。
在此，圖16(a)及圖16(b)乃各顯示圖15之D-D剖面圖及E-E剖面圖。如圖16(a)所示，第1層之金屬配線圖案的上述連接線59係一端部乃藉由連接孔60b而電性連接於電源線210(圖15之Pb點)。另一方面，汲極配線圖案57之基端部係藉由絕緣層64及Si層29而加以配置於連接線59上。對於其汲極配線圖案57之基端部上，係形成有連結該汲極配線圖案57與未圖示之電激發光元件的連接孔27之範圍。其結果，連接線59係成為加以位置於上述連接孔27之範圍的下方。
如上述，使連接線59位置於連接孔27之範圍的下方者，係帶來如以下之優點。
即，對於連接孔27之下方，係從擔心應力或凹凸，幾乎未配置電晶體等之元件圖案。隨之，如於連接孔27之範圍的下方設置連接線59，可迴避經由形成其連接線59之畫素內的有效面積之減少者。
然而，在圖16(a)及圖16(b)，符號37係顯示玻璃基板，符號40係顯示平坦化樹脂層，符號65係顯示保護層，符號41係顯示反射電極層或基底層。
經由圖14~圖16所示之構造，對於在構成1畫素之紅，綠，藍等之各色的副畫素間之電流平衡，如有大差別之情況，可從流動大電流之電源線，分散電流於只流動小電流之電源線側，將電源線之電壓下降(電位上升)作為平均化而控制。即，在控制全面點燈時之亮度不勻之後，在各色間的亮度不勻，亦可作為同程度。並且如可降低電壓下降，可降低其部分之電源電壓之故，消耗電力亦可降低。
然而，對於即使如此仍無法去除之亮度不勻則成為問題之情況，可簡單利用使用畫像控制器，軟體地進行補正之方法。即，經由電源匯流排之縫隙構造而不勻成為1維之故，與電源線正交之方向的畫素列係因可以1個之係數補正之故，對於畫素控制器，係如具有唯排列於電源線之延伸方向之畫素數份之補正用記憶體即可。更且，對於各色，即使使用相同的補正係數，亦無實用上問題。
〔最佳形態3〕
圖17~圖19係顯示對於圖14~圖16之構成而言，追加為了減低電源線210之配線電阻的旁路線路之TFT電路基板的例。此例係著眼於圖15之源極配線圖案56a乃與陰極同電位之情況的構成。其旁路線路，係如圖18所示，源極配線圖案56乃接由連接孔60a而連接於連接線59而加以構成。因此，當與圖14~圖16之構成做比較時，加上於空間的有效利用，可降低電源線210之配線電阻者。對於其旁路線路，係記載在於2008年7月2日，經由本申請之申請人所申請之國際專利申請(PCT/JP2008/061967)，經由引用其內容之時，作為構成本說明書之一部分者。
然而，圖17~圖19之製造處理係圖14~圖16之製造處理，可適用後述之「實施例2」之構成者。
圖17係對於圖14之連接構成而言，對於追加為了減低電源線210之配線電阻的旁路線路之例的畫素部之擴大模式圖。在圖17中，遍佈於各畫素的行方向而延伸之連接線59乃藉由連接孔60a而連接於源極配線圖案56，藉由連接孔60b而連接於各畫素之電源線210。
圖18乃顯示畫素電路240之配線構造之一例的模式圖。在此配線構造中，閘極配線圖案55乃作為第1層之金屬配線圖案而加以形成，且於其閘極配線圖案55上，藉由絕緣層64(參照圖19(b)及Si層29，而源極配線圖案56、汲極配線圖案57及上述電源線210乃各作為第2層之金屬配線圖案而各加以形成。
閘極控制用元件範圍58係以鄰接於閘極配線圖案55之形態而加以設置。對於其閘極控制用元件範圍58係設置有圖3A所示之TFT33及電容器34，且連接第2層之金屬配線圖案之資料信號線(源極信號線)25及第1層之金屬配線圖案之掃描信號線(閘極信號線)26。
源極配線圖案56係作為形成圖3A所示之TFT32之源極的配線而加以設置。其源極配線圖案56係基端部乃連接於電源線210的Pa點，且經由將前端部分歧成梳狀之時，形成平行於電源線210之分歧部56a、56b。
另一方面，汲極配線圖案57係作為形成上述TFT32之汲極的配線而加以設置。其汲極配線圖案57係基端部乃位置於連接線59之上方，具有從其基端部延伸於上述源極配線圖案56之分歧部56a、56b間的分歧部57a，和從該基端部延伸於上述分歧部56b與電源線210之間的分歧部57b。也就是，其汲極配線圖案57係具有與源極配線圖案56之梳狀的分歧部咬合之梳狀的分歧部。
然而，源極配線圖案56之分歧數及汲極配線圖案57之分歧數係亦可為3以上。
在此，圖19(a)及圖19(b)乃各顯示圖18之F-F剖面圖及G-G剖面圖。如圖19(a)所示，第1層之金屬配線圖案的上述連接線59係一端部乃藉由連接孔60a而電性連接於源極配線圖案56(分歧部56a之前端部)，另外，另一端部乃藉由連接孔60b而電性連接於電源線210(圖18之Pb點)。隨之，源極配線圖案56及連接線59係構成從電源線210出現，再次返回於電源線210之一連串的旁路線路。
另一方面，汲極配線圖案57之基端部係藉由絕緣層64及Si層29而加以配置於連接線59上。對於其汲極配線圖案57之基端部上，係形成有連結該汲極配線圖案57與未圖示之電激發光元件的連接孔27之範圍。其結果，連接線59係成為加以位置於上述連接孔27之範圍的下方。
如上述，使連接線59位置於連接孔27之範圍的下方者，係帶來如以下之優點。即，在連接孔27之下方，係從擔心應力或凹凸，幾乎未進行配置電晶體等之元件圖案者。隨之，如於連接孔27之範圍的下方設置連接線59，可迴避經由形成其連接線59之畫素內的有效面積之減少者。
然而，在圖19(a)及圖19(b)，符號37係顯示玻璃基板，符號40係顯示平坦化樹脂層，符號65係顯示保護層，符號41係顯示反射電極層或基底層。
如根據具有圖17~圖19之構成的面發光顯示裝置，經由源極配線圖案56及連接線59所構成之上述之旁路線路乃在各畫素電路240加以形成。其旁路線路係並聯連接於電源線210。隨之，並聯連接上述旁路線路之部位的各電源線210之電性阻抗則下降。
其電性阻抗的下降係因控制在各電源線210之電壓下降(上升)，故帶來消耗電力之降低。更且，上述電性阻抗的下降係因將施加於連接於該各電源線210之各畫素電路240的發光元件之電壓，在電路基板內作為一樣化之故，帶來所謂亮度不勻之降低。
上述之旁路線路乃如前述，因利用作為形成TFT32之源極的配線所設置之源極配線圖案56而加以構成之故，無需縮小在畫素電路240之電晶體的形成面積而可容易實現者。也就是，上述旁路線路乃無需確保於畫素電路240內特別之配置空間而可實現者。
然而，在圖18中，係使閘極配線圖案55的端部位至於電源線210之下方，但亦可作為使其端部不位置於電源線210之下方。
〔最佳形態4〕
接著，於圖20顯示形成圖18之電源線210之旁路構造之一部分乃各連接於RGB用之3個之副畫素列之電源線，形成集合之構成的擴大模式圖。電源線210之集合S0 、S1 、S2 係將連接於鄰接之3色的副畫素列，即1畫素列之3條的電源線作為單位而整合者。各連接線59係在一個之集合S1 之中作為終端，如於圖以箭頭i所示地，對於鄰接於集合S1 之其他集合S0 、S2 之電源線210係未加以連接。
然而，圖20之製造處理係圖14~圖16之製造處理，可適用後述之「實施例2」之構成者。
〔實施例1〕
顯示對於圖6~圖9之構造的製造處理之實施例。面板之畫素尺寸係60μm×180μm×RGB，畫素數係橫240RGB×縦320之QVGA，畫面尺寸係約3inch，電源匯流排之容許寬度係約2mm，電源端子之導出係2處。
首先，電源匯流排周邊的設計檢討係使用如圖9所示之事前的模擬而進行，最終，採用具有4處經由如圖8所示之縫隙之6分割構造部的圖案。具體而言，因左右對稱，故將相當於一半之120條×RGB=360條之電源線的1/6之60條，作為1區塊，呈從電源端子至各區塊之距離的比地，以縫隙分割電源匯流排。縫隙的寬度係10μm，如比較於電源匯流排全體之寬度為僅些微。更且，重複如圖9(b)之模擬，全面點燈時之電源線連接部的電位乃盡可能呈均一地，調整縫隙位置，即所分割之匯流排寬度。於圖10(a)乃顯示圖9(b)所示之電源匯流排之縫隙附近部分之電位分布(0.01V間隔)的模擬結果的擴大圖。
在此，在圖9(a)中，顯示以符號「MAX」所示之最大電位乃位置於畫面之中心附近，朝向其周邊，電位係逐漸變低，以符號「MIN」所示之最小電位乃位置於電源端子附近之電位分布(也就是，2維性之電位分布)。另一方面，在圖9(b)中，顯示對於以符號「MAX」及符號「MIN」所示之最大電位及最小電位的位置，與圖9(a)之構成相差無幾，但電位差在畫面之左右方向降低之1維性之電位分布。
TFT電路基板的製作係首先於200mm×200mm×厚度0.7mm之無鹼玻璃(AN-100：旭硝子製)上，將MoCr膜400nm進行濺鍍成膜，經由光微影法，形成如圖8(a)所示之電源匯流排圖案與特定之TFT圖案之一部分。於此形成絕緣膜或非晶形Si層之後，以30nm之厚度，將第2層之MoCr膜加以濺鍍成膜，經由光微影法而形成圖案。第2層之MoCr膜係在連結縱320個之各畫素同時，形成電源匯流排與連結在兩端之電源線之同時，亦作為跨過電源匯流排上之信號線而利用。但，因存在有作為信號線而未使用之空間，故對於以圖6之符號62所示之位置係將電源匯流排作為部分層積構造。層積於上下之MoCr層係於絕緣膜，經由乾蝕刻，連結在事先開孔之複數的連接孔。並且，於此，將保護膜(SiN：厚度300nm)，以CVD裝置加以成膜，將與有機電激發光元件的連接用開口，或端子的開口，由乾蝕刻而加以形成。接著，將厚度約2μm之平坦化樹脂層40，經由光微影法而加以形成，使配線段差緩和。另外，對於TFT與有機電激發光元件之連接部，亦形成有錐角的孔。光處理後係進行約220℃ 1h烘烤而除去平坦化層之水份。即，通常之非晶形Si-TFT電路基板之製作與處理上係無任何變化。
接著，形成有機電激發光元件。首先，於TFT電路基板上，將厚度300nm之SiO2 保護膜加以濺鍍成膜，經由乾蝕刻，於連接孔部或端子部設置開口。接著，將作為為了提昇密著性之基底層41之IZO，厚度呈50nm地加以濺鍍成膜。濺鍍裝置係平面磁控管濺鍍，氣體係使用Ar。此層係以設置於平坦化層與保護層之連接孔，與TFT連接。接著，於此IZO層上，將Ag合金，厚度呈100nm地加以濺鍍成膜，於此塗布光阻劑「OFRP-800」(商品名、東京應化製)之後，進行曝光、顯像，經由濕蝕刻，於各副畫素，形成分離為導狀之反射電極42。於此，將IZO，厚度呈30nm地加成膜，由同樣的處理，呈被覆Ag合金之反射電極地形成島狀之圖案。此時，前述基底層亦同時加以圖案化，分離成各個電極。接著，於由IZO所被覆之島狀的反射電極42上，以旋塗塗布1μm之酚醛清漆系樹脂(「JEM-700R2」：JSR製)，經由光為影法，於使其發光的部位(顯示部)呈開窗地形成有機絕緣膜。
接著，裝著於阻抗加熱蒸鍍裝置內，於反射電極上，使1.5nm的Li堆積，得到陰極緩衝層。並且以電子輸送層、發光層、電洞輸送層、電洞植入層的順序，未破壞真空而進行成膜，形成有機電激發光層44。在成膜時，將真空槽內壓，減壓至1×10-4 Pa。各層係以0.1nm/s的蒸鍍速度加以堆積，作為電子輸送層而使用膜厚20nm之三(8-羥基喹啉)鋁(Alq3 )、作為發光層而使用膜厚30nm之4,4’-雙(2,2’-二苯基乙烯基)聯苯(DPVBi)、作為電洞輸送層而使用膜厚10nm之4,4’-雙〔N-(1-萘基)-N-苯基氨基〕聯苯(α-NPD)、以及作為電洞植入層而使用膜厚100nm之銅酞菁(CuPc)。並且，更於其上方，將MgAg，厚度呈5nm地加以蒸鍍，作為將透明電極進行濺鍍成膜時之損傷緩和層。將此，對於對向濺鍍裝置未破壞真空而移動，將作為透明電極45之IZO，厚度呈200nm地加以成膜。此等蒸鍍或濺鍍成膜之時，係於對應於顯示部之位置，適用開有四角窗之區域開口形的金屬光罩。更且未破壞真空而使基板移動於CVD裝置，將作為阻障層46之SiN，以2μm之厚度成膜於全面。
另一方面，彩色濾光片基板側係首先於200mm×200mm×厚度0.7mm之無鹼玻璃(Eagle2000：Corning製)，將厚度1μm之黑矩陣47(CK-7001：富士軟片ARCH製)，以光微影法加以形成。接著，彩色濾光片48係將紅色(CK-7001：富士軟片ARCH製)、綠色(CK-7001：富士軟片ARCH製)、藍色(CK-7001：富士軟片ARCH製)，以光微影法各加以形成。均為厚度約1.5μm之長條狀。接著，使用感光性樹脂(CR-600：日立化成工業製)，經由光微影法，在黑矩陣上，形成彩色濾光片之長條狀與於同方向延伸有長條狀間隔壁39之觸排構造體。觸排間隔壁的寬度係約14μm，高度係約5μm。於此上方再次塗布相同之感光性樹脂，經由光微影法而形成墊片。墊片直徑係約15μm，高度係約2μm，隱藏在黑矩陣之位置。
接著，在使其彩色濾光片基板加熱乾燥之後，於裝置在氧50ppm、氮50ppm以下的環境之多噴嘴式噴射裝置(噴射精確度約±5μm)加以裝置，以黑矩陣所製作之標記進行調整之後，將溶解於溶劑之紅及綠的色變換材料，對準噴射在對應於各色之畫素的觸排中央部同時進行掃描，塗布於畫面全體之後，未破壞氮素環境，以溫度100℃加以乾燥。(對於色變換材料係作為調撥)
如此作為，製作包含複數之畫面的TFT電路基板與彩色濾光片基板。
接著，使有機電激發光基板及彩色濾光片基板，移動至保持成氧5ppm以下、水分5ppm以下之環境之貼合裝置。並且，將彩色濾光片基板的處理面朝上加以裝置，於複數畫面之各外周，使用分配器，無縫隙塗布環氧系紫外線硬化黏接劑(XNR-5516：nagasechemtex製)，形成所謂堤坊之後，於各畫素中央附近，滴下更低黏度之熱硬化型環氧黏接劑。作為滴下裝置，係使用吐出精確度5%以內之旋轉式機械式計量閥。
並且，在將形成有有機電激發光元件之TFT電路基板的處理面朝下之狀態加以裝置，在使彩色濾光片基板與處理面彼此作為對向之狀態，減壓至約10Pa程度之後，至約30μm程度，使兩基板平行地接近，外周密封材全周乃在接觸於有機電激發光基板之狀態，以調整機構配合兩基板之畫素位置之後，返回至大氣壓同時，僅些微附加荷重。滴下之熱硬化型環氧黏接劑係擴散至面板周邊部，彩色濾光片基板之墊片前端乃接觸於附有機電激發光元件之TFT電路基板時而停止。於此，從彩色濾光片基板只於外周密封部，將紫外線進行光罩照射而使其暫時硬化，取出於一般環境。
之後，使用自動玻璃畫線針與截斷裝置而分割成各個面板(在此接對係無IC)。將此放入於加熱爐，以80℃進行1小時加熱，在爐內進行30分鐘自然冷卻而取出。將此放入於乾蝕刻裝置，去除被覆端子部15或IC連接用襯墊的厚度2μm之阻障層。最後，將控制用IC加以COG連接，製作如圖1之面板單元。
接著，將面板單元連接於電源，使用汎用之亮度計，評估其亮度分布。縫隙部以外乃在與其面板略同形狀之以往的面板，全面點燈時之亮度不勻乃約20~40%(根據流動的電流值)。對此，在具有附本發明之縫隙構造之電源匯流排的面板，亮度不勻則降低為約10~20%，並不顯著。並且其亮度分布係唯圖1之縱方向1維性分布。在此雖實用上無問題，但將此更加連接於畫像控制器，將平順地補正以圖9(b)之模擬所得到之1維亮度分布的係數加以調整時，其亮度不勻係降低為約5~10%，幾乎無法發現。剩下係因模擬誤差或個體差，對於為了更加進行調整，係如從以各個面板測定亮度不勻之結果等，調整補正係數而進行調整即可，現狀並無需要。
〔實施例2〕
接著，顯示對於圖12~圖16之構造的製造處理之實施例。面板之畫素尺寸係60μm×180μm×RGB，畫素數係橫240RGB×縦320之QVGA，畫面尺寸係約3inch，電源匯流排之容許寬度係約2mm，電源端子之導出係2處。
在畫面內，直線地連結縱320個之各畫素之約8μm寬度的電源線乃加以240條×3條配置，在兩端連接於電源匯流排。並且，在各畫素內中，以3μm~5μm程度的寬度配線，形成電晶體等之電路圖案。另外，各畫素之控制係由連接放置於畫面外之控制用IC與信號線者進行。
接著，電源線彼此之連接線63係詳細來說，如圖13(a)之連接線74或圖14之連接線59，作為從畫面的端至端為止連結之設計。但，在連接線63之延長方向，未連接於電源匯流排。連接線74之縱方向的配置間隔係各1畫素。但，為了控制寄生電容，將與資料信號線25之交叉部作為極細。另外，為了有效活用畫素內空間，作為呈穿過通常未放置電路圖案之平坦化樹脂層之連接孔部27的下方的配線構造。當然，配線交叉處係呈夾持絕緣膜地加以設計。
接著，在電源匯流排之設計檢討中，採用具有4處經由如圖13(a)所示之縫隙的6分割構造部的圖案。具體而言，因左右對稱，故將一半之120條×RGB=360條之電源線的1/6之60條，認為1區塊，呈從電源端子至各此區塊之距離的比地，調整以縫隙所分割之匯流排寬度。縫隙的寬度係10μm，如比較於電源匯流排全體之寬度為僅些微。
在TFT電路基板的製作係首先於200mm×200mm×厚度0.7mm之無鹼玻璃(AN-100：旭硝子製)上，將MoCr膜，厚度呈400nm地進行濺鍍成膜，經由光微影法，形成包含如圖8(a)之電源匯流排圖案之第1層之特定金屬圖案與電源線之連接線59。於此形成無機絕緣膜或非晶形Si層之後，將第2層之MoCr膜，厚度呈300nm地加以濺鍍成膜，經由光微影法而形成圖案。第2層之MoCr膜係在連結縱320個之各畫素同時，形成電源匯流排與連結在兩端之電源線21之同時，亦作為跨過以第1層金屬所製作之電源匯流排上之信號線(25，26)而利用。但，因存在有作為信號線而未使用之空間，故如圖12所示，作為電源匯流排乃部分具有多層配線部62之構造。層積於上下之MoCr層係於絕緣膜，經由乾蝕刻，連結在事先開孔之複數的連接孔。
在第2層之MoCr膜之形成後，將保護膜(SiN：厚度300nm)，以CVD裝置加以成膜，將與有機電激發光元件的連接用開口，或端子的開口，由乾蝕刻而加以形成。接著，將厚度約2μm之平坦化樹脂層40，經由光微影法而加以形成，使配線段差緩和。此時，對於TFT與有機電激發光元件之連接部，係形成有錐角的連接孔27。光處理後，將TFT電路基板進行約220℃ 1h烘烤而除去平坦化層之水份。即，通常之非晶形Si-TFT電路基板之製作與處理上係無任何變化。
然而，對於之後之製造處理(也就是，從有機電激發光元件之形成至面板單元之製作為止)，係與實施例1相同。
評估所製作之面板單元之亮度分布。在以往之面板，係因端子附近乃成為集中性明亮之故，全面點燈時之亮度不勻乃在畫面全體約20~40%(根據流動的電流值)。對此，與實施例1同樣，在具有於本申請之電源匯流排放入縫隙之構造的面板中，成為1維之亮度分布，可將亮度不勻降低成成約10~20%。
但，在實施例1中，將全面點燈時之縱電流保持作為相同，例如為了顯示白色等之特定色，呈藍0.5：綠1：紅1.5地設定電流比時，將電流比，比較於設定為藍1：綠1：紅1之情況，紅色成分之亮度不勻乃擴大為約1.5倍，藍色成分之亮度不勻乃成為約0.5倍，更且紅色的GND電位的上升部分，而提昇電源電壓確保電流時，有著全體的消耗電力增加之情況。對此，如本實施例，在適用於電源匯流排形成縫隙，更且以連接線連接電源線彼此之構造時，如上述即使為電流平衡不同之設定，全面點燈時之亮度不勻的增加亦無，加上任何色之亮度不勻係為同程度。隨之，即使為軟體性進行亮度不勻補正之情況，亦對於各色，無需對於各色進行，補正則變為簡單。另外，TFT電路基板之消耗電力的增加係僅些微。
更且，經由追加連接線之時，電源線間之電位乃成為同程度之故，對於顯示只將位於畫面周邊部之畫素點燈的圖案(以下，稱作「於白底抽去黑的圖案」)之情況，其圖案之一部分乃變暗之亮度分布(通常稱為「影子」或「幻象」係完全未產生。。然而，對於顯示只將位於畫面中心部之畫素點燈的圖案(於黑底浮現白的圖案」)之情況，在非發光部附近，如變亮之亮度分布乃僅些微存在。但，此亮度分布係在將電源線之電壓下降本身加以平均化而降低上，電源線之連接線亦為多數，低阻抗之故，以肉眼不易分辨，而無實用上問題。
〔實施例3〕
將具有具備記載於上述「最佳型態3」之本發明的旁路線路構造(參照圖18)的面板單元，與實施例1，2同樣地加以製作。經由具備其旁路線路之時，可削減約3成電源線之阻抗者之故，在全面點燈之亮度不勻乃以同條件降低至15%以下。另外，紅、綠、藍(RGB)之電流平衡即使為差異大之設定，對於RGB用之電源線各流動均一之電流的情況與對於亮度不勻無差，各色之補正係不需要。更且，消耗電力之增加亦幾乎沒有。
另外，在顯示於白底抽去黑圖案時的影子係完全未發生。然而，在於黑底浮現白圖案中，在非發光部側，有出現呈變亮之亮度分布的可能性。但，如此之亮度分布係在電源線之電壓下降本身乃經由平均化與旁路線路而降低上，電源線之連接線亦為多數，低阻抗之故，以肉眼不易分辨，而無實用上問題。
〔實施例4〕
將具有具備記載於上述「最佳型態4」之本發明的旁路線路構造(參照圖20)的面板單元，與實施例1，2同樣地加以製作。經由具備其旁路線路之時，可削減約3成電源線之阻抗者之故，在全面點燈之亮度不勻乃以同條件降低至15%以下。另外，在RGB之各色間，電流平衡即使為差異大之設定，與對於RGB用之電源線各流動均一之電流的情況做比較，對於亮度不勻幾乎無差，對於各色不同之補正係不需要。更且，消耗電力之增加亦幾乎沒有。
另外，在顯示於白底抽去黑圖案時，影子或幻象係產生些微，因電源線之電壓下降本身乃經由平均化與旁路線路而降低之故，無實用上問題。另外，於黑底浮現白圖案內之亮度不勻係對於電源線之連接線的方向，係完全未發生。
〔產業上之可利用性〕
本發明係可利用於有機電激發光面板或液晶面板等之薄型顯示器及其電路基板者。
21‧‧‧電源線
22‧‧‧電源匯流排
23‧‧‧電源端子
71‧‧‧在電源匯流排內封閉外周的縫隙孔
72‧‧‧在電源匯流排內未封閉外周的縫隙孔
73‧‧‧資料信號線
圖1乃一般之前放射型之有機電激發光面板單元的全體圖。
圖2(a)乃以往之TFT電路基板之陰極配線之全體構成的模式圖。(b)乃以往之TFT電路基板之陰極配線之模式圖。
圖3A乃顯示一般之TFT電路基板之畫素電路的例圖。
圖3B乃顯示在一般之TFT電路基板之畫素電路，特別對於主要電晶體之配線構造的模式圖。
圖4A乃顯示前放射型之有機電激發光面板之畫素部的圖。
圖4B乃沿圖4A(a)線AA的剖面圖。
圖4C乃沿圖4A(a)線BB的剖面圖。
圖5A乃顯示具有共通於全畫素之棋盤配線的上部共通電極的圖。
圖5B乃沿圖5A(a)線CC的面板之剖面構造圖。
圖6乃顯示具有本發明之電源匯流排的電路基板之全體構成的模式圖。
圖7乃顯示本發明之電源匯流排之各種縫隙構造的模式圖。(a)乃顯示單純分割構造。(b)乃顯示連結電源線連接部之構造。(c)乃簡略化(b)的構造者。
圖8(a)乃本發明之電源匯流排(陰極側)之全體圖。(b)乃縫隙部(X部)之擴大圖。
圖9(a)乃使用以往之電源匯流排時之全面點燈時之電位分布的模擬結果。(b)乃使用本發明之電源匯流排時之全面點燈時之電位分布(6分割+縫隙間隔微調整之情況)的模擬結果。
圖10(a)乃圖9(b)所示之電源匯流排之縫隙附近部分之電位分布的模擬結果的擴大圖。
圖11乃顯示電源匯流排之分割數與畫面中心x方向之電位分布的關係圖。
圖12乃本發明之電源匯流排與電源線與其連接線，以及具有此之電路基板之模式圖。
圖13(a)乃連接連結於圖12之電源匯流排的電源線21彼此之連接線74的擴大模式圖。(b)乃連接連結於圖12之電源匯流排的電源線21彼此之連接線75的擴大模式圖。
圖14乃圖13(a)之電路基板內之畫素部的擴大模式圖。
圖15乃圖14所示之畫素部的配線圖案之擴大模式圖。
圖16(a)乃沿圖15的線DD之剖面圖。(b)乃沿圖15的線EE之剖面圖。
圖17乃追加電源線之旁路線路之電路基板內之畫素部的擴大模式圖。
圖18乃圖17所示之畫素部的配線圖案之擴大模式圖。
圖19(a)乃沿圖18的線FF之剖面圖。(b)乃沿圖18的線GG之剖面圖。
圖20乃顯示圖18之連接線59各連接於RGB用之3個畫素列之電源線電路基板內之畫素部的擴大模式圖。
22．．．電源匯流排
23．．．電源端子
61．．．縫隙
61a．．．缺口

Claims (14)

  1. 一種面發光顯示裝置，其特徵乃具備：連接於複數之各個畫素電路的複數之電源線、和具有前述各個複數之電源線之端部以特定之間隔加以連接的電源端子之電源匯流排；前述電源匯流排乃具有沿該長度方向，從前述電源端子向前述端部之方向延伸之一個以上之縫隙，前述縫隙之全部或一部分乃在前述電源匯流排內，其周圍為封閉之形狀者。
  2. 如申請專利範圍第1項之面發光顯示裝置，其中，前述電源匯流排乃經由前述縫隙所分割，經由該縫隙之數及/或以該縫隙所分割之電源匯流排之寬度與長度，前述端部之各個電位被調整至所期望之值者。
  3. 如申請專利範圍第1項或第2項之面發光顯示裝置，其中，更具備將供給至排列於與前述電源線正交之方向的前述畫素電路的電流指令值，為了對應從前述畫素電路與前述電源線之連接部至前述端部之距離加以補正之控制電路。
  4. 如申請專利範圍第1項或第2項之面發光顯示裝置，其中，前述電源線之兩端部乃連接於電源匯流排，前述電源匯流排乃具備獨立之1個以上之前述縫隙者。
  5. 如申請專利範圍第1項或第2項之面發光顯示裝置，其中，前述電源匯流排之全部或一部分乃經由層積不同種之材料或同種之材料的複數層而構成者。
  6. 如申請專利範圍第1項或第2項之面發光顯示裝置，其中，前述畫素電路乃使有機EL元件發光或被驅動者。
  7. 一種面發光顯示裝置之亮度不均之調整方法，其特徵乃包含：具有沿電源匯流排之長度方向延伸之1個以上之縫隙的同時，設置具有電源端子之前述電源匯流排的步驟、和設置連接於複數之各個畫素電路的複數之電源線，將該電源線之各個之端部，於前述電源匯流排以特定間隔加以連接的步驟、和對應於從前述畫素電路與前述電源線之連接部至前述端部之距離，將供給至排列於與前述電源線所延伸之方向正交之方向的前述畫素電路的電流指令值，經由控制電路加以補正的步驟。
  8. 如申請專利範圍第7項之面發光顯示裝置之亮度不均之調整方法，其中，前述控制電路乃進行將對應於前述距離之補正係數，乘上前述電流指令值之處理。
  9. 一種面發光顯示裝置，其特徵乃具備：連接於複數之各個畫素電路的複數之電源線、和連接鄰接於前述電源線之至少一方之電源線的彼此之連接線、和具有前述各個複數之電源線之端部以特定之間隔加以連接的電源端子之電源匯流排；前述電源匯流排乃具有沿該長度方向，從前述電源端 子向前述端部之方向延伸之一個以上之縫隙，前述連接線雖將分配於構成某畫素列之一集合的複數之前述電源線，相互連接，但在於分配於構成其他之畫素列之其他集合的前述電源線，則不連接者。
  10. 如申請專利範圍第9項之面發光顯示裝置，其中，前述一集合及其他之集合乃包含連接於構成1畫素列之副畫素之列的複數之電源線。
  11. 如申請專利範圍第9項之面發光顯示裝置，其中，形成具備前述畫素電路之薄膜電晶體的配線的一部分，則對於連接於各別之前述畫素電路之前述電源線而言，構成旁路線路者。
  12. 如申請專利範圍第11項之面發光顯示裝置，其中，前述旁路線路之一部分與前述連接線之一部分乃經由共通之配線所構成。
  13. 如申請專利範圍第9項之面發光顯示裝置，其中，前述連接線乃在該延長方向，不連接於前述電源匯流排者。
  14. 如申請專利範圍第9項之面發光顯示裝置，其中，前述縫隙之全部或一部分乃在前述電源匯流排內，其周圍為封閉之形狀者。
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