KR20100134652A - 면 발광 표시장치 - Google Patents

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Abstract

본 발명은, 복수의 화소회로의 각각에 접속하고 있는 복수의 전원선(21)과, 복수의 전원선(21)의 각각의 단부가 소정의 간격으로 접속되어 있고, 전원단자(23)를 가지는 전원 버스(22)를 구비하고 있으며, 전원 버스(22)는, 그 길이 방향을 따라서 전원단자(23)로부터 상기 단부의 방향으로 연장되는 1개 이상의 슬릿(61)을 가지고 있는 면발광 표시장치를 제공한다.

Description

면 발광 표시장치{PLANAR LIGHT EMISSION TYPE DISPLAY DEVICE}
본 발명은, 주로 유기ＥＬ 패널이나 액정 패널 등의 박형(薄形) 디스플레이에 관한 것이다.
탑 이미션(top-emission) 구조의 액티브 방식 유기ＥＬ 디스플레이를 예로 들면, 그 패널 유닛은, 도 1과 같이 유기EL 소자가 형성된 ＴＦＴ 회로기판(11)과 컬러필터 기판(12)을 접합한 구성 등이 대표적이다.
도 2(a)는, 이 ＴＦＴ 회로기판의 배선 구성의 모식도다. 이 ＴＦＴ 회로기판에서는, 1열로 늘어서는 각각의 화소회로(24)에 전원(전력)을 공급하는 전원선( 21)과 이것을 모두 묶어서 전원단자(23)로 인출하는 전원 버스(22)가 존재한다. 또한, ＴＦＴ의 요철을 평탄화하는 수지를 설치하고, 여기에 발광부를 연결하는 콘택트 홀(27)을 설치하는 것이 통례이다. 부호 25는 데이타 신호선, 부호 26은 게이트 신호선을 나타낸다.
도 2(b)는, 이 전원주변의 배선만을 추출한 모식도이다. ＴＦＴ 회로기판 내의 전원선은, 전면배선(full-coverage wiring)이나 메시형상(mesh shape)이 아니라, 이와 같이 1방향으로 뻗는 구성이 자주 이용된다. 이것에는, 신호선을 전원선이 가로지르는 면적이 증가함으로써 배선간 용량이 증대하며, 구동이 늦어지는 것을 방지할 목적 등이 있다. 또한, 화소가 작을 경우, 트랜지스터 면적을 조금이라도 증가시킨다고 하는 이유도 있다. 부호 16은 ＩＣ(제어 회로)의 배치 위치를 나타낸다.
화소회로의 대표적 구성을 도 3A에 나타낸다. 이것은, 주로 액정으로 사용되는 ＴＦＴ 회로이지만, 물론 유기ＥＬ의 구동에도 사용할 수 있다. 이 경우의 ＴＦＴ측 전원선은 음극이며, 전(全) 화소의 상부 투명 공통전극은 양극이다. 부호 31은 유기EL 소자를, 32, 33은 ＴＦＴ를, 34는 컨덴서를, 35는 소스 신호선을, 36은 게이트 신호선을 각각 나타낸다.
도 3B는, 종래의 ＴＦＴ 회로기판의 화소회로(24)의 배선 구조의 일예를 나타내는 모식도이다. 여기에서는, 종래의 ＴＦＴ 회로기판의 화소회로(24)를 구성하는 주요한 트랜지스터에 대한 배선 구조를 나타내고 있다.
도 3B의 배선 구조에서는, 게이트 배선 패턴(55)이 제1층의 메탈 배선 패턴으로서 형성되고, 또한 이 게이트 배선 패턴(55) 위에 절연층 및 Ｓｉ층(29)을 통하여 소스 배선 패턴(56), 드레인 배선 패턴(57) 및 상기 전원선(21)이 각각 제2층의 메탈 배선 패턴으로서 각각 형성되어 있다.
게이트 제어용 소자영역(58)은, 게이트 배선 패턴(55)에 인접하는 형태로 설치되어 있다. 이 게이트 제어용 소자영역(58)에는, 도 3A에 나타내는 ＴＦＴ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ)(33) 및 커패시터(34)가 설치되고, 또한 제2층의 메탈 배선 패턴인 데이타 신호선(소스 신호선)(25) 및 제1층의 메탈 배선 패턴인 주사 신호선(게이트 신호선)(26)이 접속되어 있다.
소스 배선 패턴(56)은, 도 3A에 나타내는 ＴＦＴ(32)의 소스를 형성하는 배선으로서 설치되어 있다. 이 소스 배선 패턴(56)은, 기단부(基端部)가 전원선(21)에 접속되며, 또한 선단부를 빗 형상(comb shape)으로 분기함으로써, 전원선(21)에 평행한 분기부(56a, 56b)를 형성하고 있다.
한편, 드레인 배선 패턴(57)은, 상기 ＴＦＴ(32)의 드레인을 형성하는 배선으로서 설치되어 있다. 이 드레인 배선 패턴(57)은, 기단부가 콘택트 홀(27)을 통하여 발광부에 연결되어 있으며, 이 기단부로부터 상기 소스 배선 패턴(56)의 분기부 (56a, 56b) 사이로 연장되는 분기부(57a)와, 상기 기단부로부터 상기 분기부(56b)와 전원선(21)의 사이로 연장되는 분기부(57b)를 가지고 있다. 즉, 이 드레인 배선 패턴(57)은, 소스 배선 패턴(56)의 빗 형상의 분기부와 맞물리는 빗 형상의 분기부를 가진다.
그 다음에, 도 1의 패널의 화소부에 관해서는, 예를 들면 도 4A(a)의 선ＡＡ나 선ＢＢ에 따른 도 4B(b) 및 도 4C(c)와 같은 단면구조로 되어 있다. 우선, 유리 기판 위에는, ＴＦＴ 구조 및 그 평탄화 수지(40)가 존재한다. 이것은, 필요에 따라서, 무기(無機)의 패시베이션막으로 덮인다. 그 위에 밀착성을 좋게 하는 하지층(下地層)(41)을 적층한 후, 반사 전극(42)을 형성한다. 여기에 발광부에 개구가 있는 절연막(43)을 형성한 후, 복수의 유기막(44)을 증착하고, 그 위에 투명 전극층(45)을 막형성한다. 여기에서는 상부의 투명 전극층으로 지칭하지만, ＩＺＯ, ＩＴＯ등의 산화물의 투명한 층인 경우도 있고, 하프미러 형상(half-mirror shape)의 수ｎｍ∼ 십수ｎｍ의 금속막인 경우도 있다. 이 투명 전극층(45)은, 예를 들면 도 5A(a) 및 도 5B(b)와 같이 되어 있으며, 전체 화소 공통의 전면배선(53)으로, 패널 외주부에서 상술한 것과는 다른 전원 버스(51)에 접속되어, 단자(52)로 인출된다. 그리고 최후에, 화소부 전면(全面)이 배리어층(46)으로 덮인다.
한편, 컬러필터 기판측은, 유리 기판 위에 블랙 매트릭스(47), 컬러필터(48), 또 필요에 따라서 뱅크 격벽(39)이나 색변환층(49)이 형성된다. 물론, 뱅크 격벽이나 색변환층을 사용하지 않는 방식도 있다. 게다가, 필요에 따라서 스페이서(spacer, 50)가 설치되는 경우도 있다.
그리고, ＴＦＴ 회로기판과 컬러필터 기판을 화소가 합치되도록 위치 결정하여 접합한다. 갭층에는, 일반적으로는 접착제 등의 고체가 사용되지만, 액체나 기체인 경우도 있다.
도 2와 같은 ＴＦＴ 회로기판에서는, 프린트 기판과 같은 후막(厚膜) 배선이 곤란하기 때문에, 배선 저항을 무시할 수 없고, 전원단자로부터 멀어질수록 전압 강하(상승)가 커진다. 게다가, 유기ＥＬ 패널과 같은 자발광(自發光)의 전류 구동 방식의 경우, 액정 패널 등보다도 전원선을 흐르는 전류가 크기 때문에, 전원선이나 전원 버스에서의 전압강하(상승)가 커진다. 우선 이것은, 단순하게 유기EL 발광소자에 걸리는 전압의 면내 분포(in-plane distribution)가 되어, 휘도 불균일(brightness unevenness)로 이어진다. 또한, ＴＦＴ 화소회로가, 도 3A와 같은 구성의 경우, 특히 ＧＮＤ의 전위가 상승하면, 게이트 제어 전압이 변동하기 때문에, 근소한 전위의 면내 분포라도, 매우 큰 휘도 불균일로 이어지는 경우가 있다. 게다가, 유기ＥＬ 패널과 같은 자발광의 전류 구동방식의 경우, 액정 등보다 전원선을 흐르는 전류가 크기 때문에, 전원선이나 전원 버스에서의 전압강하(상승)가 커진다. 따라서, ＧＮＤ전위가 낮은 전원단자 근방의 근소한 화소만이 극단적으로 밝게 빛나게 되어, 이것을 방치하여 패널 전체의 평균적 휘도를 설정하면, 스크린 번인(burn-in)이 발생하는 경우마저 있다.
이러한 전원용 배선 주변의 전위 불균일에 의한 휘도 불균일 저감방법으로서는, 다음과 같은 각종 제안을 볼 수 있다. 특허문헌 1(일본 특허공개공보 2007-232795호), 특허문헌 2(일본 특허공개공보 2007-232796호), 특허문헌 3(일본 특허공개공보 2004-206055호)은, 전원 버스 자체의 2군데 이상에 전력을 공급해서 전원 버스에 의한 배선 저항(전압강하)을 저감하고자 하는 것이다. 이것은, 저항의 저감에는 효과적이기는 하다. 그러나, 스페이스나 가격의 문제로, 복수 개소에 급전(給電)이 불가능한 경우도 있고, 화면이 커져서 전류가 증가해도 전원 버스를 충분히 굵게 할 수 없어, 다소의 급전 장소의 증설만으로는, 전원 버스의 전압강하를 억제할 수 없는 경우도 있다.
또한, 특허문헌 4(일본 특허공개공보 2005-078071호), 특허문헌 5(일본 특허공개공보 2005-157300호), 특허문헌 6(일본 특허공개공보 2007-250553호) 등은, 콘택트 홀의 배치의 연구로, 유기EL 소자에 걸리는 전위를 균일하게 하고자 하는 것이며, 휘도 불균일 중에서 유기EL 소자에 걸리는 전위의 불균일이 지배적인 경우에는 유효하다. 그러나 이 방법은, 아무리 콘택트 저항을 조정하더라도, 모든 전류가 공통인 전원 버스로 더해져 전원단자로 흐르기 때문에, 반드시 단자로부터 먼 곳에서 전원 버스 자체의 전압강하가 발생한다. 즉 이 방법의 응용에서는, 전원 버스 자체의 전압강하의 분포까지 저감할 수 없기 때문에, 도 3A와 같은 ＴＦＴ의 게이트 전압의 불균일에 의해 야기되는 휘도 불균일까지는 저감할 수 없다.
특허문헌 7(일본 특허공개공보 2007-34278호)은, 1개의 슬릿을 전원 버스의 중간위치까지 삽입하는 것으로 전원선의 전위편차를 저감하는 것을 기재하고 있다. 그러나, 이 슬릿 1개만으로는, 전원 버스에 접속하는 전원선이 많은 경우나 버스가 긴 경우, 각 전원선에 대해서 충분히 전위의 균일화가 불가능하다.
특허문헌 8(일본 특허공개공보 2006-163384호)은, 인접하는 전원선(Ｖｄｄ)을 금속 라인에 의해 복수 개소에서 접속함으로써 전압강하를 저감하는 디스플레이용 기판을 기재하고 있다. 또한 그때, 이 금속 라인과 데이타 선과의 교차 부분의 폭을 작게 해서 기생 용량을 작게 하는 것도 기재하고 있다. 그러나, 이 구성에서는, 단순히 그물코 형상(mesh shape)으로 전원선이 접속된 상태뿐이므로, 예를 들면 전면 점등시에, 전원단자에 가까운 부근만 현저하게 전압강하가 작아지며, 집중적인 휘도 불균일이 되는 경우가 있다.
한편, 각 화소에 대한 발광 지령 데이타 자체를 보정하여, 소프트적으로(by software means) 휘도 불균일을 저감하는 것이 가능하다. 그러나, 화면 내에서의 휘도 불균일은 2차원적인 것이므로, 화상 컨트롤러(image controller)에 전체 화소분의 메모리를 부여하고, 또한 2차원적인 보정 계수의 설정을 해야 하기 때문에, 가격이 매우 높아진다.
물론, 전원선의 재료를 보다 낮은 저항의 배선 재료로 변경하거나, 전원선의 후막화나 버스 폭의 확대에 의해 전원선의 저항을 저감할 수 있다. 그렇지만, 배선 재료의 변경은, 어쩔 수 없이 익숙한 프로세스(conventional processes)를 변경해야하며, 전원선의 후막화(thickening)는, 가격상승이나 내부 응력의 증가(휘어짐·깨짐·막박리)를 야기한다. 또한, 버스 폭의 확대는, 프레임(frame)의 증가, 나아가서는 머더기판(mother substrate)으로부터의 제조수율(product yield) 감소에 의한 가격 상승을 야기한다.
[특허문헌 1] 일본 특허공개공보 2007-232795호
[특허문헌 2] 일본 특허공개공보 2007-232796호
[특허문헌 3] 일본 특허공개공보 2004-206055호
[특허문헌 4] 일본 특허공개공보 2005-078071호
[특허문헌 5] 일본 특허공개공보 2005-157300호
[특허문헌 6] 일본 특허공개공보 2007-250553호
[특허문헌 7] 일본 특허공개공보 2007-34278호
[특허문헌 8] 일본 특허공개공보 2006-163384호
따라서 본 발명의 과제는, 전원용 배선을 위한 프로세스·재료·선폭·막두께의 변경 등에 의한 저항 저감에 한도가 있는 경우라도, 휘도 불균일이 적은 유기ＥＬ 디스플레이 등의 면발광 표시장치를 염가에 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명에서는, 복수의 화소에 전원을 공급하는 전원선이 복수개 접속되는 전원 버스와, 이것에 접속하는 전원단자를 가지는 회로 기판(단순한 배선 기판을 포함한다)에 있어서, 전원 버스 내에 슬릿 형상의 구멍을 설치한다. 그리고, 전면(全面) 점등시에 있어서의 전원선과 버스 접속부에 있어서의 전압강하(상승)가, 전체 전원선에 있어서 거의 균일해지도록, 슬릿으로 분할되는 전원 버스 각 부의 폭과 길이를 조정한다. 다시 말해, 전원 버스내의 슬릿으로 분할되는 부위의 폭을, 주로 단자에 가까운 전원선에 급전(給電)하는 것을 좁게, 주로 먼 전원선에 급전하는 것을 두껍게 한다. 그리고, 전원선 접속부 부근은, 전원 버스가 전부 연결되도록 한다. 슬릿으로 분할되는 수는, 불균일의 조정 사양에 따라서 적당히 정하면 좋다. 그럼에도 불구하고 남은 휘도 불균일을 해소할 필요가 있는 경우에는, 화상 컨트롤러의 제어 회로에 주사 라인(scan lines)수 또는 데이터 라인(data lines) 수만큼의 적은 메모리를 배치하고, 1차원적인 분포 보정을 행한다.
보다 구체적으로는, 본 발명은,
복수의 화소회로의 각각에 접속하고 있는 복수의 전원선과,
상기 복수의 전원선의 각각의 단부가 소정의 간격으로 접속되어 있는, 전원단자를 가지는 전원 버스를 구비하고 있고,
상기 전원 버스는, 그 길이 방향을 따라 상기 전원단자로부터 상기 단부의 방향으로 연장하는 하나 이상의 슬릿(또는 절결부(cutout portions))을 가지고 있는 면발광 표시장치를 제공한다.
여기서, 상기의 면발광 표시장치에서는, 상기 전원 버스는 상기 슬릿에 의해 분할되며, 상기 슬릿의 수 및/또는 상기 슬릿으로 분할되는 전원 버스의 폭과 길이에 의해, 상기 단부에서의 각각의 전위가 소망 값으로 조정되는 양태인 것이 바람직하다. 여기에서, 상기 슬릿의 전부 또는 일부는, 상기 전원 버스 내에서 그 주위가 폐쇄된 형상인 것이 보다 바람직하다.
그리고, 상기의 면발광 표시장치는, 상기 전원선과 직교하는 방향으로 배열된 상기 화소회로에 공급되는 전류 지령값을, 상기 화소회로와 상기 전원선과의 접속부로부터 상기 전원 버스의 단부까지의 거리에 따라서 보정하기 위한 제어 회로를 더 구비하고 있는 양태인 것이 바람직하다.
또한, 상기의 면발광 표시장치에서는, 상기 전원선의 양단부가 전원 버스에 접속되고 있으며, 상기 전원선 양단부의 전원 버스는, 독립한 하나 이상의 상기 슬릿을 가지고 있는 양태인 것이 바람직하다.
게다가, 상기의 면발광 표시장치에서는, 상기 전원 버스의 일부 또는 전부가, 이종재료 또는 동종재료를 적층한 복수층에 의해 구성되어 있는 양태이어도 좋다.
덧붙여, 상기 화소회로가 유기EL 소자를 발광 또는 구동하는 것이어도 좋다.
또한, 본 발명은, 면발광 표시장치에 있어서의 휘도 불균일의 조정 방법도 제공하는 것이다. 구체적으로는,
그 길이 방향을 따라 연장하는 하나 이상의 슬릿을 가지는 동시에, 전원단자를 가지는 전원 버스를 설치하는 스텝과,
복수의 화소회로의 각각에 접속하고 있는 복수의 전원선을 설치하고, 상기 전원선의 각각의 단부를 상기 전원 버스에 소정의 간격으로 접속하는 스텝과,
상기 화소회로와 상기 전원선과의 접속부로부터 상기 단부까지의 거리에 따라서, 상기 전원선이 연장되는 방향과 직교하는 방향으로 배열된 상기 화소회로에 공급되는 전류 지령값을 제어 회로에 의해 보정하는 스텝
을 포함하는, 면발광 표시장치에 있어서의 휘도 불균일의 조정 방법을 제공한다.
여기서, 상기 제어 회로는, 상기 거리에 따른 보정 계수를 상기 전류 지령값에 곱하는 처리를 행하는 양태인 것이 바람직하다.
게다가, 본 발명은,
복수의 화소회로의 각각에 접속하고 있는 복수의 전원선과,
상기 전원선의 적어도 일방에 인접하는 전원선끼리를 접속하고 있는 접속선과,
상기 복수의 전원선의 각각의 단부가 소정의 간격으로 접속되어 있는, 전원단자를 가지는 전원 버스를 구비하고 있으며,
상기 전원 버스는, 그 길이 방향을 따라 상기 전원단자로부터 상기 단부의 방향으로 연장하는 하나 이상의 슬릿을 가지고 있는 면발광 표시장치에 대해서도 제안하고 있다.
여기서, 상기 접속선은, 그 연장 방향에 있어서 상기 전원 버스에 접속되어 있지 않는 것이 바람직하다.
또한, 상기의 접속선은, 어떤 화소열을 구성하는 하나의 집합에 할당된 복수의 전원선을 상호 접속하고 있지만, 다른 화소열을 구성하는 다른 집합에 할당된 전원선에는 접속하고 있지 않는 양태이어도 좋다. 여기서, 상기의 하나의 집합 및 다른 집합은, 1 화소열을 구성하는 부(副)화소의 열에 접속된 복수의 전원선으로 이루어지는 것일 수 있다. 이러한 1 화소열을 구성하는 부화소(서브픽셀)는, 통상, 2색∼4색 정도로 구성되고 있으며, 예시한 적색, 녹색, 청색 등에 한정되지 않고, 백색이나 중간색 등도 포함된다.
또한, 상기 화소회로가 구비하는 박막 트랜지스터를 형성하는 배선의 일부가, 각각의 화소회로의 내부 선로에 접속되는 전원선에 대하여 바이패스 선로를 구성하고 있는 양태여도 좋다. 여기서, 이 바이패스 선로의 일부와 상기의 접속선의 일부는, 공통된 배선에 의해 구성되어 있는 양태여도 좋다.
한편, 전원선의 접속선이 제어선을 가로지르는 것에 의해, 기생 용량이 증가해서 트랜지스터 동작이 지연되는 일이 있다. 그러한 경우에는, 전체 화소에서 전원선끼리를 접속할 필요는 없고, 접속 위치나 접속 개수나 굵기 등을 적절하게 조정하면 좋다.
[작용]
본 발명의 슬릿을 이용한 전원 버스 구조에서는, 전면 점등시에 있어서, 전원선과 전원 버스의 접속부에 있어서의 전압강하(상승)가, 전체 전원선에서 거의 균일해지기 때문에, 휘도 불균일이 감소한다. 이것은, 유기ＥＬ 발광층에 걸리는 전위분포뿐만 아니라, ＴＦＴ게이트 전위의 분포가 저감되기 때문이다. 게다가 남은 휘도 불균일은, 전원선의 신장 방향의 1차원적인 것만이 된다. 또한 이것이 문제가 될 경우는, 화상 컨트롤러로 보정하지만, 전원선의 신장 방향과 직교하여 나란하게 배열되는 화소열에 대하여 동일한 보정 계수를 설정할 수 있으므로, 근소한 메모리와, 간단한 1차원적 분포 보정으로 충분하다. 이들에 의해, 전면 점등시의 휘도 불균일은, 대부분 모두 해소된다.
또한, 상기의 슬릿을 포함하는 면발광 표시장치에 상기의 접속선을 더 추가 함으로써, 예를 들면 컬러 패널의 전면 백색점등 시에 있어서의(예를 들면 적, 녹, 청 등의) 각 색의 전류 밸런스가 크게 다른 경우라도, 대(大)전류를 흘리는 전원선으로부터 소(小)전류만 흐르는 전원선 측으로 전류를 분산시킬 수 있다. 그 때문에, 전원선의 전압강하가 평균적으로 되어, 소비 전력 및 휘도 불균일을 저감할 수 있다. 그 이유는, 접속선이 없을 경우, 총 전류(평균 전류)가 동일하더라도, 최대 전류를 흐르게 하는 특정 색의 전원선의 전압강하에 맞추어 전체의 전원전압을 올리지 않으면 안되기 때문이다. 그리고, 적·녹·청 등 각 색의 전원선에서 전압강하가 현저하게 다르면, 색마다 휘도 불균일이 다르고, 각 색에 대해서 개별의 휘도 불균일 보정이 필요하게 되기 때문이다. 여기서, 상기의 전원선끼리를 접속하는 접속선을, 그 연장 방향에서는 전원 버스에는 접속하지 않는 구성으로 함으로써, (전류가 슬릿이 존재하는 전원 버스의 방향으로 흐르도록) 슬릿의 효과가 유지되어, 전원선과 전원 버스와의 각 접속부에서의 전위가 동일하게 된다.
게다가, 상기의 슬릿 및 접속선을 포함하는 면발광 표시장치에 상기의 바이패스 선로를 더 추가함으로써, 전원선의 배선 저항 그 자체를 저감할 수 있고, 각 전원선에 접속된 각 화소회로의 발광 소자에 인가되는 전압을 회로기판 내에서 균일하게 할 수 있다. 그 때문에, 전체적인 휘도 불균일을 저감할 수 있다. 또한, 이 바이패스 선로(bypass line)에 의한 배선 저항의 저하는, 각 전원선에 있어서의 전압강하(상승)를 억제하므로, 소비 전력의 저감을 초래한다.
본 발명의 슬릿으로 분할되는 전원 버스를 가지는 회로기판에 의해, 특히 재료나 막두께 등 프로세스의 변경이 없고, 또한 프레임의 증대 등도 없이, 휘도 불균일을 저감할 수 있다. 이에 따라서, 고품질의 유기ＥＬ 패널을 저렴하게 실현할 수 있다.
특히, 전원 버스 내에서 그 주위가 폐쇄된 형상의 슬릿은, 일부가 개방되어 있는 슬릿과 비교하여, 전위차에 기인하는 띠형상의 휘도 불균일의 발생을 방지할 수 있다. 여기서, 일부가 개방되어 있는 슬릿을 전원 버스에 설치하면, 전원 버스를 복수개의 버스로 분할하게 된다. 이때, 분할된 각 버스 간에 근소하더라도 저항 차가 있으면, 각 버스 간에 전위차가 발생하고, 이 전위차에 기인하는 휘도 불균일이 각 버스에 접속하는 전원선 그룹의 경계에서 발생하기 때문이다.
또한, 상기의 접속선이나 바이패스 선로를 포함하는 면발광 표시장치에 따르면, 배선 저항 그 자체를 저감함으로써, 전원선의 전압강하가 작아지기 때문에(ＧＮＤ전위가 낮아지기 때문에) 소비 전력을 저감할 수 있다. 특히, 1 화소열을 구성하는(한정은 되지 않지만, 예를 들면, 적색, 녹색, 청색 등의) 부화소열의 전원선 간에 접속선을 설치하는 것에 의해, 각 색의 휘도 불균일이 화면 전체에서 동일하게 된다. 이 때문에, 휘도 불균일 보정을 소프트적으로 행하는 경우라도, 각 색에 대해서 개별의 보정이 불필요하게 된다.
도 1은, 일반적인 탑 이미션형의 유기ＥＬ 패널유닛의 전체도이다.
도 2는, (a)가 종래의 ＴＦＴ 회로기판의 음극배선의 전체구성의 모식도이다. (b)는 종래의 ＴＦＴ 회로기판의 음극배선의 모식도다.
도 3A는, 일반적인 ＴＦＴ 회로기판의 화소회로의 예를 나타내는 도면이다.
도 3B는, 일반적인 ＴＦＴ 회로기판의 화소회로에 있어서, 특히 주요 트랜지스터에 대한 배선 구조를 나타내는 모식도이다.
도 4A는, 탑 이미션형의 유기ＥＬ 패널의 화소부를 나타내는 도면이다.
도 4B는, 도 4A(a)의 선 ＡＡ를 따른 단면도이다.
도 4C는, 도 4A(a)의 선 ＢＢ를 따른 단면도이다.
도 5A는, 전 화소에 공통되는 전면 배선을 가지는 상부 공통전극을 나타내는 도면이다.
도 5B는, 도 5A(a)의 선 ＣＣ를 따른 패널의 단면구조를 나타내는 도면이다.
도 6은, 본 발명의 전원 버스를 가지는 회로 기판의 전체 구성을 나타내는 모식도이다.
도 7은, 본 발명의 전원 버스의 각종 슬릿 구조를 나타내는 모식도이다. (a)는 단순 분할구조를 나타내고 있다. (b)는 전원선 접속부를 연결한 구조를 나타내고 있다. (c)는 (b)의 구조를 간략화한 것이다.
도 8은, (a)가 본 발명의 전원 버스(음극측)의 전체도이다. (b)는 슬릿부(Ｘ부)의 확대도이다.
도 9는, (a)가 종래의 전원 버스를 이용했을 때의 전면 점등시의 전위분포의 시뮬레이션 결과이다. (b)는 본 발명의 전원 버스를 이용한 전면 점등시의 전위분포(6분할 + 슬릿 간격 미조정의 경우)의 시뮬레이션 결과이다.
도 10은, 도 9(b)에 나타내는 전원 버스의 슬릿 근방 부분의 전위분포의 시뮬레이션 결과의 확대도이다.
도 11은, 전원 버스의 분할수와 화면중심 x 방향의 전위분포 간의 관계를 나타내는 도면이다.
도 12는, 본 발명의 전원 버스와 전원선과 그 접속선, 및 이것을 가지는 회로 기판의 모식도이다.
도 13은, (a)가 도 12의 전원 버스에 연결되는 전원선(21)끼리를 접속하는 접속선(74)의 확대 모식도이다. (b)는 도 12의 전원 버스에 연결되는 전원선(21) 끼리를 접속하는 접속선(75)의 확대 모식도이다.
도 14는, 도 13(a)의 회로 기판 내의 화소부의 확대 모식도이다.
도 15는, 도 14에 나타내는 화소부의 배선 패턴의 확대 모식도이다.
도 16은, (a)가 도 15의 선 ＤＤ를 따른 단면도이다. (b)는 도 15의 선 ＥＥ를 따른 단면도이다.
도 17은, 전원선의 바이패스 선로를 추가한 회로 기판 내의 화소부의 확대 모식도이다.
도 18은, 도 17에 나타내는 화소부의 배선 패턴의 확대 모식도이다.
도 19는, (a)가 도 18의 선 ＦＦ를 따른 단면도이다. (b)는 도 18의 선 ＧＧ를 따른 단면도이다.
도 20은, 도 18의 접속선(59)이 ＲＧＢ용의 3개의 화소열의 전원선에 각각 접속하고 있는 것을 나타내는, 회로 기판 내의 화소부의 확대 모식도이다.
[최선의 형태 1]
도 6은, 본 발명의 전원 버스 및 이것을 가지는 회로 기판의 모식도이다. 슬릿(61)은 좁은 틈(隙間) 또는 개구부이며, 그 개수와 길이는, 특히 한정하는 것이 아니다. 그리고, 이 슬릿에 의해 전원 버스(22)를 부분적으로 분할하고, 이 분할된 부분이, 복수의 전원선(21) 중, 전원단자에 가까운 전원선에 연결되는 것은 가늘고, 먼 전원선에 연결되는 것은 두껍게 되도록 한다. 부호 62는, 전원 버스가 적층구조로 되어 있는 다층 배선부를 나타낸다. 전원 버스의, 데이타 신호선이나 게이트 신호선과 교차하지 않는 부분은, 동일한 금속을 적층한 구조로 할 수 있다. 그 구조는 좌우 대칭이 바람직하다.
통상적으로는, 전원 버스를 설치하지 않고, 전원선마다 단자와 연결하여, 단자로부터의 거리에 따라서 배선 폭을 조정하는, 소위 저항 일정 배선(constant-resistance wiring)이 이상적이지만, 최소의 선폭과 선간이 프로세스 룰(process rule)로 결정되어 있으므로, 배선수가 많은 경우나, 단자로부터 전원선까지의 거리의 최대/최소 비가 큰 경우에는, 프레임이 대폭 증대해버리기 때문에 현실적이지 않다. 따라서, 도 7(a)에 나타낸 바와 같이, 어느 정도의 개수의 인접하는 전원선을 한데 모은 블록마다 L자 형상의 슬릿(61)을 형성하여 버스의 배선 폭을 조정하는 것이 고려된다. 단, 슬릿(61)을 버스의 외주에 도달하는 위치까지 형성하고, 블록마다 독립적으로 버스를 배선하면, 분할된 블록의 경계에서는, 배선 저항의 편차에 의해, 근소한 전위의 단차, 즉 휘도의 단차가 생겨 경계선이 보이는 경우가 있다. 인간은, 불과 2∼3%의 휘도차라도 식별이 가능하기 때문이다. 따라서, 도 7(b)과 같이, 배선 저항을 조정한 블록마다의 버스를 최종적으로 전원선 접속부 부근에서 모두 연결하는 것으로, 블록의 경계에 발생하는 전위의 단차를 저감할 수 있다. 즉 이것은, 슬릿(61)을 버스의 외주에 도달하는 위치까지 형성하지 않고, 전원 버스 내의 전원선과의 접속부 부근에서 주위가 폐쇄된 슬릿 구멍을 형성하는 것에 귀착된다. 또한, 슬릿이 복잡하면, 슬릿 자체의 패터닝 불량에 더하여, 전원 버스와 교차하는 가는 신호선이 광범위하게 겹칠 가능성도 있기 때문에, 도 7(c)와 같이 슬릿(61)의 형상을, 예를 들면 I자 형상으로 하여, 프로세스의 안정화를 위해, 가능한 한 간단하게 하는 것이 바람직하다. 한편, 어느 예에 있어서도, 가장 외측의 전원선의 블록이 열 방향의 전원 버스와 이격(離間)되도록, 행 방향의 전원 버스가 열 방향의 전원 버스에 맞부딪치는 부분의 안쪽에 절결부(61a)가 삽입되어 있다.
그 다음에, 슬릿의 개수에 대해서는, 많을수록 전위의 불균일이 균일하게 되지만, 너무 늘리면 유효한 버스의 폭이 줄어서 저항이 증가하므로, 균일화의 요구(휘도 불균일 사양)에 맞추어, 적절히 조정해야 한다. 예를 들면, 3인치 정도의 패널에서 버스 폭 2mm정도인 경우에는, 전위분포(0.01V 간격)의 시뮬레이션으로부터 도 11과 같이, 4∼6분할 정도로 충분히 균일하게 되는 것을 알았다. 한편, 이 시뮬레이션 결과에 있어서의 전원 버스 내 슬릿부의 전위분포(도 10을 참조)를 보면, 이러한 전원 버스의 분할에 의해, 각 슬릿 단부에서의 전위가, 거의 동일하게 되어 있다. 이것은, 도 9(a)와 비교하여, 도 9(b)에서는, 각 슬릿 단부가 동일한 등전위선에 의해 둘러싸인 영역에 속해 있다는 사실로부터 이해할 수 있다.
또한, 슬릿 그룹을 배치하는 장소나 범위로서는, 휘도 불균일이 집중하는 곳에만 각각에 설치하면 좋다. 도 2와 같이 전원단자가 2군데이며, 전원선 접속부도 2변(邊)있는 것과 같은 배선 패턴의 경우에는, 도 6과 같이 4군데에 설치하게 되지만, 단자가 1군데이며, 전원선과 버스의 접속부도 1변인 경우에는, 1군데로 충분하다.
또 도 6과 같이, 전원선(21)이 그 양단 2군데에서 버스의 2개의 변에 접속할 경우, 버스 폭이 충분하지 않으면, 반드시 각 전원선의 양단의 전위를 일치시키지 않아도 좋고, 버스의 각각의 변에서 독립적으로 슬릿 형상 등을 조정하고, 각각의 변(행 방향)에 있어서 접속부의 전위를 균일화하면 좋다. 만약 버스 폭이 충분하지 않은 상태로, 각 전원선의 양단의 전위를 일치시키려고 하면, 전원단자에 가까운 측의 배선 저항을 늘리기 위해서 분할된 전부의 버스의 폭을 좁히지 않으면 안되고, 원래 허용된 전원 버스의 폭을 유효하게 사용할 수 없게 된다. 이에 따라 균일화가 달성되어도, 전체의 전위가 대폭 상승하고, 소비 전력이 증대해버리는 일이 있으므로, 주의가 필요하다. 전원선과 버스의 접속부의 전위를 전원선 양단에서, 버스의 변마다 독립적으로 균일화 조정할 경우에는, 버스 전체의 폭이 감소되지 않으므로, 슬릿 도입에 의한 전위의 상승이나 소비 전력 증가는 근소하다. 물론, 버스 폭이 충분히 취해지는 경우, 전원선 양단의 전위차가 원래 작은 경우나, 적층 등으로 저(低) 저항화가 가능한 경우 등은, 반드시 그러하지는 않다.
다음으로, 버스의 추가적인 저(低)저항화가 고려된다. 데이타 신호선이나 주사 신호선은, 절연을 유지하면서 전원 버스와 교차하지만, 도 2(a)와 같이, 반드시 버스의 전면에서 교차하지는 않는다. 따라서, 도 6에 나타낸 바와 같이, 교차하지 않는 부분에서, 신호선과 동층을 전원 버스에 적층해서 다층 배선부(62)를 형성하는 것에 의해, 저항을 더욱 삭감하는 것이 바람직하다. 이때, 단자와 전원 버스가 좌우 대칭 배치인 경우, 설령 신호선의 인출이, 도 6과 같이 비대칭이더라도, 적층되는 다층 배선부의 패턴(부호 62 참조)은, 좌우 대칭으로 하는 것이 바람직하다. 버스를 적층하는 방법은, 도전성의 제1층 위에 직접 제2층을 적층해도 좋고, 도전성의 제1층과 제2층 사이에 절연막을 끼우고 양자를 콘택트 홀을 통하여 전기적으로 접속해도 좋다. 또한, 행 방향의 버스를 적층해서 형성하는 경우에는, 쌓아 겹치는 층에 각각 동등한 슬릿을 삽입하는 것이 바람직하다. 단, 어느 일방의 층에만 슬릿을 형성하고, 슬릿이 들어간 버스와 통상 버스를 적층한 경우라도 근소하나 균일화의 효과가 있으므로, 그것도 본 발명의 범위이다. 그리고 이러한 적층구조의 경우, 전술한 바와 같이, 전원선의 양단부에서 전위가 매칭되지 않는 독립한 슬릿 구조로 하면, 도 6과 같이, 양단부에서 슬릿부의 층구성이 달라져 있어도 아무런 문제가 없다.
이러한 구조에 의해 휘도 불균일을 저감하고, 그럼에도 불구하고 제거되지 않는 휘도 불균일이 문제가 될 경우에는, 화상 컨트롤러에 의해, 소프트적으로 전류 지령값을 보정하는 방법이 간단하게 이용될 수 있다. 전원 버스의 슬릿 구조에 의해, 전원선과 직교하는 방향의 화소열은 모두 균일한 휘도가 되고, 평행한 방향에서는 불균일이 1차원적으로 되어 있다. 다시 말해, 전원선과 직교하는 방향의 화소열은, 1개의 계수로 보정할 수 있다. 이 때문에, 화상 컨트롤러에는, 전원선의 신장 방향으로 나란히 배열되는 화소수 분만큼의 보정용 메모리를 부여하면 된다. 또한, 보정 계수의 설정도 간단하다.
[최선의 형태 2]
그 다음에, 도 12∼도 16을 참조하여, 도 6∼도 9에 기재된 슬릿을 가지는 전원 버스에 더하여, 전원선끼리를 접속하기 위한 접속선을 도입한 회로 기판에 대해서 설명한다.
도 12는, 도 6∼도 9에 기재된 전원 버스와, 전원선(21)끼리를 접속하는 접속선(63)을 포함하는 회로 기판의 모식도이다. 여기서, 도 12의 전원 버스(22)에 설치하는 슬릿의 개수와 길이는, 임의의 것을 채용할 수 있으므로 특히 한정하지 않는다. 중요한 것은, 전원 버스를 부분적으로 분할하고, 이 분할된 부분의 각각이, 전원단자에 가까운 전원선에 연결되는 것은 가늘고, 먼 전원선에 연결되는 것은 두껍게 되도록 이들 슬릿(61)을 형성하는 것이다. 그리고, 접속선(63)은, 전원선(21)이 연장되는 방향과 직교하는 방향에 인접하는 전원선(21)끼리를 연결한다.
도 13(a) 및 도 13(b)는, 도 12의 회로 기판에 있어서의 도 8의 Ｘ부에 상당하는 부분을 확대한 것이며, 전원 버스에 연결되는 전원선(21)끼리를 접속하는 접속선(74, 75)의 확대 모식도이다. 여기서, 인접하는 전원선(21)과의 접속은, 도 13(a)의 접속선(74)과 같이, 화면의 단부(one end)로부터 단부까지의 전원선(21)을 모두 연결해도 좋다. 또한, 도 13(b)의 접속선(75)과 같이, 1화소열을 구성하는 전원선의 집합마다 종단하고 있어도 좋다. 도 13(b)은, 1화소가 예를 들면 적, 녹, 청의 3색의 부화소로 이루어지는 경우이며, 각 부화소에 접속된 3개의 전원선(21)을 1집합으로 하여 접속선(75)의 양단을 종단시키고 있다. 여기서, 1화소가, 적, 녹, 청에 백(화이트)을 더하여 4색의 부화소로 이루어지는 경우나, 중간색이나 2색으로 이루어지는 경우도 마찬가지이며, 전자에서는 4개의 전원선을 1집합으로 하고, 후자에서는 2개의 전원선을 1집합으로 하여 양단을 종단시키면 좋다. 한편, 이들의 접속선(63, 74, 75)은, 그 연장 방향에 있어서 전원 버스에는 접속하지 않는다. 그 이유는, 연장 방향에서 전원 버스에 접속하면 전압강하는 감소하지만, 전류가 슬릿이 존재하는 방향으로 흐르지 않고, 전원단자에 가까운 곳에 집중하기 때문이다. 즉, 도 12에 있어서, 전원선(21)이 연장되는 방향(세로방향, 또는 열 방향)뿐만 아니라 접속선(63)이 연장되는 방향(가로방향, 또는 행 방향)으로도 전류가 흐르면, 전원 버스(22)에 설치한 슬릿(61) 등에 의한 효과가 충분히 발휘되지 않기 때문이다.
한편, 도 13(a)의 접속선(74)과 같이, 모든 전원선끼리를 접속선으로 연결하면, 화면의 중심부에 있는 화소만을 점등한 패턴(이하, 「검은 바탕에 흰색이 떠 있는 패턴(white-on-black pattern)」이라고 부른다)을 표시할 때에, 비(非)발광부의 전원선에도 전류가 흐른다. 그 때문에, 비발광부에 가까운 곳이 밝아지는 것과 같은 휘도 불균일이 근소하게 나올 가능성이 있다. 이에 대하여, 도 13(b)의 접속선(75)에 나타낸 바와 같이, 통상, ＲＧＢ등의 2∼4의 부화소(서브픽셀) 단위로 구성되는 화소열마다 전원선의 접속선이 중단되어 있는 구조에서는, 옆의 화소열 측에 전류가 흐르지 않으므로, 접속선(75)이 연장되는 방향(도 13에서는 가로방향)으로 휘도 불균일이 나오지 않는다.
도 14는, 도 13(a)의 화소부의 확대 모식도이며, 접속선(74)에 의해 전원선(21)끼리를 접속하기 위한 화소부 주변에서의 구체적인 접속 구성의 예를 나타낸다. 도 14에서는, 각 화소의 행 방향에 걸쳐 연장되는 접속선(59)과, 각 화소의 전원선(210)이, 접점(60b)에서 각각 접속되어 있다. 한편, 이러한 접속선은, 전용의 층을 설치해서 작성해도 좋지만, 가격을 상승시키지 않기 위해서는, 미사용의 스페이스를 이용하며, 기존의 층을 사용해서 작성하는 것이 바람직하다.
도 15는, 도 14의 화소부를 더욱 확대한 모식도이며, 도 3B에 상당한다. 도 15는, 콘택트 홀부(27)의 아래에 접속선(59)을 설치하도록 한, 화소회로(240)의 배선 구조의 일예를 나타내고 있다. 이 배선 구조에서는, 게이트 배선 패턴(55)이 제1층의 메탈 배선 패턴으로서 형성되고, 또한 이 게이트 배선 패턴(55) 위에 절연층(64)(도 16(b) 참조) 및 Ｓｉ층(29)을 통하여 소스 배선 패턴(56), 드레인 배선 패턴(57) 및 상기 전원선(210)이 각각 제2층의 메탈 배선 패턴으로서 각각 형성되어 있다.
게이트 제어용 소자영역(58)은, 게이트 배선 패턴(55)에 인접하는 형태로 설치되어 있다. 이 게이트 제어용 소자영역(58)에는, 도 3A에 나타내는 ＴＦＴ(33) 및 커패시터(34)가 설치되며, 또한 제2층의 메탈 배선 패턴인 데이타 신호선(소스 신호선)(25) 및 제1층의 메탈 배선 패턴인 주사 신호선(게이트 신호선)(26)이 접속되어 있다.
소스 배선 패턴(56)은, 도 3A에 나타내는 ＴＦＴ(32)의 소스를 형성하는 배선으로서 설치되어 있다. 이 소스 배선 패턴(56)은, 기단부가 전원선(210)의 Ｐａ점에 접속되고, 또한 선단부를 빗 형상으로 분기함으로써, 전원선(210)에 평행한 분기부(56a, 56b)를 형성하고 있다.
한편, 드레인 배선 패턴(57)은, 상기 ＴＦＴ(32)의 드레인을 형성하는 배선으로서 설치되어 있다. 이 드레인 배선 패턴(57)은, 기단부가 바이패스 형성용 배선 패턴(59)의 상방에 위치하고, 이 기단부로부터 상기 소스 배선 패턴(56)의 분기부(56a, 56b) 사이로 연장되는 분기부(57a)와, 상기 기단부로부터 상기 분기부(56b)와 전원선(210)의 사이로 연장되는 분기부(57b)를 가지고 있다. 즉, 이 드레인 배선 패턴(57)은, 소스 배선 패턴(56)의 빗 형상의 분기부와 맞물리는 빗 형상의 분기부를 가진다.
또한, 소스 배선 패턴(56)의 분기 수 및 드레인 배선 패턴(57)의 분기 수는, 3 이상이어도 좋다.
여기에서, 도 15의 접속선(59)의 배선 폭은, 콘택트 홀(27)의 바로 아래에서는 홀 형상을 안정시키기 위해서 넓게 하여 단차를 없애고, 데이타 신호선(25)을 가로지르는 곳에서는 기생 용량을 줄이기 위해서 좁게 하고 있다. 이와 같이, 접속선(59)은, 기존 회로의 동작에 악영향을 미치지 않도록 하는 형상으로 하는 것이 바람직하다.
한편, 휘도 불균일의 저감, 소비 전력의 삭감, 배선 패턴의 균일성 등의 관점에서는, 도 12와 같이, 전 화소에 걸쳐 전원선(21)끼리를 접속하는 접속선(63)을 설치하는 구조가 바람직하다. 그러나, 신호선을 가로지르는 배선수가 늘어나면, 기생 용량이 증가하고, 동작이 지연되는 등의 문제가 생기는 경우가 있다. 따라서, 접속선의 굵기나 개수나 접속 위치에 대해서는 적당히 설계되어야 하기 때문에, 특히 규정하지 않는다. 예를 들면, (도 14의 세로방향으로) 수십 화소 행마다 접속선(59)을 설치하는 구조나, 극단적인 경우, 화면중앙부에 1개만 접속선(59)을 설치하는 구조여도 효과가 있기 때문에, 이들 구조도 본 발명의 범위에 포함된다. 또한, 도 14에 나타내는 접속선(59)을 다수 설치하는 경우는, 접속선(59)의 각각에는 근소한 전류가 흐르는 것에 불과하다. 이 때문에, 접속선(59)과 신호선(25)과의 교차부의 굵기는, 가능한 한(즉, 미세가공이 가능한 최소의 선폭(최소 룰, minimum rule)까지) 좁게 하는 것이 바람직하다. 덧붙여, 기생 용량을 더욱 줄이기 위해서는, 상기의 교차부에 있어서, 평탄화 수지상의 배선에 일단 접속하고, 인접하는 전원선에 브릿지 접속(bridge connection)해도 좋다(도시 생략).
도 16(a) 및 도 16(b)는, 각각 도 15의 D-D 단면도 및 E-E 단면도를 나타내고 있다. 도 16(a)에 나타낸 바와 같이, 제1층의 메탈 배선 패턴인 상기 접속선(59)은, 일단부가 콘택트 홀(60b)을 통하여 전원선(210)(도 15의 Ｐｂ점)에 전기적으로 접속되어 있다. 한편, 드레인 배선 패턴(57)의 기단부는, 절연층(64) 및 Ｓｉ층(29)을 통하여 접속선(59) 위에 배치되어 있다. 이 드레인 배선 패턴(57)의 기단부 위에는, 상기 드레인 배선 패턴(57)과 도시되지 않은 ＥＬ발광 소자를 잇는 콘택트 홀(27)의 영역이 형성되어 있다. 이 결과, 접속선(59)은, 상기 콘택트 홀(27)의 영역의 하방에 위치되어 있게 된다.
상기한 바와 같이 접속선(59)을 콘택트 홀(27)의 영역의 하방에 위치시키는 것은, 이하와 같은 이점을 초래한다.
다시 말해, 콘택트 홀(27)의 아래에는, 응력(應力)이나 요철(凹凸)의 우려에서, 트랜지스터 등의 소자 패턴을 그다지 배치하지 않는다. 따라서, 콘택트 홀(27)의 영역의 하방에 접속선(59)을 설치하면, 이 접속선(59)을 형성하는 것에 의한 화소내의 유효면적의 감소를 회피할 수 있다.
한편, 도 16(a) 및 도 16(b)에 있어서, 부호 37은 유리 기판을, 부호 40은 평탄화 수지층을, 부호 65는 패시베이션층을, 부호 41은 반사 전극층 또는 하지층을 각각 나타내고 있다.
도 14∼도 16에 나타내는 구조에 의해, 1화소를 구성하는 적·청·녹 등 각 색의 부화소 사이에서의 전류 밸런스에 크게 차이가 있을 경우, 대전류를 흘리는 전원선으로부터 소전류만 흐르는 전원선 측으로 전류를 분산시켜, 전원선의 전압강하(전위상승)를 평균화하여 억제할 수 있다. 즉, 전면 점등시의 휘도 불균일을 억제한 다음에, 각 색의 사이에서의 휘도 불균일도 같은 정도로 할 수 있다. 그리고, 전압강하를 저감할 수 있으면, 그만큼의 전원전압을 내릴 수 있기 때문에, 소비 전력도 저감할 수 있다.
한편, 그럼에도 불구하고 제거되지 않는 휘도 불균일이 문제가 될 경우에는, 화상 컨트롤러를 이용해서 소프트적으로 보정하는 방법을 간단히 이용할 수 있다. 다시 말해, 전원 버스의 슬릿 구조에 의해 불균일이 1차원적으로 되기 때문에, 전원선과 직교하는 방향의 화소열은, 1개의 계수로 보정할 수 있으므로, 화상 컨트롤러에는, 전원선이 연장되는 방향으로 나란한 화소수분 만큼의 보정용 메모리를 부여하면 좋다. 게다가, 각 색에 대해서 동일한 보정 계수를 사용하여도 실용상 문제없다.
[최선의 형태 3]
도 17∼도 19는, 도 14∼도 16의 구성에 대하여, 전원선(210)의 배선 저항을 저감하기 위한 바이패스 선로를 추가한 ＴＦＴ 회로기판의 예를 나타낸다. 이 예는, 도 15의 소스 배선 패턴(56a)이 음극과 동 전위인 것에 착목한 것이다. 이 바이패스 선로는, 도 18에 나타낸 바와 같이, 소스 배선 패턴(56)이 콘택트 홀(60a)을 통하여 접속선(59)에 접속하여 구성되어 있다. 그 때문에, 도 14∼도 16의 구성과 비교하면, 스페이스의 유효이용에 더하여, 전원선(210)의 배선 저항을 저감할 수 있다. 이 바이패스 선로에 대해서는, 2008년 7월 2일에 본원의 출원인에 의해 출원된 국제특허출원(ＰＣＴ/ＪＰ2008/061967)에 기재되고 있으며, 그 내용을 인용함으로써 본 명세서의 일부를 구성하는 것으로 한다.
한편, 도 17∼도 19의 제조 프로세스는, 도 14∼도 16의 제조 프로세스인, 후술하는 「실시예 2」의 것을 적용할 수 있다.
도 17은, 도 14의 접속 구성에 대하여, 전원선(210)의 배선 저항을 저감하기 위한 바이패스 선로를 추가한 예에 대한 화소부의 확대 모식도이다. 도 17에서는, 각 화소의 행 방향에 걸쳐 연장되는 접속선(59)이, 콘택트 홀(60a)을 통하여 소스 배선 패턴(56)에 접속되며, 콘택트 홀(60b)을 통하여 각 화소의 전원선(210)에 접속되어 있다.
도 18은, 화소회로(240)의 배선 구조의 일예를 나타내는 모식도이다. 이 배선 구조에서는, 게이트 배선 패턴(55)이 제1층의 메탈 배선 패턴으로서 형성되고, 또한 이 게이트 배선 패턴(55) 위에 절연층(64)(도 19(b) 참조) 및 Ｓｉ층(29)을 통하여 소스 배선 패턴(56), 드레인 배선 패턴(57) 및 상기 전원선(210)이 각각 제2층의 메탈 배선 패턴으로서 각각 형성되어 있다.
게이트 제어용 소자영역(58)은, 게이트 배선 패턴(55)에 인접하는 형태로 설치되어 있다. 이 게이트 제어용 소자영역(58)에는, 도 3A에 나타내는 ＴＦＴ(33) 및 커패시터(34)가 설치되며, 또한 제2층의 메탈 배선 패턴인 데이타 신호선(소스 신호선)(25) 및 제1층의 메탈 배선 패턴인 주사 신호선(게이트 신호선)(26)이 접속되어 있다.
소스 배선 패턴(56)은, 도 3A에 나타내는 ＴＦＴ(32)의 소스를 형성하는 배선으로서 설치되어 있다. 이 소스 배선 패턴(56)은, 기단부가 전원선(210)의 Ｐａ점에 접속되며, 또한 선단부를 빗 형상으로 분기함으로써, 전원선(210)에 평행한 분기부(56a, 56b)를 형성하고 있다.
한편, 드레인 배선 패턴(57)은, 상기 ＴＦＴ(32)의 드레인을 형성하는 배선으로서 설치되어 있다. 이 드레인 배선 패턴(57)은, 기단부가 접속선(59)의 상방에 위치하고, 이 기단부로부터 상기 소스 배선 패턴(56)의 분기부(56a, 56b) 사이로 연장되는 분기부(57a)와, 상기 기단부로부터 상기 분기부(56b)와 전원선(210)과의 사이로 연장되는 분기부(57b)를 가지고 있다. 즉, 이 드레인 배선 패턴(57)은, 소스 배선 패턴(56)의 빗 형상의 분기부와 맞물리는 빗 형상의 분기부를 가진다.
한편, 소스 배선 패턴(56)의 분기 수 및 드레인 배선 패턴(57)의 분기 수는, 3 이상이어도 좋다.
도 19(a) 및 도 19(b)는, 각각 도 18의 Ｆ-F 단면도 및 G-G 단면도를 나타내고 있다. 도 19(a)에 나타낸 바와 같이, 제1층의 메탈 배선 패턴인 상기 접속선(59)은, 일단부가 콘택트 홀(60a)을 통하여 소스 배선 패턴(56)(분기부(56a)의 선단부)에 전기적으로 접속되고, 또한 타단부가 콘택트 홀(60b)을 통하여 전원선(210)(도 18의 Ｐｂ점)에 전기적으로 접속되어 있다. 따라서, 소스 배선 패턴(56) 및 접속선(59)은, 전원선(210)으로부터 나와 다시 전원선(210)으로 돌아가는 일련의 바이패스 선로를 구성하고 있다.
한편, 드레인 배선 패턴(57)의 기단부는, 절연층(64) 및 Ｓｉ층(29)을 통하여 접속선(59) 위에 배치되어 있다. 이 드레인 배선 패턴(57)의 기단부 위에는, 상기 드레인 배선 패턴(57)과 미도시된 ＥＬ발광 소자를 잇는 콘택트 홀(27)의 영역이 형성되어 있다. 이 결과, 접속선(59)은, 상기 콘택트 홀(27)의 영역의 하방에 위치되어 있게 된다.
상기한 바와 같이 접속선(59)을 콘택트 홀(27)의 영역의 하방에 위치시키는 것은, 이하와 같은 이점을 가져온다. 다시 말해, 콘택트 홀(27)의 아래에는, 응력이나 요철의 우려에서, 트랜지스터 등의 소자 패턴을 배치하는 것이 그다지 행해지지 않는다. 따라서, 콘택트 홀(27)의 영역의 하방에 접속선(59)을 설치하면, 이 접속선(59)을 형성하는 것에 따르는 화소 내의 유효면적의 감소를 회피할 수 있다.
한편, 도 19(a) 및 도 19(b)에 있어서, 부호 37은 유리 기판을, 부호 40은 평탄화 수지층을, 부호 65는 패시베이션층을, 부호 41은 반사 전극층 또는 하지층을 각각 나타내고 있다.
도 17∼도 19의 구성을 가지는 면발광 표시장치에 따르면, 소스 배선 패턴(56) 및 접속선(59)에 의해 구성되는 상기의 바이패스 선로가 각 화소회로(240)에 있어서 형성된다. 이 바이패스 선로는, 전원선(210)에 병렬 접속되어 있다. 따라서, 상기 바이패스 선로가 병렬 접속된 부위의 각 전원선(210)의 전기 저항이 저하하게 된다.
이 전기 저항의 저하는, 각 전원선(210)에 있어서의 전압강하(상승)를 억제하므로, 소비 전력의 저감을 가져온다. 또한, 상기 전기 저항의 저하는, 상기 각 전원선(210)에 접속된 각 화소회로(240)의 발광 소자에 인가되는 전압을 회로 기판 내에서 균일화하므로, 소위 휘도 불균일의 저감을 가져온다.
상기 바이패스 선로는, 상기한 바와 같이, ＴＦＴ(32)의 소스를 형성하는 배선으로서 설치된 소스 배선 패턴(56)을 이용하여 구성되므로, 화소회로(240)에 있어서의 트랜지스터의 형성 면적을 축소하지 않고 용이하게 실현할 수 있다. 즉, 상기 바이패스 선로는, 화소회로(240) 내에 특별한 배치 스페이스를 확보하지 않고 실현할 수 있다.
한편, 도 18에서는 게이트 배선 패턴(55)의 단부를 전원선(210)의 하방에 위치시키고 있지만, 이 단부를 전원선(210)의 하방에 위치시키지 않도록 해도 좋다.
[최선의 형태 4]
그 다음에, 도 20에, 도 18의 전원선(210)의 바이패스 구조의 일부를 형성하는 접속선(59)이, ＲＧＢ용의 3색의 부화소열의 전원선에 각각 접속되어, 집합을 형성하고 있는 구성의 확대 모식도를 나타낸다. 전원선(210)의 집합(S0, S1, S2)은, 인접하는 3색의 부화소의 열, 즉 1화소의 열에 접속된 3개의 전원선을 단위로 하여 한데 모은 것이다. 각 접속선(59)은 하나의 집합(S1) 중에서 종단되어 있으며, 도면에 화살표 i로 나타내는 바와 같이, 집합(S1)에 인접하는 다른 집합(S0, S2)의 전원선(210)에는 접속되어 있지 않다.
한편, 도 20의 제조 프로세스는, 도 14∼도 16의 제조 프로세스인, 후술하는 「실시예 2」의 것을 적용할 수 있다.
[실시예 1]
도 6∼도 9의 구조의 제조 프로세스에 대한 실시예를 나타낸다. 패널의 화소치수는 60㎛×80㎛×ＲＧＢ, 화소수는 가로 240ＲＧＢ×세로 320의 ＱＶＧＡ, 화면 사이즈는 약 3인치(ｉｎｃｈ), 전원 버스의 허용 폭은 대략 2mm, 전원단자의 인출은 2군데이다.
우선, 전원 버스 주변의 설계 검토는, 도 9에 나타내는 바와 같은 사전의 시뮬레이션을 이용해서 행하고, 최종적으로는, 도 8에 나타내는 바와 같은 슬릿에 의한 6분할 구조부를 4군데 가지는 패턴을 채용했다. 기본적으로는, 좌우 대칭이므로, 절반의 120개×ＲＧＢ= 360개의 전원선의 1/6에 해당하는 60개를 1블록으로 하여, 전원단자로부터 각 블록까지의 거리의 비가 되도록, 전원 버스를 슬릿으로 분할했다. 슬릿의 폭은, 10㎛이며, 전원 버스 전체의 폭에 비하면 근소하다. 게다가, 도 9(b)와 같은 시뮬레이션을 되풀이하여, 전면 점등시의 전원선 접속부의 전위가 가능한 한 균일하게 되도록, 슬릿 위치, 즉 분할되는 버스 폭을 조정했다. 도 10에, 도 9(b)에 나타내는 전원 버스의 슬릿 근방 부분의 전위분포(0.01V 간격)의 시뮬레이션 결과의 확대도를 나타낸다.
여기서, 도 9(a)에서는, 부호 「ＭＡＸ」로 나타낸 최대전위가 화면의 중심 부근에 위치하고 있으며, 그 주변을 향해서 전위는 점차 낮아져 가고, 부호 「ＭＩＮ」로 나타낸 최소전위가 전원단자 부근에 위치하는 전위분포(즉, 2차원적인 전위분포)가 나타나 있다. 한편, 도 9(b)에서는, 부호 「ＭＡＸ」 및 부호 「ＭＩＮ」로 나타낸 최대전위 및 최소전위의 위치에 대해서는 도 9(a)의 것과 그다지 다르지 않지만, 전위차가 화면의 좌우 방향에서는 저감된 1차원적인 전위분포가 나타나 있다.
ＴＦＴ 회로기판의 제작은, 우선 200mm×200mm×두께 0.7mm의 무알칼리 유리(ＡＮ-100: 아사히가라스제) 위에, ＭｏＣｒ막 400ｎｍ를 스퍼터 막형성하고, 포토리소그래피법에 의해, 도 8(a)와 같은 전원 버스 패턴과 소정의 ＴＦＴ패턴의 일부를 형성했다. 이것에 절연막이나 비정질 Ｓｉ층을 형성한 후, 2층째의 ＭｏＣｒ막을 300ｎｍ의 두께로 스퍼터 막형성하고, 포토리소그래피법에 의해 패턴을 형성했다. 2층째의 ＭｏＣｒ막은, 세로 320개의 각 화소를 연결하면서 전원 버스와 양단에서 연결되는 전원선을 형성하는 동시에, 전원 버스 위를 교차하는 신호선으로서도 이용했다. 그러나, 신호선으로서 사용하지 않는 스페이스가 존재하므로, 도 6의 부호 62로 나타내는 위치에 대해서는 전원 버스를 부분 적층구조로 했다. 상하로 적층된 ＭｏＣｒ층은, 절연막에 드라이 에칭에 의해 사전에 천공한 복수의 콘택트 홀에 의해 연결하였다. 그리고 이것에 패시베이션막(ＳｉＮ: 두께 300ｎｍ)을 ＣＶＤ 장치로 막형성하고, 유기EL 소자와의 접속용의 개구나, 단자의 개구를 드라이 에칭으로 형성했다. 그 다음에, 두께 약 2㎛의 평탄화 수지층(40)을 포토리소그래피법에 의해 형성하여, 배선 단차를 완화시켰다. 또한, ＴＦＴ와 유기EL 소자와의 접속부에도 테이퍼 각이 완만한(gentle taper angles) 구멍을 형성했다. 포토프로세스(photoprocesses) 후에는, 약 220℃에서 1시간(1h) 베이크(baking)하여 평탄화층의 수분을 제거했다. 다시 말해, 통상의 비정질 Ｓｉ-ＴＦＴ 회로기판의 제작과 프로세스상에는 아무런 변화가 없다.
그 다음에, 유기EL 소자를 형성했다. 우선 ＴＦＴ 회로기판 위에, 두께 300ｎｍ의 ＳｉＯ2 패시베이션막을 스퍼터 막형성하고, 드라이 에칭에 의해, 콘택트 홀부나 단자부에 개구를 설치했다. 다음으로, 밀착성을 높이기 위한 하지층(41)으로서의 ＩＺＯ를 두께가 50ｎｍ가 되도록 스퍼터 막형성했다. 스퍼터 장치는 ＲＦ-플레이너 마그네트론(RF-planar-magnetron), 가스는 Ａｒ을 사용했다. 이 층은, 평탄화층과 패시베이션층에 형성된 콘택트 홀에 의해 ＴＦＴ와 접속한다. 그 다음에, 이 ＩＺＯ층 위에 Ａｇ합금을 두께가 100ｎｍ가 되도록 스퍼터 막형성하고, 이것에 레지스트제 「ＯＦＲＰ-800」(상품명, 동경오우카코교(Tokyo Ohka Kogyo Co.,Ltd.)제)를 도포한 후, 노광·현상하고, 웨트에칭에 의해 서브픽셀마다 섬(island) 형상으로 분리된 반사 전극(42)을 형성했다. 이것에 ＩＺＯ를 두께가 30ｎｍ가 되도록 막형성하고, 동일한 프로세스에서 Ａｇ합금의 반사 전극을 커버하도록 섬 형상의 패턴을 형성했다. 이때, 전술한 하지층도 동시에 패터닝되어, 각각의 전극으로 분리된다. 다음으로, ＩＺＯ에 의해 커버된 섬 형상의 반사 전극(42) 위에 1㎛의 노볼락계(novolac system) 수지막(「ＪＥＭ-700R2」: ＪＳＲ제)을 스핀 코트에 의해 도포하고, 포토리소그래피법에 의해 발광시킬 부위(표시부)에 창(windows)을 내도록 유기 절연막(43)을 형성했다.
이어서, 저항가열 증착장치 내에 장착하고, 반사 전극 위에 1.5ｎｍ의 Ｌｉ을 퇴적시켜, 음극 버퍼층(cathode buffer layer)을 얻었다. 그리고 전자수송층, 발광층, 정공수송층, 정공주입층의 순으로 진공을 깨지 않고 막형성하여, 유기EL층(44)을 형성했다. 막형성 시에 진공조 내압(內壓)은 1×10-4 Ｐａ까지 압력을 내렸다. 각각의 층은 0.1ｎｍ/s의 증착 속도로 퇴적되어, 전자수송층으로서 막두께 20ｎｍ의 트리스(8-히드록시퀴놀리나토(hydroxyquinolinato))알루미늄(Ａｌｑ3), 발광층으로서 막두께 30ｎｍ의 4,4'-비스(2,2'-디페닐비닐)비페닐(ＤＰＶＢｉ), 정공수송층으로서 막두께 10ｎｍ의 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(α-ＮＰＤ), 및 정공주입층으로서 막두께 100ｎｍ의 구리프탈로시아닌(ＣｕＰｃ)을 사용하였다. 그리고 또한 이 위에 ＭｇＡｇ을 두께가 5ｎｍ가 되도록 증착하여, 투명전극을 스퍼터 막형성할 때의 데미지 완화층(damage mitigation layer)으로 했다. 이것을 대향 스퍼터 장치에 진공을 깨지 않고 이동시키고, 투명전극(45)으로서의 ＩＺＯ를 두께가 200ｎｍ가 되도록 막형성했다. 이들의 증착이나 스퍼터 막형성 시에는, 표시부에 대응하는 위치에 사각 창이 뚫린 에리어 개구형의 메탈 마스크를 적용했다. 또한 진공을 깨지 않고 기판을 ＣＶＤ장치로 이동시키고, 배리어층(46)으로서의 ＳｉＮ을 2㎛의 두께로 전면(全面)에 막형성하였다.
한편 컬러필터 기판 측은, 우선 200mm×200mm×두께 0.7mm의 무알칼리 유리(이글2000: 코닝제)에, 두께 1㎛의 블랙 매트릭스(47)(ＣＫ-7001: 후지필름ＡＲＣＨ제)를 포토리소그래피법으로 형성했다. 그 다음에, 컬러필터(48)는, 적색(ＣＲ-7001: 후지필름ＡＲＣＨ제), 녹색(ＣＧ-7001: 후지필름ＡＲＣＨ제), 청색(ＣＢ-7001: 후지필름ＡＲＣＨ제)을 포토리소그래피법으로 각각 형성했다. 어느 것이나 두께 약 1.5㎛의 직사각형 형상이다. 그 다음에, 감광성 수지(ＣＲ-600: 히타치화성공업제)를 이용하여, 포토리소그래피법에 의해, 블랙 매트릭스 상에서, 컬러필터의 직사각형과 동일한 방향으로 직사각형 격벽(39)이 신장되는 뱅크 구조체를 형성했다. 뱅크 격벽의 폭은 약 14㎛, 높이는 약 5㎛이다. 이 위에 동일한 감광성 수지를 재차 도포하고, 포토리소그래피법에 의해 스페이서를 형성했다. 스페이서 지름은, 약 15㎛, 높이는 약 2㎛로, 블랙 매트릭스에 의해 은폐되는 위치이다.
다음으로, 이 컬러필터 기판을 가열 건조시킨 후, 산소 50ｐｐｍ, 질소 50ｐｐｍ 이하의 환경에 세트된 멀티노즐식(multi-nozzle type) 잉크젯 장치(착탄(着彈) 정밀도 약 ±5㎛)에 세트하고, 블랙 매트릭스로 만든 마커(markers)에 의해 정렬(alignment)을 행한 후, 용매에 용해된 적 및 녹의 색변환 재료를 각각의 색에 대응하는 화소의 뱅크 중앙부를 향해 쏘면서 주사하며, 화면전체에 도포한 후, 질소분위기를 깨지 않고 온도 100℃에서 건조시켰다.(색변환 재료에 대해서는 생략하였다.)
이와 같이 하여 복수의 화면을 포함하는 ＴＦＴ 회로기판과 컬러필터 기판을 제작했다.
그 다음에, 유기ＥＬ 기판 및 컬러필터 기판을 산소 5ｐｐｍ, 수분 5ｐｐｍ이하의 환경에 유지된 접합 장치(bonding apparatus)로 이동시켰다. 그리고, 컬러필터 기판의 프로세스면을 위로 향하여 세트하고, 복수화면의 각각의 외주에 디스펜서(dispenser)를 이용해서 에폭시계 자외선 경화 접착제(ＸＮＲ-5516: 나가세 켐텍스(Nagase Chemtex Corp.)제)를 끊김 없이(seamlessly) 도포하고, 소위 제방(bank)을 형성한 후, 각 화면 중앙부근에, 보다 낮은 점도(粘度)의 열경화형 에폭시 접착제를 적하했다. 적하 장치로서는, 토출 정밀도 5% 이내의 회전식 메커니컬 계량 밸브를 사용했다.
그리고 유기EL 소자가 형성된 ＴＦＴ 회로기판의 프로세스면을 아래로 향한 상태로 세트하고, 컬러필터 기판과 프로세스면끼리를 대향시킨 상태로, 약 10Ｐａ정도까지 압력을 내리고 나서 약 30㎛ 정도까지 양 기판을 평행하게 접근시키며, 외주 시일재료 전체 둘레가 유기ＥＬ 기판에 접촉한 상태로, 정렬(alignment)기구에 의해 양 기판의 화소위치를 맞춰넣은 후, 대기압으로 되돌리면서 근소하게 하중을 부가했다. 적하한 열경화형 에폭시 접착제는, 패널 주변부까지 확산되며, 컬러필터 기판의 스페이서 선단이 유기EL 소자가 첨부된 ＴＦＴ 회로기판에 접촉한 곳에서 정지하였다. 이것에, 컬러필터 기판 측으로부터 외주 시일부에만 자외선을 마스크 조사하여 가(假)경화시키고, 일반환경으로 취출(取出)하였다.
그 후, 자동 글래스 스크라이버(glass scriber)와 브레이크 장치(breaking apparatus)를 사용하여 각각의 패널(이 단계에서 ＩＣ는 없다)로 분할했다. 이것을 가열로에 넣고 80℃에서 1시간 가열하고, 로(furnace) 내에서 30분간 자연냉각하여 꺼냈다. 이것을 드라이 에칭 장치에 넣고, 단자부(15)나 ＩＣ접속용 패드를 덮는 두께 2㎛의 배리어층을 제거했다. 최후에, 제어용ＩＣ를 ＣＯＧ접속하고, 도 1과 같은 패널 유닛을 제작했다.
다음으로, 패널 유닛을 전원에 접속하고, 그 휘도분포를 범용의 휘도계를 이용해서 평가했다. 슬릿부 이외가 이 패널과 거의 같은 형상인 종래의 패널에 있어서는, 전면 점등시의 휘도 불균일은, 약 20∼40%(흘리는 전류값에 따른다)이었다. 그것에 대하여, 본 발명의 슬릿 구조를 포함하는 전원 버스를 가지는 패널에 있어서는, 휘도 불균일이 약 10∼20%로 저감하며, 그다지 눈에 띄지 않게 되었다. 게다가 그 휘도분포는, 도 1의 세로방향만의 1차원적 분포였다. 이것으로도, 실용상에는 문제없지만, 이것을 또 화상 컨트롤러에 접속하여, 도 9(b)의 시뮬레이션으로 얻어진 1차원적 휘도분포를 플랫(flat)하게 보정하는 계수를 설정하였는바, 그 휘도 불균일은 약 5∼10% 이하로 저감하며, 대부분 분별할 수 없게 되었다. 나머지는, 시뮬레이션 오차나 개체차이므로, 더욱 조정하기 위해서는, 각각의 패널에서 휘도 불균일을 측정한 결과 등으로부터 보정 계수를 조정해서 세트하면 좋지만, 현 상황으로는 그 필요성은 없다.
[실시예 2]
그 다음에, 도 12∼도 16의 구조에 관한 제조 프로세스의 실시예를 나타낸다. 패널의 화소치수는 60㎛×180㎛×ＲＧＢ, 화소수는 가로 240ＲＧＢ×세로 320의 ＱＶＧＡ, 화면 사이즈는 약 3인치(ｉｎｃｈ), 전원 버스의 허용 폭은 대략 2mm, 전원단자의 인출은 2군데이다.
화면 내에서는, 세로 320개의 각 화소를 직선적으로 잇는 약 8㎛폭의 전원선이, 240개×3개 배치되어, 양단에서 전원 버스에 접속하고 있다. 그리고 각 화소내에서는, 3㎛∼5㎛ 정도 폭의 배선으로, 트랜지스터 등의 회로 패턴이 형성된다. 또 각 화소의 제어는, 화면 밖에 놓인 제어용ＩＣ와 신호선을 접속함으로써 행한다.
그 다음에, 전원선끼리의 접속선(63)은, 상세하게는, 도 13(a)의 접속선(74)이나 도 14의 접속선(59)과 같이, 화면의 단부로부터 단부까지 연결하는 설계로 했다. 단, 접속선(63)의 연장 방향에서는 전원 버스에는 접속하지 않는다. 접속선(74)의 세로방향의 배치 간격은, 1화소마다이다. 그러나, 기생 용량을 억제하기 위해서, 데이타 신호선(25)과의 교차부를 매우 좁게 하였다. 또한, 화소 내 스페이스를 유효하게 활용하기 위해서, 통상 회로 패턴이 놓이지 않는 평탄화 수지층의 콘택트 홀부(27) 아래를 통과하는 것과 같은 배선 구조로 했다. 물론, 배선이 교차하는 곳은, 절연막을 사이에 끼우도록 설계했다.
다음으로 전원 버스 주변의 설계 검토에서는, 도 13(a)에 나타내는 바와 같은 슬릿에 의한 6분할 구조부를 4군데 가지는 패턴을 채용했다. 기본적으로는, 좌우 대칭이므로, 절반의 120개×ＲＧＢ=360개의 전원선의 1/6인 60개를 1블록으로 생각하고, 전원 단자부로부터 이 블록까지의 거리의 비가 되도록 슬릿으로 분할되는 버스 폭을 조정했다. 슬릿의 폭은 10㎛이며, 전원 버스 전체의 폭 약 2mm에 비하면 근소하다.
ＴＦＴ 회로기판의 제작에 있어서는, 우선, 200mm×200mm×두께 0.7mm의 무알칼리 유리(ＡＮ-100: 아사히가라스제) 위에, ＭｏＣｒ막을 두께 400ｎｍ가 되도록 스퍼터막 형성하고, 포토리소그래피법에 의해, 도 8(a)와 같은 전원 버스 패턴을 포함하는 제1층째의 소정의 메탈 패턴과 전원선의 접속선(59)을 형성했다. 이것에 무기 절연막이나 비정질 Ｓｉ층을 형성한 후, 2층째의 ＭｏＣｒ막을 두께가 300ｎｍ이 되도록 스퍼터 막형성하고, 포토리소그래피법에 의해 패턴을 형성했다. 2층째의 ＭｏＣｒ막은, 세로 320개의 각 화소를 연결하면서 전원 버스와 양단에서 연결되는 전원선(21)을 형성하는 동시에, 제1층 메탈로 만든 전원 버스 위를 교차하는 신호선(25, 26)으로서도 이용했다. 그러나, 신호선으로서 사용하지 않는 스페이스가 존재하므로, 도 12에 나타내는 바와 같이 전원 버스가 부분적으로 다층 배선부(62)를 가지는 구조로 하였다. 상하로 적층된 ＭｏＣｒ층은, 절연막에 드라이 에칭에 의해 사전에 천공된 복수의 콘택트 홀에 의해 연결하였다.
2층째의 ＭｏＣｒ막의 형성 후에는, 패시베이션막(ＳｉＮ: 두께 300ｎｍ)을 ＣＶＤ 장치로 막형성하고, 유기EL 소자와의 접속용의 개구나, 단자의 개구를 드라이 에칭으로 형성했다. 그 다음에, 두께 약 2㎛의 평탄화 수지층을 포토리소그래피법에 의해 형성하여, 배선 단차를 완화시켰다. 이때 ＴＦＴ와 유기EL 소자와의 접속부에는, 테이퍼 각이 완만한 콘택트 홀(27)을 형성했다. 포토프로세스 후, ＴＦＴ 회로기판을 약 220℃에서 1시간 베이크하여 평탄화층의 수분을 제거했다. 다시 말해, 통상의 비정질 Ｓｉ-ＴＦＴ 회로기판의 제작과 프로세스상에는 아무런 변화가 없다.
한편, 이 이후의 제조 프로세스(즉, 유기EL 소자의 형성으로부터 패널 유닛의 제작까지)에 대해서는, 실시예 1과 동일하다.
제작한 패널 유닛의 휘도분포를 평가하였다. 종래의 패널에 있어서는, 단자부근이 집중적으로 밝아지기 때문에, 전면 점등시의 휘도 불균일은, 화면 전체에서 약 20∼40%(흘리는 전류값에 따른다)이었다. 이에 대하여, 실시예 1과 같이 본원의 전원 버스에 슬릿을 넣은 구조를 가지는 패널에서는, 1차원적인 휘도분포가 되며, 휘도 불균일을 약 10∼20%로 저감할 수 있었다.
그러나, 실시예 1에서는, 전면 점등시의 총 전류를 동일하게 한 상태에서, 예를 들면 백색 등의 특정 색을 표시하기 위해서, 청 0.5:녹 1:적 1.5가 되도록 전류 비(比)를 설정하면, 전류 비를 청 1:녹 1:적 1로 설정한 경우에 비하여, 적색 성분의 휘도 불균일이 약 1.5배로 확대되고, 청색 성분의 휘도 불균일이 약 0.5배가 되며, 또한, 적색의 ＧＮＤ전위가 상승한 것만큼 전원전압을 올려 전류를 확보하면, 전체의 소비 전력이 증가하는 경우가 있다. 이에 대하여, 본 실시예와 같이 전원 버스에 슬릿을 형성하고, 또한 전원선끼리를 접속선으로 접속한 구조를 적용한 바, 상기한 바와 같이 전류 밸런스가 다른 설정이더라도, 전면 점등 시의 휘도 불균일의 증가는 없으며, 덧붙여 어느 색도 휘도 불균일은 같은 정도였다. 따라서, 소프트적으로 휘도 불균일의 보정을 행하는 경우라도, 색마다 행할 필요가 없어져, 보정이 간단해졌다. 또한, ＴＦＴ 회로기판의 소비 전력의 증가는 근소하였다.
게다가, 접속선을 추가함으로써 전원선 간의 전위가 같은 정도로 되었기 때문에, 화면의 주변부에 있는 화소만을 점등한 패턴(이하, 「백색 바탕에 흑색 패턴(black-on-white pattern)」이라고 부른다)을 표시했을 경우에는, 그 패턴의 일부가 어두워지는 휘도분포(통상, 「그림자(shadow)」 또는 「고스트(ghosting)」라고 불린다)는, 전혀 발생하지 않았다. 한편, 화면의 중심부에 있는 화소만을 점등한 패턴(흑색 바탕에 백색 패턴(white-on-black pattern))을 표시할 경우에는, 비발광부 부근에서, 밝아지는 것과 같은 휘도분포가 근소하게 존재했다. 그러나, 이 휘도분포는, 전원선의 전압강하 자체가 평균화되어 저감한 데다가, 전원선의 접속선도 다수 있어 저항이 낮아지므로, 육안으로는 알 수 없으며, 실용상 문제는 없었다.
[실시예 3]
상기 「최선의 형태 3」에 기재한 본 발명의 바이패스 선로를 구비한 구조(도 18을 참조)를 가지는 패널 유닛을 실시예 1, 2과 같이 제작했다. 이 바이패스 선로를 구비함으로써 전원선의 저항을 약 3할 삭감할 수 있었기 때문에, 전면 점등에 있어서의 휘도 불균일이, 동 조건에서 15% 이하까지 저감했다. 또한, 적·녹·청(ＲＧＢ)의 전류 밸런스가 크게 다른 설정이더라도, ＲＧＢ용의 전원선에 각각 균일한 전류를 흐르게 한 경우와 휘도 불균일에 차이가 없고, 색마다의 보정은 필요없었다. 게다가, 소비 전력의 증가도 거의 없었다.
또한, 백색 바탕에 흑색 패턴(black-on-white pattern)을 표시할 때의 그림자는, 전혀 발생하지 않았다. 한편, 흑색 바탕에 백색 패턴(white-on-black pattern)에서는, 비발광부측에서 밝아지는 것과 같은 휘도분포가 나올 가능성이 있었다. 그러나, 그러한 휘도분포는, 전원선의 전압강하 자체가 평균화와 바이패스에 의해 저감한 데다가, 전원선의 접속선도 다수 있어 저항이 낮아지므로, 육안으로는 전혀 알 수 없으며, 실용상 문제가 없었다.
[실시예 4]
상기 「최선의 형태 4」에 기재한 본 발명의 바이패스 선로를 구비한 구조(도 20을 참조)를 가지는 패널 유닛을 실시예 1, 2와 같이 제작했다. 이 바이패스 선로를 구비함으로써 전원선의 저항을 약 3할 저감할 수 있었기 때문에, 전면 점등에 있어서의 휘도 불균일이, 동 조건에서 15% 이하까지 저감했다. 또한, ＲＧＢ의 각 색 사이에 있어서 전류 밸런스가 크게 다른 설정이더라도, ＲＧＢ용의 전원선에 각각 균일한 전류를 흐르게 한 경우와 비교해서 휘도 불균일에 그다지 차이가 없고, 각 색에 대해서 다른 보정은 필요없었다. 게다가, 소비 전력의 증가도 거의 없었다.
또한, 백색 바탕에 흑색 패턴을 표시할 때에, 그림자 또는 고스트는, 근소하게 발생했지만, 전원선의 전압강하 자체가 평균화와 바이패스 선로에 의해 저감했으므로 실용상 문제는 없었다. 한편, 흑색 바탕에 백색 패턴 내의 휘도 불균일은, 전원선의 접속선의 방향으로는 전혀 발생하지 않았다.
[산업상의 이용 가능성]
본 발명은, 유기ＥＬ 패널이나 액정 패널 등의 박형 디스플레이 및 그 회로 기판에 이용할 수 있다.
21 전원선
22 전원버스
23 전원단자
71 전원 버스내에서 외주가 폐쇄된 슬릿구멍
72 전원 버스내에서는 외주가 폐쇄되어 있지 않은 슬릿구멍
73 데이타 신호선

Claims (16)

  1. 복수의 화소회로의 각각에 접속하고 있는 복수의 전원선과,
    상기 복수의 전원선의 각각의 단부가 소정의 간격으로 접속되어 있는, 전원단자를 가지는 전원 버스를 구비하고 있으며,
    상기 전원 버스는, 그 길이 방향을 따라 상기 전원단자로부터 상기 단부의 방향으로 연장하는 1개 이상의 슬릿을 가지고 있는, 면발광 표시장치.
  2. 제1항에 있어서,
    상기 전원 버스는 상기 슬릿에 의해 분할되며, 상기 슬릿의 수 및/또는 상기 슬릿으로 분할되는 전원 버스의 폭과 길이에 의해, 상기 단부에서의 각각의 전위가 소망 값으로 조정되는 면발광 표시장치.
  3. 제1항 또는 제2항에 있어서,
    상기 슬릿의 전부 또는 일부는, 상기 전원 버스 내에서 그 주위가 폐쇄된 형상인 면발광 표시장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전원선과 직교하는 방향으로 배열된 상기 화소회로에 공급되는 전류지령값을, 상기 화소회로와 상기 전원선간의 접속부로부터 상기 단부까지의 거리에 따라서 보정하기 위한 제어 회로를 더 구비하고 있는 면발광 표시장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전원선의 양단부가 전원 버스에 접속되고 있고, 상기 전원 버스는, 독립한 1개 이상의 상기 슬릿을 가지고 있는 면발광 표시장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전원 버스의 일부 또는 전부가, 이종(異種)재료 또는 동종(同種)재료를 적층한 복수 층에 의해 구성되어 있는 면발광 표시장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 화소회로가 유기EL 소자를 발광 또는 구동하는 것인 면발광 표시장치.
  8. 그 길이 방향을 따라 연장되는 1개 이상의 슬릿을 가지는 동시에, 전원단자를 가지는 전원 버스를 설치하는 스텝과,
    복수의 화소회로의 각각에 접속하고 있는 복수의 전원선을 설치하고, 상기 전원선의 각각의 단부를 상기 전원 버스에 소정의 간격으로 접속하는 스텝과,
    상기 화소회로와 상기 전원선간의 접속부로부터 상기 단부까지의 거리에 따라서, 상기 전원선이 연장되는 방향과 직교하는 방향으로 배열된 상기 화소회로에 공급되는 전류지령값을 제어 회로에 의해 보정하는 스텝
    을 포함하는, 면발광 표시장치에 있어서의 휘도불균일(brightness unevenness)의 조정 방법.
  9. 제8항에 있어서,
    상기 제어 회로는, 상기 거리에 따른 보정 계수를 상기 전류지령값에 곱하는 처리를 행하는, 면발광 표시장치에 있어서의 휘도불균일의 조정 방법.
  10. 복수의 화소회로의 각각에 접속하고 있는 복수의 전원선과,
    상기 전원선의 적어도 일방에 서로 이웃하는 전원선끼리를 접속하고 있는 접속선과,
    상기 복수의 전원선의 각각의 단부가 소정의 간격으로 접속되어 있는, 전원단자를 가지는 전원 버스를 구비하고 있으며,
    상기 전원 버스는, 그 길이 방향을 따라 상기 전원단자로부터 상기 단부의 방향으로 연장되는 1개 이상의 슬릿을 가지고 있는 면발광 표시장치.
  11. 제10항에 있어서,
    상기 접속선은, 어떤 화소열을 구성하는 하나의 집합에 할당된 복수의 상기 전원선을 서로 접속하고 있지만, 다른 화소열을 구성하는 다른 집합에 할당된 상기 전원선에는 접속하고 있지 않는, 면발광 표시장치.
  12. 제11항에 있어서,
    상기 하나의 집합 및 다른 집합은, 1 화소열을 구성하는 부(副)화소의 열에 접속된 복수의 전원선을 포함하고 있는 면발광 표시장치.
  13. 제10항에 있어서,
    상기 화소회로가 구비하는 박막 트랜지스터를 형성하는 배선의 일부가, 각각의 상기 화소회로에 접속되는 상기 전원선에 대하여 바이패스 선로를 구성하고 있는 면발광 표시장치.
  14. 제13항에 있어서,
    상기 바이패스 선로의 일부와 상기 접속선의 일부는, 공통된 배선에 의해 구성되어 있는 면발광 표시장치.
  15. 제10항에 있어서,
    상기 접속선이, 그 연장 방향에 있어서 상기 전원 버스에 접속되어 있지 않는 면발광 표시장치.
  16. 제10항에 있어서,
    상기 슬릿의 전부 또는 일부는, 상기 전원 버스 내에서 그 주위가 폐쇄된 형상인 면발광 표시장치.
KR1020107022696A 2008-03-31 2009-03-26 면 발광 표시장치 KR101246769B1 (ko)

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