JP5311693B2 - 面発光表示装置 - Google Patents
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Description
図2(b)は、この電源周りの配線だけを抽出した模式図である。TFT回路基板内の電源線は、ベタ配線やメッシュ状でなく、このように、1方向に走る構成が良く用いられる。これには、信号線を電源線が横切る面積が増えることによって配線間容量が増大して、駆動が遅くなるのを防ぐ目的などがある。また、画素が小さい場合、トランジスタ面積を少しでも増やすという理由もある。符号16はIC(制御回路)の配置位置を示す。
図3Bの配線構造では、ゲート配線パターン55が第1層のメタル配線パターンとして形成され、かつ、このゲート配線パターン55上に絶縁層およびSi層29を介してソース配線パターン56、ドレン配線パターン57および上記電源線21がそれぞれ第2層のメタル配線パターンとしてそれぞれ形成されている。
ゲート制御用素子領域58は、ゲート配線パターン55に隣接する形態で設けられている。このゲート制御用素子領域58には、図3Aに示すTFT(Thin Film Transistor)33およびキャパシタ34が設けられ、かつ、第2層のメタル配線パターンであるデータ信号線(ソース信号線)25および第1層のメタル配線パターンである走査信号線(ゲート信号線)26が接続されている。
ソース配線パターン56は、図3Aに示すTFT32のソースを形成する配線として設けられている。このソース配線パターン56は、基端部が電源線21に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線21に平行する分岐部56a、56bを形成している。
一方、ドレン配線パターン57は、上記TFT32のドレンを形成する配線として設けられている。このドレン配線パターン57は、基端部がコンタクトホール27を介して発光部に結ばれており、この基端部から上記ソース配線パターン56の分岐部56a、56b間に延びる分岐部57aと、該基端部から上記分岐部56bと電源線21との間に延びる分岐部57bとを有している。つまり、このドレン配線パターン57は、ソース配線パターン56の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
一方、カラーフィルタ基板側は、ガラス基板上にブラックマトリクス47、カラーフィルタ48、更に必要に応じてバンク隔壁39や色変換層49が形成される。勿論、バンク隔壁や色変換層を使わない方式もある。更に、必要に応じてスペーサ50が設けられることもある。
そして、TFT回路基板とカラーフィルタ基板を画素が合うように位置決めして貼り合わせる。ギャップ層には、一般的には接着剤などの固体が使われるが、液体や気体の場合もある。
また、特許文献4(特開2005−078071号公報)、特許文献5(特開2005−157300号公報)、特許文献6(特開2007−250553号公報)などは、コンタクトホールの配置の工夫で、有機EL素子にかかる電位を均一にしようとするもので、輝度ムラの中で有機EL素子にかかる電位のムラが支配的な場合は、有効である。しかしこの方法は、いかにコンタクト抵抗を調整しようとも、全ての電流が共通の電源バスに足し合わされて電源端子に流れるため、必ず端子から遠いところで電源バス自体の電圧降下が発生する。即ちこの方法の応用では、電源バス自体の電圧降下の分布まで低減することができないため、図3AのようなTFTのゲート電圧のムラによって引き起こされる輝度ムラまでは低減できない。
特許文献7(特開2007−34278号公報)は、1つのスリットを電源バスの中間位置まで入れることで電源線の電位バラツキを低減することを記載している。しかし、このスリット1つだけでは、電源バスに接続する電源線が多い場合やバスが長い場合、各電源線について十分に電位の均一化ができない。
特許文献8(特開2006−163384号公報)は、隣り合う電源線(Vdd)を金属ラインによって複数箇所で接続することで電圧降下を低減するディスプレイ用基板を記載している。更にその際、この金属ラインとデータ線との交差部分の幅を小さくして寄生容量を小さくすることも記載している。しかし、この構成では、単純に網目状に電源線が接続された状態だけなので、例えば全面点灯時に、電源端子に近い付近だけ顕著に電圧降下が小さくなり、集中的な輝度ムラになることがある。
勿論、電源線の材料をより低抵抗な配線材料に変更したり、電源線の厚膜化やバス幅の拡大によって電源線の抵抗を低減できる。しかしながら、配線材料の変更は、使い慣れたプロセスの変更を余儀なくされ、電源線の厚膜化は、コストアップや内部応力の増加(反り・割れ・膜剥れ)を引き起こす。また、バス幅の拡大は、額縁の増加、ひいてはマザー基板からの取れ数減少によるコストアップを引き起こす。
複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリット(または切り欠き部)を有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置を提供する。
その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法を提供する。
ここで、上記接続線は、その延長方向において上記電源バスに接続されていないものであることが好ましい。
本発明のスリットを用いた電源バス構造では、全面点灯時において、電源線と電源バスの接続部における電圧降下(上昇)が、全電源線でほぼ均一になるため、輝度ムラが減少する。これは、有機EL発光層にかかる電位分布のみならず、TFTゲート電位の分布が低減されるためである。更に残った輝度ムラは、電源線の伸長方向の1次元的なものだけになる。更にこれが問題となる場合は、画像コントローラで補正するが、電源線の伸長方向と直交して並ぶ画素列に対して同一の補正係数を設定できるので、僅かなメモリーと、簡単な1次元的分布補正でよい。これらによって、全面点灯時の輝度ムラは、殆ど全て解消される。
また、上記のスリットを含む面発光表示装置に上記の接続線をさらに追加することによって、例えば、カラーパネルの全面白色点灯時における(例えば赤、緑、青などの)各色の電流バランスが大きく異なる場合であっても、大電流を流す電源線から小電流しか流れない電源線側に電流を分散できる。そのため、電源線の電圧降下が平均的になって、消費電力および輝度ムラを低減することができる。その理由は、接続線が無い場合、総電流(平均電流)が同じであっても、最大電流を流す特定色の電源線の電圧降下に合わせて全体の電源電圧を上げなければならないからである。そして、赤・緑・青など各色の電源線で電圧降下が著しく異なれば、色ごとに輝度ムラが異なり、各色について個別の輝度ムラ補正が必要となってしまうからである。ここで、上記の電源線同士を接続する接続線を、その延長方向では電源バスには接続しない構成とすることにより、(電流がスリットの存在する電源バスの方向に流れるため)スリットの効果が維持され、電源線と電源バスとの各接続部での電位が等しくなる。
さらに、上記のスリットおよび接続線を含む面発光表示装置に上記のバイパス線路をさらに追加することによって、電源線の配線抵抗それ自体を低減することができ、各電源線に接続された各画素回路の発光素子に印加される電圧を回路基板内で一様化することができる。そのため、全体的な輝度ムラを低減することができる。また、このバイパス線路による配線抵抗の低下は、各電源線における電圧降下(上昇)を抑制するので、消費電力の低減をもたらす。
図6は、本発明の電源バス及びこれを持つ回路基板の模式図である。スリット61は細い隙間または開口部であり、その本数と長さは、特に限定するものではない。そして、このスリットによって電源バス22を部分的に分割し、この分割された部分が、複数の電源線21のうち、電源端子に近い電源線につながるものは細く、遠い電源線につながるものは太くなるようにする。符号62は、電源バスが積層構造になっている多層配線部を示す。電源バスの、データ信号線やゲート信号線と交差しない部分は、同じ金属を積層した構造とすることができる。その構造は左右対称が望ましい。
本来ならば、電源バスを設けず、電源線ごとに端子と結び、端子からの距離に応じて配線幅を調整する、いわゆる抵抗一定配線が理想的であるが、最小の線幅と線間がプロセスルールで決まっているので、配線数が多い場合や、端子から電源線までの距離の最大/最小比が大きい場合は、額縁が大幅に増大してしまうため現実的でない。そこで、図7(a)に示すように、ある程度の本数の隣接する電源線をまとめたブロックごとにL字状のスリット61を形成しバスの配線幅を調整することが考えられる。ただし、スリット61をバスの外周に達する位置まで形成し、ブロックごとに独立にバスを配線すると、分けたブロックの境界では、配線抵抗のバラツキによって、僅かな電位の段差、すなわち輝度の段差ができて境界線が見えてしまうことがある。人間は、わずか2〜3%の輝度差であっても識別ができるためである。そこで、図7(b)のように、配線抵抗を調整したブロックごとのバスを最終的に電源線接続部付近で全て連結することで、ブロックの境界に発生する電位の段差を低減することができる。即ちこれは、スリット61をバスの外周に達する位置まで形成することなく、電源バス内の電源線との接続部付近で周囲が閉じたスリット穴を設けることに帰着する。更に、スリットが複雑であると、スリット自体のパターニング不良に加えて、電源バスと交差する細い信号線が広範囲で重なる可能性もあるため、図7(c)のようにスリット61の形状を例えばI字状として、プロセスの安定化のために、できるだけ簡単にすることが望ましい。なお、いずれの例においても、最も外側の電源線のブロックが列方向の電源バスと離間するよう、行方向の電源バスの列方向の電源バスにつき当たる部分の内側に切り欠き61aを入れている。
また、スリット群を配置する場所や範囲としては、輝度ムラが集中するところにだけ個々に設ければよい。図2のように電源端子が2箇所で、電源線接続部も2辺あるような配線パターンの場合は、図6のように4箇所に設けることになるが、端子が1箇所で、電源線とバスの接続部も1辺の場合は、1箇所で良い。
このとき、端子と電源バスが左右対象配置の場合、仮に信号線の引き出しが、図6のとおり非対称であっても、積層する多層配線部のパターン(符号62参照)は、左右対称にすることが望ましい。バスを積層する方法は、導電性の第1層の上に直接第2層を積層してもよいし、導電性の第1層と第2層の間に絶縁膜を挟んで両者をコンタクトホールを介して電気的に接続しても良い。また、行方向のバスを積層して形成する場合は、積み重ねる層に夫々同等のスリットを入れることが望ましい。ただし、いずれか一方の層にのみスリットを形成し、スリット入りバスと通常バスを積層した場合であっても僅かながら均一化の効果があるので、それも本発明の範囲である。そしてこのような積層構造の場合、前述のように、電源線の両端部で電位を合わせない独立なスリット構造とするならば、図6のように、両端部でスリット部の層構成が違っていても何ら問題ない。
次に、図12〜図16を参照して、図6〜図9に記載のスリットを持つ電源バスに加えて、電源線同士を接続するための接続線を取り入れた回路基板について説明する。
ゲート制御用素子領域58は、ゲート配線パターン55に隣接する形態で設けられている。このゲート制御用素子領域58には、図3Aに示すTFT33およびキャパシタ34が設けられ、かつ、第2層のメタル配線パターンであるデータ信号線(ソース信号線)25および第1層のメタル配線パターンである走査信号線(ゲート信号線)26が接続されている。
ソース配線パターン56は、図3Aに示すTFT32のソースを形成する配線として設けられている。このソース配線パターン56は、基端部が電源線210のPa点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線210に平行する分岐部56a、56bを形成している。
一方、ドレン配線パターン57は、上記TFT32のドレンを形成する配線として設けられている。このドレン配線パターン57は、基端部がバイパス形成用配線パターン59の上方に位置し、この基端部から上記ソース配線パターン56の分岐部56a、56b間に延びる分岐部57aと、該基端部から上記分岐部56bと電源線210との間に延びる分岐部57bとを有している。つまり、このドレン配線パターン57は、ソース配線パターン56の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
なお、ソース配線パターン56の分岐数およびドレン配線パターン57の分岐数は、3以上であってもよい。
すなわち、コンタクトホール27の下には、応力や凹凸の懸念から、トランジスタ等の素子パターンをあまり配置しない。したがって、コンタクトホール27の領域の下方に接続線59を設ければ、この接続線59を形成することによる画素内の有効面積の減少を回避することができる。
図17〜図19は、図14〜図16の構成に対して、電源線210の配線抵抗を低減するためのバイパス線路を追加したTFT回路基板の例を示す。この例は、図15のソース配線パターン56aが陰極と同電位であることに着目したものである。このバイパス線路は、図18に示すように、ソース配線パターン56がコンタクトホール60aを介して接続線59に接続して構成されている。そのため、図14〜図16の構成と比較すると、スペースの有効利用に加え、電源線210の配線抵抗を低減することができる。このバイバス線路については、2008年7月2日に本願の出願人によって出願された国際特許出願(PCT/JP2008/061967)に記載されており、その内容を引用することにより本明細書の一部をなすものとする。
なお、図17〜図19の製造プロセスは、図14〜図16の製造プロセスである、後述する「実施例2」のものを適用することができる。
ゲート制御用素子領域58は、ゲート配線パターン55に隣接する形態で設けられている。このゲート制御用素子領域58には、図3Aに示すTFT33およびキャパシタ34が設けられ、かつ、第2層のメタル配線パターンであるデータ信号線(ソース信号線)25および第1層のメタル配線パターンである走査信号線(ゲート信号線)26が接続されている。
ソース配線パターン56は、図3Aに示すTFT32のソースを形成する配線として設けられている。このソース配線パターン56は、基端部が電源線210のPa点に接続され、かつ、先端部を櫛歯状に分岐することによって、電源線210に平行する分岐部56a、56bを形成している。
一方、ドレン配線パターン57は、上記TFT32のドレンを形成する配線として設けられている。このドレン配線パターン57は、基端部が接続線59の上方に位置し、この基端部から上記ソース配線パターン56の分岐部56a、56b間に延びる分岐部57aと、該基端部から上記分岐部56bと電源線210との間に延びる分岐部57bとを有している。つまり、このドレン配線パターン57は、ソース配線パターン56の櫛歯状の分岐部と噛み合う櫛歯状の分岐部を有する。
一方、ドレン配線パターン57の基端部は、絶縁層64およびSi層29を介して接続線59上に配置されている。このドレン配線パターン57の基端部上には、該ドレン配線パターン57と図示していないEL発光素子とを結ぶコンタクトホール27の領域が形成されている。この結果、接続線59は、上記コンタクトホール27の領域の下方に位置されていることになる。
この電気抵抗の低下は、各電源線210における電圧降下(上昇)を抑制するので、消費電力の低減をもたらす。さらに、上記電気抵抗の低下は、該各電源線210に接続された各画素回路240の発光素子に印加される電圧を回路基板内で一様化するので、いわゆる輝度ムラの低減をもたらす。
次に、図20に、図18の電源線210のバイパス構造の一部を形成する接続線59が、RGB用の3色の副画素列の電源線にそれぞれ接続され、集合を形成している構成の拡大模式図を示す。電源線210の集合S0、S1、S2は、隣り合う3色の副画素の列、すなわち1画素の列に接続された3本の電源線を単位としてまとめたものである。各接続線59は一つの集合S1の中で終端されていて、図に矢印iで示すように、集合S1に隣接する他の集合S0、S2の電源線210には接続されていない。
なお、図20の製造プロセスは、図14〜図16の製造プロセスである、後述する「実施例2」のものを適用することができる。
まず、電源バスまわりの設計検討は、図9に示すような事前のシミュレーションを用いて行い、最終的には、図8に示すようなスリットによる6分割構造部を4箇所もつパターンを採用した。基本的には、左右対称なので、半分の120本×RGB=360本の電源線の1/6にあたる60本を1ブロックとして、電源端子から各ブロックまでの距離の比になるように、電源バスをスリットで分割した。スリットの幅は、10μmであり、電源バス全体の幅に比べれば僅かである。更に、図9(b)のようなシミュレーションを繰り返し、全面点灯時の電源線接続部の電位ができるだけ均一になるように、スリット位置、すなわち分割されるバス幅を調整した。図10に、図9(b)に示す電源バスのスリット近傍部分の電位分布(0.01V間隔)のシミュレーション結果の拡大図を示す。
ここで、図9(a)では、符号「MAX」で示された最大電位が画面の中心付近に位置しており、その周辺に向かって電位は次第に低くなっていき、符号「MIN」で示された最小電位が電源端子付近に位置する電位分布(つまり、2次元的な電位分布)が示されている。一方、図9(b)では、符号「MAX」および符号「MIN」で示された最大電位および最小電位の位置については図9(a)のものとあまり変わっていないが、電位差が画面の左右方向では低減された1次元的な電位分布が示されている。
次いで、抵抗加熱蒸着装置内に装着し、反射電極上に1.5nmのLiを堆積させて、陰極バッファ層を得た。そして電子輸送層、発光層、正孔輸送層、正孔注入層の順で真空を破らずに成膜し、有機EL層44を形成した。成膜に際して真空槽内圧は1×10-4 Paまで減圧した。それぞれの層は0.1nm/sの蒸着速度で堆積され、電子輸送層として膜厚20nmのトリス(8−ヒドロキシキノリナト)アルミニウム(Alq3)、発光層として膜厚30nmの4,4’−ビス(2,2’−ジフェニルビニル)ビフェニル(DPVBi)、正孔輸送層として膜厚10nmの4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(α−NPD)、および正孔注入層として膜厚100nmの銅フタロシアニン(CuPc)を用いた。そして更にこの上にMgAgを厚さが5nmとなるように蒸着し、透明電極をスパッタ成膜する際のダメージ緩和層とした。これを対向スパッタ装置に真空を破らずに移動させ、透明電極45としてのIZOを厚さが200nmとなるように成膜した。これらの蒸着やスパッタ成膜の際は、表示部に対応する位置に四角窓が空いたエリア開口形のメタルマスクを適用した。さらに真空を破らずに基板をCVD装置に移動させ、バリア層46としてのSiNを2μmの厚さで全面に成膜した。
次に、このカラーフィルタ基板を加熱乾燥させた後、酸素50ppm、窒素50ppm以下の環境にセットされたマルチノズル式インクジェット装置(着弾精度約±5μm)にセットし、ブラックマトリクスで作られたマーカーでアライメントを行った後、溶媒に溶かした赤及び緑の色変換材料をそれぞれの色に対応する画素のバンク中央部を狙って飛ばしながら走査し、画面全体に塗布した後、窒素雰囲気を破ることなく温度100℃で乾燥させた。(色変換材料については割愛した。)
このようにして複数の画面を含むTFT回路基板とカラーフィルタ基板を作製した。
そして有機EL素子が形成されたTFT回路基板のプロセス面を下に向けた状態でセットし、カラーフィルタ基板とプロセス面同士を対向させた状態で、約10Pa程度まで減圧してから約30μm程度まで両基板を平行に接近させ、外周シール材全周が有機EL基板に接触した状態で、アライメント機構で両基板の画素位置を合わせ込んだ後、大気圧に戻しつつ僅かに荷重を付加した。滴下した熱硬化型エポキシ接着剤は、パネル周辺部にまで広がり、カラーフィルタ基板のスペーサ先端が有機EL素子付きTFT回路基板に接触したところで止まった。これに、カラーフィルタ基板側から外周シール部にだけ紫外線をマスク照射して仮硬化させ、一般環境に取り出した。
その後、自動ガラススクライバーとブレイク装置を使って個々のパネル(この段階でICは無い)に分割した。これを加熱炉に入れて80℃で1時間加熱し、炉内で30分間自然冷却して取り出した。これをドライエッチング装置に入れ、端子部15やIC接続用パッドを覆う厚さ2μmのバリア層を除去した。最後に、制御用ICをCOG接続して、図1のようなパネルユニットを製作した。
画面内では、縦320個の各画素を直線的に結ぶ約8μm幅の電源線が、240本×3本配置され、両端で電源バスに接続している。そして各画素内では、3μm〜5μm程度の幅の配線で、トランジスタなどの回路パターンが形成される。また各画素の制御は、画面外に置かれた制御用ICと信号線を接続することで行う。
2層目のMoCr膜の形成後は、パッシベーション膜(SiN:厚さ300nm)をCVD装置で成膜し、有機EL素子との接続用の開口や、端子の開口をドライエッチングで形成した。次に、厚さ約2μmの平坦化樹脂層をフォトリソグラフ法によって形成し、配線段差を緩和させた。このときTFTと有機EL素子との接続部には、テーパ角のゆるいコンタクトホール27を形成した。フォトプロセス後、TFT回路基板を約220℃で1時間ベークして平坦化層の水分を除去した。即ち、通常のアモルファスSi−TFT回路基板の製作とプロセス上は何ら変らない。
なお、これ以降の製造プロセス(つまり、有機EL素子の形成からパネルユニットの製作まで)については、実施例1と同様である。
しかし、実施例1では、全面点灯時の総電流を同じにしたまま、例えば白色などの特定色を表示するために、青0.5:緑1:赤1.5となるように電流比を設定すると、電流比を青1:緑1:赤1に設定した場合に比べ、赤成分の輝度ムラが約1.5倍に拡大し、青成分の輝度ムラが約0.5倍となり、さらに、赤のGND電位が上昇した分だけ電源電圧を上げて電流を確保すると、全体の消費電力が増加する場合がある。これに対し、本実施例のように電源バスにスリットを形成し、さらに電源線同士を接続線で接続した構造を適用したところ、上記のように電流バランスが異なる設定であっても、全面点灯時の輝度ムラの増加は無く、加えてどの色も輝度ムラは同程度であった。従って、ソフト的に輝度ムラの補正を行う場合でも、色ごとに行う必要がなくなり、補正が簡単になった。また、TFT回路基板の消費電力の増加は僅かであった。
また、白地に黒抜きパターンを表示する際の影は、全く発生しなかった。なお、黒地に白浮きパターンでは、非発光部側で、明るくなるような輝度分布が出る可能性があった。しかし、そのような輝度分布は、電源線の電圧降下自体が平均化とバイパスによって低減した上、電源線の接続線も多数あって低抵抗なため、肉眼では全く分からず、実用上問題なかった。
また、白地に黒抜きパターンを表示する際に、影またはゴーストは、僅かに発生したが、電源線の電圧降下自体が平均化とバイパス線路によって低減したので実用上問題なかった。なお、黒地に白浮きパターン内の輝度ムラは、電源線の接続線の方向には全く発生しなかった。
22 電源バス
23 電源端子
71 電源バス内で外周が閉じたスリット穴
72 電源バス内では外周が閉じていないスリット穴
73 データ信号線
Claims (13)
- 複数の画素回路のそれぞれに接続している複数の電源線と、
前記複数の電源線のそれぞれの端部が所定の間隔で接続されている、電源端子を有する電源バスと、を備えており、
前記電源バスは、その長さ方向に沿って前記電源端子から前記端部の方向へと延びる複数のスリットを有しており、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置。 - 前記電源線と直交する方向に配列された前記画素回路に供給される電流指令値を、前記画素回路と前記電源線との接続部から前記端部までの距離に応じて補正するための制御回路をさらに備えている請求項1に記載の面発光表示装置。
- 前記電源線の両端部が電源バスに接続されており、該電源バスは、独立した1以上の前記スリットを有している請求項1に記載の面発光表示装置。
- 前記電源バスの一部または全部が、異種材料または同種材料を積層した複数層によって構成されている請求項1または2に記載の面発光表示装置。
- 前記画素回路が有機EL素子を発光または駆動するものである請求項1から4のいずれかに記載の面発光表示装置。
- 前記電源線の少なくとも一方に隣り合う電源線同士を接続している接続線を備えている請求項1から5のいずれかに記載の面発光表示装置。
- 前記接続線は、ある画素列を構成する一の集合に割り当てられた複数の前記電源線を相互に接続しているが、別の画素列を構成する他の集合に割り当てられた前記電源線には接続していない、請求項6に記載の面発光表示装置。
- 前記一の集合及び他の集合は、1画素列を構成する副画素の列に接続された複数の電源線を含んでいる請求項7に記載の面発光表示装置。
- 前記画素回路が備える薄膜トランジスタを形成する配線の一部が、それぞれの前記画素回路に接続される前記電源線に対してバイパス線路を構成している請求項6に記載の面発光表示装置。
- 前記バイパス線路の一部と前記接続線の一部とは、共通した配線により構成されている請求項9に記載の面発光表示装置。
- 前記接続線が、その延長方向において前記電源バスに接続されていないものである請求項6に記載の面発光表示装置。
- その長さ方向に沿って延びる複数のスリットを有するとともに、電源端子を有する電源バスを設けるステップと、
複数の画素回路のそれぞれに接続している複数の電源線を設け、当該電源線のそれぞれの端部を前記電源バスに所定の間隔で接続するステップと、
前記画素回路と前記電源線との接続部から前記端部までの距離に応じて、前記電源線が延びる方向と直交する方向に配列された前記画素回路に供給される電流指令値を制御回路により補正するステップと
を含み、
前記複数のスリットの全部又は一部は、前記電源バス内でその周囲が閉じられた形状である、面発光表示装置における輝度ムラの調整方法。 - 前記制御回路は、前記距離に応じた補正係数を前記電流指令値に乗じる処理を行う、請求項12に記載の面発光表示装置における輝度ムラの調整方法。
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