TWI474453B - 封裝積體電路晶片與其形成方法 - Google Patents

封裝積體電路晶片與其形成方法 Download PDF

Info

Publication number
TWI474453B
TWI474453B TW101120422A TW101120422A TWI474453B TW I474453 B TWI474453 B TW I474453B TW 101120422 A TW101120422 A TW 101120422A TW 101120422 A TW101120422 A TW 101120422A TW I474453 B TWI474453 B TW I474453B
Authority
TW
Taiwan
Prior art keywords
metal
layer
protective layer
bump
integrated circuit
Prior art date
Application number
TW101120422A
Other languages
English (en)
Other versions
TW201324718A (zh
Inventor
Shin Puu Jeng
Wei Cheng Wu
Shang Yun Hou
Chen Hua Yu
Tzuan Horng Liu
Tzu Wei Chiu
Kuo Ching Hsu
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201324718A publication Critical patent/TW201324718A/zh
Application granted granted Critical
Publication of TWI474453B publication Critical patent/TWI474453B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

封裝積體電路晶片與其形成方法
本發明係大體關於積體電路，且更特別是關於形成用於封裝元件的一保護層。
積體電路已經歷持續快速成長，由於在各種電子元件(即，電晶體、二極體、電阻器、電容器等)之積體密度中的不斷改善。對於大部分而言，此於積體密度中的改善來自於在最小特徵尺寸(feature size)中的重複減少，以允許將更多元件整合進入一給予的晶片區域。
積體電路所佔據的體積係接近半導體晶圓之表面。雖然在微影中之引人注目的改善已導致在二維積體電路形成中相當大的改善，但在二維中具有對於可被達到之密度的物理限制。這些限制之一為製造這些元件所需之最小尺寸。此外，當更多元件被置入一晶片時，需要更複雜的設計。
因此形成三維積體電路以因應由於在電路密度中之增加所引起的議題。堆疊晶粒，藉由使用引線接合(wire-bonding)、覆晶接合(flip-chip bonding)及/或矽穿孔(through-silicon via)來將晶粒堆疊一起並連接晶粒至封裝基板。
本發明提供一種封裝積體電路晶片，包括：一金屬凸塊形成於一金屬墊上；一測試墊，其中該測試墊電性連接至於該封裝積體電路晶片中之元件；一第一保護層於該測 試墊的一部份與該金屬凸塊的一部份上，其中該第一保護層定義該測試墊的一測試區域與該金屬凸塊的一凸塊形成範圍；以及一第二保護層覆蓋該測試墊的一表面與該第一保護層圍繞該測試墊之該測試區域的一部份。
本發明提供另一種封裝積體電路晶片，包括：一金屬凸塊形成於一金屬墊上；一測試墊，其中該測試墊電性連接至於該封裝積體電路晶片中之元件；一第一保護層於該測試墊的一部份與該金屬凸塊的一部份上，其中該第一保護層定義該測試墊的一測試區域與該金屬凸塊的一凸塊形成範圍；以及一第二保護層覆蓋該測試墊的一表面與該第一保護層圍繞該測試墊之該測試區域的一部份，其中介於覆蓋該測試墊之該表面的該第二保護層的邊緣至該測試墊的邊緣之間的一距離為在從約2 μm至約15 μm的一範圍中。
本發明還提供一種形成一封裝積體電路晶片的方法，包括：形成一金屬層與一基板上，其中該基板具有積體電路與一內連線，且其中該基板為該封裝積體電路晶片的部分，又其中該內連線提供介於該積體電路與該金屬層之間的電性連接；形成一第一保護層於該金屬層上，其中該第一保護層定義一測試墊區域與一金屬墊區域，且其中該金屬墊區域係用於形成一金屬凸塊；形成一第二保護層於該第一保護層上，其中該第二保護層有限地覆蓋該測試墊區域與該金屬墊區域的一部份，其中該第二保護層不覆蓋遠離該測試墊區域與該金屬墊區域的表面；形成一凸塊下冶金層於該基板上，其中該凸塊下冶金層達到與該金屬墊區 域的至少一部份接觸，且其中該凸塊下冶金層包括一擴散阻擋層，且其中該擴散阻擋層藉由一濺鍍製程來沈積；以及形成一金屬凸塊於該凸塊下冶金層上，其中該金屬凸塊在該金屬墊區域上方。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖示，作詳細說明如下：
現代積體電路係由眾多主動元件，例如電晶體與電容器所製成。這些元件一開始互相分離，但之後將其一起內連線以形成功能電路(functional circuit)。一般內連線結構包括橫向內連線(lateral interconnection)，例如金屬線(接線(wiring))，及垂直內連線，例如穿孔(via)與接觸窗(contact)。內連線漸增地決定現代積體電路之性能與密度的限制。在內連線結構之頂部上，接合墊被形成並露出於分別之晶片的表面上。經由這些接合墊做出電性連接以連接晶片至一封裝基板或另一晶粒。在一些實施例中，接合墊被用於引線接合或覆晶接合。覆晶封裝利用凸塊以建立介於一晶片之I/O墊與封裝體之結構或導線架(lead frame)之間的電性連接。
第1A圖顯示，依照一些實施例，包含一封裝半導體晶片100之一三維積體電路130的一概要圖。積體電路晶片100具有藉由內連線(未顯示)連接之積體電路，且以藉由於積體電路晶片100之前側上形成凸塊105的覆晶封裝來將其進行封裝。凸塊105電性且可能地物理性接觸積 體電路晶片100之輸入/輸出(I/O)墊(金屬墊)103。在一些實施例中，具有一凸塊下冶金(under bump metallurgy,UBM)層104介於凸塊105與金屬墊103之間。將具有凸塊105之積體電路晶片100翻轉以置於一封裝基板110上。在一些實施例中，基板110之一表面具有金屬墊107以接受凸塊105。在一些實施例中，基板110為一中介層(interposer)，其包括矽穿孔115，且經由焊球125結合至另一基板120上。在一些實施例中，以一底部填充材料(under-fill material)(未顯示)填滿介於與圍繞積體電路晶片100、凸塊105與基板110之空間。顯示於第1A圖中的實施例僅為一例子。其他實施例也是可能的。在一些實施例中，將具有凸塊105之積體電路晶片100提供至其他形式之基板上，例如一應用板(application board)與一具有嵌入被動及/或主動元件之基板。
隨著特徵尺寸大小下降，於一晶片上之電晶體與內連線的數目已不斷地增加。因此，晶片至封裝輸入/輸出(I/O)內連線的數目也已顯著地增加。隨著增加之晶片至封裝I/O內連線，減少凸塊105的尺寸(或寬度)至等於或小於約50 μm。此類經減少尺寸之凸塊被稱為“微凸塊(microbump)”。
在一些實施例中，微凸塊的結構與形成微凸塊的製程與一般凸塊相似。第1B圖圖解說明，依照一些實施例，於一基板上之一微凸塊的凸塊結構140。第1B圖顯示，依照一些實施例，於一封裝積體電路晶片100上之一凸塊結構140。金屬墊103，其被使用為凸塊墊，被形成於一或多個 內連線結構(未顯示)上。
在一些實施例中，積體電路晶片100包括一半導體基板，例如一矽基板，然而，其可包括其他半導體材料，例如矽鍺(silicon germanium)、碳化矽(silicon carbon)、砷化鎵(gallium arsenide)或其類似物。在一些實施例中，於半導體基板之表面形成主動元件，例如電晶體(未顯示)。內連線結構(未顯示)形成於半導體基板上，而內連線結構包括金屬線與穿孔(未顯示)形成於其中且電性耦接至半導體元件。在一些實施例中，金屬線與穿孔形成於介電層中，介電層係由各種介電材料所形成，例如具有介電常數(k值)小於約3.5之低介電常數介電層。在一些實施例中，介電層包括具有k值小於約2.5之一極低介電常數介電層。在一些實施例中，一或多個介電層係由至少一材料所形成，如氧化矽，例如無摻雜矽玻璃(undoped silicate glass,USG)、硼摻雜矽玻璃(boron-doped silicate glass,BSG)、磷摻雜矽玻璃(phosphoe-doped silicate glass,PSG)、硼磷摻雜矽玻璃(boron-phosphoe-doped silicate glass,BPSG)或其類似物，氮氧化矽、氮化矽及/或其任何組合。在一些實施例中，一多層介電質被使用為介電層之一。在一些實施例中，形成方法包括化學氣相沈積(chemical vapor deposition,CVD)、電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition,PECVD)、旋塗(spin-on)與其他適合方法。
在一些實施例中，金屬墊103形成於內連線結構上且包括鋁，且因此也被意指為鋁墊103。在一些實施例中，金屬墊103也由其他材料所形成或包括其他材料，其他材 料，例如銅、銀、金、鎳、鎢、其合金及/或其多層。在一些實施例中，例如藉由一下方之內連線結構，將金屬墊103電性耦接至半導體元件。
在一些實施例中，形成一保護層102以覆蓋金屬墊103之邊緣部分。形成保護層102以保護形成於積體電路晶片100中之積體電路與金屬墊103之邊緣部分。在一些實施例中，保護層102也為一密封層(hermetic layer)以避免濕氣接觸元件。在一些實施例中，保護層102係由氮化物、氧化物、氮氧化物、聚合物(例如聚亞醯胺(polyimide)或聚苯並噁唑(polybenzoxazole))或其他介電材料所形成。在一些實施例中，保護層102也由介電材料之一組合所形成。在一些實施例中，形成額外之保護層於內連線結構(未顯示)上且與金屬墊103相同層或於金屬墊103上。在一些實施例中，保護層102具有在從約3,000 Å至約15,000 Å之一範圍中的厚度。在一些實施例中，形成方法包括化學氣相沈積、電漿增強化學氣相沈積、旋塗與其他適合方法。
於保護層102中形成一開口，伴隨金屬墊103被露出。將一凸塊下冶金層257沈積於基板100上。在一些實施例中，凸塊下冶金層257的厚度係在從約2 μm至約10 μm之一範圍中。在一些實施例中，凸塊下冶金層257包括一擴散阻擋層141與一晶種層142。在一些實施例中，擴散阻擋層也作用為一黏著層(或一膠層)。在一些實施例中，擴散阻擋層141係由氮化鉭所形成。在一些實施例中，擴散阻擋層141也由其他材料，例如氮化鈦、鉭、鈦或其類似物所形成。在一些實施例中，擴散阻擋層141的厚度係 在一從約200 Å至約2000 Å之一範圍中。在一些實施例中，形成方法包括物理氣相沈積(physical vapor deposition,PVD)(或濺鍍(sputtering))。在一些實施例中，晶種層142為形成於擴散阻擋層141上的一銅晶種層。在一些實施例中，銅晶種層142係由銅，或包括銀、鉻、鎳、錫、金與其組合的銅合金之一所組成。依照一些實施例，銅晶種層的厚度係在一從約2000 Å至約8000 Å之一範圍中。在一些實施例中，凸塊下冶金層257包括由Ti形成之一擴散阻擋層與由Cu形成之一晶種層。在一些實施例中，擴散阻擋層與晶種層兩者都藉由物理氣相沈積(或濺鍍)方法來沈積。
在一些實施例中，凸塊下冶金層257更包括一銅層143。在一些實施例中，銅層143具有在從約10,000 Å(或1 μm)至約100,000 Å(或10 μm)之一範圍中的厚度。在一些實施例中，藉由一電鍍製程來沈積銅層143。在一些實施例中，將一視需要而定之鎳(Ni)層(或一含鎳層)144沈積於銅層143上。Ni層144避免介金屬化合物(inter-metallic compound)的形成，介金屬化合物被形成於銅與焊料之間。依據一些實施例，視需要而定之Ni層具有在一從約10,000 Å至約50,000 Å之一範圍中的厚度。
例如，藉由電鍍，於鎳層144上形成一焊料層145。或者，在一些實施例中，以銅柱(或銅杆)來取代焊料層145，銅柱(或銅杆)藉由電鍍來形成。在一些實施例中，於銅柱上形成額外的層，例如一鎳層與一焊料層。在一些實施例中，焊料層145為一無鉛預焊(lead-free pre-solder) 層，其係由，例如SnAg或一焊料材料所形成，焊料材料包括錫、鉛、銀、銅、鎳、鉍或其組合之合金。之後，將不在焊料層145下方之超出的凸塊下冶金層257移除。執行一焊接回流(solder reflowing)製程以形成焊料凸塊145a，如於第1B圖中所示。若一銅柱被用來取代焊料層145，在一些實施例中，則將於銅柱上之一焊料層回焊。在一些實施例中，焊料層145具有在一從約100 μm至約400 μm之一範圍中的厚度。在一些實施例中，將焊料層145電鍍於凸塊下冶金層257上。
凸塊形成製程之進一步詳情被提供於在2010/7/23提申且提名“避免凸塊下冶金氧化於凸塊形成製程中(Preventing UBM Oxidation in Bump Fprmation Processes)”之美國專利申請號12/842,617以及在2010/7/29提申且提名“形成銅柱凸塊的機制(Mechanisms for Forming Copper Pillar Bumps)”之美國專利申請號12/846,353，其兩者皆以其全文被併入於此。
第1A圖顯示，依照一些實施例，積體電路晶片100(一倒裝晶片(flipped chip))被設置於一基板110上，其具有矽穿孔115用以幫助熱耗散(heatdissipation)及/或電性連接。在一些實施例中，矽基板320具有主動元件於基板110上。在其他實施例中，矽基板320不具有主動元件於基板110上。積體電路晶片100經由微凸塊105連接至基板110。藉由凸塊125將基板110至於另一封裝基板120上，凸塊125在一些實施例中大於微凸塊105。
在積體電路晶片被封裝之後，及其被置於基板110上 之前，其宜應執行電子測試於晶片100上以測定是否於晶片100上之電路符合功能性測試的規格(specification of functional test)。若測試結果顯示對應著積體電路晶片100的問題，則丟棄此積體電路晶片100而使用另一積體電路晶片100來取代。此種篩選避免顯示於第1A圖中之整個封裝體被丟棄，且可增加封裝產量，使得成本節省。
一般而言，倒裝晶片凸塊之尺寸為等於或大於約75 μm。一般倒裝晶片凸塊之尺寸允許半導體晶片連接至要被電性測試之凸塊以測定是否於凸塊下方(或連接至凸塊)的電路通過功能性測試。在一些實施例中，功能性測試被稱為電路探測(circuit probe,CP)，或電子晶粒性質探測(electronic die sort probe,CP)，或電子晶粒性質(electronic die sort,EDS)。
具有尺寸等於或大於約75 μm之一般倒裝晶片凸塊允許電路探測(或電性測試)。然而，目前之電路探針對於微凸塊而言(或μ凸塊)太大。例如，探針之尖端的尺寸(或寬度)為在從約2.5 mil至約5mil的範圍中，其對於微凸塊而言太大。用於測試具有微凸塊之半導體晶片的一可供選擇的方法為使用測試墊。
第2A圖顯示，依照一些實施例，具有凸塊之一半導體基板(或晶片)的一部份200的一上視概要圖。於第2A圖中，藉由八角形來表示於凸塊下方之金屬墊(或凸塊墊)201。然而，八角形的形狀僅僅為示例。其他形狀也是可能的。如於第1A圖中所示，凸塊105被直接至於金屬墊103上，金屬墊103與金屬墊201相似。具有一些圍繞金屬墊 201(與於其上之凸塊)的測試墊202。經由導線203將測試墊連接至金屬墊。在一些實施例中，導線為重新分佈線(redistribution line,RDL)，其形成於金屬墊之上，凸塊、金屬線或後鈍化內連線(post-passivation interconnect,PPI)之下。在一些實施例中，測試墊202與導線203為於相同或不同層。在一些實施例中，測試墊202連接至不同凸塊201以執行功能性測試。
電路探測可損壞金屬墊，其導致銅晶種層覆蓋與不佳之凸塊電鍍(或形成)。不佳之凸塊形成導致顆粒與腐蝕問題。然而，若在測試完成後，藉由一保護層來覆蓋測試墊，則此類問題之風險被完全解決或大幅減低。
第2B圖圖解說明，依照一些實施例，包括在一基板270上之一測試墊區域251與一金屬墊區域252的一區域250的一剖面圖。依照一些實施例，金屬墊區域252與第2A圖之金屬墊201之一相關，而測試墊區域251與第2A圖之測試墊202之一相關。金屬墊區域252係用來形成一凸塊。
根據一些實施例，測試墊區域251與金屬墊區域252兩者皆由一金屬墊層253所形成，金屬墊層253為一頂部金屬層、一重新分配層或一後鈍化內連線層。依據一些實施例，金屬墊區域252與測試墊區域251為電性且物理性連接。然而，在一些實施例中，兩區域(區域251與252)為電性與物理性彼此分離。
第2B圖，顯示藉由一第一保護層254經由光微影圖案化來定義測試墊區域251與金屬墊區域252。將第一保護 層254沈積於金屬墊層253上。也藉由第一保護層來定義介於測試墊與微凸塊墊之間的導線203的輪廓(參見第2A圖)，導線203未顯示於第2B圖中。依照一些實施例，第一保護層254與上述之保護層102相似。在一些實施例中，第一保護層254係由氮化物、氧化物、氮氧化物、聚合物(例如聚亞醯胺或聚苯並噁唑)或其他介電材料所形成。在一些實施例中，第一保護層254係由介電材料之一組合所形成。
第2B圖顯示一接觸測試墊區域251的一探針256。探測導致在測試墊區域251之一表面上之區域255中的損害。於測試墊區域251的探測，提供關於連接至要被測試之區域251之元件的電性資料。如上所述，用於形成連接至測試墊之微凸塊的區域可為在從1個至許多個的一範圍中。
第2C圖顯示，依照一些實施例，在形成一第二保護層260後，形成於第2B圖之基板上的一微凸塊258。第2B與2C圖僅顯示在區域250中之一個測試墊區域251與一個微凸塊258。在一些實施例中，大於一個與區域251相似的測試墊區域及更多與微凸塊258相似的微凸塊在基板270上。
第2D圖顯示，依照一些實施例，在第二保護層260的沈積之後，包括測試墊區域251與金屬墊區域252之區域250的一上視圖。第2D圖顯示測試墊區域251之虛線輪廓261與不被第二保護層所覆蓋之金屬墊區域252之底部的實線輪廓262。藉由一虛線圓形265來標示出微凸塊 258的邊界。藉由第二保護層260來覆蓋基板270之表面。根據一些實施例，第二保護層260係由一聚合物層所製成。用以形成第二保護層260的示範聚合物包括聚亞醯胺或聚苯並噁唑。
在探測完成與沈積並圖案化第二保護層之後，形成微凸塊258於區域252上。凸塊下冶金層257形成於微凸塊下方。根據一些實施例，藉由電鍍來形成微凸塊258於凸塊下冶金層257上。在電鍍微凸塊258之前，於第二保護層260上圖案化一光阻層(未顯示於第2C圖中)，以於區域252上定義微凸塊258，光阻層為一濕式光阻層或一乾式光阻層。在一些實施例中，微凸塊係由許多材料所製成，例如焊料或銅。在沈積微凸塊之後，移除光阻層與超出之凸塊下冶金層(不在微凸塊258下方)。在一些實施例中，之後使基板270遭受一回焊製程。於微凸塊258中之焊料層在回焊製程後變成圓形的。
凸塊下冶金層257係在微凸塊下方以提供一擴散阻擋並增強黏著。具有凸塊下冶金層257之細部之微凸塊的示範結構被敘述於上方，且顯示於第1B圖中。凸塊下冶金層257的形成包含沈積、圖案化與蝕刻凸塊下冶金層。如上所述，在一些實施例中，凸塊下冶金層257包括一擴散阻擋層141、一薄晶種層142、一銅層143與一金屬層144。在一些實施例中，藉由濺鍍來沈積擴散阻擋層141與薄晶種層142，濺鍍也稱為物理氣相沈積。物理氣相沈積包括金屬靶材之濺鍍衝擊(sputter bombardment)以從靶材移除金屬成分以沈積於基板上。在濺鍍衝擊製程期間，於第二 保護層260中之有機化合物被從第二保護層移除並再沈積於在區域252之開口中的表面271上。再沈積之有機化合物增加介於金屬墊層253與凸塊下冶金層257之間的介面的電阻。此外，在一些實施例中，在濺鍍製程以沈積擴散阻擋層141之前，使基板270遭受一預沈積處理(pre-deposition treatment)，例如Ar濺鍍，以在凸塊下冶金層沈積前從在區域252之開口中之金屬墊253的表面移除一氧化表面層或污染物。與物理氣相沈積之濺鍍作用相似，Ar也濺鍍移除於第二保護層260中之有機化合物，且所移除的有機化合物被沈積於在區域252之開口中的表面271上。
第2E圖顯示，依據一些實施例，遭受一濺鍍製程的基板270。在一些實施例中，濺鍍製程為一物理氣相沈積製程，或一Ar-濺鍍製程。第2E圖顯示濺鍍離子275，例如Ar離子攻擊基板270之表面，其包括第二保護層260之一表面274與於區域252之開口中的一表面271。第2E圖也顯示，濺鍍離子導致於第二保護層260中之有機化合物273從第二保護層260散發且沈積在區域252之開口中的表面271上。所沈積之有機化合物273導致之後要被形成之凸塊下冶金層257的電阻率的增加。如於第2D圖中所示，藉由第二保護層260覆蓋基板270之表面的大部分。因此，在濺鍍製程期間，在製程腔室中，顯著量之有機化合物273被散發。
第3A圖顯示，依照一些實施例，在第二保護層260的沈積後，包括測試墊區域251與金屬墊區域252的區域 250’的一上視圖。第3A圖顯示第二保護層260之一輪廓263覆蓋測試墊區域251之虛線輪廓261。介於輪廓263與輪廓261之間的距離為D1 。在一些實施例中，D1 為等於或大於約0。在一些實施例中，D1 為在從約2 μm至約15 μm的一範圍中。在第3A圖中之測試墊251的輪廓為一矩形。然而，其僅為示例。在一些實施例中，測試墊區域251為其他形狀，例如正方形、圓形、橢圓形、三角形與其他合適的形狀。
第3A圖也顯示，根據一些實施例，第二保護層260之一輪廓264和一輪廓262，覆蓋金屬墊區域252之虛線輪廓264，以定義一邊界265。介於輪廓264與微凸塊258之邊界265之間的距離為D2 。在一些實施例中。D2 為等於或大於約0。在一些實施例中，D2 為等於或大於約0.1 μm。於第3A圖中之邊界265與金屬墊的輪廓262為圓形。然而，其僅為示例。在一些實施例中，測試墊區域251為其他形狀，例如瘦長之圓形、橢圓形與其他合適的形狀。
第3A圖之第二保護層260僅覆蓋測試墊區域251與金屬墊區域252且留下未覆蓋之基板表面的剩餘部分。於基板270上之第二保護層260之有限的覆蓋，減少了在濺鍍製程期間散發的有機化合物273與在凸塊下冶金層257之介面271之增加電阻的風險。
第3B圖圖解說明，根據一些實施例，包括於基板270上之測試墊區域251與金屬墊區域252的區域250’的一剖面圖。第3B圖顯示於測試墊區域251與金屬墊區域252上之第二保護層260的有限覆蓋，在濺鍍製程期間限制了 有機化合物273的散發與於金屬墊區域252之開口之表面271上之有機化合物273的再沈積。凸塊下冶金層257與微凸塊258被形成於金屬墊區域252上。在與具有較大之第二保護層的設置相較下，由於對於有機化合物273之有限的暴露，在凸塊下冶金層257下方之介面為實質上乾淨的，且凸塊下冶金層257之片電阻(sheet resistance)是低的。
凸塊結構常遭受應力問題，應力問題可導致介面脫層(interfacial delamination)與焊點裂化(solder cracking)。第3C圖顯示，依據一些實施例，在第二保護層260的沈積之後，包括測試墊區域251與金屬墊區域252之區域250＊ 的一上視圖。對於不具有應力問題的微凸塊258，微凸塊258下方不形成第二保護層260來提供一應力緩衝墊(stress cushion)。因此，第二保護層260僅被形成來覆蓋測試墊區域251，如於第3C圖中所示。第3B圖顯示，在測試墊區域251下方之測試墊及在金屬墊區域252下方之金屬墊為連接的。或者，在一些實施例中，在測試店區域251下方之測試墊及在金屬墊區域252下方之金屬墊為物理性及/或電性分離的。
第3D圖顯示在測試墊區域251中之一測試墊103I 與在金屬墊區域252中之一金屬墊103II 彼此互相分離。在一些實施例中，測試墊103I 連接至另一金屬墊或至不同之凸塊(並非於第3D圖中之凸塊)。或者，在一些實施例中，測試墊103I 與金屬墊103II 係位於不同之金屬層。例如，在一些實施例中，測試墊103I 為位於頂部金屬層，而金屬墊103II 為位於一後鈍化內連線層。在一些實施例中，測試墊 103I 為經由內連線結構，電性與物理性連接至金屬墊103II 。此外，第二保護層260於第3D圖中不在微凸塊258＊ 下方，其與在第3C圖中之情況相似。
雖然上方敘述係用於形成微凸塊，然而在凸塊下冶金層形成之濺鍍製程期間，使用有限的或沒有第二保護層於基板表面以降低有機化合物的散發的形成機制，也應用至一般凸塊。
第4圖圖解說明，根據一些實施例，形成凸塊於一基板上的製程流程400。在操作401，形成測試墊與金屬墊於一基板上。在一些實施例中，形成大於一個之測試墊與大於一個之金屬墊於基板上。金屬墊係用來形成金屬凸塊。如上所述，在一些實施例中，基板包括元件與內連線於基板上。在一些實施例中，測試墊與金屬墊為連接的。測試墊與第3D圖之測試墊103I 相似，而金屬墊與金屬墊103II 相似。如上所述，在一些實施例中，測試墊103I 與金屬墊103II 為互相連接以變成第2B、2C、2E與3B圖之金屬墊層253。如上所述，在一些實施例中，藉由經圖案化之第一保護層254來定義測試墊103I 與金屬墊103II 。藉由第一保護層254來覆蓋測試墊103I 與金屬墊103II 的邊緣。
在一視需要而定之操作402，探測測試墊103I 以測試積體電路連接至測試墊的電性功能。之後，於操作403，於基板上一保護層被形成並圖案化，以覆蓋至少測試墊，例如測試墊103I ，以避免如前述之顆粒與腐蝕問題。在一些實施例中，操作403之保護層為第二保護層260。在一些實施例中，第二保護層也覆蓋金屬墊之一部分以提供對 於金屬凸塊之緩衝墊(或應力減輕)。在一些實施例中，形成第二保護層260以覆蓋測試墊且可能覆蓋金屬墊。不被測試墊或金屬墊所佔據之基板的表面藉由第二保護層260被留下為未覆蓋的，以在接下來之濺鍍製程期間限制有機化合物的散發。
在形成保護層後，可執行一視需要而定之濺鍍(濺鍍清潔(sputter clean))操作，例如於第4圖中之操作404，以從金屬墊移除表面層。使用視需要而定之濺鍍，例如Ar濺鍍，以移除表面氧化物層、雜質或剩餘物以露出底下之導電層(金屬墊)。
之後，在操作405沈積一凸塊下冶金層於基板上。如上所述，在一些實施例中，凸塊下冶金層257係由包括擴散阻擋層141與晶種層142之許多的層所形成。擴散阻擋層141與晶種層142兩者都藉由物理氣相沈積(或濺鍍)製程來沈積。
在凸塊下冶金層之沈積後，在操作406形成一金屬凸塊於金屬墊上。凸塊下冶金層為介於金屬凸塊與金屬墊之間。如上所述，在一些實施例中，藉由一電鍍製程來形成金屬凸塊。在形成金屬凸塊之前，在一些實施例中，於凸塊下冶金層上，一光阻層被沈積並圖案化，以允許金屬凸塊形成於金屬墊上且圍繞金屬墊。一旦形成金屬凸塊，將光阻層以及不在金屬凸塊下且不被第二保護層所覆蓋之超出的凸塊下冶金層移除。根據一些實施例，於視需要而定之操作407，之後將金屬凸塊回焊。
第5圖顯示，依照一些實施例，具有一中心凸塊510 與一角落凸塊520之一晶片500的一概要上視圖。除了凸塊510與520，於晶片500上有其他凸塊，然而它們並未被顯示。於一晶片上之凸塊上的應力依據凸塊至晶片(或晶粒)之中心的距離而定。在晶片(或晶粒)之中心的凸塊具有最低的應力。角落凸塊520至晶片之中心(或凸塊510)的距離被稱為中性點距離(distance to neutral point,DNP)，由於晶片之中心被認為是一應力中性點。於晶片500上，角落凸塊520具有最高之應力，而中心凸塊510具有最低之應力。在具有不同之中性點距離的其他位置上的凸塊具有不同之應力程度。高應力導致可靠度與產量的問題。如上所述，若將為一聚合物層之第二保護層260置於一微凸塊或一般凸塊下方，則第二保護層扮演對於凸塊之一緩衝墊且可減少由凸塊位置所引起之應力。對於於具有引起高應力之凸塊的晶片而言，如於第3A與3B圖中所示，於凸塊下冶金層下方具有第二保護層260，減少了可靠度與產量問題。然而，對於沒有由於凸塊位置所引起之可靠度與產量問題的晶片而言，不需要在凸塊下方之第二保護層。對於此類晶片而言，在一些實施例中，使用於第3C與3D圖中所示的結構。
第5圖顯示，依照一些實施例，中心凸塊510使用在中心凸塊510下方不具第二保護層260之結構，而角落凸塊520使用在角落凸塊520下方具有第二保護層260之結構。在一些實施例中，在具有不同中性點距離與應力程度的其他位置中的凸塊，使用上述結構之一。在一些實施例中，與角落凸塊520相似，具有較大中性點距離與較高應 力之凸塊具有第二保護層260。第5圖顯示具有半徑R的一圓形。於半徑R之外的凸塊具有在凸塊下方之第二保護層260，而於半徑R之內的凸塊不具有在凸塊下方之第二保護層。如上方所述，在一些實施例中，凸塊510與520電性連接至測試墊。
上述實施例提供一機制，其用於形成金屬凸塊於一封裝積體電路晶片上之帶有測試墊的金屬墊上。形成保護層以覆蓋測試墊與可能覆蓋金屬墊之部分。保護層不覆蓋遠離測試墊區域與金屬墊區域的表面。藉由保護層之測試墊與金屬墊之部分之有限的覆蓋，減少對於形成於金屬墊與金屬凸塊之間的一凸塊下冶金層的介面電阻。此種介面電阻的減少，導致金屬凸塊之電阻的減少。
在一實施例中，提供一封裝積體電路晶片。封裝積體電路晶片包括一金屬凸塊形成於一金屬墊上與一測試墊。測試墊電性連接至於封裝積體電路晶片中之元件。封裝積體電路晶片也包括一第一保護層於測試墊的一部份與金屬凸塊的一部份上。第一保護層定義測試墊的一測試區域與金屬凸塊的一凸塊形成範圍。封裝積體電路晶片更包括一第二保護層覆蓋測試墊的一表面與第一保護層圍繞測試墊之測試區域的一部份。
在另一實施例中，封裝積體電路晶片包括一金屬凸塊形成於一金屬墊上與一測試墊。測試墊電性連接至於封裝積體電路晶片中之元件。封裝積體電路晶片也包括一第一保護層於測試墊的一部份與金屬凸塊的一部份上。第一保護層定義測試墊的一測試區域與金屬凸塊的一凸塊形成範 圍。封裝積體電路晶片更包括一第二保護層覆蓋測試墊的一表面與第一保護層圍繞測試墊之測試區域的一部份。介於覆蓋測試墊之表面的第二保護層的邊緣至測試墊的邊緣之間的一距離為在從約2 μm至約15 μm的一範圍中。
在又另一實施例中，提供一種形成一封裝積體電路晶片的方法。方法包括形成一金屬層與一基板上。基板具有積體電路與一內連線，且基板為封裝積體電路晶片的部分。內連線提供介於積體電路與金屬層之間的電性連接。方法也包括形成一第一保護層於金屬層上，且第一保護層定義一測試墊區域與一金屬墊區域。金屬墊區域係用於形成一金屬凸塊。方法更包括形成一第二保護層於第一保護層上，且第二保護層有限地覆蓋測試墊區域與金屬墊區域的一部份。第二保護層不覆蓋遠離測試墊區域與金屬墊區域的表面。此外，方法包括形成一凸塊下冶金層於基板上，且凸塊下冶金層達到與金屬墊區域的至少一部份接觸。凸塊下冶金層包括一擴散阻擋層，且擴散阻擋層藉由一濺鍍製程來沈積。另外，方法包括形成一金屬凸塊於凸塊下冶金層上，且金屬凸塊在金屬墊區域上方。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧封裝半導體晶片
102‧‧‧保護層
103、103II 、107、201‧‧‧金屬墊
104、257‧‧‧凸塊下冶金(under bump metallurgy,UBM)層
105‧‧‧(微)凸塊
110‧‧‧封裝基板
115‧‧‧矽穿孔
120‧‧‧基板
125‧‧‧焊球、凸塊
130‧‧‧三維積體電路
140‧‧‧凸塊結構
141‧‧‧擴散阻擋層
142‧‧‧晶種層
143‧‧‧銅層
144‧‧‧鎳(Ni)層(或含鎳層)
145‧‧‧焊料層
145a‧‧‧焊料凸塊
200‧‧‧具有凸塊之一半導體基板(或晶片)的一部份
103I 、202‧‧‧測試墊
203‧‧‧導線
250‧‧‧包括在一基板270上之一測試墊區域251與一測試墊區域252的一區域
250’‧‧‧在第二保護層260沈積後，包括測試墊區域251 與金屬墊區域252的區域
250*‧‧‧在沈積第二保護層260之後，包括測試墊區域251與金屬墊區域252之區域
251‧‧‧測試墊區域
252‧‧‧金屬墊區域
253‧‧‧金屬墊層
254‧‧‧第一保護層
255‧‧‧測試墊區域251之一表面上的一區域
256‧‧‧探針
258、258*‧‧‧微凸塊
260‧‧‧第二保護層
261‧‧‧測試墊區域251之虛線輪廓
262‧‧‧金屬墊區域252之底部的實線輪廓
265‧‧‧標示微凸塊258之邊界的虛線圓形
270‧‧‧基板
271‧‧‧區域252之開口中的表面
273‧‧‧第二保護層中之有機化合物
274‧‧‧第二保護層260之表面
320‧‧‧矽基板
400‧‧‧於一基板上形成凸塊的一製程流程
S401至S407‧‧‧操作
500‧‧‧晶片
510‧‧‧中心凸塊
520‧‧‧角落凸塊
第1A圖顯示，根據一些實施例，包括一經封裝半導體晶片之一三維積體電路的概要圖； 第1B圖圖解說明，依照一些實施例，於一基板上之微凸塊的結構；第2A圖顯示，依照一些實施例，具有凸塊之一半導體基板的一部份的上視概要圖；第2B圖圖解說明，依照一些實施例，於一基板上之包括一測試墊區域與一金屬電區域之區域的剖面圖；第2C圖顯示，依照一些實施例，在形成一第二保護層後，形成於第2B圖之基板上的一微凸塊；第2D圖顯示，根據一些實施例，在一第二保護層之沈積後，包括一測試墊區域與一金屬墊區域的一區域的上視圖；第2E圖顯示，根據一些實施例，遭受一濺鍍製程的一基板；第3A圖顯示，根據一些實施例，一區域在一保護層之沈積後的上視圖；第3B圖顯示，根據一些實施例，第3A圖之區域的一剖面圖；第3C圖顯示，根據一些實施例，遭受一濺鍍製程的一基板；第3D圖顯示，根據一些實施例，第3C圖之區域的一剖面圖；第4圖圖解說明，根據一些實施例，於一基板上形成凸塊的一製程流程；第5圖顯示，依照一些實施例，具有中心凸塊與一角落凸塊之一晶片的概要上視圖與剖面圖。
200‧‧‧具有凸塊之一半導體基板(或晶片)的一部份
201‧‧‧金屬墊
202‧‧‧測試墊
203‧‧‧導線

Claims (10)

  1. 一種封裝積體電路晶片，包括：一金屬凸塊形成於一金屬墊上；一測試墊，其中該測試墊電性連接至於該封裝積體電路晶片中之元件；一第一保護層位於該測試墊的一部份與該金屬墊的一部份上，其中該第一保護層定義該測試墊的一測試區域與該金屬凸塊的一凸塊形成範圍；以及一第二保護層覆蓋該測試墊的一表面與該第一保護層圍繞該測試墊之該測試區域的一部份，且暴露出介於該金屬凸塊及該測試墊之間的該第一保護層的一部份。
  2. 如申請專利範圍第1項所述之封裝積體電路晶片，其中介於覆蓋該測試墊之該表面的該第二保護層的邊緣至該測試墊的邊緣之間的一距離為在從約2μm至約15μm的一範圍中。
  3. 如申請專利範圍第1項所述之封裝積體電路晶片，其中該第二保護層不覆蓋遠離該測試墊與該金屬凸塊之該封裝積體電路晶片的一表面。
  4. 如申請專利範圍第1項所述之封裝積體電路晶片，其中該測試墊與該金屬墊為物理性連接，且該測試墊與該金屬墊為於一相同之金屬層上。
  5. 如申請專利範圍第1項所述之封裝積體電路晶片，其中該金屬凸塊的寬度為等於或小於約50μm。
  6. 如申請專利範圍第1項所述之封裝積體電路晶片，其中該金屬凸塊位於接近該封裝積體電路晶片之中心，且 該第二保護層底部不在該金屬凸塊下方，又其中該封裝積體電路晶片更包括一第二金屬凸塊位於該積體電路晶片之一角落，而該第二保護層在該第二金屬凸塊之第二金屬部分的至少一部份下方。
  7. 一種形成一封裝積體電路晶片的方法，包括：形成一金屬層於一基板上，其中該基板具有積體電路與一內連線，且其中該基板為該封裝積體電路晶片的部分，又其中該內連線提供介於該積體電路與該金屬層之間的電性連接；形成一第一保護層於該金屬層上，其中該第一保護層定義一測試墊區域與一金屬墊區域，且其中該金屬墊區域係用於形成一金屬凸塊；形成一第二保護層於該第一保護層上，其中該第二保護層有限地覆蓋該測試墊區域與該金屬墊區域的一部份，其中該第二保護層不覆蓋遠離該測試墊區域與該金屬墊區域的表面；形成一凸塊下冶金層於該基板上，其中該凸塊下冶金層達到與該金屬墊區域的至少一部份接觸，且其中該凸塊下冶金層包括一擴散阻擋層，且其中該擴散阻擋層藉由一濺鍍製程來沈積；以及形成一金屬凸塊於該凸塊下冶金層上，其中該金屬凸塊在該金屬墊區域上方。
  8. 如申請專利範圍第7項所述形成一封裝積體電路晶片的方法，更包括：執行一Ar濺鍍以移除於該金屬墊區域之一未覆蓋表 面上之雜質。
  9. 如申請專利範圍第7項所述形成一封裝積體電路晶片的方法，其中該形成該第二保護層包括形成一聚合物層，其中該第二保護層的厚度為在從約3,000Å至約15,000Å的一範圍中。
  10. 如申請專利範圍第7項所述形成一封裝積體電路晶片的方法，其中藉由該第二保護層之該測試墊區域與該金屬墊區域之該部分的該有限的覆蓋，減少對於該凸塊下冶金層的介面電阻。
TW101120422A 2011-12-07 2012-06-07 封裝積體電路晶片與其形成方法 TWI474453B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/313,747 US8558229B2 (en) 2011-12-07 2011-12-07 Passivation layer for packaged chip

Publications (2)

Publication Number Publication Date
TW201324718A TW201324718A (zh) 2013-06-16
TWI474453B true TWI474453B (zh) 2015-02-21

Family

ID=48549309

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101120422A TWI474453B (zh) 2011-12-07 2012-06-07 封裝積體電路晶片與其形成方法

Country Status (3)

Country Link
US (2) US8558229B2 (zh)
CN (1) CN103151329B (zh)
TW (1) TWI474453B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543262B1 (en) * 2009-08-18 2017-01-10 Cypress Semiconductor Corporation Self aligned bump passivation
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8697457B1 (en) * 2011-06-22 2014-04-15 Bae Systems Information And Electronic Systems Integration Inc. Devices and methods for stacking individually tested devices to form multi-chip electronic modules
US8558229B2 (en) * 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
US9082870B2 (en) * 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices
US9165821B2 (en) * 2013-12-23 2015-10-20 Infineon Technologies Ag Method for providing a self-aligned pad protection in a semiconductor device
US9209128B2 (en) 2014-04-01 2015-12-08 International Business Machines Corporation Integrated circuit assembly with cushion polymer layer
JP6548488B2 (ja) * 2014-07-31 2019-07-24 キヤノンメディカルシステムズ株式会社 Ｘ線コンピュータ断層撮影装置及びｘ線検出器
CN104576434A (zh) * 2015-02-02 2015-04-29 华进半导体封装先导技术研发中心有限公司 一种硅通孔测试方法
JP2016141149A (ja) * 2015-02-05 2016-08-08 キヤノン株式会社 液体吐出ヘッド用基板の製造方法、及び該製造方法で製造された液体吐出ヘッド用基板
KR20160123890A (ko) * 2015-04-17 2016-10-26 에스케이하이닉스 주식회사 검증용 인터포저
US10074624B2 (en) * 2015-08-07 2018-09-11 Analog Devices, Inc. Bond pads with differently sized openings
US10002829B2 (en) * 2015-11-30 2018-06-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102634946B1 (ko) * 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
CN108461411B (zh) 2017-02-21 2020-10-27 华邦电子股份有限公司 封装结构
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
KR102019355B1 (ko) * 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US10734304B2 (en) * 2018-11-16 2020-08-04 Texas Instruments Incorporated Plating for thermal management
FR3090197B1 (fr) * 2018-12-12 2023-01-06 St Microelectronics Alps Sas Dispositif électronique incluant des connexions électriques sur un bloc d’encapsulation
US10985116B2 (en) * 2019-03-14 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11309222B2 (en) * 2019-08-29 2022-04-19 Advanced Micro Devices, Inc. Semiconductor chip with solder cap probe test pads
US11018103B2 (en) * 2019-09-19 2021-05-25 Nanya Technology Corporation Integrated circuit structure
KR20210041363A (ko) 2019-10-07 2021-04-15 삼성전자주식회사 다이 대 웨이퍼 접합 구조 및 이를 이용한 반도체 패키지
KR20210068891A (ko) 2019-12-02 2021-06-10 삼성전자주식회사 인터포저, 및 이를 가지는 반도체 패키지
CN113539868B (zh) * 2020-04-17 2023-07-18 澜起电子科技(昆山)有限公司 封装芯片电学性能的测试方法
US11378618B2 (en) * 2020-04-29 2022-07-05 Innolux Corporation Method for manufacturing electronic device having a seed layer on a substrate
CN111725152B (zh) * 2020-06-12 2021-12-28 北京时代民芯科技有限公司 一种基于倒装焊的塑封菊花链电路结构及测试方法
KR20220029232A (ko) * 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 장치
CN112117235B (zh) * 2020-11-17 2021-02-12 中芯集成电路制造(绍兴)有限公司 一种优化化学镀金属的方法及具有化学镀金属的结构
CN112864130A (zh) * 2021-01-08 2021-05-28 上海华虹宏力半导体制造有限公司 用于晶圆级测试的芯片和晶圆
TWI779617B (zh) * 2021-05-19 2022-10-01 邱志威 半導體超薄堆疊結構的製造方法
CN113380650A (zh) * 2021-08-12 2021-09-10 颀中科技（苏州）有限公司 一种金属凸块的制造方法及金属凸块结构
US11990440B2 (en) * 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with conductive bumps

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200416918A (en) * 2003-02-19 2004-09-01 Via Tech Inc A wafer level test and bump process
TW200629438A (en) * 2005-02-01 2006-08-16 Megic Corp Chip structure with bumps and testing pads
TW200905844A (en) * 2007-07-31 2009-02-01 United Microelectronics Corp Group probing over active area pads arrangement
TW201128753A (en) * 2010-02-04 2011-08-16 Taiwan Semiconductor Mfg Semiconductor devices, packaging assemblies, and method for manufacturing semiconductor devices

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US4990462A (en) 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
US5075253A (en) 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US6213376B1 (en) 1998-06-17 2001-04-10 International Business Machines Corp. Stacked chip process carrier
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6271059B1 (en) 1999-01-04 2001-08-07 International Business Machines Corporation Chip interconnection structure using stub terminals
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
US6243272B1 (en) 1999-06-18 2001-06-05 Intel Corporation Method and apparatus for interconnecting multiple devices on a circuit board
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
KR100385225B1 (ko) * 2001-03-23 2003-05-27 삼성전자주식회사 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법
US6534853B2 (en) * 2001-06-05 2003-03-18 Chipmos Technologies Inc. Semiconductor wafer designed to avoid probed marks while testing
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6600222B1 (en) 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6790748B2 (en) 2002-12-19 2004-09-14 Intel Corporation Thinning techniques for wafer-to-wafer vertical stacks
US6908565B2 (en) 2002-12-24 2005-06-21 Intel Corporation Etch thinning techniques for wafer-to-wafer vertical stacks
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6946384B2 (en) 2003-06-06 2005-09-20 Intel Corporation Stacked device underfill and a method of fabrication
US7320928B2 (en) 2003-06-20 2008-01-22 Intel Corporation Method of forming a stacked device filler
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7307005B2 (en) 2004-06-30 2007-12-11 Intel Corporation Wafer bonding with highly compliant plate having filler material enclosed hollow core
US7087538B2 (en) 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7557597B2 (en) 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7402515B2 (en) 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7432592B2 (en) 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7528494B2 (en) 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7402442B2 (en) 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
JP4998270B2 (ja) * 2005-12-27 2012-08-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7279795B2 (en) 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
KR100762354B1 (ko) * 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
US20080169539A1 (en) * 2007-01-12 2008-07-17 Silicon Storage Tech., Inc. Under bump metallurgy structure of a package and method of making same
US7576435B2 (en) 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8039960B2 (en) * 2007-09-21 2011-10-18 Stats Chippac, Ltd. Solder bump with inner core pillar in semiconductor package
JP2009246218A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
FR2931586B1 (fr) * 2008-05-22 2010-08-13 St Microelectronics Grenoble Procede de fabrication et de test d'un circuit electronique integre
US8609526B2 (en) 2009-10-20 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Preventing UBM oxidation in bump formation processes
WO2012035688A1 (ja) * 2010-09-16 2012-03-22 パナソニック株式会社 半導体装置、半導体装置ユニット、および半導体装置の製造方法
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8558229B2 (en) * 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200416918A (en) * 2003-02-19 2004-09-01 Via Tech Inc A wafer level test and bump process
TW200629438A (en) * 2005-02-01 2006-08-16 Megic Corp Chip structure with bumps and testing pads
TW200905844A (en) * 2007-07-31 2009-02-01 United Microelectronics Corp Group probing over active area pads arrangement
TW201128753A (en) * 2010-02-04 2011-08-16 Taiwan Semiconductor Mfg Semiconductor devices, packaging assemblies, and method for manufacturing semiconductor devices

Also Published As

Publication number Publication date
US20140014959A1 (en) 2014-01-16
CN103151329A (zh) 2013-06-12
TW201324718A (zh) 2013-06-16
CN103151329B (zh) 2016-07-06
US20130147032A1 (en) 2013-06-13
US8558229B2 (en) 2013-10-15
US9570366B2 (en) 2017-02-14

Similar Documents

Publication Publication Date Title
TWI474453B (zh) 封裝積體電路晶片與其形成方法
US11169207B2 (en) Testing of semiconductor chips with microbumps
JP5419225B2 (ja) 集積回路構造
US9349699B2 (en) Front side copper post joint structure for temporary bond in TSV application
US7956442B2 (en) Backside connection to TSVs having redistribution lines
US9653423B2 (en) Integrated circuit structure having dies with connectors
US7928534B2 (en) Bond pad connection to redistribution lines having tapered profiles
US9379075B2 (en) Semiconductor device with bump stop structure
KR101780559B1 (ko) 반도체 디바이스, 집적 회로 구조체 및 반도체 디바이스의 제조 방법
US12027447B2 (en) Semiconductor device having a dual material redistribution line
CN102013421B (zh) 集成电路结构