CN113380650A - 一种金属凸块的制造方法及金属凸块结构 - Google Patents

一种金属凸块的制造方法及金属凸块结构 Download PDF

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Abstract

本发明公开了一种金属凸块的制造方法及金属凸块结构,其中,金属凸块的制造方法包括如下步骤:提供一基板,基板的上表面形成有焊盘和钝化层,焊盘自钝化层上的钝化层开口向外暴露;在钝化层的上表面及焊盘的上表面覆盖第一种子层;在第一种子层之上形成介电层,去除部分介电层以形成向外暴露焊盘的介电层窗格;在介电层之上形成光阻层,并去除目标位置的光阻层以形成向外暴露焊盘的光阻层窗格;在光阻层窗格内成型基底凸块;去除剩余光阻层后在基底凸块外表面电镀形成电镀层,其中,电镀层包覆基底凸块;去除介电层。本发明它能够有效的避免为金属凸块侧壁上的铜被腐蚀的风险,从而提升了产品品质及性能的可靠性。

Description

一种金属凸块的制造方法及金属凸块结构
技术领域
本发明涉及芯片封装技术领域,特别是金属凸块的制造方法及金属凸块结构。
背景技术
IC芯片与封装结构间的互联方式主要有三种:Wire Bonding(引线键合)、FlipChip(倒装芯片)以及Tape Automated Bonding(载带自动焊),其中,引线键合技术的发展历史最为古老悠久,在芯片封装技术朝着高密度、小型化、适应高发热方向发展的今天,仍以其工艺简单、技术成熟、成本低廉、适合多种封装形式等特点,不仅是现在乃至可预见的未来都将是半导体封装尤其是低端封装领域的主流互联方式。
芯片表面生长金属凸块结构是引线键合的常见载体,生长的金属凸块结构一般如图20所示,这样的金属凸块结构在制造过程中一般在光阻层窗格内依次电镀形成基底凸块、第一电镀层和第二电镀层,然后在电镀完成后去除光阻层。基底凸块一般为铜层,第一电镀层为镍层,第二电镀层为金层。采用上述方式形成的金属凸块结构只在基底凸块的上表面形成有电镀层,但上述金属凸块结构在芯片制程中容易出现渗镀等异常状况,且由于铜质的基底凸块的侧壁无电镀层进行防护容易降低金属凸块的可靠性。
发明内容
本发明的目的是提供一种金属凸块的制造方法,以解决现有技术中的不足,它能够在成型的基底凸块外表面形成电镀层,该电镀层对基底凸块形成包覆,从而能够对基底凸块形成保护,在包覆的时候,由于基底凸块的侧壁也形成了电镀层,能够有效的避免基底凸块侧壁上的铜被腐蚀的风险,从而提升了产品品质及性能的可靠性。
本发明实施例公开的金属凸块的制造方法,包括如下步骤:
提供一基板,所述基板的上表面形成有焊盘和钝化层,所述焊盘自钝化层上的钝化层开口向外暴露;
在钝化层的上表面及焊盘的上表面覆盖第一种子层;
在第一种子层之上形成介电层,去除预设位置的部分介电层,以在预设位置形成向外暴露所述焊盘的介电层窗格,同时,预设位置之外的介电层则形成介电块;
在介电块之上及介电层窗格内形成光阻层;
去除目标位置的光阻层以在目标位置形成向外暴露所述焊盘的光阻层窗格,其中,预设位置不超出目标位置的范围;
在光阻层窗格内成型基底凸块;
去除目标位置之外的剩余光阻层,在所述基底凸块外表面电镀形成电镀层;
去除电镀层覆盖区域之外的介电块。
进一步的,所述目标位置的范围大于所述预设位置的范围,以使所述光阻层窗格的尺寸大于所述介电层窗格的尺寸,部分所述介电块自所述光阻层窗格向外暴露;所述基底凸块成型后,部分所述基底凸块位于所述介电块之上。
进一步的,在介电块之上形成光阻层前还包括在介电块的上表面以及部分第一种子层的上表面形成第二种子层,并在第二种子层之上形成光阻层;
且在所述金属凸块外表面电镀成型电镀层之前则还包括去除所述基底凸块覆盖区域之外的第二种子层。
进一步的,所述介电层窗格的尺寸不小于所述钝化层开口的尺寸,且所述钝化层开口不超出相应的介电层窗格。
进一步的,所述电镀层包括第一电镀层和第二电镀层,所述第一电镀层为形成在所述基底凸块上的电镀镍层,所述第二电镀层为形成在所述第一电镀层之上的电镀金层。
进一步的,所述基底凸块成型后,所述光阻层的上表面高于所述基底凸块的上表面5-10μm。
一种采用所述金属凸块的制造方法制造的金属凸块结构,包括:
基板、设置在所述基板上表面的焊盘与钝化层,所述焊盘自所述钝化层上的钝化层开口向外暴露;
第一种子层,至少覆盖在所述焊盘的上表面并完全覆盖所述钝化层开口;
基底凸块,成型在所述第一种子层的上表面;
电镀层,包覆在所述基底凸块的外表面。
进一步的,所述第一种子层与所述电镀层之间还形成有介电块,且部分所述基底凸块位于所述介电块之上。
进一步的,所述第一种子层与所述基底凸块之间还设置有第二种子层,且部分第二种子层位于所述介电块与所述基底凸块之间。
进一步的,所述介电块具有沿水平方向延伸的上表面和沿斜向方向延伸并向钝化层开口方向倾斜的倾斜面,部分所述基底凸块形成在倾斜面之上。
与现有技术相比,本发明实施例公开的金属凸块的制造方法,在成型的基底凸块外表面形成电镀层,该电镀层对基底凸块形成包覆,从而能够对基底凸块形成保护,基底凸块的侧壁形成有电镀层,能够有效的降低基底凸块的侧壁被腐蚀的风险,从而提升了产品品质及产品性能的可靠。同时,由于基底凸块为电镀形成的铜层,在基底凸块形成后,如果出现铜的渗镀等异常情况,可直接蚀刻处理掉,然后在这个基础上再电镀镍金等电镀层,这样在成型电镀层时由于没有了光阻的限制,避免了渗镀等异常情况的不好处理,也可以防止在后续蚀刻制程中基底凸块的侧壁被腐蚀后形成侧蚀、底切等结构性风险。
附图说明
图1至图11依次示出本发明实施例1公开的金属凸块的制造方法的流程示意图;
图12-图19所示为本发明实施例2公开的金属凸块的制造方法的流程示意图;
图20所示为现有技术中金属凸块的结构示意图;
附图标记说明:10-裸芯片,101-基板,102-焊盘,103-钝化层,104-钝化层开口,20-第一种子层,30-介电层,301-介电层窗格,31-介电块,40-光阻层,401-光阻层窗格,50-基底凸块,60-电镀层,601-第一电镀层,602-第二电镀层,70-第二种子层。
具体实施方式
下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
本发明的实施例:如图1-11所示,公开了一种金属凸块的制造方法,包括如下步骤:
S100:如图1所示,提供一裸芯片10,其中,裸芯片10包括一基板101、设置在所述基板101上表面的焊盘102和钝化层103,所述焊盘102自钝化层103上的钝化层开口104向外暴露;其中,焊盘102的材质包括但不限于铝、铜等金属合金;钝化层103作为一层保护层,钝化层103的材质包括但不限于氮化硅、氧化硅等无机薄膜材料或者聚酰亚胺等介电性能好的光敏性有机聚合物材料。
S200:如图2所示,在钝化层103的上表面及焊盘102的上表面覆盖第一种子层20,第一种子层20成型在裸芯片10的上表面;具体的,第一种子层20通过金属溅射工艺成型在裸芯片10之上;第一种子层20为复合层,包括位于底部的第一金属层和叠加在第一金属层之上的第二金属层,其中,第一金属层为粘黏层或阻隔层,第一金属层的材质包括但不限于钛、钛钨等其他钛的金属合金或者化合物;第二金属层材质为铜。
S300:如图3所示,在第一种子层20之上形成介电层30,去除预设位置的部分介电层30,以在预设位置形成向外暴露所述焊盘102的介电层窗格301;同时,预设位置之外的剩余的介电层则形成介电块31(如图4所示);介电层30通过旋涂工艺形成在第一种子层20的上表面并铺设覆盖一整层,在形成介电层30之后去除预设位置的部分介电层30,并在预设位置形成介电层窗格301,预设位置为焊盘102的正上方所对应的位置,预设位置的尺寸不小于焊盘102的尺寸,当然预设位置的尺寸还可以设置成不小于钝化层开口104的尺寸;
上述结构的设置使介电层窗格301位于钝化层开口104的正上方,并且介电层窗格301与钝化层开口104是连通的,介电层窗格301覆盖在钝化层开口104之上,也即介电层窗格301的尺寸不小于钝化层开口104的尺寸;在本实施例中介电层窗格301的尺寸大于钝化层开口104的尺寸;
介电层30可以用于保护第一种子层20,且介电层30也能够对钝化层103起到一定的缓冲保护作用;在本实施例中,介电层30的材质包括但不限于氮化硅、氧化硅等无机薄膜材料或者聚酰亚胺等介电性能好的光敏性有机聚合物材料;由于介电层30采用的是氮化硅、氧化硅等无机薄膜材料或者聚酰亚胺等介电性能好的光敏性有机聚合物材料,因此在去除预设位置的介电层的时候可以采用曝光显影工艺。
S400:如图5所示,在介电块31之上形成光阻层40,并去除目标位置的光阻层以形成向外暴露所述焊盘的光阻层窗格401(图6所示),预设位置不超出目标位置的范围,也就是目标位置的范围小于或者等于预设位置的范围,且目标位置与预设重合;焊盘102可以自光阻层窗格401向外暴露,并且由于目标位置的范围较大,可以使部分介电块31自光阻层窗格401向外暴露;光阻层40为采用旋涂工艺成型在介电块31之上的光刻胶;如图5所示,形成光阻层40的光刻胶会填充到介电层窗格301内,同时也会充填在钝化层开口104内;在去除目标位置的光阻层之后,形成的光阻层窗格401位于介电层窗格301的正上方,并且光阻层窗格401完全覆盖在介电层窗格301之上,也即光阻层窗格401的尺寸不小于介电层窗格301的尺寸,从而使焊盘102可以自光阻层窗格401向外暴露;作为优选的方案,所述光阻层窗格401的尺寸大于介电层窗格301的尺寸,以使部分介电块31自光阻层窗格401向外暴露;在本实施例中可以采用曝光显影工艺去除目标位置的光刻胶以形成光阻层窗格401;
S500:如图7所示,在光阻层窗格401内成型基底凸块50;基底凸块50一般为电镀成型在光阻层窗格401内的铜柱;基底凸块50采用电镀方式成型在光阻层窗格401内,基底凸块50成型在光阻层窗格401内的第一种子层20的上表面,同时部分基底凸块50成型在自光阻层窗格401向外暴露的介电块31的上表面;在本实施例中基底凸块50材质为铜,基底凸块50为电镀成型在光阻层窗格401内的铜柱;
S600:如图8-9所示,在光阻层窗格401内电镀成型基底凸块50后,去除剩余光阻层40,剩余光阻层40即为目标位置之外的光阻层;在去除完光阻层40后在所述基底凸块50外表面电镀形成电镀层60;其中,电镀层60包覆所述基底凸块50,电镀层60为包覆在基底凸块50外的金属层,电镀层60材质为镍、金及其合金;优选的,电镀层60为镍金合金;在成型的基底凸块50外表面形成电镀层60,以对基底凸块50形成包覆,电镀层60能够对基底凸块50起到保护作用;在本实施例中在去除光阻层40后由于有介电块31的存在,在进行电镀的时候能够避免受到第一种子层20的影响,从而仅基底凸块50的外表面形成电镀;否则,若没有介电块31的存在,电镀形成的电镀层60会生长在基底凸块50覆盖区域之外的第一种子层20上,从而使整个基板的上表面都形成导电层,也就失去基底凸块50的意义;由于电镀层只在金属材质的基底凸块50上进行生长,因此能够在基底凸块50的外表面形成包覆基底凸块50的电镀层60,实现对基底凸块50的保护;
S700:如图10-11所述,去除电镀层覆盖区域之外的介电块31,然后去除电镀层60覆盖区域之外的部分第一种子层20。
本发明实施例公开的金属凸块的制造方法通过在成型的基底凸块50外表面形成电镀层60,该电镀层60作为包覆在基底凸块50外侧的保护层,对基底凸块50起到保护作用。该保护层由于设置在基底凸块50的侧壁上,能够有效的降低基底凸块50的侧壁被腐蚀的风险,从而提升了产品品质,使产品的性能更稳定和可靠。由于基底凸块50为电镀形成的铜柱,在基底凸块50形成后如果出现铜的渗镀等异常情况可直接蚀刻处理掉,然后在这个基础上再电镀镍金等电镀层60,解决了基底凸块50在出现渗镀等异常情况后不好处理的问题,同时也可以降低在后续蚀刻制程中,由于基底凸块50的侧壁被腐蚀形成侧蚀、底切等问题,减少芯片出现的结构性风险。
为了进一步的减少基板在键合过程中受到的冲击,同时也为了提升基底凸块50成型后的可靠性,在本实施例中所述光阻层窗格401的尺寸大于所述介电层窗格301的尺寸,并且光阻层窗格401位于所述介电层窗格301的正上方;光阻层窗格401至少完全覆盖介电层窗格301,并且光阻层窗格401位于介电层窗格301的正上方能够使部分介电块31通过光阻层窗格401向外暴露;通过光阻层窗格401向外暴露的介电块31对称分布在光阻层窗格401的两侧。上述结构的设置能够使所述基底凸块50成型后部分所述基底凸块50位于所述介电块31之上。在基底凸块50的边缘位置形成介电块31作为缓冲,可减少在键合过程中基板101受到的冲击,同时也大幅提升了基底凸块50的可靠性。
将光阻层窗格401的尺寸设计成大于介电层窗格301时,会造成部分介电块31自光阻层窗格401向外暴露,导致形成的基底凸块50会部分形成在介电块31上;在该过程中可以采用如下两种实施方式形成基底凸块50。
在第一种实施例中:
光阻层40直接覆盖在所述介电块31的上表面,同时部分光阻层40也位于介电层窗格301内,且部分光阻层40也位于第一种子层20之上,然后去除部分光阻层40形成光阻层窗格401,直接在光阻层窗格401内电镀形成基底凸块50,此时基底凸块50先在光阻层窗格401内向外暴露的第一种子层20的正上方生长,然后扩展到整个光阻层窗格401进行生长,最后形成基底凸块50。需要说明的是部分基底凸块50会形成在介电块31之上,但位于该部分的基底凸块50是生长在第一种子层20上的部分基底凸块50向外溢出形成的,该区域的基底凸块50相比于直接在第一种子层20上生成的较差一些。
在生成基底凸块50之后,去除光阻层40;
在去除完光阻层40后再次进行电镀,此时形成的电镀层60以基底凸块50的外表面为生长基础,并自基底凸块50的外表面向外生长;此时部分电镀层60会形成在介电层30之上。所述电镀层60包括第一电镀层601和第二电镀层602,所述第一电镀层601为形成在所述基底凸块50上的电镀镍层,所述第二电镀层602为形成在所述第一电镀层601之上的电镀金层。第一电镀层601的厚度一般大于2um,第二电镀层602的厚度一般在0.5um以上,具体厚度可进行调整;
在电镀层60形成后去除电镀层60及基底凸块50覆盖之外的介电块31以形成最后的凸块结构。
如上所述在第一种实施例中,由于基底凸块50在形成过程中部分基底凸块50会直接形成在介电块31之上,因此,直接生成在介电块31之上的这部分基底凸块50在成型后的形状以及稳定性较差,因此,更优选的方案为下述的第二种实施例。
在第二种实施例中,在介电层30形成后,去除预设位置的部分介电层30以形成介电层窗格301,介电层窗格301的尺寸大于钝化层开口104的尺寸,同时,预设位置之外的剩余介电层则形成介电块31;
如图12所示,然后在介电块31的上表面及部分第一种子层20的上表面形成第二种子层70,部分位于介电层窗格301内的第二种子层70覆盖在第一种子层20之上。具体的,第二种子层70通过金属溅射工艺成型介电块31之上,其中,部分第二种子层70覆盖在介电层窗格301内的第一种子层20之上;第二种子层70为复合层,包括位于底部的第一金属层和叠加在第一金属层之上的第二金属层,其中,第一金属层为粘黏层或阻隔层,第一金属层的材质包括但不限于钛、钛钨等其他钛的金属合金或者化合物;第二金属层材质为铜;
如图13所示,所述光阻层40形成在所述第二种子层70的上表面,在光阻层40形成后,去除目标位置的光阻层40以形成光阻层窗格401(图14所示);
如图15所示,在光阻层窗格401内电镀形成基底凸块50;
如图16所示,在基底凸块50生成后去除剩余光阻层40,然后去除基底凸块50覆盖区域之外的第二种子层70;如图17所示,再次进行电镀以在基底凸块50的外表面形成电镀层60,其中,部分电镀层60会形成在介电块31之上。
如图18-图19所示,在电镀层60形成后去除电镀层60,同时去除基底凸块50覆盖区域之外的介电层30,以形成最终的金属凸块结构。
作为优选的方案,在本实施例中所述介电层窗格301的尺寸不小于所述钝化层开口104的尺寸并完全覆盖所述钝化层开口104。所述介电层窗格301位于所述钝化层开口104的正上方并且完全覆盖所述钝化层开口104。
所述基底凸块50成型后,所述光阻层40的上表面高于所述基底凸块50的上表面5-10μm。也就是光阻层40的高度要受限于基底凸块50的高度,光阻层40的高度根据成型后的基底凸块50的高度确定。具体的,光阻层40的高度要高出形成后的基底凸块50的上表面5-10μm,这样结构的设置能够保证在基底凸块50电镀成型的时候不会出现镀爆等异常现象,当然理论上光阻层40的高度越高越有利于避免镀爆的出现,但是过高的光阻层40会造成成本的增加,因此本实施例公开的方案中在保证不出现镀爆等异常情况出现的前提下还能够降低成本。
本发明另一实施例还公开了一种采用所述金属凸块的制造方法制造的金属凸块结构,包括:
基板101和设置在所述基板101上表面的焊盘102、钝化层103,所述焊盘102自所述钝化层103上的钝化层开口104向外暴露;
第一种子层20,至少覆盖在所述焊盘102的上表面并完全覆盖所述钝化层开口104;
基底凸块50,成型在所述第一种子层20的上表面;
电镀层60,包覆在所述基底凸块50的外表面。
所述第一种子层20与所述电镀层60之间还形成有介电块31,且部分所述基底凸块50位于所述介电块31之上。介电块31形成在基底凸块50的边缘位置,介电块31作为缓冲件可减少键合过程中基板101受到的冲击,同时也会大幅的提升基底凸块50的可靠性。
所述第一种子层20与所述基底凸块50之间还设置有第二种子层70,且部分第二种子层70位于所述介电块31与所述基底凸块50之间。在介电块31之间和基底凸块50之间能够更好的实现基底凸块的生长成型。
所述介电块31具有沿水平方向延伸的上表面和沿斜向方向延伸并向钝化层开口104方向倾斜的倾斜面,部分所述基底凸块50形成在倾斜面之上。
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果,以上所述仅为本发明的较佳实施例,但本发明不以图面所示限定实施范围,凡是依照本发明的构想所作的改变,或修改为等同变化的等效实施例,仍未超出说明书与图示所涵盖的精神时,均应在本发明的保护范围内。

Claims (10)

1.一种金属凸块的制造方法,其特征在于,包括如下步骤:
提供一基板,所述基板的上表面形成有焊盘和钝化层,所述焊盘自钝化层上的钝化层开口向外暴露;
在钝化层的上表面及焊盘的上表面覆盖第一种子层;
在第一种子层之上形成介电层,去除预设位置的部分介电层,以在预设位置形成向外暴露所述焊盘的介电层窗格,同时,预设位置之外的介电层则形成介电块;
在介电块之上及介电层窗格内形成光阻层;
去除目标位置的光阻层以在目标位置形成向外暴露所述焊盘的光阻层窗格,其中,预设位置不超出目标位置的范围;
在光阻层窗格内成型基底凸块;
去除目标位置之外的剩余光阻层,在所述基底凸块外表面电镀形成电镀层;
去除电镀层覆盖区域之外的介电块。
2.根据权利要求1所述的金属凸块的制造方法,其特征在于,所述目标位置的范围大于所述预设位置的范围,以使所述光阻层窗格的尺寸大于所述介电层窗格的尺寸,部分所述介电块自所述光阻层窗格向外暴露;所述基底凸块成型后,部分所述基底凸块位于所述介电块之上。
3.根据权利要求2所述的金属凸块的制造方法,其特征在于,在光阻层形成前,所述金属凸块的制造方法还包括在介电块的上表面以及部分第一种子层的上表面形成第二种子层,并在第二种子层之上形成光阻层;
且在所述金属凸块外表面电镀成型电镀层之前,去除所述基底凸块覆盖区域之外的第二种子层。
4.根据权利要求2所述的金属凸块的制造方法,其特征在于,所述介电层窗格的尺寸不小于所述钝化层开口的尺寸,且所述钝化层开口不超出相应的介电层窗格。
5.根据权利要求1所述的金属凸块的制造方法,其特征在于,所述电镀层包括第一电镀层和第二电镀层,所述第一电镀层为形成在所述基底凸块上的电镀镍层,所述第二电镀层为形成在所述第一电镀层之上的电镀金层。
6.根据权利要求1所述的金属凸块的制造方法,其特征在于,所述基底凸块成型后,所述光阻层的上表面高于所述基底凸块的上表面5-10μm。
7.一种采用如权利要求1-6任一项所述金属凸块的制造方法制造的金属凸块结构,其特征在于,包括:
基板、设置在所述基板上表面的焊盘与钝化层,所述焊盘自所述钝化层上的钝化层开口向外暴露;
第一种子层,至少覆盖在所述焊盘的上表面并完全覆盖所述钝化层开口;
基底凸块,成型在所述第一种子层的上表面;
电镀层,包覆在所述基底凸块的外表面。
8.根据权利要求7所述的金属凸块结构,其特征在于,所述第一种子层与所述电镀层之间还形成有介电块,且部分所述基底凸块位于所述介电块之上。
9.根据权利要求8所述的金属凸块结构,其特征在于,所述第一种子层与所述基底凸块之间还设置有第二种子层,且部分第二种子层位于所述介电块与所述基底凸块之间。
10.根据权利要求8所述的金属凸块结构,其特征在于,所述介电块具有沿水平方向延伸的上表面和沿斜向方向延伸并向钝化层开口方向倾斜的倾斜面,部分所述基底凸块形成在倾斜面之上。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166661A1 (en) * 2003-02-21 2004-08-26 Aptos Corporation Method for forming copper bump antioxidation surface
CN102034741A (zh) * 2009-09-29 2011-04-27 半导体元件工业有限责任公司 制造半导体组件和结构的方法
CN103151329A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 用于封装芯片的钝化层
CN107026139A (zh) * 2016-02-01 2017-08-08 意法半导体股份有限公司 制造半导体器件的方法和对应的器件
US20190035728A1 (en) * 2017-07-28 2019-01-31 Stmicroelectronics S.R.L. Integrated electronic device with a redistribution region and a high resilience to mechanical stresses

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166661A1 (en) * 2003-02-21 2004-08-26 Aptos Corporation Method for forming copper bump antioxidation surface
CN102034741A (zh) * 2009-09-29 2011-04-27 半导体元件工业有限责任公司 制造半导体组件和结构的方法
CN103151329A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 用于封装芯片的钝化层
CN107026139A (zh) * 2016-02-01 2017-08-08 意法半导体股份有限公司 制造半导体器件的方法和对应的器件
US20190035728A1 (en) * 2017-07-28 2019-01-31 Stmicroelectronics S.R.L. Integrated electronic device with a redistribution region and a high resilience to mechanical stresses

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