TWI470742B - 記憶體單元及記憶體單元陣列 - Google Patents

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TWI470742B TW101137133A TW101137133A TWI470742B TW I470742 B TWI470742 B TW I470742B TW 101137133 A TW101137133 A TW 101137133A TW 101137133 A TW101137133 A TW 101137133A TW I470742 B TWI470742 B TW I470742B
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Sanh D Tang
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Description

記憶體單元及記憶體單元陣列
記憶體單元及記憶體單元陣列。
記憶體係一類型之積體電路，並且在電腦系統中使用於儲存資料。積體記憶體一般以個別記憶體單元之一或多個陣列製造。該等記憶體單元經組態以至少兩個不同可選擇狀態保持或者儲存記憶體。在一個二進位系統中，該等狀態考慮為一「0」或者一「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存多於兩個階層或者狀態之資訊。
一實例記憶體裝置係一可程式化金屬化單元(PMC)。此可替代地稱為一導電橋接RAM(CBRAM)，奈米橋記憶體，或者電解質記憶體。一PMC可使用夾於一對電流導電電極之間的離子導電材料(例如，一適合硫族化合物或者各種適合氧化物之任何者)，並且此材料可稱為「切換」材料或者稱為一「可程式化」材料。橫跨該等電極施加之一適合電壓可產生電流導電超離子團簇或者導電細絲。此可由於通過該離子導電材料之離子輸送，其生長來自該等電極之一者(陰極)並且通過該離子導電材料之該等團簇/細絲。該等團簇或者細絲建立該等電極之間的電流導電路徑。橫跨該等電極施加之一相反電壓本質上使程序逆向並且因此移除該等導電路徑。一PMC因此包括一高電阻狀態(對應於缺乏通過該切換材料延伸之一導電橋的狀態)及一 低電阻狀態(對應於具有通過該切換材料延伸之該導電橋的狀態)，其中此等狀態可逆地可彼此互換。
雖然已經朝PMC裝置之發展做出一些努力，但是仍然需要經改良之記憶體單元，及經改良之記憶體單元陣列。相應地，發展新記憶體單元及記憶體單元陣列將係所欲的。
一些實施例包含新記憶體單元架構。該等記憶體單元可係PMC裝置，其中可程式化材料以向上開口溝槽形狀形成。該等PMC裝置之額外結構(例如，一電極及/或一離子源材料)可經形成以延伸於該等溝槽形狀中之開口內。此可使PMC裝置能夠用較習知處理中所利用之更少之遮罩步驟形成。進一步，該等PMC裝置與習知記憶體單元相比可相對地緊緻，此係因為該等裝置之一些組件嵌套於該溝槽形狀之可程式化材料內之故。此可使本文描述之該等PMC裝置能夠在諸如舉例而言記憶體陣列的高度積體電路中利用。
參考圖1至圖10描述實例實施例。
參照圖1及圖2，一實例記憶體單元12經展示為一半導體構造10之部分。該半導體構造包含具有在其之上之一介電材料14並且具有在該介電材料14之上之一電氣導電線16的一半導體基底12。
在一些實施例中，基底12可包括半導體材料。例如，基底12可包括、本質上由或者由單晶矽構成。在此等實施例中，該基底可稱為一半導體基板，或者稱為一半導體基板 之一部分。術語「半導電基板」、「半導體構造」及「半導體基板」意謂包括半導電材料之任何構造，包含但不限於諸如一半導電晶圓(單獨或者在包括其他材料之總成中)之大塊半導電材料，及半導電材料層(單獨或者在包括其他材料之總成中)。術語「基板」係指任何支撐結構，包含但不限於上文描述之半導電基板。雖然基底12經展示為同質的，但是在一些實施例中該基底可包括許多材料。例如，基底12可對應於含有與積體電路製造相關聯之一或多種材料的一半導體基板。在此等實施例中，此等材料可對應於耐熔金屬材料、障壁材料、擴散材料、絕緣體材料等之一或多者；及/或可包含額外積體電路，諸如舉例而言電晶體存取裝置。
該介電材料14可包括任何適合之成分或者成分之組合；並且在一些實施例中可包括、本質上由或者由氧化矽構成。
該電氣導電線16沿平行於圖1之橫截面並且正交於圖2之橫截面的一軸5延伸。在所展示之實施例中，該導電線16包括沿該線之側壁及底部延伸之一障壁17、在該障壁17之上之一核心19，及在該核心19之上之另一障壁21。該核心19可包括任何適合之材料，並且在一些實施例中可包括、本質上由或者由銅構成。該等障壁層17及21可係對銅遷移之障壁，並且可包括任何適合之材料。例如，該等障壁層17及21可包括鈷、鉭及釕之一或多者。在一些實施例中，該等障壁層之一或二者可包括鈷、鎢及磷之一混合物。在 一些實施例中，該核心19可包括不具有遷移性組分的一電氣導電材料(例如，該核心可由除了銅以外之金屬構成，諸如，舉例而言，鎢、鈦、鉑等)，並且在此等實施例中，該等障壁層17及21可省略。
該電氣導電線16包括對應於該記憶體單元12之一電極的一區域18。該導電線係可與該記憶體單元之電極電氣耦合之一佈線組件的一實例。在其他實施例中，替代地或除了該導電線，可利用其他佈線組件。進一步，雖然該導電線經展示包含該電極18，在其他實施例中該電極可藉由諸如舉例而言一選擇裝置(例如，一個二極體或者一個雙向臨限開關)之另一電氣組件與該線間隔。
一介電材料20沿該導電線16之側壁，如圖2中所展示。該介電材料20可包括任何適合成分，並且在一些實施例中可包括二氧化矽。在一些實施例中，該介電材料20可係與該介電材料14相同之成分，並且在其他實施例中可係不同於介電材料14之一成分。該導電線16可藉由舉例而言習知鑲嵌處理或者其他已知方法形成以在介電材料20內延伸。
一可程式化材料22係在該電極18之上。該可程式化材料係溝槽形狀的(如圖1中所展示)，並且具有界定於其中之一開口23。在圖1及圖2之實施例中，該溝槽形狀之可程式化材料22形成沿圖2中所展示之一軸7的一方向延伸的一凹槽。此凹槽正交於軸5(圖1)之方向；或者換言之正交於該線16延伸。
一離子源材料24係在藉由該溝槽形狀之材料22界定之該 開口23內。該離子源材料直接抵著該可程式化材料22。在所展示之實施例中，該離子源材料僅部分填充開口23以保留該開口在該離子源材料之上的一剩餘部分。
一電氣導電線26在該離子源材料之上並且在該開口23內。
在所展示之實施例中，該電氣導電線26包括沿該線之側壁及底部延伸之一電氣導電障壁27、在該障壁27之上之一核心29，及在該核心29之上之另一障壁31。該核心29可包括任何適合材料，並且在一些實施例中可包括、本質上由或者由銅構成。該等障壁層27及31可係對銅遷移之障壁及/或對該離子源材料之障壁，並且可包括任何適合之材料。例如，該等障壁層27及31可包括鈷、鉭及釕之一或多者。在一些實施例中，該等障壁層之一或二者可包括鈷、鎢及磷之一混合物。在一些實施例中，該核心29可包括不具有遷移性組分之一電氣導電材料(例如，該核心可由除了銅以外之材料構成)，並且在此等實施例中該等障壁層27及31可省略。
該電氣導電線26包括對應於該記憶體單元12之一電極的一區域28。在一些實施例中，該等電極18及28可各自稱為第一及第二電極。雖然該電極28經展示由該線26包含，但是在其他實施例中該電極可藉由諸如舉例而言一選擇裝置(例如一個二極體或者一個雙向臨限開關)之另一電氣組件與該線26間隔。
電極18可包括抵著鄰近可程式化材料22之一電化學活性 表面。可沿該表面利用任何適合之電化學活性材料，諸如舉例而言銅、銀、包含銅及銀之至少一者的合金等。相比之下，該電極28可包括抵著該離子源材料24的一電化學惰性表面。該電化學惰性表面可包括任何適合之電氣導電成分或者成分之組合，並且可舉例而言包括、本質上由或者由各種金屬(例如，鈦、鉭、釕、鎢、鉑、經混合金屬合金等)及含有金屬之化合物(例如，金屬氮化物、金屬碳化物、金屬矽化物等)之一或多者構成。
該可程式化材料22可係一固態、凝膠，或者任何其他適合之相，並且可包括硫族化合物類型材料(例如，包括與銻、碲、硫及硒之一或多者組合之鍺的材料)、氧化物(例如，氧化鋯、氧化鈦、氧化鉿、氧化鋁、氧化鎢、氧化矽等)及/或任何其他適合之材料。在操作記憶體單元期間該可程式化材料可逆地保持電極18與離子源材料24之間的至少一導電橋。明確地，該可程式化材料可在一高電阻狀態與一低電阻狀態之間可逆地切換以程式化該記憶體單元。該可程式化材料在該導電橋保持於該可程式化材料內時在低電阻狀態中，並且在該導電橋非持續而橫跨該可程式化材料時在高電阻狀態中。該導電橋可藉由提供一第一極性的一適合電場於該等電極18與28之間以引起自離子源材料24至該可程式化材料22中之離子遷移以藉此建立對應於此導電橋的一或多個細絲而形成。該導電橋可藉由提供與該第一極性相反之一第二極性之一電場於該等電極18與28之間使得該導電橋之材料經分散以有效地解除此導電橋而移 除。
該離子源材料24貢獻最終形成橫跨該可程式化材料22之導電橋的離子。該離子源材料可包括任何適合成分或者成分之組合；並且在一些實施例中將包括銅及銀之一或二者，並且因此可經組態以貢獻銅陽離子及/或銀陽離子以形成該導電橋。例如，該離子源材料可包括銅及碲之一組合。該離子源材料係電氣導電，但在圖1及圖2中未用交叉影線展示以簡化該等圖式。
在圖1及圖2之實施例中，可程式化材料22之溝槽形狀之結構中之開口內完全含有該離子源材料24及該第二電極28二者。在其他實施例中，該離子源材料可不在此開口內(例如，圖3展示一實施例，其中該離子源材料不在該可程式化材料之溝槽形狀之結構中之開口內)，或者頂部電極可不在此開口內(例如，在一些實施例中該離子源材料可完全填充該可程式化材料之溝槽形狀之結構內的開口)。
該構造10包括沿該可程式化材料22之溝槽形狀之外側壁的一介電材料34。該介電材料34經組態為沿此等側壁之襯料。在一些實施例中，該介電材料可包括高k材料，並且可舉例而言包括、本質上由或者由氮化矽構成。一「高k」介電材料係具有大於3.9之一介電常數或者換言之具有大於二氧化矽之介電常數之一介電常數的任何介電材料。
該介電材料34可形成沿該記憶體單元之一側向障壁，並且可係排除該記憶體單元之組件由該記憶體單元向外側向遷移的一障壁。例如，在該離子源材料24包括銅及碲之組 合的實施例中，該介電材料34可係相對於碲及/或銅之遷移的一障壁。在一些實施例中，該等材料17、21、27及31可考慮為電氣導電障壁材料，並且該材料34可考慮為一電氣絕緣障壁材料。該記憶體單元之區域藉由該等電氣導電及電氣絕緣障壁材料封裝，並且此等區域可藉此經保護使組件不自其等遷移出，及/或使組件不遷移至其等中。
另一介電材料36由該介電材料34向外側向提供。在一些實施例中，介電材料36可包括一低k材料(其中「低k」介電材料係具有小於或者等於二氧化矽之介電常數之介電常數的介電材料)，並且可舉例而言包括二氧化矽、真空及氣體之一或多者。例如，該介電材料36可包括多孔二氧化矽，及/或可對應於在材料34之鄰近襯料之間的一空隙。
雖然該構造10經展示包括與高k介電材料34組合利用之低k介電材料36，但是在一些實施例中，該低k材料36可省略並且用額外高k介電材料34替換，或者反之亦然。
圖1及圖2之實施例具有在該可程式化材料22與該第二電極28之間的離子源材料24。在其他實施例中，該離子源材料可提供於該可程式化材料與該第一電極之間。圖3展示圖解說明一實例實施例記憶體單元12a的一構造10a，其中該可程式化材料係在該離子源材料與該第一電極之間。在適當之情況下，如上文使用以描述圖1及圖2之實施例，將利用相似編號描述圖3之實施例。
該構造10a具有提供於在材料34之襯料之間之一開口底部處並且直接抵著該底部電極18之一上表面的離子源材料 24。可程式化材料22之溝槽形狀之結構形成於該離子源材料24之上並且直接抵著該離子源材料24，並且該上電極28形成於該溝槽形狀之結構中之開口內。
圖3之實施例可包括直接抵著該可程式化材料22之電極28之一電化學活性表面，並且可包括直接抵著該離子源材料24之電極18的一電化學惰性表面。因此，相對於圖1及圖2之實施例，在圖3之實施例中，電極18及28之電化學活性可係逆向的。
圖4及圖5圖解說明包括記憶體單元之一實例實施例陣列的一構造50。在適當之情況下，如上文使用以描述圖1至圖3之實施例，將利用相似編號描述圖4及圖5之實施例。
該構造50包括配置於三個不同階層L1 至L3 中之複數個記憶體單元52。階層L1 內之該等記憶體單元標記為單元521 ，階層L2 內之該等記憶體單元標記為單元522 ，並且階層L3 內之該等記憶體單元標記為523 。經圖解說明之記憶體單元類似於圖3之單元12a。在其他實施例中，可利用類似於圖1及圖2之單元12的單元。
每一階層包括一對導電線16及26。在經圖解說明之實施例中，該等導電線在鄰近階層之間共用，並且因此即使存在三個階層，僅存在四個導電線。最下線標記為161 ，並且包括用於該等記憶體單元521 之底部電極。下一階層之線標記為261 ，並且包括用於該等記憶體單元521 之頂部電極及用於該等記憶體單元522 之底部電極。下一階層之線標記為162 ，並且包括用於該等記憶體單元522 之頂部電極 及用於該等記憶體單元523 之底部電極。最後，頂部階層之線標記為262 並且包括用於該等記憶體單元523 之頂部電極。
利用交替標記16及26以輔助描述相對於該等記憶體單元之線的配置，並且不指示標記為16之線與標記為26之該等線之間的成分差異。該等線26經展示包括與圖1至圖3一致之材料27、29及31，並且該等線16經展示包括與此等圖一致之材料17、19及21。然而如上文參考圖1至圖3所討論，材料27、29及31可與材料17、19及21一樣。因此，在一些實施例中，標記為16之線可在成分上與標記為26之該等線一樣。該等線16沿一第一方向延伸，並且該等線26沿一第二方向延伸，該第二方向與該第一方向相交使得該等線26與該等線16重疊。該等記憶體單元52形成於該等線26與該等線16重疊之交叉點處。
在所展示之實施例中，該等記憶體單元52之可程式化材料22經組態為實質上正交於該等線16延伸之溝槽形狀之結構，並且於此等溝槽形狀之結構中之開口內完全含有該等線26。該等記憶體單元52包括直接在線16及26之重疊區段之間的可程式化材料22及該離子源24的區域。
在所展示之實施例中，該離子源材料24形成複數個線，該等線直接在含有該可程式化材料22之溝槽形狀之結構之下，並且與此等溝槽形狀之結構共同延伸。
在所展示之實施例中，包括介電材料34之結構鄰近該等記憶體單元52，並且完全沿該離子源材料24之該等線的 側。此等結構可稱為襯料。在所展示之實施例中，低k介電材料36提供於該介電材料34之鄰近襯料之間。如先前所討論，在一些實施例中，該介電材料34可包括高k介電材料(諸如氮化矽)，並且低k介電材料可包括二氧化矽及氣體之一或二者。在一些實施例中，低k介電材料36可省略並且高k介電材料34可橫跨鄰近記憶體單元之間的空隙完全延伸，或者反之亦然。
一下線161 經展示通過一導電互連線54電氣耦合至外部電路56。該導電互連線可包括任何適合之材料，並且在一些實施例中可包括諸如舉例而言鎢的一金屬。可利用該外部電路56以自鄰近該線161 之該等記憶體單元讀取，及/或寫入鄰近該線161 之該等記憶體單元。其他線162 、261 及262 可電氣連接至相似電路。在操作中，個別記憶體單元之每一者可通過該等導電線之成對組合獨特定址。
經圖解說明之階層L1 至L3 代表一記憶體陣列之多個垂直階層、或者層疊。每一垂直階層可考慮為具有在該可程式化材料22之向上開口溝槽結構下方的一底部，並且具有與該底部呈反向關係之一頂部。該等階層L1 至L3 之頂部標記為T1 至T3 ，並且此等階層之底部標記為B1 至B3 。術語「底部」及「頂部」係使用於界定一記憶體單元相對於該記憶體單元之溝槽形狀之可程式化材料的一定向，並且提供用於比較一記憶體陣列之各種階層的垂直定向的專門名詞。一記憶體單元之「底部」係該記憶體單元鄰近該溝槽形狀之可程式化材料之關閉末端的部分，並且該「頂部」係該 記憶體單元鄰近此溝槽之開放末端的部分。如自後續之討論將變得明白，記憶體單元有時可經配置而「底部」在「頂部」下方，並且有時可經配置而「底部」在「頂部」上方。
該等階層L1 至L3 之每一者具有其中含有之記憶體單元之該等「頂部」與「底部」之間的一垂直配置，其中此等垂直配置用自該等階層之底部至頂部延伸的箭頭(例如自B1 至T1 延伸之箭頭)展示。在所展示之實施例中，每一階層具有與其他階層相同之垂直配置(明確地，每一階層之「頂部」垂直地在「底部」上方)。圖6至圖8概略地圖解說明可在一些實施例中利用之記憶體陣列內之階層之垂直配置的一些實例實施例。
圖6展示與圖4及圖5之實施例中所呈現相同之垂直配置。特別地，所有該等階層在相同方向上定向，其中「頂部」在「底部」之上，並且該等階層垂直地重疊使得一階層之「底部」重疊緊接在其下方之階層的「頂部」。
圖7展示與圖6之實施例相似之一實施例，除了垂直記憶體單元階層藉由絕緣階層(I1 及I2 )彼此間隔以外，並且因此該等記憶體單元階層不彼此垂直地重疊。該等絕緣階層可包括任何適合之介電材料，並且在一些實施例中可包括二氧化矽。
圖8展示一實施例，其中該等垂直記憶體單元階層藉由絕緣階層(I1 及I2 )彼此間隔，並且其中一些之該等記憶體單元階層相對於其他記憶體單元階層係倒置的(明確地，記 憶體單元階層L1 及L3 經配置而「頂部」在「底部」上方，並且記憶體單元階層L2 經配置而「底部」在「頂部」上方)。雖然圖8展示在各種記憶體單元階層之間的絕緣階層I1 及I2 ，但是在其他實施例中此等絕緣階層可省略。
圖9及圖10圖解說明包括記憶體單元之另一實例實施例陣列的一構造80。
該構造80包括複數個記憶體單元82。經圖解說明之記憶體單元類似於圖1及圖2之單元12。在其他實施例中，可利用類似於圖3之單元12a的單元。
該等記憶體單元包括可程式化材料22之溝槽形狀之結構，並且包括在藉由該等溝槽形狀界定之開口內的離子源材料24。該等溝槽形狀之結構形成在一下導電線16與一上導電線26之間延伸之複數個間隔開之台座84。於該等間隔開之台座內完全含有該離子源材料24。
在所展示之實施例中，該介電材料36完全沿該等台座84之側向周邊。自圖9及圖10之實施例省略該介電材料36(圖4及圖5)使得該介電材料34橫跨鄰近台座84之間的空隙完全延伸。在其他實施例中，介電材料36可包含於介於類似於上文參考圖4及圖5討論之實施例的鄰近介電材料襯料之間的區域中。
上文討論之該等記憶體單元及陣列可併入電子系統中。此等電子系統可在舉例而言記憶體模組、裝置驅動器、電源模組、通訊數據機、處理器模組及特定應用模組中使用，並且可包含多層、多晶片模組。該等電子系統可係一 廣泛範圍之系統的任何者，諸如舉例而言時鐘、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等。
圖式中之各種實施例之特定定向係僅為圖解說明目的，並且在一些應用中該等實施例可相對於所展示之定向旋轉。本文提供之描述及後續之申請專利範圍係關於具有在各種特徵之間之經描述關係的任何結構，無論該等結構是否係在圖式之特定定向，或者相對於此定向旋轉。
隨附圖解說明之橫截面圖僅展示橫截面之平面內之特徵，並且不展示該等橫截面之平面後的材料以簡化該等圖式。
當上文將一結構稱為「在」另一結構上或者「抵著」另一結構時，其可直接在另一結構上或者亦可呈現中介結構。相比之下，當一結構稱為「直接在」另一結構上或者「直接抵著」另一結構時，不呈現中介結構。當一結構稱為「連接」或者「耦合」至另一結構時，其可直接連接或者耦合至另一結構，或者可呈現中介結構。相比之下，當一結構稱為「直接連接」或者「直接耦合」至另一結構時，不呈現中介結構。
在一些實施例中，一記憶體單元包括一第一電極，及在該第一電極之上之一溝槽形狀之可程式化材料結構。該溝槽形狀界定其中之一開口。該可程式化材料經組態以可逆地保持一導電橋。該記憶體單元在該導電橋保持於該可程式化材料內時在一低電阻狀態中，並且在該導電橋不在該可程式化材料內時在一高電阻狀態中。一離子源材料直接 抵著該可程式化材料。一第二電極延伸至藉由該溝槽形狀之可程式化材料界定的開口中。
在一些實施例中，一記憶體單元包括一第一電極，及在該第一電極之上之一溝槽形狀之可程式化材料結構。該溝槽形狀界定其中之一開口。該可程式化材料經組態以可逆地保持一導電橋。該記憶體單元在該導電橋保持於該可程式化材料內時在一低電阻狀態中，並且在該導電橋不在該可程式化材料內時在一高電阻狀態中。於藉由該溝槽形狀之可程式化材料結構界定之開口內完全含有一離子源材料。一第二電極在該離子源材料之上。
在一些實施例中，一陣列之記憶體單元包括沿一第一方向延伸之一第一電氣導電線，及在該第一線之上之複數個溝槽形狀之可程式化材料結構。該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸。個別溝槽形狀之結構具有界定於其中之開口。該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元。離子源材料包括在該等個別記憶體單元並且直接抵著該可程式化材料。第二電氣導電線延伸至藉由該等溝槽形狀之可程式化材料結構界定之開口中。個別記憶體單元包括直接在該等第一及第二線之間的可程式化材料及離子源材料的區域。
5‧‧‧軸
7‧‧‧軸
10‧‧‧半導體構造
10a‧‧‧構造
12‧‧‧記憶體單元/半導體基底
12a‧‧‧記憶體單元
14‧‧‧介電材料
16‧‧‧導電線
161 ‧‧‧最下導電線
162 ‧‧‧下一階層之導電線
17‧‧‧障壁/障壁層/材料
18‧‧‧電極
19‧‧‧核心/材料
20‧‧‧介電材料
21‧‧‧障壁/障壁層/材料
22‧‧‧溝槽形狀之可程式化材料
23‧‧‧開口
24‧‧‧離子源材料
26‧‧‧導電線
261 ‧‧‧下一階層之導電線
262 ‧‧‧頂部階層之導電線
27‧‧‧障壁/材料
28‧‧‧電極
29‧‧‧核心/材料
31‧‧‧障壁/障壁層/材料
34‧‧‧高k介電材料
36‧‧‧低k介電材料
50‧‧‧構造
521 ‧‧‧記憶體單元
522 ‧‧‧記憶體單元
523 ‧‧‧記憶體單元
54‧‧‧導電互連線
56‧‧‧外部電路
80‧‧‧構造
82‧‧‧記憶體單元
84‧‧‧台座
B1 ‧‧‧階層之底部
B2 ‧‧‧階層之底部
B3 ‧‧‧階層之底部
I1 ‧‧‧絕緣階層
I2 ‧‧‧絕緣階層
L1 ‧‧‧階層
L2 ‧‧‧階層
L3 ‧‧‧階層
T1 ‧‧‧階層之頂部
T2 ‧‧‧階層之頂部
T3 ‧‧‧階層之頂部
圖1及圖2係一實例實施例記憶體單元之概略橫截面圖。圖1之視圖係沿圖2之線1-1，並且圖2之視圖係沿圖1之線2- 2。
圖3係另一實例實施例記憶體單元之一概略橫截面圖。圖3之視圖係沿如圖1之視圖的一相似橫截面。
圖4及圖5係一實例實施例記憶體單元陣列之概略橫截面圖。圖4之視圖係沿圖5之線4-4，並且圖5之視圖係沿圖4之線5-5。
圖6至圖8係可在一些實例實施例記憶體單元陣列中利用之各種階層堆疊組態的概略圖解說明。圖6之組態包含圖4及圖5之實例實施例記憶體單元陣列。
圖9及圖10係另一實例實施例記憶體單元陣列之概略橫截面圖。圖9之視圖係沿圖10之線9-9，並且圖10之視圖係沿圖9之線10-10。
5‧‧‧軸
10‧‧‧半導體構造
12‧‧‧記憶體單元/半導體基底
14‧‧‧介電材料
16‧‧‧導電線
17‧‧‧障壁/障壁層/材料
19‧‧‧核心/材料
21‧‧‧障壁/障壁層/材料
22‧‧‧溝槽形狀之可程式化材料
23‧‧‧開口
24‧‧‧離子源材料
26‧‧‧導電線
27‧‧‧障壁/材料
28‧‧‧電極
29‧‧‧核心/材料
31‧‧‧障壁/障壁層/材料
34‧‧‧高k介電材料
36‧‧‧低k介電材料

Claims (20)

  1. 一種記憶體單元，其包括：一第一電極；在該第一電極之上之一溝槽形狀之可程式化材料結構；該溝槽形狀界定其中之一開口，該可程式化材料經組態以可逆地保持一導電橋；該記憶體單元在該導電橋保持於該可程式化材料內時在一低電阻狀態中，並且在該導電橋不在該可程式化材料內時在一高電阻狀態中；直接抵著該可程式化材料之一離子源材料；一第二電極，其延伸至藉由該溝槽形狀之可程式化材料界定之該開口中；及沿該溝槽形狀之可程式化材料結構之外側壁邊緣之一高k介電結構。
  2. 如請求項1之記憶體單元，其中該離子源材料係在該第一電極與該可程式化材料之間。
  3. 如請求項2之記憶體單元，其中該離子源材料包括銅及碲。
  4. 如請求項1之記憶體單元，其中該離子源材料係在藉由該溝槽形狀之可程式化材料界定之該開口內，並且係在該可程式化材料與該第二電極之間。
  5. 如請求項4之記憶體單元，其中該離子源材料包括銅及碲。
  6. 一種記憶體單元，其包括：一第一電極； 在該第一電極之上之一溝槽形狀之可程式化材料結構；該溝槽形狀界定其中之一開口，該可程式化材料經組態以可逆地保持一導電橋；該記憶體單元在該導電橋保持於該可程式化材料內時在一低電阻狀態中，並且在該導電橋不在該可程式化材料內時在一高電阻狀態中；一離子源材料，其完全包含於藉由該溝槽形狀之可程式化材料結構界定之該開口內；在該離子源材料之上之一第二電極；及沿該溝槽形狀之可程式化材料結構之外側壁邊緣之一高k介電結構。
  7. 如請求項6之記憶體單元，其中該第二電極完全包含於藉由該溝槽形狀之可程式化材料結構界定之該開口內。
  8. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包 括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及該等第一及第二電氣導電線及在該等第一及第二電氣導電線之間的該可程式化材料及離子源材料一起形成該陣列之一第一階層；該階層具有自該第一電氣導電線至該等第二電氣導電線的一垂直配置；並且進一步包括在該第一階層之上之一第二階層；該第二階層具有與該第一階層相同的垂直配置。
  9. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及該等第一及第二電氣導電線及在該等第一及第二電氣導電線之間的該可程式化材料及離子源材料一起形成該陣列之一第一階層；該階層具有自該第一電氣導電線至 該等第二電氣導電線的一垂直配置；並且進一步包括在該第一階層之上之一第二階層；該第二階層具有相對於該第一階層的一相反垂直配置。
  10. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及該離子源材料經組態為與該等溝槽形狀之可程式化材料結構共同延伸的線。
  11. 如請求項10之陣列，其進一步包括完全沿該離子源材料線之側的高k介電襯料。
  12. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式 化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及該等可程式化材料結構係在該第一電氣導電線與該等第二電氣導電線之間延伸的複數個間隔開的台座。
  13. 如請求項12之陣列，其進一步包括沿該等間隔開之台座之側向周邊的高k介電材料。
  14. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接 抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及該第一電氣導電線包括含有銅之一核心，並且其中該第一電氣導電線進一步包括在該核心與該可程式化材料之間的銅障壁材料。
  15. 如請求項14之陣列，其中該銅障壁材料包括鈷、鎢及磷。
  16. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及 該等第二電氣導電線包括含有銅之核心，並且其中該等第二電氣導電線進一步包括直接抵著該等含有銅之核心的銅障壁材料。
  17. 如請求項16之陣列，其中該銅障壁材料包括鈷、鎢及磷。
  18. 一種記憶體單元陣列，其包括：沿一第一方向延伸之一第一電氣導電線；在該第一電氣導電線之上之複數個溝槽形狀之可程式化材料結構；該等溝槽形狀之結構沿與該第一方向相交之一第二方向延伸；該等個別溝槽形狀之結構具有界定於其中之開口，該可程式化材料經組態以可逆地保持個別記憶體單元內之導電橋以在低與高電阻狀態之間轉變該等記憶體單元；離子源材料，其包括在該等個別記憶體單元並且直接抵著該可程式化材料；及第二電氣導電線，其等延伸至藉由該等溝槽形狀之可程式化材料結構界定之該等開口中；個別記憶體單元包括直接在該等第一及第二電氣導電線之間的可程式化材料及離子源材料的區域；及沿該等溝槽形狀之可程式化材料結構之外側壁邊緣的高k介電結構，及在鄰近高k介電結構之間的低k介電材料。
  19. 如請求項18之陣列，其中該等高k介電結構包括氮化矽。
  20. 如請求項18之陣列，其中該低k介電材料包括二氧化矽及/或氣體。
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