TWI467044B - CVD-Ru film formation method and manufacturing method of semiconductor device - Google Patents

CVD-Ru film formation method and manufacturing method of semiconductor device Download PDF

Info

Publication number
TWI467044B
TWI467044B TW99107153A TW99107153A TWI467044B TW I467044 B TWI467044 B TW I467044B TW 99107153 A TW99107153 A TW 99107153A TW 99107153 A TW99107153 A TW 99107153A TW I467044 B TWI467044 B TW I467044B
Authority
TW
Taiwan
Prior art keywords
film
annealing
cvd
gas
forming
Prior art date
Application number
TW99107153A
Other languages
English (en)
Other versions
TW201043721A (en
Inventor
Takara Kato
Yasushi Mizusawa
Tatsuo Hatano
Atsushi Gomi
Chiaki Yasumuro
Osamu Yokoyama
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201043721A publication Critical patent/TW201043721A/zh
Application granted granted Critical
Publication of TWI467044B publication Critical patent/TWI467044B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Description

CVD-Ru膜的形成方法及半導體裝置的製造方法
本發明是有關作為Cu配線的底層使用的CVD-Ru膜的形成方法及半導體裝置的製造方法。
最近，對應於半導體裝置的高速化、配線圖案的微細化、高集成化的要求，配線間的電容降低及配線的導電性提升及電子遷移(electromigration)耐性的提升會被要求，對於此的技術有配線材料使用導電性比鋁(Al)或鎢(W)更高且電子遷移耐性佳的銅(Cu)，使用低介電常數膜(Low-k膜)作為層間絕緣膜的Cu多層配線技術受到注目。
此時的Cu配線的形成方法，有在形成有溝或孔的Low-k膜，以濺射領域具代表性的物理蒸鍍法(PVD)來形成由Ta、TaN、Ti等所構成的屏障層，在其上同樣藉由PVD來形成Cu晶種層，更在其上實施Cu電鍍的技術為人所知(例如特開平11-340226號公報)。
然而，半導體裝置的設計標準(Design Rules)日益微細化，在今後的32nm節點以後，就上述專利文獻1中所揭示的技術而言，難以使用階梯覆蓋率本質上低的PVD來將Cu晶種層形成於溝或孔內，因此可預料也難以在孔內形成電鍍。
相對的，有在屏障層的上面，藉由化學蒸鍍法(CVD)來形成Ru膜(CVD-Ru膜)，且在其上實施Cu電鍍的方法被提案(日本特開2007-194624號公報)。CVD-Ru膜是階梯覆蓋率(Step Coverage)良好，且與Cu膜的密合性良好，所以可在微細的溝或孔內成膜。
就形成CVD-Ru膜的技術而言，有使用釕的戊二烯基化合物等作為成膜原料者(國際公開第2007/102333號小冊子)或使用羰基釕(Ru3 (CO)12 )者(日本特開2007-27035號公報)為人所知。特別是在使用羰基釕來形成CVD-Ru膜時，成膜原料中的雜質成分基本上是僅C及O，所以可取得高純度的膜。
然而，在形成CVD-Ru膜之後形成Cu晶種膜時，實際上，特別是往溝或孔的側壁之Cu的浸潤性會惡化，在以Cu電鍍來填埋溝或孔時，會有在Cu電鍍之中發生空隙(void)的情形。
本發明的目的是在於提供一種Cu的浸潤性良好的CVD-Ru膜的形成方法及具有那樣的CVD-Ru膜的半導體裝置的製造方法。
本發明的其他目的是在於提供一種記憶有為了執行那樣的半導體裝置的製造方法的程式之記憶媒體。
本發明者們為了達成上述目的，首先檢討有關對這樣的CVD-Ru膜之Cu的浸潤性惡化的原因。其結果，使用含羰基釕之類的有機金屬化合物的成膜原料來形成CVD-Ru膜時，因為在成膜原料中含較多的碳，所以在成膜後原封不動的狀態下，碳會作為雜質殘留於膜中，膜表面是成為以CO作為終端的狀態，然後，若為了Ru的結晶化而進行非活性氣體環境下的退火，則在Ru膜表面及膜中碳會成為偏析的狀態，如此殘留於Ru膜表面的碳會使Cu的浸潤性惡化。於是，為了減少如此的殘留碳，幾經檢討的結果，發現在含氫環境下進行退火，或在非活性氣體環境下的退火後大氣暴露有效，以致完成本發明。
亦即，若根據本發明的第1觀點，則可提供一種CVD-Ru膜的形成方法，其係包含：使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；及對形成有前述Ru膜的基板，進行含氫環境下的退火之工程。
若根據本發明的第2觀點，則可提供一種CVD-Ru膜的形成方法，其係包含：使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行非活性氣體環境下的退火之工程；及前述非活性氣體環境下的退火之後，使前述Ru膜大氣暴露之工程。
若根據本發明的第3觀點，則可提供一種半導體裝置的製造方法，其係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行含氫環境下的退火之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
若根據本發明的第4觀點，則可提供一種半導體裝置的製造方法，其係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行非活性氣體環境下的退火之工程；前述非活性氣體環境下的退火之後，使前述Ru膜大氣暴露之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
若根據本發明的第5觀點，則可提供一種記憶媒體，係於電腦上動作，記憶有用以控制處理裝置的程式之記憶媒體，其特徵為：前述程式係於執行時，以能夠進行半導體裝置的製造方法的方式，使電腦控制前述處理裝置，該半導體裝置的製造方法係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行含氫環境下的退火之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
若根據本發明的第6觀點，則可提供一種記憶媒體，係於電腦上動作，記憶有用以控制處理裝置的程式之記憶媒體，其特徵為：前述程式係於執行時，以能夠進行半導體裝置的製造方法的方式，使電腦控制前述處理裝置，該半導體裝置的製造方法係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用含有機金屬化合物的成膜原料，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行非活性氣體環境下的退火之工程；前述非活性氣體環境下的退火之後，使前述Ru膜大氣暴露之工程；在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
以下，參照附圖來說明有關本發明的實施形態。
<第1實施形態>
首先，說明有關第1實施形態。圖1是表示本發明的第1實施形態的方法的流程圖，圖2A～圖2F是該工程剖面圖。
在第1實施形態，首先準備一在Si基板11上具有SiO2 膜等的層間絕緣膜12，於此形成有溝13的半導體晶圓(以下簡稱晶圓)(步驟1，圖2A)。其次，在含溝13的全面，例如藉由濺射等的PVD來形成1～10nm，例如4nm程度的厚度之Ti等的屏障膜14(步驟2，圖2B)。其次，在屏障膜14的上面，以有機金屬化合物的羰基釕(Ru3 (CO)12 )作為成膜原料來形成1～5nm，例如4nm程度的厚度之CVD-Ru膜15(步驟3，圖2C)。其次，對形成CVD-Ru膜的晶圓進行在含氫環境下的退火(步驟4，圖2D)。然後，在CVD-Ru膜15的上面，例如藉由PVD來形成5～50nm，例如20nm程度的厚度之Cu晶種膜16(步驟5，圖2E)。然後，在Cu晶種膜16的上面施以Cu電鍍17，填埋溝13(步驟6，圖2F)。
步驟3的CVD-Ru膜成膜工程是在減壓環境中一面加熱晶圓，一面在屏障膜14上供給羰基釕(Ru3 (CO)12 )，而藉由熱分解在屏障膜14的上面形成CVD-Ru膜15。
在此成膜時，因為羰基釕(Ru3 (CO)12 )分解而多量的CO被排出，所以如圖3所示，在CVD-Ru膜15中，碳(C)、氧(O)會作為雜質殘留，膜表面是成為以CO作為終端的狀態。在此狀態下，若像以往那樣在非活性氣體例如Ar氣體環境下進行退火，則膜中的C，O及表面的CO會脫離而Ru會結晶化，但如圖4所示，在膜表面及膜中C會偏析。一旦在CVD-Ru膜15的表面存在C，則於形成Cu晶種膜16時，該部分之Cu的浸潤性會惡化。在其影響下如圖5所示發生Cu的凝集，造成膜會形成不連續，在CVD-Ru膜15的表面會發生未被Cu覆蓋的部分。若在此狀態下為了Cu電鍍而晶圓呈大氣暴露，則未被Cu覆蓋的CVD-Ru膜15表面會被氧化而成為RuO2 。
參照圖6來說明在如此的狀態下在形成有Cu晶種膜16的溝13內埋入Cu電鍍的情況。如圖6的(a)所示，CVD-Ru膜15上的Cu晶種膜16的不連續性是在溝13的側壁顯著，且亦存在CVD-Ru膜15露出而成為RuO2 的部分，因此電阻會變大，Cu電鍍時的溝13內的電流密度會變低。一旦對於如此不連續狀態的Cu晶種膜16開始Cu電鍍，則如圖6的(b)所示，Cu電鍍時的由下而上(bottom up)慢，Cu核的發生密度低，微空洞也會產生。然後，若更使進行Cu電鍍，則如圖6的(c)所示，在溝13內Cu電鍍完全充填之前，溝13的開口會阻塞(夾止(pinch-off))，造成發生中央空洞18。
相對的，本實施形態是在步驟3的CVD-Ru膜15的成膜後，在步驟4的含氫環境下進行退火，藉此如圖7所示，膜中的C，O及表面的CO會脫離而Ru會結晶化，且藉由氫的作用，C會從CVD-Ru膜15脫離，不會發生膜表面及膜中的C的偏析，CVD-Ru膜15的表面是成為清淨的狀態。在此狀態下進行步驟5的Cu晶種膜16的形成時，由於CVD-Ru膜15的表面清淨，所以Cu容易浸潤，像圖8那樣，CVD-Ru膜15的表面全體會成為被極薄的Cu晶種膜16所覆蓋的狀態。
參照圖9來說明在如此的狀態下在形成有Cu晶種膜16的溝13內埋入Cu電鍍的情況。如圖9的(a)所示，溝側壁之CVD-Ru膜15上的Cu晶種膜16是連續比較流暢，所以電阻小，Cu電鍍時的溝13內的電流密度高，因此如圖9的(b)所示，Cu電鍍之由下而上(bottom up)及Cu核生成順暢，如圖9的(c)所示，可不使產生空洞地填埋溝13。
此步驟4之含氫環境的退火工程是在150～400℃進行為理想。若超過400℃，則恐有對裝置造成不良影響之虞，若未滿150℃，則會有除去C的效果不夠之虞。並且，在此退火工程中，形成環境的氣體可僅氫氣體，或者混合氫氣體與非活性氣體等的其他氣體。此時，氫氣體的比率是3～100%程度為理想，且氫分壓是4～1333Pa程度為理想。
若如此根據本實施形態，則因為在使用含有機金屬化合物的成膜原料來形成CVD-Ru膜之後，在含氫環境下進行退火，所以Ru膜表面的殘留碳會被低減，Cu晶種膜的浸潤性良好。因此，Cu電鍍時之由下而上(bottom up)及核生成會迅速地進行，可解除Cu電鍍中的空洞。
<第2實施形態>
其次，說明有關第2實施形態。圖10是表示本發明的第2實施形態的方法的流程圖，圖11A～圖11G是該工程剖面圖。
在第2實施形態是準備和第1實施形態的步驟1同樣的晶圓(步驟11，圖11A)，與第1實施形態的步驟2同樣地形成屏障膜14(步驟12，圖11B)，其次，與第1實施形態的步驟3同樣形成CVD-Ru膜15(步驟13，圖11C)。然後，取代第1實施形態的步驟4的含氫環境下的退火，在非活性氣體，例如Ar氣體環境下進行退火(步驟14，圖11D)，然後，使晶圓大氣暴露(步驟15，圖11E)。然後，與第1實施形態的步驟5同樣，在CVD-Ru膜15的上面形成Cu晶種膜16(步驟16，圖11F)，然後，在Cu晶種膜16的上面實施Cu電鍍17，填埋溝13(步驟17，圖11G)。
此實施形態是在步驟13的CVD-Ru膜15的成膜後，在步驟14中，和以往同樣，進行非活性氣體環境下的退火，因此如上述圖4所示，在膜表面及膜中C會偏析，但藉由之後的步驟15的大氣暴露，如圖12所示，偏析的C會藉由大氣中的氧而成為CO來脫離，CVD-Ru膜15的表面是成為清淨的狀態。因此，在進行步驟16的Cu晶種膜16的形成時，與第1實施形態同樣，CVD-Ru膜15的表面全體會成為被極薄的Cu晶種膜16所覆蓋的狀態，在步驟17的Cu電鍍時，Cu電鍍之由下而上(bottom up)及Cu核生成會順暢，可不使產生空洞(void)來填埋溝13。
此步驟14之非活性氣體環境的退火工程是在150～400℃進行為理想。若超過400℃，則恐有對裝置造成不良影響之虞，若未滿150℃，則會除去C的效果不夠充分之虞。並且，在此退火工程中，腔室內壓力是133～1333Pa程度為理想。而且，步驟15的大氣暴露可如字面那樣將矽基板暴露於大氣，或在減壓環境的腔室僅些微導入大氣。
若如此根據本實施形態，則因為在使用含有機金屬化合物的成膜原料來形成CVD-Ru膜之後，進行非活性氣體環境下的退火，然後大氣暴露，所以Ru膜表面的殘留碳會被低減，Cu晶種膜的浸潤性良好。因此，Cu電鍍時之由下而上(bottom up)及核生成會迅速地進行，可解除Cu電鍍中的空洞。
其次，說明有關利用本發明來實際製造半導體裝置的結果。在此是準備一在矽基板上形成有層間絕緣膜的SiO2 膜，且形成有溝的晶圓，藉由PVD來形成厚度4nm的Ti膜作為屏障膜，且其上使用羰基釕(Ru3 (CO)12 )來形成厚度4nm的CVD-Ru膜，然後在形成厚度20nm的Cu晶種膜時，針對(1)無退火形成Cu晶種膜時，(2)進行Ar氣體退火，形成Cu晶種膜時(以往)，(3)進行H2 氣體退火，形成Cu晶種膜時(第1實施形態)，(4)進行Ar氣體退火，大氣暴露後形成Cu晶種膜時(第2實施形態)，(5)進行H2 氣體退火，大氣暴露後形成Cu晶種膜時等5種來進行評價。
針對該等的情形，藉由二次離子質量分析計(SIMS)來分析膜厚方向的C濃度。將其結果顯示於圖13。由此圖可知，(1)的無退火是CVD-Ru膜中及CVD-Ru膜與Cu晶種膜界面的C濃度高，像(2)～(5)那樣進行退火，CVD-Ru膜中的C濃度會低減。但，(2)之以往進行的Ar氣體退火及Cu晶種膜成膜時，CVD-Ru膜與Cu晶種膜的界面之C濃度高。相對的，上述第1實施形態之(3)的H2 氣體退火及Cu晶種膜成膜，可知上述第2實施形態之(4)的Ar氣體退火及大氣暴露時，CVD-Ru膜與Cu晶種膜的界面之C濃度會變低。由此可確認，CVD-Ru膜與Cu晶種膜的界面之C濃度會對Cu的浸潤性造成影響。另外，(5)的H2 氣體退火及大氣暴露時，相較於(3)的H2 氣體退火及Cu晶種膜成膜，C濃度會有若干變高的傾向。
其次，針對上述(2)的Ar氣體退火及Cu晶種膜成膜(以往)與(3)的H2 氣體退火及Cu晶種膜成膜(第1實施形態)來之後實施Cu電鍍。將此時的狀態顯示圖14。如該圖所示，可確認在以往的(2)時，於溝內的Cu電鍍中存在大的中央空洞，相對的，在第1實施形態的(3)時，Cu電鍍幾乎完全填埋溝。另外，在圖14中，所謂“中央”是表示矽基板的中心附近的溝內的狀態，所謂“邊端”是表示矽基板的周邊附近的溝內的狀態。
其次，說明有關利用於以上那樣的第1實施形態及第2實施形態的實施之裝置的一例。
在此是顯示有關連續第1實施形態的步驟1～5、第2實施形態的步驟11～16在真空環境下進行的多腔室型式的處理裝置。圖15是表示這樣的多腔室型式的處理裝置的平面圖。
此處理裝置20是具備皆被保持於真空之PVD-Ti膜成膜單元21、CVD-Ru膜成膜單元22、退火單元23、及Cu晶種膜成膜單元24，該等是在成六角形的搬送室25的各邊經由閘閥G來連接。並且，在搬送室25的其他邊是2個的承載室(Load-Lock Chamber)26、27會經由閘閥G來連接。搬送室25是被保持於真空。在承載室26、27之與搬送室25相反的側是設有大氣環境的搬出入室28，在搬出入室28之與承載室26、27的連接部分相反的側是設有2個的載體安裝埠29、30，該等是用以安裝可收容晶圓W的載體C。
在搬送室25內是設有對PVD-Ti膜成膜單元21、CVD-Ru膜成膜單元22、退火單元23、Cu晶種膜成膜單元24、承載室26、27進行晶圓W的搬出入之搬送裝置32。此搬送裝置32是設於搬送室25的大致中央，在可旋轉及伸縮的旋轉‧伸縮部33的前端具有支撐半導體晶圓W的2根支撐臂34a，34b，該等2根的支撐臂34a，34b是以彼此朝相反方向的方式安裝於旋轉‧伸縮部33。
在搬出入室28內是設有搬送裝置36，其係用以進行對載體C之晶圓W的搬出入及對承載室26，27之晶圓W的搬出入。此搬送裝置36是具有多關節臂構造，可沿著載體C的配列方向來行走於軌道38上，使晶圓W載於其前端的2個支撐臂37a、37b上來進行其搬送。
此處理裝置20是具有控制各構成部的控制部40，藉此可進行單元21～24的各構成部、搬送裝置32、36、搬送室25的排氣系(未圖示)、閘閥G的開閉等的控制。此控制部40是具有：具備微處理器(電腦)的製程控制器41、使用者介面42、及記憶部43。在製程控制器41是形成處理裝置20的各構成部會被電性連接而控制的構成。使用者介面42是被連接至製程控制器41，由鍵盤及顯示器等所構成，該鍵盤是操作者為了管理處理裝置20的各構成部而進行指令的輸入操作等，該顯示器是使處理裝置20的各構成部的運轉狀況可視化而顯示者。記憶部43也會被連接至製程控制器41，在此記憶部43中儲存有：為了以製程控制器41的控制來實現被執行於處理裝置20的各種處理之控制程式、或為了按照處理條件來使預定的處理執行於處理裝置20的各構成部之控制程式亦即處方、或各種資料庫等。處方是被記憶於記憶部43中的記憶媒體(未圖示)。記憶媒體可微硬碟等被設成固定性者，或者CDROM、DVD、快閃記憶體等可搬性者。又，亦可從其他的裝置例如經由專用線路來使處方適當地傳送。
然後，因應所需，以來自使用者介面42的指示等，從記憶部43叫出預定的處方，使執行於製程控制器41，藉此在製程控制器41的控制下，進行在處理裝置20的所望處理。
在如此的處理裝置20中，藉由搬出入室28的搬送裝置36來將從載體C取出的晶圓W搬送至承載室26，27的其中之一，將該承載室真空排氣後，藉由搬送室25的搬送裝置32來取出該晶圓，首先搬送至PVD-Ti膜成膜單元21，在晶圓W的層間絕緣膜，例如SiO2 膜上形成作為屏障膜的Ti膜。其次，將Ti膜成膜後的晶圓W搬送至CVD-Ru成膜單元22，形成CVD-Ru膜。然後，將形成Ru膜的晶圓W搬送至退火單元23，進行含氫環境下的退火處理、或非活性氣體環境下的退火及大氣暴露。然後，將退火處理後的晶圓W搬送至Cu晶種膜成膜單元24，例如藉由PVD在CVD-Ru膜上形成Cu晶種膜。藉由搬送裝置32來將如此成膜至Cu晶種膜的晶圓W搬送至承載室26，27的其中之一，使該承載室成為大氣環境後，藉由搬送裝置36來使該晶圓回到載體C。
如此被成膜至Cu晶種膜的晶圓是在收容於載體C的狀態下被搬送至Cu電鍍設備，供以Cu電鍍。
其次，說明有關進行本發明的要部的CVD-Ru膜的成膜之CVD-Ru膜成膜單元22。
圖16是表示CVD-Ru膜成膜單元的剖面圖。此CVD-Ru膜成膜單元22是具有構成氣密的大致圓筒狀的腔室51，其中用以水平支撐被處理基板的晶圓W之基座52是在藉由設於其中央下部的圓筒狀的支撐構件53來支撐的狀態下配置。在基座52中埋入有加熱器55，在此加熱器55連接加熱器電源56。然後，根據設於基座52的熱電耦(未圖示)的檢測信號，藉由加熱器控制器(未圖示)來控制加熱器電源56，而使晶圓W能夠控制成預定的溫度。並且，在基座52中，用以支撐晶圓W而使昇降的3根晶圓昇降銷(未圖示)會被設成可對基座52的表面突沒。
在腔室51的頂壁，用以將CVD成膜用的處理氣體淋浴狀地導入腔室51內的淋浴頭60會被設成與基座52呈對向。淋浴頭60是用以將從後述的氣體供給機構80供給的成膜用的氣體吐出至腔室51內者，在其上部具有導入成膜用的氣體之氣體導入口61。並且，在淋浴頭60的內部形成有氣體擴散空間62，在其底面形成有多數的氣體吐出孔63。
在腔室51的底壁設有朝下方突出的排氣室71。在排氣室71的側面連接排氣配管72，在此排氣配管72連接具有真空泵或壓力控制閥等的排氣裝置73。然後可藉由令此排氣裝置73作動來使腔室51內成為預定的減壓狀態。
在腔室51的側壁設有：用以在和晶圓搬送室25之間進行晶圓W的搬出入之搬出入口77、及開閉此搬出入口77的閘閥G。
氣體供給機構80是具有成膜原料容器81，其係收容作為固體狀的成膜原料S之羰基釕(Ru3 (CO)12 )。在成膜原料容器81的周圍設有加熱器82。在成膜原料容器81是由上方插入載氣配管83，可從載氣源84經由載氣供給配管83來將載氣例如CO氣體吹入成膜原料容器81內。並且，在成膜原料容器81插入氣體供給配管85。此氣體供給配管85的另一端是被連接至淋浴頭60的氣體導入口61。因此，可經由載氣供給配管83來對成膜原料容器81內供給載氣，藉此使在成膜原料容器81內昇華的羰基釕(Ru3 (CO)12 )氣體搬送於載氣的狀態下經由氣體供給配管85及淋浴頭60來供給至腔室51內。
另外，在載氣供給配管83設有流量控制用的質量流控制器86及其前後的閥87a，87b。並且，在氣體供給配管85設有用以掌握羰基釕(Ru3 (CO)12 )的氣體量之流量計88及其前後的閥89a，89b。
在氣體供給配管85的途中是連接有稀釋氣體供給配管90，其係供給用以適當稀釋成膜原料氣體的氣體。在稀釋氣體供給配管90連接稀釋氣體源91，其係供給由Ar氣體、N2 氣體等的非活性氣體所構成的稀釋氣體，從此稀釋氣體源91經由稀釋氣體供給配管90來供給稀釋氣體，藉此將原料氣體稀釋成適當的濃度。另外，來自稀釋氣體源91的稀釋氣體亦可具有作為淨化氣體供給配管85、腔室51的殘留氣體之淨化氣體的功能。另外，稀釋氣體供給配管90是具有流量控制用的質量流控制器92及其前後的閥93a，93b。並且在稀釋氣體供給配管90亦可另外連接其他的氣體，例如CO氣體或H2 氣體等。
在如此構成的CVD-Ru膜成膜單元22中，首先，開啟閘閥G來從搬出入口77將屏障膜成膜後的晶圓W搬入腔室51內，載置於基座52上。其次，利用加熱器55經由基座52來將晶圓W加熱至150～250℃，藉由排氣裝置73的真空泵來將腔室51內排氣，而使腔室51內的壓力真空排氣至2～67Pa。
其次，開啟閥87a，87b經由載氣供給配管83來對成膜原料容器81吹進載氣例如CO氣體，使在成膜原料容器81內藉由加熱器82的加熱而昇華產生的Ru3 (CO)12 氣體利用載氣來運載的狀態下經由氣體供給配管85及淋浴頭60來倒導入至腔室51內。此時，在晶圓W表面，Ru3 (CO)12 氣體熱分解而生成的Ru會堆積於晶圓W的Ti膜上，形成具有預定的膜厚之CVD-Ru膜。另外，此時的Ru3 (CO)12 氣體的流量是1～5mL/min(sccm)程度為理想。又，亦可以預定比例來導入稀釋氣體。
在形成有預定膜厚的CVD-Ru膜的時間點，關閉閥87a，87b，停止Ru3 (CO)12 氣體的供給，從稀釋氣體供給源91導入稀釋氣體作為淨化氣體至腔室52內，淨化Ru3 (CO)12 氣體，然後開啟閘閥G，從搬出入口77搬出晶圓W。
其次，說明有關對於本發明而言最重要之進行CVD-Ru膜成膜後的退火之退火單元23。
圖17是表示被搭載於圖15的處理裝置之進行上述第1實施形態的含氫環境下的退火的退火單元的剖面圖。此退火單元是具有構成氣密的大致圓筒狀的腔室101，在其底部設有用以水平支撐被處理基板的晶圓W之基座102。在基座102中埋入加熱器103，在此加熱器103連接加熱器電源104。然後，根據設於基座102的熱電耦(未圖示)的檢測信號，藉由加熱器控制器(未圖示)來控制加熱器電源104，而使晶圓W能夠控制成預定的溫度。並且，在基座102中，用以支撐晶圓W而使昇降的3根晶圓昇降銷(未圖示)會被設成可對基座102的表面突沒。
在腔室101的側壁上部設有氣體導入構件105，經由此氣體導入構件105將來自氣體供給機構110的環境形成氣體供給至腔室101內。氣體供給機構110是具有：H2 氣體供給源112、及從H2 供給源112到氣體導入構件105的H2 氣體供給配管111，可將H2 氣體導入腔室101內。在H2 氣體供給配管111設有流量控制用的質量流控制器113及其前後的閥114a，114b。並且，在H2 氣體供給配管111連接有用以供給作為稀釋氣體的Ar氣體之Ar氣體供給配管115，在Ar氣體供給配管115連接Ar氣體供給源116。藉此可將H2 氣體以Ar氣體來稀釋而導入腔室101內。在Ar氣體供給配管115設有流量控制用的質量流控制器117及其前後的閥118a，118b。另外，稀釋氣體並非限於Ar氣體，亦可使用其他的稀有氣體、或N2 氣體等其他的非活性氣體。
在腔室101的底壁設有排氣口120，在此排氣口120連接排氣配管121。在此排氣配管121連接具有真空泵或壓力控制閥等的排氣裝置122。然後，可藉由令此排氣裝置122作動來使腔室101內成為預定的減壓狀態。
在腔室101的側壁設有：用以在和晶圓搬送室25之間進行晶圓W的搬出入之搬出入口123、及開閉此搬出入口123的閘閥G。
在如此構成的退火單元中，首先，開啟閘閥G從搬出入口123將CVD-Ru膜成膜後的晶圓W搬入至腔室101內，載置於基座102上。其次，利用加熱器103經由基座102來將晶圓W加熱至例如150～400℃，藉由排氣裝置122的真空泵來將腔室101內排氣，而使腔室101內的壓力真空排氣至例如133～1333Pa。
其次，將氫氣體例如設為10～1120mL/min(sccm)的流量，將作為稀釋氣體的Ar氣體例如設為0～755mL/min(sccm)的流量來對腔室101內導入氣體，且將氫分壓設為4～1333Pa程度來進行含氫環境下的退火處理。
如此一來，藉由在含氫環境下進行退火，膜中的C，O及表面的CO會脫離而Ru會結晶化，且藉由氫的作用，C會從CVD-Ru膜脫離，因此不會發生膜表面及膜中之C的偏析，CVD-Ru膜的表面會成為清淨的狀態。藉此，在之後的Cu晶種膜的形成時，Cu容易浸潤，CVD-Ru膜的表面全體可成為被極薄的Cu晶種膜所覆蓋的狀態。
退火處理終了後，停止H2 氣體的供給，以Ar氣體來淨化腔室101內，然後，開啟閘閥G，從搬出入口123搬出晶圓W。
圖18是表示被搭載於圖15的處理裝置之進行上述第2實施形態的退火的退火單元的剖面圖。此退火單元基本構造是與圖17的退火單元同樣，對於和圖17相同者附上同樣符號，而省略說明。
此退火單元是具有只供給非活性氣體的Ar氣體之氣體供給機構130。氣體供給機構130是具有：Ar氣體供給源132、及從Ar氣體供給源132到氣體導入部105的Ar氣體供給配管131，使Ar氣體能夠導入腔室101內。在Ar氣體配管131設有流量控制用的質量流控制器133及其前後的閥134a，134b。非活性氣體並非限於Ar氣體，亦可為N2 氣體等其他的非活性氣體。
並且，在腔室101的頂壁設有大氣導入口140，在此大氣導入口140連接大氣導入配管141，可經由此大氣導入配管141來導入大氣至腔室101內。在大氣導入配管141設有閥142。
在如此構成的退火單元中，首先，開啟閘閥G來從搬出入口123將CVD-Ru膜成膜後的晶圓W搬入至腔室101內，載置於基座102上。其次，利用加熱器103經由基座102來將晶圓W加熱至例如150～400℃，藉由排氣裝置122的真空泵來將腔室101內排氣，使腔室101內的壓力真空排氣至例如133～1333Pa。
其次，以例如7～755mL/min(sccm)的流量來將Ar氣體導入腔室101內，將腔室101內的壓力設為133～1333Pa程度，進行非活性氣體環境下的退火處理。藉此，膜中的C，O及表面的CO會脫離而Ru結晶化，但在膜表面及膜中C會偏析。
於是，Ar氣體退火後，開啟閥142，經由大氣導入配管141來導入大氣至腔室101內，使晶圓W大氣暴露。藉此，偏析的C會藉由大氣中的氧來成為CO而脫離，CVD-Ru膜的表面成為清淨的狀態。因此，在之後的Cu晶種膜的形成時，Cu容易浸潤，CVD-Ru膜的表面全體可成為被極薄的Cu晶種膜所覆蓋的狀態。
退火處理終了後，開啟閘閥G，從搬出入口123搬出晶圓W。
以上，說明有關本發明的實施形態，但本發明並非限於上述實施形態，亦可實施各種的變形。例如，在上述實施形態是顯示有關使用羰基釕(Ru3 (CO)12 )作為用以形成CVD-Ru膜的有機金屬化合物來進行的例子，但並非限於此，亦可使用釕的戊二烯基化合物等其他的有機金屬化合物作為成膜原料。
又，上述實施形態是顯示在形成有溝的晶圓形成CVD-Ru膜及Cu晶種膜的例子，但亦可為具有孔的晶圓，或具有溝及孔的晶圓。
又，上述實施形態所使用的裝置的構成也只不過是舉例顯示，亦可使用其他各種構成的裝置。
11．．．Si基板
12．．．層間絕緣膜
13．．．溝
14．．．屏障膜
15．．．CVD-Ru膜
16．．．Cu晶種膜
17．．．Cu電鍍
18．．．中央空洞
20．．．處理裝置
21．．．PVD-Ti膜成膜單元
22．．．CVD-Ru膜成膜單元
23．．．退火單元
24．．．Cu晶種膜成膜單元
25．．．搬送室
26、27．．．承載室
28．．．搬出入室
29、30．．．載體安裝埠
32．．．搬送裝置
33．．．旋轉‧伸縮部
34a，34b．．．支持臂
36．．．搬送裝置
37a、37b．．．支持臂
38．．．軌道
40．．．控制部
41．．．製程控制器
42．．．使用者介面
43．．．記憶部
51．．．腔室
52．．．基座
53．．．支撐構件
55．．．加熱器
56．．．加熱器電源
60．．．淋浴頭
61．．．氣體導入口
62．．．氣體擴散空間
63．．．氣體吐出孔
71．．．排氣室
72．．．排氣配管
73．．．排氣裝置
77．．．搬出入口
80．．．氣體供給機構
81．．．成膜原料容器
82．．．加熱器
83．．．載氣供給配管
84．．．載氣源
85．．．氣體供給配管
86．．．質量流控制器
87a，87b．．．閥
88．．．流量計
89a，89b．．．閥
90．．．稀釋氣體供給配管
91．．．稀釋氣體源
92．．．質量流控制器
93a，93b．．．閥
101．．．腔室
102．．．基座
103．．．加熱器
104．．．加熱器電源
105．．．氣體導入構件
110．．．氣體供給機構
111．．．H2 氣體供給配管
112．．．H2 氣體供給源
113．．．質量流控制器
114a，114b．．．閥
115．．．Ar氣體供給配管
116．．．Ar氣體供給源
117．．．質量流控制器
118a，118b．．．閥
120．．．排氣口
121．．．排氣配管
122．．．排氣裝置
123．．．搬出入口
130．．．氣體供給機構
131．．．Ar氣體供給配管
132．．．Ar氣體供給源
133．．．質量流控制器
134a，134b．．．閥
140．．．大氣導入口
141．．．大氣導入配管
142．．．閥
G．．．閘閥
C．．．載體
W．．．晶圓
圖1是表示本發明的第1實施形態的方法的流程圖。
圖2A是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖2B是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖2C是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖2D是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖2E是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖2F是表示本發明的第1實施形態的方法的工程的工程剖面圖。
圖3是表示CVD-Ru膜的剛成膜之後的狀態的模式圖。
圖4是表示CVD-Ru膜的成膜後，在非活性氣體環境下進行退火的狀態的模式圖。
圖5是表示在非活性氣體環境下進行退火之後的CVD-Ru膜形成Cu晶種膜的狀態的模式圖。
圖6是表示在圖5的狀態下形成有Cu晶種膜的溝內埋入Cu電鍍的情況的模式圖。
圖7是表示在本發明的第1實施形態中，CVD-Ru膜成膜後，進行氫環境下的退火的狀態的模式圖。
圖8是表示在本發明的第1實施形態的氫環境下的退火後，形成Cu晶種膜的狀態的模式圖。
圖9是表示在圖8的狀態下形成有Cu晶種膜的溝內埋入Cu電鍍的情況的模式圖。
圖10是表示本發明的第2實施形態的方法的流程圖。
圖11A是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11B是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11C是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11D是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11E是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11F是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖11G是表示本發明的第2實施形態的方法的工程的工程剖面圖。
圖12是表示在本發明的第2實施形態中，CVD-Ru膜成膜後，進行非活性環境下的退火，且進行大氣暴露的狀態的模式圖。
圖13是表示在形成CVD-Ru膜後，藉由二次離子質量分析計(SIMS)來分析無退火及各種的條件下進行退火時的膜厚方向的C濃度的結果。
圖14是表示針對形成CVD-Ru膜後，進行非活性氣體退火及Cu晶種膜成膜的以往樣品與進行含氫環境退火及Cu晶種膜成膜的第1實施形態的樣品來比較實施Cu電鍍的狀態。
圖15是表示使用於本發明的第1實施形態及第2實施形態的實施之多腔室型式的處理裝置的平面圖。
圖16是表示搭載於圖15的處理裝置之CVD-Ru膜成膜單元的剖面圖。
圖17是表示被搭載於圖15的處理裝置之進行上述第1實施形態的含氫環境下的退火的退火單元的剖面圖。
圖18是表示被搭載於圖15的處理裝置之進行上述第2實施形態的退火的退火單元的剖面圖。

Claims (6)

  1. 一種半導體裝置的製造方法，其特徵係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用羰基釕，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行含氫環境下的退火之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述含氫環境下的退火係於150~400℃進行。
  3. 一種半導體裝置的製造方法，其特徵係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用羰基釕，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行非活性氣體環境下的退火之工程；前述非活性氣體環境下的退火之後，使前述Ru膜大氣暴露之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，前述非活性氣體環境下的退火係於150~400℃進行。
  5. 一種記憶媒體，係於電腦上動作，記憶有用以控制處理裝置的程式之記憶媒體，其特徵為：前述程式係於執行時，以能夠進行半導體裝置的製造方法的方式，使電腦控制前述處理裝置，該半導體裝置的製造方法係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用羰基釕，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行含氫環境下的退火之工程；及在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
  6. 一種記憶媒體，係於電腦上動作，記憶有用以控制處理裝置的程式之記憶媒體，其特徵為：前述程式係於執行時，以能夠進行半導體裝置的製造方法的方式，使電腦控制前述處理裝置，該半導體裝置的製造方法係包含：對具有溝及/或孔的基板，形成金屬屏障膜之工程；在前述金屬屏障膜的上面，使用羰基釕，藉由CVD在基板上形成Ru膜之工程；對形成有前述Ru膜的基板，進行非活性氣體環境下的退火之工程；前述非活性氣體環境下的退火之後，使前述Ru膜大氣暴露之工程； 在前述退火後的Ru膜的上面形成用以在溝及/或孔內埋入Cu電鍍的Cu晶種膜之工程。
TW99107153A 2009-03-12 2010-03-11 CVD-Ru film formation method and manufacturing method of semiconductor device TWI467044B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009059605A JP5193913B2 (ja) 2009-03-12 2009-03-12 ＣＶＤ−Ｒｕ膜の形成方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW201043721A TW201043721A (en) 2010-12-16
TWI467044B true TWI467044B (zh) 2015-01-01

Family

ID=42728220

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99107153A TWI467044B (zh) 2009-03-12 2010-03-11 CVD-Ru film formation method and manufacturing method of semiconductor device

Country Status (6)

Country Link
US (1) US20120064717A1 (zh)
JP (1) JP5193913B2 (zh)
KR (1) KR101291821B1 (zh)
CN (1) CN102349138A (zh)
TW (1) TWI467044B (zh)
WO (1) WO2010103930A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012133400A1 (ja) * 2011-03-30 2012-10-04 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US20130146468A1 (en) * 2011-12-08 2013-06-13 Applied Materials, Inc. Chemical vapor deposition (cvd) of ruthenium films and applications for same
US8517769B1 (en) 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8673766B2 (en) * 2012-05-21 2014-03-18 Globalfoundries Inc. Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition
JP2014017345A (ja) * 2012-07-09 2014-01-30 Tokyo Electron Ltd Ｃｕ配線の形成方法
JP2015160963A (ja) * 2014-02-26 2015-09-07 東京エレクトロン株式会社 ルテニウム膜の成膜方法および成膜装置、ならびに半導体装置の製造方法
US10932371B2 (en) 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
JP6467239B2 (ja) * 2015-02-16 2019-02-06 東京エレクトロン株式会社 ルテニウム膜の成膜方法、成膜装置及び半導体装置の製造方法
KR102324826B1 (ko) 2015-04-02 2021-11-11 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
JP6419644B2 (ja) 2015-05-21 2018-11-07 東京エレクトロン株式会社 金属ナノドットの形成方法、金属ナノドット形成装置及び半導体装置の製造方法
US9805976B2 (en) 2016-01-08 2017-10-31 Applied Materials, Inc. Co or Ni and Cu integration for small and large features in integrated circuits
US20170241014A1 (en) * 2016-02-19 2017-08-24 Tokyo Electron Limited Ruthenium metal deposition method for electrical connections
US20170241019A1 (en) * 2016-02-22 2017-08-24 Ultratech, Inc. Pe-ald methods with reduced quartz-based contamination
CN108475638B (zh) * 2016-05-16 2022-11-18 株式会社爱发科 Cu膜的形成方法
JP6807251B2 (ja) 2017-03-02 2021-01-06 東京エレクトロン株式会社 ルテニウム配線の製造方法
US10700009B2 (en) 2017-10-04 2020-06-30 Tokyo Electron Limited Ruthenium metal feature fill for interconnects
US10917966B2 (en) 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias
JP2020147772A (ja) * 2019-03-11 2020-09-17 東京エレクトロン株式会社 成膜装置及び成膜方法
US20220139776A1 (en) * 2020-11-03 2022-05-05 Tokyo Electron Limited Method for filling recessed features in semiconductor devices with a low-resistivity metal
JP2022152438A (ja) * 2021-03-29 2022-10-12 東京エレクトロン株式会社 ルテニウム膜の成膜方法及び処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069383A1 (en) * 2005-09-28 2007-03-29 Tokyo Electron Limited Semiconductor device containing a ruthenium diffusion barrier and method of forming
JP2008244017A (ja) * 2007-03-26 2008-10-09 Ulvac Japan Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389913B1 (ko) * 1999-12-23 2003-07-04 삼성전자주식회사 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막
JP4342131B2 (ja) * 2001-10-30 2009-10-14 富士通マイクロエレクトロニクス株式会社 容量素子の製造方法及び半導体装置の製造方法
JP2005029821A (ja) * 2003-07-09 2005-02-03 Tokyo Electron Ltd 成膜方法
US20050069641A1 (en) * 2003-09-30 2005-03-31 Tokyo Electron Limited Method for depositing metal layers using sequential flow deposition
JP4889227B2 (ja) * 2005-03-23 2012-03-07 東京エレクトロン株式会社 基板処理方法および成膜方法
JP2008041700A (ja) * 2006-08-01 2008-02-21 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
US7476615B2 (en) * 2006-11-01 2009-01-13 Intel Corporation Deposition process for iodine-doped ruthenium barrier layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069383A1 (en) * 2005-09-28 2007-03-29 Tokyo Electron Limited Semiconductor device containing a ruthenium diffusion barrier and method of forming
JP2008244017A (ja) * 2007-03-26 2008-10-09 Ulvac Japan Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP5193913B2 (ja) 2013-05-08
US20120064717A1 (en) 2012-03-15
TW201043721A (en) 2010-12-16
JP2010212601A (ja) 2010-09-24
KR101291821B1 (ko) 2013-07-31
WO2010103930A1 (ja) 2010-09-16
CN102349138A (zh) 2012-02-08
KR20110124304A (ko) 2011-11-16

Similar Documents

Publication Publication Date Title
TWI467044B (zh) CVD-Ru film formation method and manufacturing method of semiconductor device
TWI669410B (zh) 成膜方法及成膜裝置
US8440563B2 (en) Film forming method and processing system
TWI469218B (zh) Semiconductor device manufacturing method, semiconductor device, electronic device, semiconductor manufacturing device and memory medium
US10629433B2 (en) Method of manufacturing ruthenium wiring
JP5683038B2 (ja) 成膜方法
JP5487748B2 (ja) バリヤ層、成膜方法及び処理システム
JP2024102093A (ja) 間隙充填堆積プロセス
KR101882991B1 (ko) 루테늄막의 성막 방법, 성막 장치 및 반도체 장치의 제조 방법
JP6336866B2 (ja) 半導体デバイスの製造方法、基板処理装置およびプログラム
TWI742098B (zh) 釕（Ｒｕ）配線及該釕配線的製造方法
WO2012133400A1 (ja) Ｃｕ配線の形成方法
KR20140143095A (ko) 산화 망간막의 형성 방법
KR20150022711A (ko) Cu 배선 구조의 형성 방법
TWI663277B (zh) 釕膜之成膜方法及成膜裝置，以及半導體裝置之製造方法
TW201923147A (zh) 用於beol 互連的ald 銅與高溫pvd 銅沉積的集成
TW201347089A (zh) 半導體裝置之製造方法、記憶媒體及半導體裝置
JPH03110842A (ja) 堆積膜形成法
WO2022209982A1 (ja) ルテニウム膜の成膜方法及び処理装置
JPH09205094A (ja) 電子デバイス並びに窒化チタン薄膜の作成方法及び作成装置