TWI462656B - 具有使用多徑長鑽穿孔及通孔之底板的高速路由器 - Google Patents

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Description

具有使用多徑長鑽穿孔及通孔之底板的高速路由器 發明領域
本發明一般是關於底板，本發明尤其是關於用於如封包路由器及交換器此類的高速數位通訊系統之底板配線系統。
 發明背景
一底板一般包含具有一些卡連接插槽或機架(bay)的一印刷電路板。每個插槽或機架包含(例如)固定在底板上的一或多個模組信號連接器或卡邊緣連接器。一可移除電路板或“卡”可被插入每個插槽之連接器內。每個可移除電路板包含用於在該底板上傳輸信號所需的驅動器及接收器，在其他可移除電路板上具有對應的驅動器及接收器。
一或多個導電跡線層在該底板上及/或內形成。該等跡線連接到各個插槽上的個別信號連接點以形成資料線及控制線。
在美國專利6,812,803(名稱為“Passive Transmission Line Equalization Using Circuit Board Through－Holes”，於2004年11月2日發證，其以參照方式被併入本文)中，本申請案之一發明人描述了一高速路由器底板設計。此設計可應用於極其高的發訊速度、大的板尺寸以及高的整體通量。在美國專利申請案10/454735(名稱為“High－Speed Router with Backplane Using Tuned－Impedance Thru－Holes and Vias”，於2003年6月3日提出申請，其以參照方式被併入本文)中，本發明之一發明人描述了調諧阻抗通孔之相關技術。以及在美國專利申請案11/009408(名稱為“Backplane with Power Plane Having a Digital Ground Structure in Signal Regions”，於2004年12月8日提出申請，其以參照方式被併入本文)中，本發明之一發明人描述了用於進一步改良此底板設計之相關技術。
依據本發明之一實施例，係特地提出一種電路板，包含：多數個由絕緣層隔開的導電層，該等導電層中的至少一些被圖形化以包含跡線；以及一第一孔，穿過該電路板，且在該孔之一第一縱向部分具有一導電內襯，該導電內襯電氣連接到該等導電層中的至少一第一者上的該等跡線中的一第一者，該孔具有一不具有任何導電內襯的第二縱向部分，與該孔之一第一端相鄰，該孔之該第二縱向部分包含從與該孔之該第一端相鄰的一第一剖面至與該孔之該第一端縱向隔開的一第二剖面的至少一過渡。
依據本發明另一實施例，係特地提出一種電路板，包含：多數個導電跡線層以及多數個由絕緣層隔開的導電接地板層，該等導電層被組配使得該等導電跡線層被各自設置在一對介電接地板層之間，該等導電跡線層各自包含多數個差動發訊跡線對；以及多數個孔對，被設置在該等差動跡線對之終止點上，該等孔中的至少一第一子組具有一部分導電內襯，該部分導電內襯電氣接觸與該等孔相關的 差動跡線對終止點，該第一子組內的該等孔包含一不具有任何導電內襯的端截面，該端截面包含從一第一剖面到一第二剖面的至少一過渡，其中被包括在該第一子組內的該等孔對由實質上彼此相同的孔對組成。
依據本發明又一實施例，係特地提出一種路由器，包含如以上所述的電路板。
依據本發明再一實施例，係特地提出一種用於製造一包含多數個差動發訊跡線對的電路板之方法，該等差動發訊跡線對在該電路板內的導電跡線層上形成，該方法包含以下步驟：組配包含多數個包含差動發訊跡線對的導電跡線層以及絕緣層到一板內，每個差動發訊跡線包含終止襯墊；在每個差動發訊終止襯墊之位置上形成穿過該電路板的一孔以穿過該終止襯墊；電鍍該等孔以形成連接到該跡線終止襯墊的每個孔內的一導電內襯；對於該等電鍍孔中的至少一些，自與該電鍍孔之至少一端相鄰的一縱向部分去除該導電內襯，使得該縱向部分包含從與該孔之該末端相鄰的一第一剖面到與該孔之該末端縱向隔開的一第二剖面的至少一過渡。
圖式簡單說明
本發明藉由閱讀參看以下圖式的揭露被最佳地理解，其中：第1圖包含一高速路由器/交換器之一方塊圖；第2圖描述了用於在一線卡進入一路由器/交換器且在另一線卡退出該路由器的傳輸之一可能的路徑； 第3圖顯示了依據一實施例的一路由器底板電路板之外部佈局；第4圖顯示了依據一實施例的第3圖中顯示的路由器底板之截面圖內的完整材料堆疊；第5A－E圖以截面圖描述了依據一實施例的用於製造第3圖中顯示的路由器底板之一信號穿孔以及一接地孔的各個步驟；第6A及6B圖以截面圖描述了依據一實施例的用於製造第3圖中顯示的路由器底板之截面圖內的兩個信號穿孔之步驟；第7A及7B圖描述了依據一實施例的用於製造一差動對之相鄰層交換通孔之步驟；第8、9及10圖顯示了依據幾個實施例的兩個信號穿孔之間的一層交換信號線之截面圖；以及第11圖描述了可應用於以上所揭露的截面圖之幾個示範性跡線路由實施例。
 較佳實施例之詳細說明
在本揭露之脈絡下，幾個詞語已被指定特別的意思。如本文所使用的，高速發訊表示以一大於2.5Gbps之資料率在一差動信號對上發訊。一高速發訊層或高速差動跡線板包含高速差動信號跡線對，但是也可包含較低速度及/或單端跡線。一核心介電層是在組裝一電路板之前被固化且電鍍的介電層。一b級介電層是在將核心組裝到電路板內期間 固化的介電層。差動發訊(或平衡發訊)是以下一模式的信號傳輸：使用兩個導體，其中每個導體攜載相等大小但是相反極性的信號。單端型發訊(或非平衡發訊)是以下一模式的信號傳輸：其中一導體攜載相對於一共同低端的信號。若該跡線與其差動對跡線之間的阻抗小於該跡線與接地端之間的阻抗，則該差動跡線之阻抗比單端型跡線更具有差異。一發訊穿孔(thru－hole)將一電路板外部的一信號耦接到該電路板內部的一導體。一通孔(via)耦接不同跡線路由層上的兩個內部電路板導體之間的一信號。
‘803專利中描述的較佳實施例包含一些非習知的設計特徵，例如一高的層數(以及大的整體厚度)、厚的電源板以及一特殊的介電材料。雖然該等底板具有以兆位元/秒量測的通量及高瓦特、低雜訊電源分佈，但是該等特徵中的一些被用以趨向於需提高成本及層數才能獲得此較大效能。此外，收發器(串列器/解串列器或串化器/解串化器)技術繼續發展，使得甚至較高速度、較低損失及較低雜訊底板方案是需要的或者可能很快被需要。
在本實施例中，層數藉由使用層交換通孔被減少。現在已發現將此等通孔併入高速差動發訊路徑可被實現，沒有不可接受的降低差動通道，甚至由於通孔及/或穿孔設計之進一步的改良具有增加的通道位元率。現在也已發現此改良可大大地減少串音及自該通孔及穿孔發射出的射頻(RF)雜訊。
在至少一些實施例中，該改良包括一選擇性後鑽孔製 程及/或前鑽孔製程。包含自一穿孔移除導電內襯(liner)之一短截頭(stub)部分的一固定直徑鑽孔步驟之後鑽孔製程是已知的。現在已發現使用(例如)一步進後鑽孔剖面，在信號反射衰減、串音衰減以及電磁干擾(EMI)衰減之大的改良是可能的。例如，一導電內襯之一短截頭部分可利用兩個具有不同鑽孔深度及直徑的鑽孔圈被去除，或使用一專用鑽頭，該專用鑽頭以一個鑽孔圈產生此一後鑽孔剖面。此等及其他實施例之細節在以下結合特定實施例被描述。
整體路由器概述
可用於該等實施例的一底板及路由器設計之一簡短描述將被用作該等實施例之序言。第1圖顯示了一路由器20之一高階方塊圖。線卡30、40、50及60提供實體埠到該裝置。例如，線卡30及40可各自提供多達90個十億位元乙太網埠22給路由器20。線卡50提供多達16個百億位元乙太網埠52，且線卡60提供多達4個OC－48同步光纖網路封包(POS)埠62。雖然4個線卡被顯示，但是許多底板提供複數槽以容納較多的卡，例如在一實施例(在第3圖中被描述)中多達14個線卡，以及在另一實施例中多達7個線卡。使用者可藉由適當地選擇線卡之數目及類型而組配裝置20以容納不同的訊務容量、訊務模型以及實體埠混合。
交換架構(switching fabric)70將每個被路由的資料封包從封包之流入埠/線卡交換到該封包之流出埠/線卡。交換架構70透過兩個全工交換架構埠連接連接到每個線卡(參看，例如至線卡40的埠連接44、46)。交換架構70可基於一 逐時期基準被快速地重新組配(一時期是一被定義的時間片段)。例如，在一時期內，架構70可將封包從流入埠44交換到流出埠54以及從流入埠46交換到流出埠66，且在下一時期，架構70可將封包從流入埠44交換到流出埠64。在任何給定時期，流入埠及流出埠被配對以使用盡可能多的交換埠，沒有過度延遲一特定組的封包。
在第3圖之底板佈局中，該交換架構功能被分佈在連接到插槽SF0至SF8的9個相同的交換架構卡之間。8個交換架構卡被聯動以主動地並聯交換封包資料(第9個提供冗餘度)。在此組態中，一全工交換架構“埠”實際上包含18個連接到一線卡的差動對－－一發射對從該線卡到每個交換架構卡，以及一接收對從每個交換架構卡到該線卡。該等差動對各自在一端上的一特定線卡串化器/解串化器上的一特定線卡與另一端上的交換架構串化器/解串化器之間用於單向的資料傳輸，使得在正常操作期間，所有差動通道保持在作用中且當每個時期開始時準備發送資料。
路由處理模組(RPM)80設於一RPM卡上。RPM 80具有幾個任務。RPM 89負責整體系統操作，即辨別且啟動新的線卡、識別錯誤的線卡、封包路由發掘，以及與該等線卡共用路由表資訊。RPM 80也提供一使用者介面(圖未示)以允許一系統操作者組配系統且查看系統參數。RPM 80也可利用該等線卡實體埠中的任何接收且發送路由器外部的封包。對於該等功能中的每個，RPM 80一般透過一控制匯流排(匯流排90、91、92及93分別用於線卡30、40、50及60) 與該等線卡中的一者進行通訊。與交換架構埠相比，該等控制匯流排可包含一相對低速的通道。在第3圖之底板設計中，也作出以下規定：將連接到路由器20的一第二RPM卡提供失效切換功能。
RPM 80之另一任務是排程交換架構70。在一較佳實施態樣中，RPM 80每時期重新組配交換架構70。RPM 80使用排程匯流排94以將即將到來的時期之交換架構組態發送給交換架構70－－以及線卡30、40、50、60。RPM 80在每個時期嘗試排程盡可能多地架構埠，且確保資料被快速且公平地處理。與該等交換架構埠相比，該排程匯流排可能是一相對低速的通道。
第2圖顯示了當一封包穿過路由器20時所獲得的一示範性資料路徑(該封包在其行程之部分的多個路徑上被分裂－－該等路徑中只有一者被顯示)。第2圖描述了被插入一典型系統內的三個卡－－一流入線卡30、一流出線卡50以及一交換架構卡70a。注意到一全功能系統一般包含至少7個額外的交換架構卡以及至少一功能RPM卡，但是出於簡潔之目的，其等已在第2圖中被省略。
卡30、50及70a被顯示利用板連接器及插座連接到一底板100，其中編號為35、55、75的連接器以及編號為37、57、77的插座是典型的。該等板連接器被壓入其等各自的卡，且該等匹配的插座被壓入該底板。藉由將該等連接器接合到一期望的插槽上的插座，一卡可連接到該底板。設於每個插槽上的其他連接器(例如連接器39)執行如提供電源給 一卡此類的功能。
一卡上的積體電路以及電路功能之分割可以許多方式改變。在第2圖中，線卡電路以一可能的組態被描述：一流入電路(31及51)，用於處理該線卡上接收的封包；一流出電路(32及52)用於處理需被該線卡發送的封包；以及一串化器/解串化器(串列器/解串列器33及53)，用於在該等流入/流出電路與該等交換架構卡之間傳遞封包。交換架構卡電路也以一可能的組態被描述：一交換器71與一串化器/解串化器73進行通訊以傳遞交換器71與線卡之間的封包資料。
一經過路由器20之可能的資料路徑在第2圖中被顯示。一進入的封包PacketIn在一線卡30上的一埠被接收。流入電路31處理該封包，決定適當的路由器流出埠在線卡50上，且以對應線卡50的一佇列將該封包排隊。在一適當的期間，交換器71之一資料路徑被組配(與其他交換架構卡上的對應交換器一起，圖未示)以將資料從線卡30交換到線卡50。在此時期期間，串化器/解串化器33自該佇列接收示範性封包之資料、將其劃分到8個線道、對其串化，且將該資料之一線道發送給8個交換架構卡中的每個。串化器/解串化器33透過包含連接器35、插座37、底板100內的差動對34a、插座77以及連接器75的一實體路徑發送通往交換架構卡70a的該線道資料。串化器/解串化器73接收該資料、將其解串化且將其傳給交換器71。交換器71將該資料交換到線卡50之一適合的通道，接著將該資料傳回給串化器/解串化器73。串化器/解串化器73透過一包含連接器75、插座77、 底板100內的差動對56a、插座57以及連接器55的一實體路徑將該資料重新串化且發送該資料。串化器/解串化器53合併透過來自該等交換架構卡的8個線道上的所接收之串列資料且將被解串列化的資料傳給流出電路52。流出電路52執行額外的封包處理，且將用於在適當的流出埠傳輸的封包排列為PacketOut。
底板佈局
第3圖顯示了如第1及2圖中所描述的一路由器20及底板100之一詳細的底板電鍍佈局。底板100之一頂板區域具有用於16個卡的連接區域(“插槽”)。每一端上外側的7個插槽被各自組配以接受一線卡(插槽LC0至LC6以及LC7至LC13)。正中的兩個插槽被各自組配以接受一路由處理模組(插槽RPM0及RPM1)。每個插槽具有三個被用以分配電源及地信號給一卡的上連接器區域(例如，插槽LC4之區域JL4U0、JL4U1及JL4U2)。在其等之下，每個線卡插槽具有三個高速連接器區域(例如，插槽LC4之區域JLC4A、JLC4B及JLC4C)。該等RPM插槽比該等線卡插槽供應更多的卡連接，因此使用一較高速連接器區域。在一實施例中，該等高速連接器區域被排列以接受Z-PACKTM HS3壓入配合插座，可自Tyco電子公司獲得(之前被AMP合併)。
底板100之一底板區域包含9個卡之連接器區域或插槽。該等插槽中的每個被組配以接受一交換架構卡(插槽SF0至SF8)。每個插槽具有兩個被用以分配電源及地信號給一交換架構卡的下連接器區域(例如插槽SF8之區域 JSF8U0及JSF8U1)。在其等之上，每個交換架構卡插槽具有三個高速連接器區域(例如，插槽SF8之區域JSF8A、JSF8B以及JSF8C)。
底板區域也包含用於將電源及地連接到該底板的連接器區域。兩個48伏特的電源分配層被嵌入底板100，一“A”電源分配層以及一“B”電源分配層。在底板100之左下方，兩個大的多穿孔區域48VA以及48VA RTN允許連接“A”電源供應器且將導線返回到一電源供應器，且一第三大區域GGND允許連接一共同地端。一“B”電源分配層至一第二電源供應器之類似的連接存在底板100之右下方。
現在參看第4圖，被用以產生一實施例中的底板100的材料“堆疊”120以截面圖被描述。該材料堆疊120具有26個由適合的絕緣層隔開的導電層L01至L26。對於每個導電層，第4圖將一以毫英吋為單位的層厚度以及一該層之識別符作為該層之標記。被標示為“GND”的層是數位接地板層，由1盎司銅建構。被標示為“HSn”的層是高速發訊層，其中n表示層數，也由1盎司銅建構。兩個“A 48V”層是一電源供應器之供應(“dc”)及返回(“rtn”)，且兩個“B 48V”層是另一電源供應器之供應及返回，且都由4盎司銅建構。對於每個絕緣層，該層附隨與該層是否是一核心層或b級層有關的描述，且該層之最終的厚度以毫英吋為單位。
為了達成高發訊速度，該等介電層使用一以每秒數十億位元發訊速率的具有比習知FR－4介電系統低很多的損失之介電。兩個此材料是FR406以及IS620，都可自Isola集團 獲得。對於核心層，具有50.2%含脂率的玻璃型號2113之兩層被使用。對於發訊b級層，三層被使用，其中玻璃型號1080/106/1080及含脂率65%/75%/65%被使用。對於鄰接一電源板的b級層，一具有57%含脂率的玻璃型號2113被使用，其中三個玻璃層在L11與L12之間以及在L15與L16之間，以及四個玻璃層在L13與L14之間。
導電層之組配也增強發訊速度且幫助控制電磁干擾(EMI)。每個高速層(具有其差動發訊跡線)近似相等地隔開且在兩個數位接地面之間形成，例如高速層HS1在底板L02與L04之間的層L03上形成。4個電源分配層L12至L15透過4個數位地端(L10、L11、L16及L17)在該材料堆疊之中心與其餘堆疊隔離開。此外，兩個電源供應平面被設置在兩個電源返回平面之間以提供又一絕緣層。因此產生一種提供乾淨的電源分佈及高速信號的良好隔離之材料堆疊。
一額外的觀察是為了提供該等能力，完整的材料堆疊相對較厚，大約236毫英吋，包括26個導電層。
穿孔及通孔製造
第5A－5E圖以截面圖描述了在一實施例中的用於構造一接地穿孔170以及一底板發訊穿孔180的幾個製造步驟。首先參看第5A圖，包含穿孔170及180(以虛線顯示)之最終位置的底板之一截面圖140在鑽孔之前被顯示。除了遮罩及跡線阻抗控制之外，該等數位接地層將被用以該發訊穿孔180之位置上的短截頭阻抗控制。分別在803’專利及735’專利中，導電襯墊(pad)被設於高速發訊穿孔及通孔之位置上 的被選擇的接地板層上的底板內以減少由於穿孔/通孔短截頭引起的該線上的短截頭反射，從而改良差動對之阻抗特性。在發訊穿孔180之期望的位置上，幾個接地板層(L02、L08、L19以及L25)匹配非功能性襯墊(181、182、183及184)。該等襯墊是非功能性的，因為它們不需要被用以幫助組配、對準、板整合或者完成一信號路徑，且不被用以將穿孔180連接到一跡線或板層。該等襯墊調整由該等穿孔形成的短截頭之阻抗，因此減少反射，從而改良經過該底板的信號之品質。
連接到一信號跡線188的另一襯墊186在此例中在發訊穿孔180之期望的位置上的高速發訊層HS4上形成。此襯墊將被用以將一信號耦接到該底板。
第5B圖顯示了在鑽穿孔170及180之後的截面圖140在一實施例中，該等穿孔被鑽一24毫英吋直徑。在鑽孔之後，襯墊181、182、183、184及186是環形的，其中一內邊緣與穿孔180之側壁一致。穿孔170被鑽穿接地板層L02、L04、L06、L08、L10、L11、L16、L17、L19、L21、L23及L25。穿孔170也被鑽穿電源供應層L12、L13、L14及L15，雖然每個電源供應層之特定截面將連接到數位接地板且未連接到該層供應電源之部分，如’408申請案中詳細描述的。
第5C圖顯示了在對該等穿孔170及180進行銅電鍍之後的截面圖140，例如至一大約1至1.5毫英吋之電鍍厚度。穿孔170現在包含一電氣耦接到地平板層L02、L04、L06、L08、L10、L11、L16、L17、L19、L21、L23及L25以及電 源板層L12、L13、L14以及L15的導電內襯。現在穿孔180包含一電氣耦接到襯墊181、182、183、184以及186的導電內襯。
已知藉由對一穿孔之短截頭部分進行“後鑽孔”而減少短截頭反射。該後鑽孔製程使用具有足夠直徑的一鑽頭自該穿孔之一短截頭部分去除導電電鍍，從而去除形成於該短截頭的導電路徑。
在第5D圖，此一製程被用以自穿孔170去除層L11以下的導電內襯，例如藉由自截面140之底部鑽至一深度D，使用一28至29毫英吋之鑽孔直徑。一鑽孔停止間隙(stop clearance)SC(例如，距離層HS4上的信號襯墊大約20毫英吋)被指定以避免當鑽到鑽孔深度D時不小心稍微過度鑽孔而引起切斷跡線188之連接。此停止間隙餘留在該跡線之下產生一小的20毫英吋短截頭。
現在正在被研究的差動發訊速度包含大的能量，其第一次被認為，具有以底板厚度之等級的自由空間波長之頻率。例如，第4圖之材料堆疊120具有一236毫英吋之標稱厚度，粗略等效於以8GHz的一射頻(RF)信號之自由空間波長。當此一板被用於以(例如)每秒25億位元二進制發訊時，達到大概13GHz(λ＝145毫英吋)的頻率可包含有用的發訊資訊。
現在相信一穿孔或通孔可作為以此等波長之波導，即使該穿孔或通孔被後鑽孔以減少電子短截頭長度。雖然穿孔本身之導電短截頭部分內的信號反射可藉由標準的後鑽 孔被大大地減少，但是RF能量可能沿著該穿孔之被後鑽孔的部分(第5D圖中的長度D)發出，且仍可產生有害的影響。雖然此RF能量之一些流出板外，但是此RF能量之一部分自該穿孔之開口端被反射，由於能量沿著該波導傳播，其被視為一大的阻抗不匹配。該阻抗不匹配將RF能量反射回向該穿孔之導電區域。此被發射的RF能量可重新耦接到信號路徑，或者可側向地傳播經過該介電材料，且將串音耦接到其他信號路徑或者耦接到地平面系統。
本文已認識到在一些有用的頻道頻率上，後鑽孔之長度D可相當於該等頻率之一半波長或其整數倍。現在認為，這在或接近此等頻率上，自該穿孔末端產生有害的駐波反射。隨著頻率增加，由於波長改變，此等駐波趨向交替地於建設性地且破壞性地被重新引入該信號線及/或耦接到該底板內。此影響被認為是可觀察到的當在頻道頻率響應曲線中有不被期望的漣波時。在一板特性測量中，一大約±4dB之漣波重疊在平均頻率響應上，其至少部分被認為是由於穿孔及通孔反射。在應用以下描述的一實施例之前，在此板中，不期望的頻道衰減漣波被觀察到，包括具有集中在大概6與8GHz的過多信號損失之幾個區域。現在已觀察到此等信號衰減漣波對應被選擇給以特定層深度的穿孔及通孔的後鑽孔深度D。一6GHz信號具有一大約156毫英吋之自由空間半波長，粗略對應一被用於通孔的一後鑽孔(或在一些情形中是前鑽孔)深度。一8GHz信號具有一大約118毫英吋之自由空間半波長，粗略對應一被用於穿孔的後鑽孔 深度。
本實施例利用一第二次後鑽孔圈減少了RF反射干擾之可能性，如第5E圖中所示。利用一28至29毫英吋鑽孔直徑被後鑽孔至一D之深度的孔180現在利用一34至36毫英吋鑽孔直徑被第二次後鑽孔至一D/2之深度。現在相信兩個孔剖面之間的波導結構之不連續性破壞了被單次鑽孔的穿孔內存在的共振反射，因此減少了頻道頻率響應內的漣波且減少串音。
兩個孔剖面之間的直徑之差值控制能量在過渡點上的分佈且可如期望地被調整。百分之十至二十的直徑之差值已被觀察到在測試情形中產生良好的結果，例如在以10GHz測量的電子效能中至少5dB改良。
過渡點之深度也可被調整。在測試情形中，在該穿孔之被後鑽孔的部分中間的一過渡點已被觀察到產生良好的結果。現在認為此過渡深度之一優點是，對於具有後鑽孔深度之兩倍的波長之能量，自第二次後鑽孔過渡點反射的該波長之能量傳播一半個波長回到該穿孔之導電部分，因此可消除本身。該穿孔之被後鑽孔的部分的兩半具有一1/4波長之反射路徑，因此可用以消除在該穿孔之整個被後鑽孔的部分之共振波長的反射的能量。
第6A及6B圖描述了一可能的串音組態，具有分別被用於連接兩個個別信號跡線(不是相同的差動對之部分)188及198的兩個相鄰穿孔180及190。信號跡線188位於信號層HS4上，且信號跡線198位於信號層HS3上。在第6B圖中，穿孔 180已被後鑽孔至一深度D1，且穿孔190已被後鑽孔至一深度D2，其中D1及D2分別基於跡線層HS4及HS3之位置。每次後鑽孔之後是具有較大的直徑的一第二次後鑽孔圈至原始深度的一半。因為每個穿孔內的共振被消除，所以相鄰穿孔之間的串音也被減少。
第7A及7B圖描述了一對通孔200及210，被用以將一差動信號從一高速跡線層上的一對差動跡線傳遞到另一高速跡線層上的一對差動跡線。不是該底板上的所有差動對都使用一層交換通孔對，但是選擇性地使用此特徵簡化了跡線路由且允許使用較少的路由層。在第7A圖，通孔對200、210分別電氣連接到一層HS4差動跡線對202、212，以及分別連接到一層HS5差動跡線對204、214。與穿孔不同，通孔不需要外部連接，且直徑一般較小。在一實施例中，通孔200及210具有一16毫英吋直徑。
在第7B圖中，通孔200及210已被同樣地後鑽孔及前鑽孔，對每個通孔使用兩步鑽孔圈。一第一鑽孔圈使用一20至21毫英吋之直徑至一深度D，且一第二鑽孔圈使用一24至26毫英吋之直徑至一深度D/2。在此實施例中，D是50至60毫英吋，對應在15與20GHz之間的頻率之半波長。基於此範圍內的頻率是否有關，一設計者可選擇對該等通孔進行單次鑽孔，或者不執行鑽孔且依靠接地層L02、L08、L19以及L25上的非功能性襯墊以減少短截頭反射。
第8圖描述了沿著自一示範性穿孔230、穿過一跡線235至一連接到該穿孔的通孔240，且穿過一跡線245至另一穿 孔250的一個單一信號路徑截取的一底板截面圖220。一連接器260將穿孔230耦接到接合到連接器260的一外部元件(圖未示)，且一連接器270將穿孔250耦接到接合到連接器270的一外部元件(圖未示)。該等外部元件可以是(例如)與線卡或交換架構卡上的Z－PACKTM HS3連接器區塊接合的Z－PACKTM HS3連接器插座。只有跡線235及245之末端被顯示，使得穿孔及通孔細節可見。一般而言，一組並行的穿孔、跡線以及一通孔遵循一類似的程序以形成一差動對。
在第8圖中，跡線235在層HS5上分佈且跡線245在層HS4上分佈。因此，穿孔230及250被二次後鑽孔至個別深度D1及D2，如以上實施例中所描述的，且通孔240被二次後鑽孔且二次前鑽孔至一深度D1，如以上的實施例中所描述的。基於感興趣的頻率，由於短的距離，一設計者可選擇性地選擇單次鑽穿孔230及通孔240，或者不在230及240內鑽短截頭，且依靠非功能性襯墊減少短截頭反射。
第9圖包含與第8圖中的類似的一截面組態，形成在一連接器360、一穿孔330、一跡線335、一通孔340、一跡線345、一穿孔350以及一連接器370之間的一信號路徑。在此例中，跡線335在層HS3上佈線且跡線345在層HS4上佈線。穿孔330及350都被後鑽孔至一深度D3(大約在板中間)接著被後鑽孔至一D3/2之深度至一較大的直徑。通孔340被後鑽孔至一D4之深度，在GND層L10及L11之間停止，接著被後鑽孔D4/2之深度至一較大直徑。通孔340未被前鑽孔，但是在其頂端依靠非功能性襯墊控制短截頭反射。雖然可能將 穿孔鑽得更深且至不同的深度，但是選擇一共同深度簡化了鑽孔製程，且認為選擇一不同的深度給穿孔及中間通孔改良了通道頻率響應。
第10圖包含與第9圖類似的一截面組態，從而在一連接器460、一穿孔430、一跡線435、一通孔440、一跡線445、一穿孔450與一連接器470之間形成一信號路徑。在此例中，跡線435在層HS6上佈線且跡線445在層HS5上佈線。穿孔430及450沒有被後鑽孔，但是依靠非功能性襯墊控制短截頭反射。通孔440被前鑽孔至一D4之深度，在GND層L16與L17之間停止，接著被前鑽孔至一D4/2之深度達到一較大的直徑。通孔440未被後鑽孔，但是依靠非功能性襯墊控制其底端的短截頭反射。
差動對路由
底板上的高速發訊較佳地使用差動跡線對。因此，本揭露之一層面包含高速發訊層內的差動跡線對及穿過通孔之路由佈局，例如通孔340及440.
第11圖顯示了三個連接器區塊區域J1、J2及J3之間的三個差動對之一示範性部分路由佈局500的一平面圖。此部分佈局並不需要對應第3圖中顯示的連接器區塊區域之間的任何特定連接，且差動對路由一般包含比一實際實施例中顯示的距離更長的距離。
第9圖之截面信號路由在第11圖中以平面圖被顯示，連接區塊區域J1及J3作為一差動對之部分。穿孔330及連接器區塊區域J1內的一相同的穿孔332提供連接點給一差動信 號之一端，且分別耦接到層HS3上的一差動跡線對335、337。差動跡線對335、337在通孔340及一相同的通孔342上終止，其將差動信號傳遞給層HS4上的另一差動跡線對345、347。差動跡線對345、347在連接器區塊區域J3內的穿孔350以及一相同的穿孔352上終止。穿孔330、332、350以及352具有第9圖中所示的穿孔剖面。通孔340及342具有第9圖中所示的通孔剖面。
第10圖之截面信號路由也以平面圖在第11圖中被顯示，連接區塊區域J2及J3作為一差動對之部分。連接區塊區域J2內的穿孔430以及一相同的穿孔432提供連接點給一差動信號之一端，且分別耦接到層HS6上的一差動跡線對435、437。差動跡線對435、437在通孔440及一相同的通孔442終止，其將該差動信號傳遞到層HS5上的另一差動跡線對445、447。差動跡線對445、447在連接器區塊區域J3內的穿孔450及一相同的穿孔452終止。穿孔430、432、450及452具有第10圖中所示的穿孔剖面。通孔440及442具有第10圖中所示的通孔剖面。
該等差動對中的許多將不使用一中間層交換通孔對，例如第11圖中所示的差動對535、537。差動對535、537將連接器區塊區域J2內的一穿孔對530、532連接到連接器區塊區域J3內的一穿孔對550、552。若該差動對535、537在該板之上半部的一層上路由(HS1、HS2、HS3或HS4)，則第9圖中所示的穿孔剖面被選擇給所有4個穿孔。若該差動對535、537在該板之下半部的一層上被路由(HS5、HS6、HS7 或HS8)，則第10圖中所示的穿孔剖面被選擇給所有4個穿孔。
使用結合第9－11圖中顯示且描述的原則，一板可只使用兩個不同的發訊穿孔剖面被設計(不考慮信號襯墊之位置“不同的”情形)以及兩個不同的通孔剖面(再次不考慮信號襯墊之位置“不同的”情形)。當通孔限制到板之上半部的兩層之間或者板之下半部的兩層之間的層交換時，一兩步後鑽孔或一兩步前鑽孔被選擇給每個通孔。在該板之上半部具有信號襯墊的發訊穿孔被相同地後鑽孔；在該板之下半部具有信號襯墊的發訊穿孔沒有被後鑽孔。被選擇的數位接地板層上的非功能性襯墊被用以控制在後鑽孔及/或前鑽孔沒有被選擇的地方之短截頭反射。利用此設計，使用一共同鑽孔深度，後鑽孔工具可形成所有具有共同大小的孔。
該項領域內具有通常知識者將認識到的是，本文教示的概念可以許多其他有利方式適用於一特定應用。後鑽孔剖面可使用多於兩個孔剖面，且/或在孔之一截面內可包括一平滑變化的剖面。具有一雙直徑及預設步深度的專用鑽頭將被用以一個單一鑽孔圈鑽兩個後鑽孔剖面。較大直徑、較淺深度的孔可在孔之較小直徑、較深的部分之前被鑽。孔剖面並不需要是圓形的，其中圓形僅是為了製造簡單而被選擇。其他工具及技術可被用以形成其他孔剖面。
雖然一底板實施例已被揭露，但是本文所教示的概念同樣應用於如中間板此類的其他互連組態。
雖然本說明書在幾個位置可指“一”、“另一”或“一些”實施例，但這並不需要表示每個參考是相同的實施例，或者該特徵只應用於一個單一實施例。
20‧‧‧路由器
22,52‧‧‧乙太網埠
30,40,50,60‧‧‧線卡
31,51‧‧‧流入電路
32‧‧‧流出電路
33,53‧‧‧串列器/解串列器
34a,56a,535,537‧‧‧差動對
35,39,55,75,260,270,360,370,460,470‧‧‧連接器
37,57,77‧‧‧插座
44,46‧‧‧流入埠
54,64,66‧‧‧流出埠
62‧‧‧POS埠
70‧‧‧交換架構
70a‧‧‧交換架構卡
71‧‧‧交換器
73‧‧‧串化器/解串化器
80‧‧‧路由處理模組
90,91,92,93‧‧‧匯流排
94‧‧‧排程匯流排
100‧‧‧底板
120‧‧‧材料堆疊
140‧‧‧截面圖
170,180,190,230,250,330,332,350,352,430,432,450,452,530,532,550,552‧‧‧穿孔
181,182,183,184‧‧‧非功能性襯墊
186‧‧‧襯墊
188,198‧‧‧信號跡線
200,210,240,340,342,440,442‧‧‧通孔
202,212‧‧‧層HS4差動跡線對
204,214‧‧‧層HS5差動跡線對
220‧‧‧底板截面圖
235,245,335,337,345,347,435,437,445,447‧‧‧跡線
500‧‧‧佈局
LC0~LC13,RPM0,RPM1,SF0~SF8‧‧‧插槽
L01~L26‧‧‧導電層
J1,J2,J3‧‧‧連接器區塊區域
JL4U0,1,2‧‧‧連接器區域
JLC4A,JLC4B,JLC4C,JSF8A,JSF8B,JSF8C‧‧‧高速連接器區域
JSFU0,JSFU1,SF8U0,SF8U1‧‧‧下連接器區域
SC‧‧‧停止間隙
第1圖包含一高速路由器/交換器之一方塊圖；第2圖描述了用於在一線卡進入一路由器/交換器且在另一線卡退出該路由器的傳輸之一可能的路徑；第3圖顯示了依據一實施例的一路由器底板電路板之外部佈局；第4圖顯示了依據一實施例的第3圖中顯示的路由器底板之截面圖內的完整材料堆疊；第5A－E圖以截面圖描述了依據一實施例的用於製造第3圖中顯示的路由器底板之一信號穿孔以及一接地孔的各個步驟；第6A及6B圖以截面圖描述了依據一實施例的用於製造第3圖中顯示的路由器底板之截面圖內的兩個信號穿孔之步驟；第7A及7B圖描述了依據一實施例的用於製造一差動對之相鄰層交換通孔之步驟；第8、9及10圖顯示了依據幾個實施例的兩個信號穿孔之間的一層交換信號線之截面圖；以及第11圖描述了可應用於以上所揭露的截面圖之幾個示範性跡線路由實施例。
23‧‧‧路由器
30‧‧‧線卡
31‧‧‧流入電路
32‧‧‧流出電路
33‧‧‧串列器/解串列器
34a‧‧‧差動對
35‧‧‧連接器
37‧‧‧插座
39‧‧‧連接器
50‧‧‧線卡
51‧‧‧流入電路
52‧‧‧乙太網埠
53‧‧‧串列器/解串列器
55‧‧‧連接器
56a‧‧‧差動對
57‧‧‧插座
70a‧‧‧交換架構卡
71‧‧‧交換器
73‧‧‧串化器/解串化器
75‧‧‧連接器
77‧‧‧插座
100‧‧‧底板

Claims (38)

  1. 一種電路板，其包含：多數個由絕緣層隔開的導電層，該等導電層中的至少一些導電層被圖形化以包含跡線；以及一第一孔，其穿過該電路板，且在該孔之一第一縱向部分具有一導電內襯，該導電內襯電氣連接到該等導電層中的至少一第一者上的該等跡線中的一第一者，該孔具有不具導電內襯的一第二縱向部分，其與該孔之一第一端相鄰，該孔之該第二縱向部分包含從與該孔之該第一端相鄰的一第一剖面至與該孔之該第一端縱向隔開的一第二剖面的至少一過渡，其中該第一剖面具有一第一寬度，且該第二剖面具有小於該第一寬度之一第二寬度。
  2. 如申請專利範圍第1項所述之電路板，其中該第一孔是一穿孔，其提供一電氣連接至與該電路板接合的一第一元件。
  3. 如申請專利範圍第2項所述之電路板，其中該第一元件在與該穿孔之該第一端相反的一側上接合該電路板。
  4. 如申請專利範圍第1項所述之電路板，其中該孔是一通孔，其提供該等跡線中的該第一者與設於該等導電層上的一第二者上的該等跡線中的一第二者之間的一電氣連接。
  5. 如申請專利範圍第4項所述之電路板，其中該通孔具有不具導電內襯的一第三縱向部分，其與該孔之一第二端 相鄰，該第三縱向部分包含從與該孔之該第二端相鄰的一第三剖面至與該孔之該第二端縱向隔開的一第四剖面的至少一過渡，其中該第三剖面具有一第三寬度，且該第四剖面具有小於該第三寬度之一第四寬度。
  6. 如申請專利範圍第5項所述之電路板，其中該第一寬度與該第三寬度實質上是相等的，且該第二寬度與該第四寬度實質上是相等的。
  7. 如申請專利範圍第1項所述之電路板，其中該第二縱向部分之一長度實質上等於自該孔之該第一端的該等導電層之該第一者的一縱向深度減去一停止間隙。
  8. 如申請專利範圍第1項所述之電路板，其中該第一剖面及該第二剖面實質上是圓形的，該第一剖面具有比該第二剖面至少大百分之十的一直徑。
  9. 如申請專利範圍第1項所述之電路板，其中該第一剖面與該第二剖面之間的過渡約發生在沿著該第二縱向部分之長度的中間。
  10. 如申請專利範圍第1項所述之電路板，其中具有該第二剖面的該第二縱向部分之一截面的一長度與一需被抑制的主射頻能量元件相關，其中該截面的該長度實質上不同於該主射頻之半波長的任何整數倍。
  11. 如申請專利範圍第1項所述之電路板，其中具有該第一剖面的該第二縱向部分之一截面的一長度與一需被抑制的主射頻能量元件相關，其中該截面的該長度實質上不同於該主射頻之半波長的任何整數倍。
  12. 如申請專利範圍第1項所述之電路板，其中具有該第二剖面的該第二縱向部分之一截面的一長度與一需被抑制的主射頻能量元件相關，其中該截面的該長度實質上等於該主射頻之四分之一波長。
  13. 如申請專利範圍第1項所述之電路板，其中該第一孔是提供一電氣連接至接合該電路板的一第一元件之一穿孔，該電路板進一步包含一提供一電氣連接至接合該電路板的一第二元件的一第二穿孔，該第二穿孔在該第二孔之一第一縱向部分中具有一導電內襯且電氣連接到該等導電層中的一者上的該等跡線中的一者，該第二穿孔具有不具導電內襯的一第二縱向部分，其與該第二孔之一第一端相鄰，該第二孔之該第二縱向部分包含從與該第二孔之該第一端相鄰的該第一剖面至與該第二孔之該第一端縱向隔開的該第二剖面的至少一過渡。
  14. 如申請專利範圍第13項所述之電路板，其中該第一穿孔與該第二穿孔實質上是類似的且連接到該等跡線中的該第一者之相反端。
  15. 如申請專利範圍第13項所述之電路板，其中連接到該第二穿孔的該跡線是該等導電層中的一第二者上的一第二跡線。
  16. 如申請專利範圍第15項所述之電路板，其中該第一穿孔之一第二縱向部分之一長度實質上等於從該第一孔之該第一端的該等導電層中的該第一者之縱向深度減去一停止間隙，且該第二穿孔之一第二縱向部分之一長度 實質上等於從該第二孔之該第一端的該等導電層中的該第二者的縱向深度減去該停止間隙。
  17. 如申請專利範圍第16項所述之電路板，其中對於該第一孔及第二孔之該等第二縱向部分，具有該第二孔剖面的該等部分之長度各自實質上等於該等第二縱向部分之個別長度的一半。
  18. 如申請專利範圍第16項所述之電路板，其中對於該第一孔及第二孔之該等第二縱向部分，具有該第二剖面的該第一及該第二孔之該等第二縱向部分之一截面的一長度實質上是相等的。
  19. 如申請專利範圍第15項所述之電路板，進一步包含一通孔，該通孔提供該等跡線中的該第一者與該等跡線中的該第二者之間的一電氣連接。
  20. 如申請專利範圍第19項所述之電路板，該通孔在該通孔之一第一縱向部分具有一導電內襯，且電氣連接到該第一及第二跡線，該通孔具有不具導電內襯的一第二縱向部分，其與該通孔之一第一端相鄰，該通孔之該第二縱向部分包含從與該通孔之該第一端相鄰的一第三剖面至與該通孔之該第一端縱向隔開的一第四剖面的至少一過渡。
  21. 如申請專利範圍第20項所述之電路板，該通孔具有不具導電內襯的一第三縱向部分，其相鄰於該通孔的該第二端，該第三縱向部分包含從與該孔之該第二端相鄰的該第三剖面至與該孔之該第二端縱向隔開的該第四剖面 的至少一過渡。
  22. 如申請專利範圍第20項所述之電路板，該通孔之該第一縱向部分內的該導電內襯經過該等導電層中的至少一者上的一非功能性導電襯墊。
  23. 一種電路板，包含：多數個導電跡線層以及多數個由絕緣層隔開的導電接地板層，該等導電跡線層被組配使其被各自設置在一對接地板層之間，該等導電跡線層各自包含多數個差動發訊跡線對；以及多數個孔對，被設置在該等差動跡線對之終止點上，該等孔中的至少一第一子組具有一部分導電內襯，該部分導電內襯電氣接觸與該等孔相關的差動跡線對終止點，該第一子組內的該等孔包含不具導電內襯的一端截面，該端截面包含從一第一剖面到一第二剖面的至少一過渡，其中該第一剖面具有一第一寬度，且該第二剖面具有小於該第一寬度之一第二寬度，其中被包括在該第一子組內的該等孔對由實質上彼此相同的孔對組成。
  24. 如申請專利範圍第23項所述之電路板，其中該等孔中的該第一子組包含接合到該電路板之一頂部的元件且耦接到位於該電路板之上半部的導電跡線層之發訊穿孔。
  25. 如申請專利範圍第24項所述之電路板，該等孔中的至少一第二子組包含接合到該電路板之一頂部的元件且耦接到設於該電路板下半部的導電跡線層之發訊穿孔，該 等孔中的該第二子組具有一完整的導電內襯。
  26. 如申請專利範圍第25項所述之電路板，該等孔中的該第二子組經過且電氣連接到該等導電接地板層中被選擇的層上的非功能性導電襯墊。
  27. 如申請專利範圍第23項所述之電路板，其中該等孔中的該第一子組之一第二子組包含通孔對，每個此通孔對內的每個通孔具有一部分導電內襯，該部分導電內襯電氣地接觸兩個不同的導電跡線層上的兩個差動跡線對終止點。
  28. 如申請專利範圍第27項所述之電路板，其中當該兩個不同的導電跡線層存在該電路板之上半部時，不具導電內襯的該通孔之該端截面在該電路板之底端形成，且當該兩個不同的導電跡線層存在該電路板之下半部時，不具導電內襯的該通孔之該端截面在該電路板之頂端形成。
  29. 如申請專利範圍第27項所述之電路板，其中該通孔對具有不具導電內襯的一端截面，該端截面具有不同於該第一子組內的其他孔之端截面的長度。
  30. 如申請專利範圍第23項所述之電路板，其中從該第一剖面到一第二剖面的過渡發生大約在該第一子組之每個孔內的該端截面中間。
  31. 一種路由器，包含如申請專利範圍第23項所述之電路板。
  32. 一種用於製造一包含多數個差動發訊跡線對的電路板之方法，該等差動發訊跡線對在該電路板內的導電跡線 層上形成，該方法包含以下步驟：組配多數個包含差動發訊跡線對的導電跡線層以及絕緣層到一板內，每個差動發訊跡線包含終止襯墊；在每個差動發訊終止襯墊之位置上形成穿過該電路板的一孔以通過該終止襯墊；電鍍該等孔以形成連接到該跡線終止襯墊的每個孔內的一導電內襯；對於該等電鍍孔中的至少一些，自與該電鍍孔之至少一端相鄰的一縱向部分去除該導電內襯，使得該縱向部分包含從與該孔之該末端相鄰的一第一剖面到與該孔之該末端縱向隔開的一第二剖面的至少一過渡，其中該第一剖面具有一第一寬度，且該第二剖面具有小於該第一寬度之一第二寬度。
  33. 如申請專利範圍第32項所述之方法，進一步包含將該至少一過渡設置在約該孔之該縱向部分的中間。
  34. 如申請專利範圍第33項所述之方法，其中自該等電鍍孔中的一者去除該導電內襯包含以下步驟：利用一具有一大於該導電內襯之外徑的直徑的第一鑽頭將該孔鑽一距離，該距離等於該縱向部分之長度，且利用一第二鑽頭將該孔鑽至該過渡之該深度，該第二鑽孔具有一至少比該第一鑽頭之該直徑大至少百分之十的直徑。
  35. 如申請專利範圍第34項所述之方法，其中利用該第一鑽頭鑽孔在利用該第二鑽頭鑽孔之前。
  36. 如申請專利範圍第33項所述之方法，其中對於被用以將 信號自該電路板之一頂部注入或接收到該電路板內或外的孔，當該孔連接到該電路板之上半部的一導電跡線層上的一跡線時，自與該孔之下端相鄰的縱向截面去除該導電內襯。
  37. 如申請專利範圍第36項所述之方法，其中對於被用以將信號注入或接收到具有與被去除的底端相鄰的一縱向部分之電路板內或外的孔，去除該縱向部分以對每個此孔形成一類似的縱向部分剖面。
  38. 如申請專利範圍第36項所述之方法，其中該等孔中的至少一些是經過兩個不同的導電跡線層上的終止襯墊之通孔，該方法包含以下步驟：當該通孔連接到該電路板之上半部的兩個導電跡線層上的跡線時，自與一通孔之底端相鄰的縱向部分去除該導電內襯，以及當該通孔連接到該電路板之下半部的兩個導電跡線層上的跡線時，自與該通孔之頂端相鄰的該縱向部分去除該導電內襯。
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