TWI446502B - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
TWI446502B
TWI446502B TW096136919A TW96136919A TWI446502B TW I446502 B TWI446502 B TW I446502B TW 096136919 A TW096136919 A TW 096136919A TW 96136919 A TW96136919 A TW 96136919A TW I446502 B TWI446502 B TW I446502B
Authority
TW
Taiwan
Prior art keywords
wafer
semiconductor device
wire
lead frame
manufacturing
Prior art date
Application number
TW096136919A
Other languages
English (en)
Other versions
TW200834858A (en
Inventor
Shigeki Tanaka
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200834858A publication Critical patent/TW200834858A/zh
Application granted granted Critical
Publication of TWI446502B publication Critical patent/TWI446502B/zh

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01PMEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P1/00Details of instruments
    • G01P1/02Housings
    • G01P1/023Housings for acceleration measuring devices
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01PMEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/0802Details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Measuring Magnetic Variables (AREA)

Description

半導體裝置之製造方法
本發明涉及一種半導體裝置及半導體裝置之製造技術,尤其涉及一種構成為使半導體晶片於傾斜狀態下被密封於樹脂密封體內部之半導體裝置技術。
關於構成例如磁力感測器或加速度感測器等物理量感測器之半導體裝置,存在如下半導體裝置:為了檢出測三維空間內之方位或加速度,於感測器中之半導體晶片處於傾斜之狀態下,將該半導體晶片密封於樹脂密封體之內部。
關於此種半導體裝置,例如在日本專利特開2006-100348號公報(參照專利文獻1)中有所揭示,其具有如下結構:在導線框架之載置部上搭載了半導體晶片後,於將上述導線框架設置在模塑模具上之步驟中,將載置部設定為傾斜。
[專利文獻1] 日本專利特開2006-100348號公報
但是,本發明者對於以傾斜狀態收納半導體晶片的構成之半導體裝置進行研究之後,發現有以下問題。
本發明者所研究之半導體裝置中,於支撐搭載半導體晶片之翼片(tab)的翼片懸吊導線背面,利用模壓(coining)等形成凹部。此凹部係使翼片傾斜時成為起點之部分。
此處,若使此凹部過深,則難以使用於模壓之成形模具 由翼片懸吊導線分離,生產能力降低,因此不能過深。但是,若凹部較淺,則翼片懸吊導線背面之凹部位置上的模塑樹脂部分會變薄,於去除凸起時該模塑樹脂部分被除去,翼片懸吊導線的一部分露出的結果,在其後之鍍敷處理時,於該露出的翼片懸吊導線部分違反設計,金屬鍍敷附著。因此,會產生鍍敷附著不良(外觀不良),或者以該金屬鍍層為起因而於模塑樹脂產生龜裂,從而導致半導體裝置之良率降低。
因此,本發明之目的在於提供一種能夠提高半導體裝置良率的技術。
本發明之上述以及其他目的與新穎特徵由本說明書的記述及附圖當可明瞭。
簡單說明本案揭示的發明中具有代表性者的概要如下。
亦即,本發明在樹脂密封體內部具備以對於樹脂密封體的安裝面傾斜之狀態被密封的半導體晶片,在支撐搭載上述半導體晶片的晶片搭載部的支撐導線,於上述安裝面側形成有凹部,而且上述凹部的2個側面中,位於上述晶片搭載部側的側面以較上述凹部的另一方側面更傾斜的狀態形成。
簡單說明本案揭示的發明中由具有代表性者所獲得的效果如下。
即,上述支撐導線上形成之上述凹部的2個側面中,位 於上述晶片搭載部側的側面以較上述凹部的另一方側面更傾斜的狀態形成,藉此可提高半導體裝置之良率。
以下實施形態中,為了便於說明,分割為多個部分或者實施形態來進行說明,但是,除了有特別說明以外,一般情況下,這些多個部分或者實施形態彼此之間並非毫無關係,而是其中之一方是另一方的一部分或者全部的變形例、詳細內容、補充說明等。再者,於以下之實施形態中,當提及要素的數等(包括個數、數值、量、範圍等)時,除了有特別說明、以及理論上明確限定為特定數等情況以外,一般情況下並不限定為特定數,既可以是特定數以上亦可以是特定數以下。此外,於以下之實施形態中,關於其構成要素(亦包括要素步驟等),除了有特別說明、以及理論上明確為必須等情況以外,並不一定是必須者。同樣,於以下之實施形態中,當提及構成要素等的形狀、位置關係等時,除了有特別說明、以及理論上明確並非如此等情況以外,包含實質上近似或類似於其形狀等的情況。此描述對於上述數值及範圍亦相同。再者,於用於說明本實施形態之所有圖式中,對於具有相同功能的部件標註相同的符號,並盡可能地省略其重複說明。以下,根據附圖詳細說明本發明之實施形態。
圖1係本實施形態之半導體裝置之上表面之整體平面圖,圖2係圖1之半導體裝置之下表面之整體平面圖,圖3係沿圖1之Y1-Y1線之剖面圖,圖4係圖3的半導體裝置之主 要部分放大剖面圖,圖5係圖4所示之區域A之放大剖面圖,圖6係圖1之半導體裝置之下表面之主要部分放大平面圖。再者,圖1中,為了便於觀察附圖,採用了可透視看到半導體裝置內部之方式。
本實施形態之半導體裝置,例如係採用QFN(Quad Flat Non leaded Package,四側無引腳扁平封裝)方式構成。構成此半導體裝置封裝之樹脂密封體1,係例如由環氧系樹脂而形成為平面四邊形的薄板狀,其具有沿厚度方向相互位於相反側之第1面S1(安裝面)以及第2面S2。此外,樹脂密封體1之第1面S1相當於半導體裝置之下表面(安裝面),而樹脂密封體1之第2面S2則相當於半導體裝置之上表面。
於此樹脂密封體1之內部,密封有2個晶片焊墊(晶片搭載部)2a、傾斜調整導線2b的一部分、懸吊導線(支撐導線)2c的一部分、複數導線2d的一部分、2個半導體晶片3、以及複數接合焊線(以下簡稱為焊線)4。
各晶片焊墊2a,具有沿厚度方向相互位於相反側之第3面S3以及第4面S4。再者,各晶片焊墊2a相對於樹脂密封體1之第1面S1及第2面S2傾斜。亦即,各晶片焊墊2a,係以自樹脂密封體1中央向外周逐漸變低之方式,於傾斜狀態下形成。
在各晶片焊墊2a互相面對的這一側之一邊上,一體地形成有上述傾斜調整導線2b。此傾斜調整導線2b,係有助於晶片焊墊2a的傾斜設定之部分,並且向與晶片焊墊2a之第3面S3及第4面S4交差之方向(第3面S3側)彎折。由此傾斜 調整導線2b的長度及彎曲角度,決定了晶片焊墊2a以及半導體晶片3之傾斜角度。傾斜調整導線2b的前端側的一部分,從樹脂密封體1之第1面S1露出。
再者,各晶片焊墊2a之另一邊上,一體地連接有2根懸吊導線2c。此懸吊導線2c具有沿厚度方向相互位於相反側之第5面S5及第6面S6。此外,懸吊導線2c的端部從樹脂密封體1之第1面S1以及與其交差之側面露出。於此懸吊導線2c從樹脂密封體1之第1面S1露出之部分上,例如形成有由銀(Ag)鍍敷而成的鍍層。
於此懸吊導線2c之第5面S5上,如圖4及圖5所示,於較晶片焊墊2a更靠近密封樹脂體1外周之位置上,形成有沿懸吊導線2c厚度方向凹下之較小的凹部5,該凹部5橫切懸吊導線2c之延伸方向。
如圖5所示,此凹部5具有底面5a、以及與底面5a及懸吊導線2c之第5面S5交差之2個側面5b、5c。此凹部5(尤其是凹部5上,樹脂密封體1的外周側的側面5b與底面5a所形成之角),係成為為了使晶片焊墊2a傾斜而使懸吊導線2c彎曲時之起點之部分。
本實施形態中,於此凹部5的2個側面5b、5c中,位於晶片焊墊2a側的側面5c,較凹部5在密封樹脂體1的外周側的側面5b更傾斜。亦即,凹部5的側面5b與懸吊導線2c之第5面S5呈直角(設計上)交差。以此,如圖5中之區域B所示,可明確懸吊導線2c的露出部分與被覆蓋部分。相對於此,凹部5的位於晶片焊墊2a側的側面5c,於傾斜狀態下 與懸吊導線2c之第5面S5交差而成為前錐形(forward tapered shape)的形狀。以此,如圖5中之區域C所示,可充分確保凹部5的側面5c下的樹脂密封體1部分之厚度。再者,此前錐形係指,以使側面5c從凹部5之底面5a向與其底面5a正交的方向逐漸遠離,而使凹部5的面積逐漸增大之方式,使側面5c傾斜之狀態。
此外,於各晶片焊墊2a的周圍,形成有複數導線2d。此複數導線2d係通過焊線4而與上述半導體晶片3電性連接。各導線2d之上表面的半導體晶片3側的前端部上,局部地形成有例如由銀(Ag)構成之鍍層2d1。在形成有此鍍層2d1之部分,接合有上述焊線4之第2焊接部。在導線2d之下表面及側面,樹脂密封體1側的另一部分從樹脂密封體1之第1面S1以及與其交差之側面露出。
如上所述的晶片焊墊2a、傾斜調整導線2b、懸吊導線2c以及導線2d,例如係由銅(Cu)或者42合金等金屬形成。
上述半導體晶片3,例如係由利用矽(Si)所形成之平面四邊形狀半導體薄板而構成,其主面朝上,且其背面在朝向晶片焊墊2a之狀態下與晶片焊墊2a之第4面S4繼而而被固定。此處,係以1個半導體裝置內收納有2個半導體晶片3為例進行說明。各半導體晶片3的平面面積大於晶片焊墊2a的平面面積,並且在使半導體晶片3的外周從晶片焊墊2a的外周露出之狀態下,將上述各半導體晶片3搭載於晶片焊墊2a上。
於此半導體晶片3的主面上,形成有例如磁力感測器或 加速度感測器等物理量感測器。為了檢測出三維空間內的方位及加速度,此半導體晶片3(及晶片焊墊2a)在相對於樹脂密封體1之第1面S1及第2面S2傾斜之狀態下,被密封於樹脂密封體1之內部。亦即,2個半導體晶片3,以自樹脂密封體1的中央朝向外周逐漸降低之方式,於傾斜狀態下被密封於樹脂密封體1之內部。
繼而,於半導體晶片3的主面外周附近,沿其主面外周並列配置多個接合焊墊(以下簡稱為焊墊)。此焊墊,與半導體晶片3主面上之上述物理量感測器電性連接,並且與上述焊線4之第1焊接部電性連接。
繼而,根據圖7至圖10說明本發明者所研究的半導體裝置之後,說明圖1至圖6中所示之半導體裝置的效果。
圖7係表示本發明者所研究的半導體裝置的懸吊導線2c的彎曲步驟之前的凹部5部分之放大側視圖。在本發明者所研究的技術中,彎曲步驟之前的懸吊導線2c的凹部5的樹脂密封體外周側的側面5b、與晶片焊墊側的側面5d,一併與懸吊導線2c之第5面S5正交。此時,若凹部5過深,則產生如下問題:凹部5形成後,難以從懸吊導線2c順利地分離凹部形成用模具,或者,會因強制分離而使懸吊導線2c變形。隨著半導體裝置的小型輕量化的要求,懸吊導線2c(導線框架)變的越來越薄,此時,上述問題更佳明顯。因此,就圖7中之凹部5而言,必須形成為較淺的凹部。
繼而,圖8係表示上述圖7所示之懸吊導線2c的彎曲步驟之後、密封了半導體晶片3之後的半導體裝置之主要部分 放大剖面圖,圖9係圖8所示之區域D之放大剖面圖,圖10係圖8所示之半導體裝置的樹脂密封體1之第1面S1之主要部分放大平面圖。
在上述圖7的構成中必須使凹部5變淺,但此時,如圖8及圖9所示,凹部5下的樹脂密封體1部分變薄。尤其是,圖9之區域E的部位、即凹部5的晶片焊墊側的側面5d與懸吊導線2c之第5面S5交差之角的下方,無法充分確保樹脂密封體1部分之厚度。因此,於進行去除凸起(水洗清洗)時上述較薄的樹脂密封體1部分會剝離。結果導致在對導線2d及懸吊導線2c的露出面實施鍍敷處理時,如圖10所示,會產生如下問題:於懸吊導線2c的本來不應形成鍍層的部位F上形成了鍍層,或者,因形成有違背設計初衷的鍍層而導致樹脂密封體1產生龜裂G。結果,導致半導體裝置之良率降低。
相對於此,根據利用圖1至圖6所示之本實施形態之半導體裝置,使懸吊導線2c的凹部5在晶片焊墊2a側的側面5c傾斜,從而,可容易地對凹部形成用模具進行脫模,所以可形成較深的凹部5。再者,使懸吊導線2c的凹部5的晶片焊墊2a側的側面5c傾斜,從而,可使從懸吊導線2c的彎曲步驟之後的側面5c與懸吊導線2c之第5面S5交差之角,至模塑模具的下模具之上表面的距離,大於圖8及圖9所示之距離。以此,可充分確保凹部5附近的樹脂密封體1部分之厚度。因此,可減少或防止在進行去除凸起(水洗清洗)時凹部5附近的樹脂密封體1部分出現剝離的異常。故而,可 減少或防止懸吊導線2c上在本來不應形成鍍層的部位F形成鍍層,或者因形成違背設計初衷的鍍層而導致樹脂密封體1產生龜裂G的問題,所以可提高半導體裝置之良率。
再者,使凹部5的樹脂密封體1的外周側的側面5b與懸吊導線2c之第5面S5成直角(相對而言為銳角),從而,如圖5之區域B所示,可減少或防止上述側面5b側的樹脂密封體1的凸起(樹脂毛邊),並可明確懸吊導線2c的露出部位與被覆部位的邊界,因此可提高半導體裝置之良率。
繼而,按照圖11的流程圖,使用圖12至圖19,來說明本實施形態之半導體裝置之製造方法的一例。
首先,對完成了晶片處理(前步驟)的半導體晶片進行切割處理,而將半導體晶片分割成多個半導體晶片(圖11中之步驟100)。半導體晶片係由例如矽(Si)單晶形成之平面大致呈圓形的半導體薄板構成,並在各半導體晶片的主面上形成上述物理量感測器。
繼而,如圖12及圖13所示,將上述半導體晶片3搭載到導線框架2的晶片焊墊(晶片搭載部、翼片)2a上(圖11中之步驟101)。圖12係晶片搭載步驟之後的導線框架2的單位區域之平面圖,圖13係沿圖12的Y1-Y1線之放大剖面圖。再者,圖14係圖13所示之區域H之放大側視圖。
上述導線框架2係由例如銅(Cu)或者42合金等形成之金屬薄板而構成,並且具有沿厚度方向相互位於相反側之上表面以及下表面。
於此導線框架2之上下表面內,配置有一行或者多行狀 多個單位區域。於此導線框架2的各單位區域中,一體地形成有2個晶片焊墊2a、一體形成於各晶片焊墊2a相互面對的這一側的前端的傾斜調整導線2b、支撐各晶片焊墊2a的2根懸吊導線2c、配置在2個晶片焊墊2a周圍的複數導線2d、以及支撐上述複數導線2d及懸吊導線2c之框體部2e。
各晶片焊墊2a之第3面S3係導線框架2之下表面的一部分,而晶片焊墊2a之第4面S4則是導線框架2之上表面的一部分。各晶片焊墊2a,通過分別與各晶片焊墊2a之一邊一體地連接的2根懸吊導線2c,而與框體部2e整體連接。以此,各晶片焊墊2a由導線框架2支撐。
此階段的晶片焊墊2a,相對於導線框架2之上下表面而言,並不是傾斜的,而是平坦。
上述懸吊導線2c之第5面S5係導線框架2之下表面的一部分,而懸吊導線2c之第6面S6則是導線框架2之上表面的一部分。此懸吊導線2c之第5面S5上,於較晶片焊墊2a更靠近框體部2e之位置上,形成有在懸吊導線2c之厚度方向上凹下之上述較小的凹部5,此凹部5橫切懸吊導線2c之延伸方向。
在本實施形態中,如圖14所示,此凹部5的與懸吊導線2c之第5面S5交差之2個側面5b、5c中,位於晶片焊墊2a側的側面5c,較凹部5之框體部2e側的側面5b更傾斜。亦即,凹部5之框體部2e側的側面5b,與懸吊導線2c之第5面S5呈直角(設計上)交差,相對於此,位於凹部5的晶片焊墊2a側的側面5c,以前錐形的形狀,於傾斜之狀態下,與 懸吊導線2c之第5面S5交差。以此,可使用於形成凹部5的模具容易地脫模。因此,可較深地形成凹部5。
凹部5的深度,例如係15 μm~30 μm左右,較好的是15 μm~25 μm左右。當凹部5的深度在15 μm以下時,容易產生上述樹脂密封體的一部分出現剝離的問題,另一方面,當凹部5的深度在25 μm以上時,懸吊導線2c的強度下降,從而產生變形或斷線不良。
再者,凹部5的側面5c之傾斜角度θ1例如係30度至40度。此外,例如,設凹部5之底面5a的長度(懸吊導線2c之延伸方向的尺寸)L1,與側面3c的長度(懸吊導線2c之延伸方向的尺寸)L2相等。
繼而,如圖15及圖16所示,上述半導體晶片3之焊墊、與導線框架2之導線2d,係通過焊線4而電性連接(圖11中之步驟102)。圖15係焊線接合步驟之後的導線框架2的單位區域之平面圖,圖16係沿圖15的Y1-Y1線之放大剖面圖。焊線4例如係利用金(Au)而形成。焊線4例如係通過正接之方式而被焊接。亦即,焊線4的一端(第1焊接)與半導體晶片3的焊墊接合,而焊線4的另一端(第2焊接)與導線2d的前端的鍍層2d1接合。
此後,進入轉移模塑步驟。此處,首先如圖17及圖18所示,利用模塑模具之第1模具8a與第2模具8b夾住導線框架2。圖17係將導線框架2設置在模塑模具上之後的導線框架2以及模塑模具的單位區域之剖面圖,圖18係圖17中之區域J之放大剖面圖。第1模具8a之上表面平坦,且該第1模 具8a連接於導線框架2之下表面。第2模具8b之厚度方向上具有凹下模槽8b1,且該模槽8b1內收納有導線框架2的單位區域的2個半導體晶片3以及晶片焊墊2a等。
當如上所述,利用第1模具8a與第2模具8b夾住導線框架2時,導線框架2的傾斜調整導線2b受第1模具8a之作用被推向圖17之上方,以此,懸吊導線2c以上述凹部5為起點而向圖17中之上方彎曲,並且,晶片焊墊2a的傾斜調整導線2b側向圖17中之上方上升。以此,晶片焊墊2a相對於第1模具8a之上表面(或者框體部2e之上下表面)傾斜。
此時,於本實施形態中,如圖18所示,使懸吊導線2c的凹部5的側面5c傾斜,從而,可確保自凹部5的側面5c與懸吊導線2c之第5面S5交差之角部,至第1模具8a之上表面的距離較大。
繼而,於模槽8b1內流入例如環氧系樹脂,待其硬化後,從模塑模具取出,如圖19所示,於各單位區域形成樹脂密封體1。圖19係模塑步驟之後的單位區域內的半導體裝置之剖面圖。樹脂密封體1具有沿厚度方向相互位於相反側之第1面S1及第2面S2。使用樹脂密封體1,覆蓋半導體晶片3、晶片焊墊2a、傾斜調整導線2b的一部分、懸吊導線2c的一部分、複數導線2d的一部分以及焊線4(圖11中之步驟103)。
繼而,利用去除凸起(水洗清洗)處理對從樹脂密封體1露出的金屬部分進行清洗後,於導線框架2(導線2d)的從樹脂密封體1露出的表面上,形成例如由銀構成之鍍層(圖11 中之步驟104)。此時,於本實施形態中,對於翼片懸吊導線2c之第5面S5的凹部5附近的樹脂密封體1的一部分之厚度,可確保為在去除凸起(水洗)時不會被剝離的程度,故而,可避免產生翼片懸吊導線2c的一部分從樹脂密封體1露出的問題。因此,可避免在鍍敷處理步驟104時,翼片懸吊導線2c的一部分上違背設計初衷而附著有鍍敷的鍍敷附著不良(外觀不良)的問題。此外,可避免因上述鍍層而導致樹脂密封體1產生龜裂的問題。因此,可提高半導體裝置之良率。
此後,切除導線框架2的一部分,來形成導線2c(圖11中之步驟105)。以此,從導線框架2中分離出各個半導體裝置。之後,經過篩選步驟(圖11中之步驟106)製成良品。
下面,按照圖20的流程圖,說明上述圖12所示之導線框架2之製造方法的一例。
首先,準備例如由銅(Cu)或者42合金等構成之平坦的金屬薄板,並使用抗蝕劑掩模對其實施蝕刻處理,以此,使上述晶片焊墊2a、傾斜調整導線2b、懸吊導線2c、複數導線2d以及框體部2e圖案化(圖20中之步驟200)。此階段的傾斜調整導線2b,並不相對於晶片焊墊2a而言,並不傾斜,而是平坦。
繼而,於複數導線2d的前端部,選擇性地形成例如由銀(Ag)等構成之鍍層(圖20中之步驟201)。此後,通過模壓法等方法,於懸吊導線2c之第5面S5的一部分上形成上述凹部5(圖20中之步驟202)。之後,使傾斜調整導線2b向與晶 片焊墊2a之第3面S3交差之方向彎曲(圖20中之翼片彎曲加工步驟203)。繼而,經過檢查等步驟,製成良品。
模壓加工步驟202與翼片彎曲加工步驟203亦可在1個步驟中進行。從而,可減少須要準備的模具種類。再者,可縮短加工時間。另一方面,如上所述,於分別進行模壓加工步驟202與翼片彎曲加工步驟203時,準備並組合多種用於翼片彎曲加工的模具,以此,可個別調整傾斜調整導線的彎曲量,所以可製造出安裝(半導體晶片3的傾斜)角度不同的多種式樣的物理量感測器。
以上,根據實施形態,具體說明了本發明者所提出的發明,但是本發明並不僅限於上述實施形態,可在不脫離其宗旨的範圍內進行各種變更。
以上,主要說明了將本發明者提出的發明應用於作為其背景的利用領域中,即磁力感測器及加速度感測器之製造方法中之情況,但是並不限定於此,本發明可應用於各種領域,例如可應用於其他感測器中。
[產業上的可利用性]
本發明可應用於半導體裝置的製造業中。
1‧‧‧樹脂密封體
2‧‧‧導線框架
2a‧‧‧晶片焊墊(晶片搭載部)
2b‧‧‧傾斜調整導線
2c‧‧‧懸吊導線(支撐導線)
2d‧‧‧導線
2d1‧‧‧鍍層
2e‧‧‧框體部
3‧‧‧半導體晶片
4‧‧‧接合焊線
5‧‧‧凹部
5a‧‧‧底面
5b‧‧‧側面
5c‧‧‧側面
5d‧‧‧側面
8a‧‧‧第1模具
8b‧‧‧第2模具
8b1‧‧‧模槽
S1‧‧‧第1面
S2‧‧‧第2面
S3‧‧‧第3面
S4‧‧‧第4面
S5‧‧‧第5面
S6‧‧‧第6面
圖1係本發明一實施形態的半導體裝置之上表面之整體平面圖。
圖2係圖1之半導體裝置之下表面之整體平面圖。
圖3係沿圖1之Y1-Y1線之剖面圖。
圖4係圖3的半導體裝置之主要部分放大剖面圖。
圖5係圖4所示之區域A之放大剖面圖。
圖6係圖1之半導體裝置之下表面之主要部分放大平面圖。
圖7係本發明者所研究的半導體裝置的懸吊導線在彎曲步驟前的凹部部分之放大側視圖。
圖8係在圖7所示之懸吊導線的彎曲步驟之後、密封了半導體晶片之後的半導體裝置之主要部分放大剖面圖。
圖9係圖8所示之區域D之放大剖面圖。
圖10係圖8的半導體裝置的樹脂密封體之第1面之主要部分放大平面圖。
圖11係本發明之一實施形態的半導體裝置之製造流程圖。
圖12係晶片搭載步驟之後的導線框架的單位區域之平面圖。
圖13係沿圖12的Y1-Y1線之放大剖面圖。
圖14係圖13所示之區域H之放大側視圖。
圖15係焊線接合步驟之後的導線框架的單位區域之平面圖。
圖16係沿圖15的Y1-Y1線之放大剖面圖。
圖17係將導線框架設置在模具上之後的導線框架及模塑模具的單位區域之剖面圖。
圖18係圖17所示之區域J之放大剖面圖。
圖19係模塑步驟之後的單位區域的半導體裝置之剖面圖。
圖20係本發明之一實施形態的半導體裝置的製造步驟中使用的導線框架之製造流程圖。
1‧‧‧樹脂密封體
2a‧‧‧晶片焊墊(晶片搭載部)
2b‧‧‧傾斜調整導線
2c‧‧‧懸吊導線(支撐導線)
3‧‧‧半導體晶片
5‧‧‧凹部
S1‧‧‧第1面
S2‧‧‧第2面
S3‧‧‧第3面
S4‧‧‧第4面
S5‧‧‧第5面
S6‧‧‧第6面

Claims (9)

  1. 一種半導體裝置之製造方法,其特徵在於:其包括以下步驟:(a)準備導線框架之步驟,該導線框架係具備晶片搭載部、複數導線及支撐導線,該支撐導線具有於剖視時與該晶片搭載部連接之被覆蓋部分、露出部分、及形成於上述被覆蓋部分與上述露出部分之間的下表面的凹部;(b)搭載半導體晶片之步驟,其係於上述(a)步驟後,於上述導線框架之上述晶片搭載部之晶片搭載面搭載具有複數焊墊之半導體晶片;(c)連接步驟,其係於上述(b)步驟後,將上述半導體晶片之上述複數焊墊與上述導線框架之上述複數導線經由複數焊線各自電性連接;(d)接觸步驟,其係於上述(c)步驟後,以第1模具與第2模具夾緊上述導線框架而以上述凹部為起點彎曲上述支撐導線,並將上述支撐導線之上述露出部分之上述下表面與上述第1模具之上表面接觸;及(e)密封步驟,其係於上述(d)步驟後,以使上述支撐導線之上述露出部分之上述下表面自樹脂露出之方式,以上述樹脂將上述半導體晶片、上述複數焊線、上述晶片搭載部及上述支撐導線之上述被覆蓋部分進行密封;在此,上述(b)步驟係以於俯視時上述凹部與上述半導體晶片不重疊的方式,將上述半導體晶片搭載於上述導線架之上述晶片搭載部之上述晶片搭載面。
  2. 如請求項1之半導體裝置之製造方法,其中在上述(d)步驟前,上述晶片搭載部及上述被覆蓋部分係相對於上述導線框架無傾斜,且在上述(d)步驟後,上述晶片搭載部及上述被覆蓋部分係相對於上述導線框架傾斜。
  3. 如請求項1之半導體裝置之製造方法,其中上述導線框架具備傾斜調整導線,在上述(d)步驟,藉由利用上述第1模具上推上述傾斜調整導線而彎曲上述支撐導線。
  4. 如請求項1之半導體裝置之製造方法,其中進行上述(e)步驟以形成樹脂密封體,上述樹脂密封體之表面係俯視時為四邊形,上述支撐導線係俯視時僅在與上述樹脂密封體之邊呈正交之方向延伸。
  5. 如請求項1之半導體裝置之製造方法,其中上述凹部具有位於上述支撐導線之晶片搭載部側之第1側面及面對上述第1側面之第2側面;且在上述(a)步驟,上述凹部之上述第1側面相對於上述導線框架之第1表面傾斜,且上述凹部之上述第2側面相對於上述導線框架之該第1表面不傾斜。
  6. 如請求項1之半導體裝置之製造方法,其中於上述(d)步驟中的以上述第1模具與上述第2模具夾緊上述導線框架而以上述凹部為起點彎曲上述支撐導線係包含:使上述晶片搭載部及上述支撐導線之上述被覆蓋部分相對於上述第1模具之上述上表面傾斜。
  7. 如請求項1之半導體裝置之製造方法,其中檢測三維空間中之方向、及加速度之物理量感測器係形成於上述半 導體晶片。
  8. 如請求項1之半導體裝置之製造方法,其中上述被覆蓋部分、上述露出部分及上述凹部於俯視時係線性地配置。
  9. 如請求項1之半導體裝置之製造方法,其中上述凹部係沿著上述支撐導線之上述下表面之寬度而形成。
TW096136919A 2006-11-02 2007-10-02 Manufacturing method of semiconductor device TWI446502B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006298433A JP2008117875A (ja) 2006-11-02 2006-11-02 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200834858A TW200834858A (en) 2008-08-16
TWI446502B true TWI446502B (zh) 2014-07-21

Family

ID=39359027

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096136919A TWI446502B (zh) 2006-11-02 2007-10-02 Manufacturing method of semiconductor device

Country Status (5)

Country Link
US (1) US8193041B2 (zh)
JP (1) JP2008117875A (zh)
KR (1) KR20080040582A (zh)
CN (2) CN101937856B (zh)
TW (1) TWI446502B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5334239B2 (ja) * 2008-06-24 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5380244B2 (ja) * 2009-10-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105023905B (zh) * 2015-07-31 2018-01-16 日月光封装测试(上海)有限公司 导线框架和使用该导线框架的功率集成电路封装件
JP7048573B2 (ja) * 2016-08-01 2022-04-07 ▲寧▼波舜宇光▲電▼信息有限公司 カメラモジュールおよびそのモールド回路基板組立体とモールド感光組立体並びに製造方法
JP7043225B2 (ja) * 2017-11-08 2022-03-29 株式会社東芝 半導体装置
US11227810B2 (en) * 2017-11-10 2022-01-18 Shindengen Electric Manufacturing Co., Ltd. Electronic module with a groove and press hole on the surface of a conductor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100514620C (zh) * 2002-07-29 2009-07-15 雅马哈株式会社 磁性传感器的制造方法及其引线框
US7187063B2 (en) * 2002-07-29 2007-03-06 Yamaha Corporation Manufacturing method for magnetic sensor and lead frame therefor
JP2006100348A (ja) 2004-09-28 2006-04-13 Yamaha Corp 物理量センサの製造方法
JP4314580B2 (ja) * 2004-10-01 2009-08-19 ヤマハ株式会社 物理量センサ、およびこれに使用するリードフレーム
US7791180B2 (en) * 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2006269859A (ja) * 2005-03-25 2006-10-05 Yamaha Corp 物理量センサ、およびこれに使用するリードフレーム
TWI280399B (en) * 2004-10-01 2007-05-01 Yamaha Corp Physical amount sensor and lead frame used therein
US7595548B2 (en) * 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
US20060185452A1 (en) * 2005-02-22 2006-08-24 Yamaha Corporation Lead frame, sensor including lead frame, resin composition to be used for resin mold in the sensor, and sensor including the resin mold
JP4345685B2 (ja) * 2005-02-22 2009-10-14 ヤマハ株式会社 物理量センサ、これに使用するリードフレーム、及び、リードフレームの製造方法
KR100740358B1 (ko) * 2005-02-25 2007-07-16 야마하 가부시키가이샤 센서 및 센서 형성 방법
JP4652281B2 (ja) * 2006-05-29 2011-03-16 パナソニック株式会社 樹脂封止型半導体装置

Also Published As

Publication number Publication date
US8193041B2 (en) 2012-06-05
CN101937856A (zh) 2011-01-05
CN101937856B (zh) 2014-04-16
KR20080040582A (ko) 2008-05-08
JP2008117875A (ja) 2008-05-22
US20080105959A1 (en) 2008-05-08
TW200834858A (en) 2008-08-16
CN101174603A (zh) 2008-05-07

Similar Documents

Publication Publication Date Title
JP7228063B2 (ja) 半導体装置
JP6650723B2 (ja) リードフレーム及びその製造方法、半導体装置
TWI381506B (zh) 先進四方扁平無引腳封裝結構及其製造方法
US7635910B2 (en) Semiconductor package and method
TWI446502B (zh) Manufacturing method of semiconductor device
JP4030200B2 (ja) 半導体パッケージおよびその製造方法
TWI556370B (zh) 半導體封裝及用於其之方法
JP3218933U (ja) プリフォームリードフレーム及びリードフレームパッケージデバイス
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
JP7037368B2 (ja) 半導体装置および半導体装置の製造方法
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
JP2015072947A (ja) 半導体装置及びその製造方法
JP6608672B2 (ja) 半導体装置及びその製造方法、リードフレーム及びその製造方法
JP2019160882A (ja) 半導体装置およびその製造方法
TWI434376B (zh) 導線架及其製造方法,暨半導體裝置
TWI421993B (zh) 四方扁平無導腳之半導體封裝件及其製法及用於製造該半導體封裝件之金屬板
JP3213791U (ja) リードフレームの予備成形体
JP7442333B2 (ja) 半導体装置およびその製造方法
JP2007096042A (ja) 半導体装置
JP6537141B2 (ja) Ledパッケージ及び多列型led用リードフレーム、並びにそれらの製造方法
JP2006066545A (ja) 電子部品パッケージ
JP2008227410A (ja) 半導体装置およびその製造方法
JP4467903B2 (ja) 樹脂封止型半導体装置
US20210098358A1 (en) Semiconductor package
CN210467806U (zh) 具有外凸微型引脚的半导体封装组件

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees