TWI446436B - Plasma etching method, plasma etching device, control program and computer memory media - Google Patents

Plasma etching method, plasma etching device, control program and computer memory media Download PDF

Info

Publication number
TWI446436B
TWI446436B TW097104349A TW97104349A TWI446436B TW I446436 B TWI446436 B TW I446436B TW 097104349 A TW097104349 A TW 097104349A TW 97104349 A TW97104349 A TW 97104349A TW I446436 B TWI446436 B TW I446436B
Authority
TW
Taiwan
Prior art keywords
gas
plasma etching
film
processing
etching method
Prior art date
Application number
TW097104349A
Other languages
English (en)
Other versions
TW200847270A (en
Inventor
Yoshimitsu Kon
Yoshinobu Hayakawa
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW200847270A publication Critical patent/TW200847270A/zh
Application granted granted Critical
Publication of TWI446436B publication Critical patent/TWI446436B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32697—Electrostatic control
    • H01J37/32706—Polarising the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

電漿蝕刻方法、電漿蝕刻裝置、控制程式及電腦記憶媒體
本發明是關於一種電漿蝕刻方法、電漿蝕刻裝置、控制程式及電腦記憶媒體，係隔著含矽膜所構成之遮罩，藉由反應氣體的電漿來蝕刻形成於被處理基板上之有機膜。
目前為止，在半導體裝置製造工程方面，是以隔著光阻遮罩進行電漿蝕刻處理的方式，將氧化矽膜等之被蝕刻膜做成所期望的圖案。一般而言，此種電漿蝕刻，因使用多層光阻遮罩，所以可在高精度的技術下進行更細微的加工處理。
一般而言，上述用多層光阻遮罩的電漿蝕刻工程，係以構成多層光阻遮罩之上層含矽膜為遮罩，用反應氣體的電漿去電漿蝕刻其下層光阻之有機膜。一般而言，在這種電漿蝕刻工程中，所使用之反應氣體，係例如O2 氣體之單一氣體、O2 氣體和N2 氣體之混合氣體、O2 氣體和CO氣體之混合氣體、O2 氣體和CH4 氣體之混合氣體等。另外，在這種電漿蝕刻工程當中，做為處理氣體，會使用O2 氣體和稀有氣體的混合氣體(例如：參照專利文獻1)。
[專利文獻1]日本特開2004-296991號公報
上述利用多層光阻遮罩來電漿蝕刻的工程，由於係用化學方式來蝕刻有機膜，因此將有機膜側壁部分做成垂直的形狀是困難的，並且會產生有機膜側壁部分因過度蝕刻而成彎曲狀，既所謂的溝壁內凹，或遮罩下側部分因過度蝕刻而造成所謂蝕刻不足的問題。
本發明係為解決上述情形而進行開發完成的，其目的在於提供，以有機膜上層所形成之含矽膜為遮罩去電漿蝕刻有機膜時，可以抑制有機膜側壁部分發生溝壁內凹或蝕刻不足的情形，並得到良好的蝕刻圖案之電漿蝕刻方法、電漿蝕刻裝置、控制程式及電腦記憶媒體。
申請專利範圍第1項之電漿蝕刻方法，其特徵為，將形成於被處理基板上之有機膜，隔著含矽膜所構成之遮罩，藉由處理氣體之電漿予以蝕刻；上述處理氣體係由含有含氧氣體、稀有氣體、及氟化碳氣體之混合氣體所形成，上述含氧氣體係O2 氣體的單一氣體，且氟化碳氣體對O2 氣體的流量比例為1%~10%。
如申請專利範圍第2項之電漿蝕刻方法，係申請專利範圍第1項之電漿蝕刻方法，其中，上述含氧氣體係由O2 氣體、CO氣體、CO2 氣體中的任一者所形成之單一氣體，或是由該些氣體組合而成之混合氣體。
如申請專利範圍第3項之電漿蝕刻方法，係申請專利 範圍第1項之電漿蝕刻方法，其中，上述氟化碳氣體係C4 F6 氣體，且C4 F6 氣體對O2 氣體的流量比例為5%~10%。
如申請專利範圍第4項之電漿蝕刻方法，係申請專利範圍第1至3項中之任一項電漿蝕刻方法，其中，上述氟化碳氣體係C4 F6 氣體、C4 F8 氣體、C3 F8 氣體、C2 F6 氣體、CF4 氣體、C5 F8 氣體、C6 F6 氣體中之任一者。
如申請專利範圍第5項之電漿蝕刻方法，係申請專利範圍第1至3項中之任一項電漿蝕刻方法，其中，上述含矽膜係SiON膜、SiN膜、SiO2 膜、SiC膜、SiOC膜、SiOCH膜中之任一者。
申請專利範圍第6項之電漿蝕刻裝置，其特徵為，具有處理反應室，用於容納被處理基板；和處理氣體供給手段，用於供給處理氣體至上述處理反應室內；和電漿生成手段，用於將從上述處理氣體供給手段所供給的上述處理氣體予以電漿化，而處理上述被處理基板；和控制部，用以控制成在上述處理反應室執行申請專利範圍第1至3項中之任何一項所記載的電漿蝕刻方法。
申請專利範圍第7項之控制程式，其特徵為：以在電腦上動作、實行時執行申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法之方式，控制電漿蝕刻裝置。
申請專利範圍第8項之電腦記憶媒體，記憶在電腦上動作之控制程式，其特徵為：上述控制程式係以在實行時執行申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法之方式，控制電漿蝕刻裝置。
若藉由本發明，可以提供於將有機膜隔著被形成在其 上層之由含矽膜所構成之遮罩而進行電漿蝕刻時，可以抑制在有機膜之側壁部分產生溝壁內凹或蝕刻不足的情形，並得到良好的蝕刻形狀之電漿蝕刻方法、電漿蝕刻裝置、控制程式及電腦記憶媒體。
 實施本發明之最佳形態
接著，參照圖面針對本發明之實施形態予以說明。第1圖，係放大顯示與本發明實施形態有關之電漿蝕刻方法中，做為被處理基板之半導體晶圓斷面圖。另外，第2圖係顯示與本發明實施形態有關之電漿蝕刻裝置的構造圖。首先，請參照第2圖並說明電漿蝕刻裝置的構造。
電漿蝕刻裝置具有被構成氣密，電性被設為接地電位之處理反應室1。處理反應室1係呈圓筒狀，例如由鋁等所構成。在處理反應室1內，設置有水平支撐被處理基板即半導體晶圓W的載置台2。載置台2係由例如鋁等所構成，經絕緣板3被支撐於導體支撐台4。此外，載置台2的上方外圍，設置有以例如單結晶矽所構成之對焦環5。另外，還安裝有例如由石英等所構成之圓筒狀的內壁部材3a，環繞載置台2和支撐台4的周圍。
載置台2經第1整合器11a與第1 RF電源10a連接，另外，經第2整合器11b連接第2 RF電源10b。第1 RF電源10a，係用於電漿形成，自第1 RF電源10a將所定頻率(27MHz以上，例如40MHz)之高頻率電力供應給載置台2。此外，第2 RF電源10b，係用來吸引離子，自第2 RF電源10b將低於第1的RF電源10a的所定頻率(13.56MHz以下，例如2MHz)之高頻率電力供應給載置 台2。另一方面，以與載置台2平行對向之方式，設置有噴頭16，並且這些載置台2及噴頭16，當作一對電極發揮作用。
載置台2上方，設置有用以靜電吸附半導體晶圓W之靜電夾盤6。此靜電夾盤6之構成，係與絕緣體6b介存著電極6a，且於電極6a連接直流電源12。然後，自直流電源12施加直流電壓給電極6a後，藉由庫倫力吸附半導體晶圓W。
在支撐台4之內部，形成冷媒流路4a，且於冷媒流路4a連接有冷媒入口配管4b、冷媒出口配管4c。並且，讓適度的冷媒、例如冷卻水等在冷媒流路4a內循環，進而可以控制支撐台4及載置台2在既定溫度之內。此外，並設置有後方氣體供給配管30，係以貫穿載置台2等之方式，對半導體晶背面側供給氦氣等傳達冷熱用之氣體(後方氣體)，而後方氣體供給配管30連接至未顯示於圖表上之後方氣體供給源。這些構造，可以將藉由靜電夾盤6在載置台2上方所吸附的半導體晶圓W，控制在既定溫度內。
上述噴頭16，設置在處理反應室1天壁的部分。噴頭16係具有主體部16a及構成電極板之上部天板16b，並經絕緣性材質45，由處理反應室1上方來支撐。主體部16a係由導電性材質，例如表面被陽極氧化處理之鋁所構成，其下方構成可裝卸自如支持於上部天板16b。
主體部16a內部，設置有氣體擴散室16c，以位置於 氣體擴散室16c下部之方式，於主體部16a底部，形成多數氣體輸送孔16d。另外，在上部天板16b，以將該上部天板16b貫穿於厚度方式，設置氣體導入孔16e，並且使與上述氣體輸送孔16d重疊。藉由此種構造，供應到氣體擴散室16c的處理氣體，經氣體輸送孔16d及氣體導入孔16e，至處理反應室1內以噴霧狀的方式分散而被供應。此外，於主體部16a等，設置有未顯示在圖表上之配管，此配管藉著冷媒循環的動作，使得在電漿蝕刻處理中，可以冷卻噴頭16至所期望的溫度。
在上述主體部16a中，形成有用以導入反應氣體至氣體擴散室16c的氣體導入口16d。該氣體導入口16d連接著氣體供給配管15a，該氣體供給配管15a的另一端，則連接著供給蝕刻用反應氣體(蝕刻氣體)之反應氣體供給源15。在氣體供給配管15a，自上流側依序設置有質量流量計(MFC)15b，及開關閥V1。然後，經氣體供給配管15a，將反應氣體供給源15所供應之電漿蝕刻的反應氣體、例如O2 /Xe/C4 F6 等混合氣體，供給至氣體擴散室16c，再從氣體擴散室16c，經氣體輸送孔16a及氣體導入孔16e，至處理反應室1內以噴霧狀的方式分散供應。
在上述做為上部電極的噴頭16內，經由低通濾波器(LPF)51與可變直流電源52電氣性地連接。此可變直流電源52，以開關53來控制供電的開與關。可變直流電源52的電流‧電壓以及接通斷開開關53的接通及斷開，係由後述控制部60來控制。此外，如後所述，自第1 RF 電源10a、第2 RF電源10b施加高頻於載置台2而於處理空間內產生電漿時，依據控制部60接通斷開開關53呈接通，並將既定直流負電壓施加於當作上部電極之噴頭16上。
以自處理反應室1側壁延伸至較噴頭16位置上方之方式，設置有圓筒狀之接地導體1a。接地導體1a在其上方具有天壁。
在處理反應室1底部形成有排氣口71，在該排氣口71，經由排氣管72連接排氣裝置73。排氣裝置73備有真空泵，藉由使真空泵動作可將處理反應室1內減壓至既定之真空度。另一方面，於處理反應室1側壁，設置有晶圓W的傳送進出口74，在該進出口74設置有開關該傳送出入口74之閘閥75。
圖示76、77，係可裝卸自如的沉積護罩。沉積護罩76，係沿著處理反應室1內壁而設置，其功能在於防止蝕刻副生物(附著物)的附著，並且與沉積護罩76之半導體晶圓W之高度位置略同之處，設置有接地DC性導電性部材(GND Block)79，以防止異常放電。
上述所構成的電漿蝕刻裝置的動作，係由控制部60統籌性地控制。在該控制部60設置有，控制具備CPU之電漿蝕刻裝置各部位的製程控制器61，使用者介面62，及記憶部63。
使用者介面62係由工程管理者在管理電漿蝕刻裝置時輸入操作指令之鍵盤，以及可以顯示電漿蝕刻裝置稼動 狀況之螢幕等所構成。
記憶部63內藏有為了讓電漿蝕刻裝置裡所執行之各種處理能在製程控制器61的控制下被執行，而所記憶的控制程式(軟體)或處理條件數據等之配方。此外，視其需要，經由使用者介面62的指令等，從記憶部63叫出任意的配方，並在製程控制器61被執行，且在製程控制器61的控制下，在電漿蝕刻裝置裡進行既定的處理。另外，控制程式或處理條件數據等的配方，可以利用電腦讀取內藏於電腦記憶媒體(例如：硬體、CD、軟碟片、半導體記憶體等)中的配方，或是，也可以從其他的裝置，例如經由專用線路以連線方式予以利用。
接下來說明在如此構成之電漿蝕刻裝置中，電漿蝕刻形成於半導體晶圓W上之有機膜等的順序。首先，打開閘閥75，半導體晶圓W被未圖示之傳送機器人等，經由未圖示之加載互鎖室，自傳送出入口74傳送至處理反應室1，並放在載置台2上。然後，傳送機器人退出處理反應室1，並關上閘閥75。接著，藉由排氣裝置73的真空泵，經排氣口71，讓處理反應室1得以排氣。
處理反應室1內達到既定真空度後，自反應氣體供給源15導入既定反應氣體(蝕刻氣體)至處理反應室1內，處理反應室內1保持在既定的壓力下，例如1.33Pa(10mTorr)，在如此狀態之下，第1 RF電源10a供應給載置台2，例如頻率40MHz之高頻率電力。另外，自第2 RF電源10b，為了引進離子，供應給載置台2，例如頻率 2.0MHz之高頻率電力。此時，從直流電源12將既定之直流電壓施加於靜電夾盤6之電極6a上，並經引力吸住半導體晶圓W。
在此情形下，如上所述施加高頻率電力於下部電極之載置台2後，電極會在上部電極之噴頭16及下部電極之載置台2之間形成。且半導體晶圓W在處理空間中進行放電，再經由放電後所產生之反應氣體的電漿，蝕刻處理半導體晶圓W上所形成的有機膜。
為此，如上述，在電漿處理中，因為可以施加直流電壓給噴頭16，所以有下述效果。亦即，例如在針對以無機膜為遮罩，蝕刻有機膜時的程式方面，則要求高電子密度且低離子能量的電漿。為此，做為產生電漿的RF電源，例如100MHz左右的RF電源，即可實現；可是因為裝置會變得比較複雜，因此低頻率是比較有利的。然而，當頻率變低，為了要得到高電子密度，而需要將功率變大時，離子能量也隨之變大。因此，如上述使用直流電壓的話，因為可以邊控制打入半導體晶圓W之離子能量，邊增加電漿的電子密度，因此當半導體晶圓W的蝕刻對象膜之蝕刻率上昇時，蝕刻對象上方遮罩的濺渡速率也會隨之下降。
然後，在上述蝕刻處理結束後，即停止高頻率電力的供應及反應氣體的供應，並以上述相反之程序，自處理反應室1內傳送出半導體晶圓W。
接著，參照第1圖，說明有關本實施形態之半導體裝 置製造方法。第1圖(a)~(c)，係放大本實施形態之被處理基板的半導體晶圓W的重要構造。如第1圖(a)所示，在半導體晶圓W上，形成被蝕刻膜，例如氧化矽膜101，在氧化矽101的上層部分，形成多層光阻的膜；從下往上之順序為，下層光阻之有機膜102(厚度，例如為400nm)，含矽膜之SiON膜103(厚度，例如為45nm)，O-ARC膜(反射防止膜)104(厚度，例如為25nm)，做為上層光阻，例如ArF光阻膜105(厚度，例如為60nm)。ArF光阻膜105經過精密照相複寫工程圖案化後，形成既定形狀之開口106。
將上述構造之半導體晶圓W，如第2圖所示，納入裝置的處理反應室1裡，並放置於載置台2上，以第1圖(a)的狀態，用ArF光阻膜105為遮罩，然後蝕刻O-ARC膜104及SiON膜103，形成開口107，成為第1圖(b)的狀態。並且，蝕刻O-ARC膜104及SiON膜103結束後，會留下一層薄薄的ArF光阻膜105。
接著，在第1圖(b)的狀況下，電漿蝕刻有機膜102，形成開口108，成為第1圖(c)的狀態。在此電漿蝕刻時，殘留下來的薄薄一層ArF光阻膜105及O-ARC膜104，會在蝕刻後即消失，最後如上述以被圖樣化之SiON膜103為遮罩，進行有機膜102的電漿蝕刻。目前為止，在電漿蝕刻有機膜102時，是使用上述O2 氣體之單氣體。於本實施形態，在電漿蝕刻此一有機膜102時，使用的反應氣體則為包括含氧(O)氣體、稀有氣體、及 氟化碳氣體(CF系列氣體)之混合氣體。
實施例1，係使用第2圖所示之電漿蝕刻裝置，針對第1圖所示半導體晶圓的構造，用下述配方實施上述有機膜102之電漿蝕刻處理工程。
此外，以下所顯示的實施例1的配方，係讀取自控制部60的記憶部63，並傳送至程式控制器61，再由程式控制器61根據控制電漿蝕刻裝置各部位之控制程式進行控制，且依照被讀取出之配方執行電漿處理工程。
(O-ARC膜及SiON膜之蝕刻)
處理氣體：CF4 /N2 /O2 =150/75/5sccm
壓力：13.3Pa(100mTorr)
高頻率電力(40MHz/2MHz)：1000/0W
直流電壓：-300V
(有機膜之蝕刻)
處理氣體：O2 /Xe/C4 F6 =125/125/10sccm
壓力：1.33Pa(10mTorr)
高頻率電力(40MHz/2MHz)：1400/0W
直流電壓：0V
以電子顯微鏡觀察上述實施例1中被電漿蝕刻之半導體晶圓W後，可確認到側壁形狀良好，無溝壁內凹或蝕刻不足的情形發生。並在第3圖(a)以模式方式顯示此時蝕刻的形狀。
接著，做為實施例2，係僅變更上述實施例1之處理氣體流量，以下述條件執行有機膜的電漿蝕刻。另外，電 漿蝕刻O-ARC模及SiON膜之蝕刻條件與實施例1相同。
處理氣體：O2 /Xe/C4 F6 =200/50/10sccm
以電子顯微鏡觀察上述實施例2中被電漿蝕刻後之半導體晶圓W，雖然稍稍不如上述實施例1，可是仍然可以確認到側壁蝕刻形狀良好，溝壁內凹或蝕刻不足的情形比較少。並在第3圖(b)以模式方式顯示此時蝕刻的形狀。
另一方面，做為比較例1~3，僅變更上述實施例中之處理氣體的條件，以下述處理氣體條件來執行上述有機膜之電漿蝕刻處理工程。另外，O-ARC膜及SiON膜之蝕刻條件係與第1項實施例相同。
(比較例1)
處理氣體：O2 =250sccm
(比較例2)
處理氣體：O2 /C4 F6 =250/10sccm
(比較例3)
處理氣體：O2 /Xe=125/125sccm
在上述比較例1~3中，以電子顯微鏡觀察比較例1~3被電漿蝕刻的半導體晶圓W之結果為，與實施例1、2比較後，有明顯的溝壁內凹或蝕刻不足的情形發生，且使得側壁形狀不佳。並在第3圖(c)~(e)用模式方式 顯示此時蝕刻的形狀。
如上述，相較於比較例1~3，實施例1、2可以抑止溝壁內凹或蝕刻不足的情形發生，且可以蝕刻到良好的側壁形狀。此外，變更上述實施例1、2之Xe氣體為其他稀有氣體Ar氣體，進行蝕刻後之結果與實施例1、2大致相同。
在上述實施例1中，C4 F6 氣體對蝕刻有機膜之處理氣體O2 氣體之流量比例(C4 F6 氣體流量/O2 氣體流量)為8%，實施例2為5%。另外，如上述，實施例1比實施例2之側壁部分的蝕刻形狀良好。因此，處理氣體之氟化碳氣體對O2 氣體流量的比例，以大到某程度為佳。
可是，處理氣體之氟化碳氣體對O2 氣體的流量比例越大，有機膜對含矽膜(SiON膜等)遮罩之選擇比(有機膜之蝕刻率/含矽膜之蝕刻率)會有降低的傾向發生。實際上，測定屬於一種含矽膜之氧化矽膜的選擇比(有機膜之蝕刻率/氧化矽膜之蝕刻率)為約11.4，實施例2為17.0。另外，在氟化碳氣體方面，若使用CF4 氣體，其氟化碳氣體之添加量必需少於使用C4 F6 氣體時的添加量。因此，處理氣體氟化碳氣體對O2 氣體的流量比例最好為1%~10%左右。另外，如上述實施例1、2，若使用氟化碳氣體的C4 F6 氣體時，C4 F6 氣體對O2 氣體流量的比例(C4 F6 氣體流量/O2 氣體流量)最好為5%~10%左右。並且，做為有機膜蝕刻之遮罩的含矽膜，除了SiON膜以外，例如還有SiN膜、SiO2 膜、SiC膜、SiOC膜、SiOCH膜 等任何一種氣體，都適用於本發明。並且，做為氟化碳氣體，除了C4 F6 氣體之外，例如還可以使用C4 F8 氣體、C3 F8 氣體、C2 F6 氣體、CF4 氣體、C5 F8 氣體、C6 F6 氣體等。再者，在上述實施例1、2中，雖然所使用的是氟化碳氣體(CF系列氣體)，可是推測應該也可以使用CHF系列氣體。
此外，在上述實施例1、2中，在含氧氣體方面，是使用O2 氣體之單氣體做為含氧氣體，也可使用O2 氣體、CO氣體、CO2 氣體之單氣體及這些氣體之混合氣體。使用CO氣體或CO2 氣體比使用O2 氣體時的有機膜蝕刻率，有下降的情形發生，同時對含矽膜之選擇比(有機膜之蝕刻率/含矽膜之蝕刻率)也有降低的傾向。例如，使用O2 氣體之單氣體(流量：250sccm、壓力：1.33Pa、(10mTorr)，高頻率電力(40MHz/2MHz)：1400/0W)進行蝕刻有機膜時，有機膜的蝕刻率為807nm/min，對氧化矽膜的選擇比為78.8。相對之，使用O2 氣體及CO氣體的混合氣體(流量：O2 /CO=125/125sccm、壓力：1.33Pa、(10mTorr)，高頻率電力(40MHz/2MHz)：1400/0W)進行蝕刻有機膜時，有機膜的蝕刻率為572nm/min，對氧化矽膜之選擇比為30.3。因此，使用CO氣體或CO2 氣體時，要比使用O2 氣體之單氣體時，降低氟化碳氣體的添加量會比較適當。
如上所述，依據本實施形態，在有機膜上層，隔著由含矽膜所構成之遮罩，電漿蝕刻有機膜時，可以抑制有機 膜側壁部分發生溝壁內凹或蝕刻不足的情形，並得到良好的蝕刻圖案。此外，本發明並不僅限於上述之實施形態及實施例，也可以有各種不同的變化。例如，電漿蝕刻裝置並不局限於第2圖所示平行平板型的下部雙頻，上部直流施加型，除了上下雙頻施加型之電漿蝕刻裝置及下部單頻施加型之電漿蝕刻裝置等之外，也可以使用各類型的電漿蝕刻裝置。
W‧‧‧半導體晶圓
101‧‧‧氧化矽膜
102‧‧‧有機膜
103‧‧‧SiON膜
104‧‧‧O-ARC膜
105‧‧‧ArF光阻遮罩
106、107、108‧‧‧開口
[第1圖]顯示與本發明的電漿蝕刻方法的實施形態有關之半導體晶圓斷面構造圖。
[第2圖]顯示與本發明實施形態的電漿蝕刻裝置之概略構造圖。
[第3圖]用膜式來顯示比較實施例及比較例之蝕刻形狀圖。
W‧‧‧半導體晶圓
101‧‧‧氧化矽膜
102‧‧‧有機膜
103‧‧‧SiON膜
104‧‧‧O-ARC膜
105‧‧‧ArF光阻遮罩
106、107、108‧‧‧開口

Claims (8)

  1. 一種電漿蝕刻方法，將形成在被處理基板之有機膜，隔著由含矽膜所構成之遮罩，藉由處理氣體之電漿予以蝕刻，其特徵為：上述處理氣體係由含有含氧氣體、稀有氣體、及氟化碳氣體之混合氣體所形成，上述含氧氣體係O2 氣體的單一氣體，且氟化碳氣體對O2 氣體的流量比例為1%~10%。
  2. 如申請專利範圍第1項之電漿蝕刻方法，其中，上述含氧氣體係由O2 氣體、CO氣體、CO2 氣體中的任一者所形成之單一氣體，或是由該些氣體組合所形成之混合氣體。
  3. 如申請專利範圍第1項之電漿蝕刻方法，其中，上述氟化碳氣體係C4 F6 氣體，且C4 F6 氣體對O2 氣體的流量比例為5%~10%。
  4. 如申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法，其中，上述氟化碳氣體係C4 F6 氣體、C4 F8 氣體、C3 F8 氣體、C2 F6 氣體、CF4 氣體、C5 F8 氣體、C6 F6 氣體中之任一者。
  5. 如申請專利範圍第1至3項中之任何一項所記載的電漿蝕刻方法，其中，上述含矽膜係SiON膜、SiN膜、SiO2 膜、SiC膜、SiOC膜、SiOCH膜中之任一者。
  6. 一種電漿蝕刻裝置，其特徵為具有：處理反應室，用於容納被處理基板；和處理氣體供給手段，用於供給處理氣體至上述處理反應室內；和電漿生成手段，用於將從上述處理氣體供給手段所供給的上述處理氣體予以電漿化，而處理上述被處理基板；和控制部，用以控制成在上述處理反應室執行申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法。
  7. 一種控制程式，其特徵為：以在電腦上動作、實行時執行申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法之方式，控制電漿蝕刻裝置。
  8. 一種電腦記憶媒體，記憶在電腦上動作之控制程式，其特徵為：上述控制程式係以實行時執行申請專利範圍第1至3項中之任一項所記載的電漿蝕刻方法之方式，控制電漿蝕刻裝置。
TW097104349A 2007-02-06 2008-02-04 Plasma etching method, plasma etching device, control program and computer memory media TWI446436B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007026880A JP4912907B2 (ja) 2007-02-06 2007-02-06 プラズマエッチング方法及びプラズマエッチング装置

Publications (2)

Publication Number Publication Date
TW200847270A TW200847270A (en) 2008-12-01
TWI446436B true TWI446436B (zh) 2014-07-21

Family

ID=39675275

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097104349A TWI446436B (zh) 2007-02-06 2008-02-04 Plasma etching method, plasma etching device, control program and computer memory media

Country Status (5)

Country Link
US (1) US8216485B2 (zh)
JP (1) JP4912907B2 (zh)
KR (1) KR100924853B1 (zh)
CN (1) CN101241859B (zh)
TW (1) TWI446436B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101245430B1 (ko) * 2008-07-11 2013-03-19 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
KR101360876B1 (ko) 2009-06-03 2014-02-11 어플라이드 머티어리얼스, 인코포레이티드 식각을 위한 방법 및 장치
JP5486883B2 (ja) * 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
JP5606060B2 (ja) * 2009-12-24 2014-10-15 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
US8501630B2 (en) * 2010-09-28 2013-08-06 Tokyo Electron Limited Selective etch process for silicon nitride
US8946091B2 (en) * 2011-04-28 2015-02-03 Lam Research Corporation Prevention of line bending and tilting for etch with tri-layer mask
CN102208333A (zh) * 2011-05-27 2011-10-05 中微半导体设备(上海)有限公司 等离子体刻蚀方法
US8603921B2 (en) * 2011-07-25 2013-12-10 Applied Materials, Inc. Maintaining mask integrity to form openings in wafers
JP6008771B2 (ja) * 2013-01-21 2016-10-19 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6945385B2 (ja) * 2017-08-14 2021-10-06 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR101951456B1 (ko) * 2018-01-23 2019-05-20 영창케미칼 주식회사 반도체 제조 공정에 있어서 미세 실리콘 패턴을 형성하기 위한 신규 식각방법
JP7022651B2 (ja) * 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
KR20230057393A (ko) 2020-09-01 2023-04-28 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0980092B1 (en) * 1997-04-28 2004-09-08 Shibaura Mechatronics Corporation Vacuum processing method
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2001077086A (ja) * 1999-08-31 2001-03-23 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
JP3485504B2 (ja) * 1999-09-09 2004-01-13 沖電気工業株式会社 半導体装置のドライエッチング方法
JP2001102449A (ja) * 1999-10-01 2001-04-13 Hitachi Ltd デュアルダマシンエッチング方法及びそれを用いた半導体の製造方法
JP3403374B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
JP2002289594A (ja) 2001-03-28 2002-10-04 Nec Corp 半導体装置およびその製造方法
JP2003243361A (ja) * 2002-02-14 2003-08-29 Tokyo Electron Ltd プラズマエッチング方法
KR100464416B1 (ko) * 2002-05-14 2005-01-03 삼성전자주식회사 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법
JP2004296991A (ja) 2003-03-28 2004-10-21 Sony Corp 多層レジストマスクの形成方法及びこれを用いた半導体装置の製造方法
JP2005026348A (ja) * 2003-06-30 2005-01-27 Tokyo Electron Ltd プラズマ処理方法
JP4727171B2 (ja) 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
JP4397337B2 (ja) * 2005-03-16 2010-01-13 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4586626B2 (ja) * 2005-05-17 2010-11-24 ソニー株式会社 エッチング方法および半導体装置の製造方法
JP4652140B2 (ja) * 2005-06-21 2011-03-16 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
US7842190B2 (en) * 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method

Also Published As

Publication number Publication date
JP2008192906A (ja) 2008-08-21
CN101241859B (zh) 2010-04-14
US8216485B2 (en) 2012-07-10
KR20080073647A (ko) 2008-08-11
JP4912907B2 (ja) 2012-04-11
TW200847270A (en) 2008-12-01
CN101241859A (zh) 2008-08-13
KR100924853B1 (ko) 2009-11-02
US20080185364A1 (en) 2008-08-07

Similar Documents

Publication Publication Date Title
TWI446436B (zh) Plasma etching method, plasma etching device, control program and computer memory media
US9177823B2 (en) Plasma etching method and plasma etching apparatus
JP5102653B2 (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
TWI508164B (zh) Manufacturing method of semiconductor device
JP5642001B2 (ja) プラズマエッチング方法
JP2010205967A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5568340B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US8642482B2 (en) Plasma etching method, control program and computer storage medium
TWI478231B (zh) Plasma etching method, plasma etching device, control program and computer memory media
JP2009193989A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
US7883631B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20070197040A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20070218691A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20070218698A1 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
JP5058478B2 (ja) 半導体装置の製造方法、プラズマ処理方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP2015201583A (ja) プラズマエッチング方法およびプラズマエッチング装置
JP2006278517A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees